KR102272248B1 - 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은: 상기 메모리 블록들 각각에 포함된 선택 트랜지스터들을 기준 전압으로 읽는 단계; 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 기준 값 이상인 메모리 블록이 존재하는지 여부를 판단하는 단계; 그리고 상기 소거 동작이 실행된 후로부터 기준 시간이 지난 시점에, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 상기 기준 값 이상인 메모리 블록의 선택 트랜지스터들을 프로그램하는 단계를 포함할 수 있다. 본 발명의 실시 예에 따르면, 선택 트랜지스터들을 효율적으로 프로그램하여 데이터 저장 장치의 성능을 향상시킬 수 있다.

Description

불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽기 및 쓰기 속도가 빠른 장점이 있지만, 전원 공급이 끊기면 저장된 데이터가 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터가 보존된다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
VNAND와 같은 3차원 불휘발성 메모리 장치의 경우, 제조 공정상의 특성으로 인하여 데이터를 저장하는 메모리 셀들과, 스트링을 선택하는 스트링 선택 트랜지스터, 및 접지 선택 트랜지스터들은 서로 동일한 구조를 가질 수 있다. 예를 들어, 메모리 셀들과 선택 트랜지스터들은 전하 포획형(charge trap type) 트랜지스터일 수 있다. 이 경우, 스트링 선택 트랜지스터들과 접지 선택 트랜지스터들은 단순히 스위칭 동작만 수행함에도 불구하고, 선택 트랜지스터들에 데이터가 저장될 수 있다.
그리고, 데이터 저장 장치의 프로그램-소거 사이클(program-erase cycle)이 증가할수록, 메모리 셀의 문턱 전압에 따른 산포가 퍼질 뿐만 아니라, 선택 트랜지스터들의 산포도 퍼지는 문제가 발생한다. 선택 트랜지스터들의 산포가 퍼지게 되면, 스트링으로 흐르는 온-셀(on-cell) 전류의 크기가 변하므로 프로그램 또는 읽기 동작이 원활하게 실행되지 않을 수 있다. 따라서, 메모리 블록의 선택 트랜지스터들을 정기적으로 프로그램할 필요성이 있다.
한편, 이와 같은 선택 트랜지스터를 프로그램하는 동작은 보통 메모리 블록에 대한 소거 동작이 실행된 직후에 실행되는데, 이는 사용자에게 데이터 저장 장치의 소거 동작이 길어지는 것과 같은 성능의 하락과 같이 느껴진다. 따라서, 선택 트랜지스터의 문턱 전압에 따른 산포의 퍼짐을 방지하기 위해 선택 트랜지스터들을 프로그램하되, 데이터 저장 장치의 성능을 향상시킬 수 있도록 프로그램하는 방법이 절실히 요구된다.
본 발명의 목적은 데이터 저장 장치에 포함된 불휘발성 메모리 장치의 선택 트랜지스터를 효율적으로 프로그램하는 방법을 제공하는데 있다.
본 발명의 실시 예에 따른, 기판과 수직 방향으로 형성되는 복수의 셀 스트링들을 포함하고 상기 셀 스트링들 각각은 서로 동일한 구조를 갖는 선택 트랜지스터들 및 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은: 상기 메모리 블록들 각각에 포함된 선택 트랜지스터들을 기준 전압으로 읽는 단계; 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인 메모리 블록이 존재하는지 여부를 판단하는 단계; 그리고 상기 읽기 동작이 실행된 후로부터 기준 시간이 지난 시점에, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 상기 제 1 기준 값 이상인 메모리 블록의 선택 트랜지스터들을 타깃 전압 이상의 문턱 전압을 갖도록 프로그램하는 단계를 포함할 수 있다.
실시 예로써, 상기 기준 전압으로 읽는 단계는 상기 불휘발성 메모리 장치를 구성하는 메모리 블록들 각각에 대해 소거 동작이 실행되기 전 또는 실행된 후에 실행될 수 있다.
실시 예로써, 상기 판단 결과를 상기 메모리 컨트롤러에 저장하는 단계를 더 포함할 수 있다.
다른 실시 예로써, 상기 프로그램하는 단계에서, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 더 많은 메모리 블록부터 우선적으로 프로그램될 수 있다.
또 다른 실시 예로써, 상기 프로그램하는 단계는 상기 데이터 저장 장치가 유휴 시간인 때에 실행되거나, 또는 호스트로부터 백그라운드 동작이 허용된다는 통지를 받았을 때 실행될 수 있다.
또 다른 실시 예로써, 상기 메모리 블록들 각각에 대하여, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가, 상기 제 1 기준 값보다 큰 제 2 기준 값 이상인지 여부를 판단하는 단계를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 상기 제 2 기준 값 이상인 메모리 블록의 선택 트랜지스터들이 상기 타깃 전압 이상의 문턱 전압을 갖도록 상기 선택 트랜지스터들을 즉시 프로그램하는 단계를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 상기 제 2 기준 값 이상인 메모리 블록이 복수인 경우, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 더 많은 메모리 블록부터 우선적으로 프로그램될 수 있다.
또 다른 실시 예로써, 상기 기준 전압의 크기 또는 상기 제 1 기준 값은 상기 불휘발성 메모리 장치의 프로그램-소거 사이클 횟수, 상기 프로그램되는 메모리 블록의 위치, 또는 주변부의 온도에 따라 가변할 수 있다.
또 다른 실시 예로써, 상기 타깃 전압의 크기는 상기 기준 전압과 동일하거나, 상기 기준 전압보다 클 수 있다.
본 발명의 실시 예에 따른, 기판과 수직 방향으로 형성되는 복수의 셀 스트링들을 포함하고 상기 셀 스트링들 각각은 서로 동일한 구조를 갖는 선택 트랜지스터들 및 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은: 상기 불휘발성 메모리 장치를 구성하는 메모리 블록들 각각에 포함된 선택 트랜지스터들을 기준 전압으로 읽는 단계; 상기 메모리 블록들 각각에 포함된 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수에 따라 상기 메모리 블록들 각각에 우선 순위를 부여하는 단계; 그리고 상기 우선 순위에 따라 상기 메모리 블록들 각각의 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 상기 선택 트랜지스터들을 프로그램하는 단계를 포함할 수 있다.
실시 예로써, 상기 읽는 단계는 상기 메모리 블록들 각각에 대해 소거 동작이 실행되기 전 또는 실행된 후에 실행될 수 있다.
다른 실시 예로써, 상기 소거 동작이 실행된 후로부터 기준 시간이 지난 시점에, 상기 우선 순위에 따라 상기 프로그램하는 단계가 실행될 수 있다.
또 다른 실시 예로써, 상기 프로그램하는 단계는 상기 데이터 저장 장치가 유휴 시간인 때에 실행되거나, 또는 호스트로부터 백그라운드 동작이 허용된다는 통지를 받았을 때 실행될 수 있다.
또 다른 실시 예로써, 상기 소거 동작이 실행된 직후, 상기 우선 순위가 가장 높은 메모리 블록의 선택 트랜지스터들이 상기 타깃 전압 이상의 문턱 전압을 갖도록 프로그램될 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는: 기판과 수직 방향으로 형성되는 복수의 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 서로 동일한 구조를 갖는 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 블록들로 구성된 불휘발성 메모리 장치; 그리고 상기 메모리 블록들 각각에 대하여 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수에 따라 우선 순위를 부여하고, 상기 우선 순위에 따라 상기 메모리 블록들 각각의 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 프로그램 동작을 실행하는 메모리 컨트롤러를 포함할 수 있다.
실시 예로써, 상기 메모리 컨트롤러는 상기 메모리 블록들 각각에 대해 소거 동작이 실행된 후 기준 시간이 지난 시점에 상기 프로그램 동작을 실행할 수 있다.
다른 실시 예로써, 상기 메모리 컨트롤러는 상기 우선 선위가 가장 높은 메모리 블록부터 순차적으로 상기 프로그램 동작을 실행할 수 있다.
또 다른 실시 예로써, 상기 메모리 컨트롤러는 상기 메모리 블록들 각각에 대해 소거 동작이 실행된 직후, 상기 우선 순위가 가장 높은 메모리 블록의 선택 트랜지스터들이 상기 타깃 전압 이상의 문턱 전압을 갖도록 상기 프로그램 동작을 실행할 수 있다.
또 다른 실시 예로써, 상기 메모리 컨트롤러는 상기 메모리 블록들 각각에 대한 상기 우선 순위에 관한 정보를 저장할 수 있다.
본 발명의 실시 예에 따르면, 데이터 저장 장치에 포함된 불휘발성 메모리 장치의 선택 트랜지스터를 효율적으로 프로그램하는 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러의 일 실시 예를 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치의 일 실시 예를 보여주는 블록도이다.
도 4 는 본 발명의 실시 예에 따른 선택 트랜지스터를 프로그램하는 방법이 적용되는 메모리 블록의 일 실시 예를 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따른 선택 트랜지스터를 프로그램하는 방법이 적용되는 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 6a는 선택 트랜지스터의 문턱 전압에 따른 산포 변화를 개략적으로 보여주는 그래프이다.
도 6b는 본 발명의 실시 예에 따라 선택 트랜지스터가 프로그램된 후의 문턱 전압에 따른 산포도를 보여주는 그래프이다.
도 7는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
도 8은 도 7의 S110 단계의 읽기 방법의 일 실시 예를 보여주는 그래프이다.
도 9는 도 7의 S140 단계의 프로그램하는 방법의 일 실시 예를 보여주는 그래프이다.
도 10은 본 발명의 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 15은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 16은 본 발명이 적용된 모바일 기기를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
"아래의", "하부의", "위의", "상부의", 및 이와 유사한 용어들은 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 배치되는 경우를 모두 포함한다. 그리고, 공간적으로 상대적인 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들어, 만일 장치가 뒤집히면, "아래의"로 설명된 구성요소는 "위의"가 될 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함할 수 있다.
메모리 컨트롤러(1100)는 호스트로부터의 요청에 응답하여 불휘발성 메모리 장치(1200)에 데이터를 기록하거나, 또는 불휘발성 메모리 장치(1200)에 저장된 데이터를 읽을 수 있다. 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)에 데이터를 기록하거나, 불휘발성 메모리 장치(1200)에 기록된 데이터를 읽어내기 위해 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(1200)로 전송할 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)를 구성하는 복수의 메모리 블록들 각각의 선택 트랜지스터들을 관리할 수 있다. 선택 트랜지스터들을 관리하기 위해 도면에 도시된 선택 트랜지스터 매니저(selection transistor manager)(1122)와 같은 펌웨어가 사용될 수 있다.
좀 더 구체적으로 설명하면, 선택 트랜지스터 매니저(1122)는 프로그램-소거 사이클이 증가함에 따라 문턱 전압이 기준 전압 이하로 떨어진 선택 트랜지스터들의 개수가 기준 값 이하인지 여부를 판단할 수 있다. 판단 동작은 메모리 블록에 대한 소거 동작이 실행되기 직전 또는 실행된 직후에 실행될 수 있다. 문턱 전압이 기준 전압 이하로 떨어진 선택 트랜지스터들의 개수가 기준 값 이하인 메모리 블록에 관한 정보는 선택 트랜지스터 매니저(1122)에 저장될 수 있다.
이후, 선택 트랜지스터를 프로그램할 필요가 있다고 판단된 메모리 블록의 선택 트랜지스터들은 타깃 전압 이상의 문턱 전압을 갖도록 프로그램될 수 있다. 타깃 전압은 기준 전압과 동일하거나, 이보다 큰 값일 수 있다. 프로그램 동작은 메모리 블록에 대한 소거 동작으로부터 기준 시간이 지난 시점에 실행될 수 있다(이는 선택 트랜지스터들을 기준 전압으로 읽은 후로부터 기준 시간이 지난 뒤와 실질적으로 같은 의미로 이해될 것이다). 예를 들어, 메모리 블록에 대한 소거 동작으로부터 기준 시간이 지난 시점은 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후이거나, 데이터 저장 장치(1000)가 유휴 시간(idle time)에 있는 때이거나, 또는 호스트로부터 백그라운드 동작이 허용된다는 통지(notification)를 받은 때일 수 있다. 다만, 선택 트랜지스터를 속히 프로그램할 필요가 있다고 판단된 경우에는 예외적으로 즉시 프로그램 동작이 실행될 수 있다. 그 결과, 데이터 저장 장치의 성능이 향상될 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러의 일 실시 예를 보여주는 블록도이다. 도 2를 참조하면, 메모리 컨트롤러(1100)는 적어도 하나의 프로세서(1110), 워킹 메모리(1120), 호스트 인터페이스(1130), ECC 회로(1140), 및 불휘발성 메모리 인터페이스(1150)를 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 메모리 컨트롤러(1100)는 초기 부팅(Booting) 동작에 필요한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
프로세서(1110)는 메모리 컨트롤러(1100)의 전반적인 동작을 제어할 수 있다. 프로세서(1110)는 메모리 컨트롤러(1100)를 구동하기 위한 펌웨어(firmware)를 구동할 수 있다. 펌웨어는 워킹 메모리(1120)에 로딩되어 구동될 수 있으며, 펌 웨어는 선택 트랜지스터 매니저 및 플래시 변환 계층(flash translation layer; FTL) 등이 있을 수 있다.
워킹 메모리(1120)에는 메모리 컨트롤러(1100)를 제어하기 위한 소프트웨어, 펌웨어가 로딩될 수 있다. 예를 들어, 워킹 메모리(1120)에는 선택 트랜지스터 매니저(1122)가 로드될 수 있다. 워킹 메모리(1120)는 캐시 메모리, DRAM(dynamic random access memory), SRAM(static random access memory), PRAM(Phase-change RAM), 또는 플래시 메모리 장치 중 적어도 하나를 포함할 수 있다.
호스트 인터페이스(1130)는 호스트와 메모리 컨트롤러(1100) 사이의 인터페이스를 제공할 수 있다. 호스트와 메모리 컨트롤러(1100)는 다양한 표준 인터페이스들(Standardized Interfaces) 중 적어도 하나를 통해 연결될 수 있다. 표준 인터페이스들은 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral component Interconnection), PCI-E(PCI Express), USB(Universal Serial Bus), IEEE 1394, Card 인터페이스 등과 같은 다양한 인터페이스를 포함할 수 있다.
ECC 회로(1140)는 플래시 메모리 장치(1200)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(1140)는 플래시 메모리 장치(1200)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 플래시 메모리(1200)에 저장될 수 있다.
불휘발성 메모리 인터페이스(1150)는 메모리 컨트롤러(1100)와 불휘발성 메모리 장치(1200) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리 인터페이스(1150)를 통하여 불휘발성 메모리 장치(1200)와 데이터를 송수신할 수 있다. 그리고, 메모리 컨트롤러(1100)는 불휘발성 메모리 인터페이스(1150)를 통하여, 선택 트랜지스터를 프로그램할 필요가 있다고 판단된 메모리 블록에 관한 정보를 수신할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치의 일 실시 예를 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(1200)는 메모리 셀 어레이(1210), 로우 디코더(1220), 페이지 버퍼 회로(1230), 제어 로직(1240), 및 전압 생성기(1250)를 포함할 수 있다.
메모리 셀 어레이(1210)는 복수의 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 블록은 3차원 구조를 가질 수 있다. 3차원 구조를 갖는 메모리 블록에서는, 메모리 블록을 구성하는 메모리 셀들이 기판과 수직 방향으로 형성될 수 있다. 그리고, 메모리 셀들은 각각 1 비트 이상의 데이터를 저장할 수 있다. 그리고, 각각의 메모리 블록에 포함된 선택 트랜지스터들은 데이터를 저장하는 메모리 셀들과 동일한 구조를 가질 수 있다. 예를 들어, 선택 트랜지스터들은 전하 포획형 트랜지스터일 수 있다.
로우 디코더(1220)는 로우 어드레스(ADDR)에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(1220)는 전압 생성기(1150)로부터 구동에 필요한 워드 라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 소거 전압, 검증 전압, 읽기 전압, 읽기 패스 전압 등)을 전송받고, 이를 워드 라인들(WLs)로 전송할 수 있다.
페이지 버퍼 회로(1230)는 동작 모드에 따라 쓰기 드라이버 또는 센스 앰프로써 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(1230)는 읽기 동작시 센스 앰프(sense amplifier)로써 동작하거나, 쓰기 동작시 쓰기 드라이버(write driver)로써 동작할 수 있다. 페이지 버퍼 회로(1230)는 복수의 비트 라인들(BLs)에 각각 대응하는 복수의 페이지 버퍼들을 포함할 수 있다.
제어 로직(1240)은 수신된 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 로우 디코더(1220) 및 페이지 버퍼(1230)를 제어할 수 있다. 예를 들어, 제어 로직(1250)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(1210)에 프로그램될 수 있도록, 로우 디코더(1220) 및 페이지 버퍼 회로(1230) 등을 제어할 수 있다. 또는, 제어 로직(1250)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(1210)에 프로그램된 데이터(DATA)가 출력되도록, 로우 디코더(1220) 및 페이지 버퍼 회로(1230) 등을 제어할 수 있다.
전압 생성기(1250)는 구동에 필요한 워드 라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 소거 전압, 검증 전압, 읽기 전압, 읽기 패스 전압 등)을 생성할 수 있다. 예를 들어, 프로그램 전압(Vpgm)은 메모리 셀 어레이(1210)를 구성하는 메모리 블록의 선택 트랜지스터들을 프로그램하는데 사용되는 전압일 수 있다.
도 4 는 본 발명의 실시 예에 따라 선택 트랜지스터를 프로그램하는 방법이 적용되는 메모리 블록의 일 실시 예를 보여주는 회로도이다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11 내지 CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11 내지 CS22)은 제 1 방향(1st) 및 제 2 방향(2nd)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 제 1 방향(1st)을 따라 배열된 셀 스트링들(CS11 및 CS12)은 제 1 행을 형성하고, 제 1 방향(1st)을 따라 배열된 셀 스트링들(CS21 및 CS22)은 제 2 행을 형성할 수 있다. 제 2 방향(2nd)을 따라 배열된 셀 스트링들(CS11 및 CS21)은 제 1 열을 형성하고, 제 2 방향(2nd)을 따라 배열된 셀 스트링들(CS12 및 CS22)은 제 2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa 및 GSTb), 메모리 셀들(MC1 내지 MC6), 및 스트링 선택 트랜지스터들(SSTa 및 SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa 및 GSTb), 메모리 셀들(MC1 내지 MC6), 그리고 스트링 선택 트랜지스터들(SSTa 및 GSTb)은 셀 스트링들(CS11 내지 CS22)이 제 1 방향 및 제 2 방향을 따라 배열되는 평면(예를 들어, 메모리 블록의 기판상의 평면)과 수직 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터일 수 있다. 뿐만 아니라, 스트링 선택 트랜지스터들(SSTa 및 SSTb) 및 접지 선택 트랜지스터들(GSTa 및 GSTb)도 전하 포획형 트랜지스터일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11 내지 CS22)의 접지 선택 트랜지스터들(GSTa 및 GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제 1 높이의 접지 선택 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 공통으로 연결되고, 제 2 높이의 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 공통으로 연결될 수 있다.
기판 (또는 접지 선택 트랜지스터들)로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1 내지 WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결될 수 있다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결될 수 있다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결될 수 있다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결될 수 있다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11 내지 CS22)의 동일한 높이(또는 순서)의 제 1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 비트 라인에 연결된 제 1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a 내지 SSL2a)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11 및 CS12)의 제 1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결될 수 있다. 셀 스트링들(CS21 및 CS22)의 제 1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11 내지 CS22)의 동일한 높이(또는 순서)의 제 2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 비트 라인에 연결된 제 2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b 내지 SSL2b)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11 및 CS12)의 제 2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결될 수 있다. 셀 스트링들(CS21 및 CS22)의 제 2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11 및 CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 샐 스트링들(CS21 및 CS22)의 스트링 선택 트랜지스터들(SSTa 및 SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11 내지 CS22)의 열들은 서로 다른 비트 라인들(BL1 및 BL2)에 각각 연결될 수 있다. 예를 들어, 제 1 열의 셀 스트링들(CS11 내지 CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제 2 열의 셀 스트링들(CS12 내지 CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
도 4에 도시된 메모리 블록(BLK)은 예시적인 것이다. 본 발명의 기술적 사상은 도 14에 도시된 메모리 블록(BLK)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소할 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수 및 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수도 변경될 수 있다.
셀 스트링들의 높이는 증가하거나 또는 감소할 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소할 수 있다.
예시적으로, 쓰기 동작 및 읽기 동작은 셀 스트링들(CS11 내지 CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해, 셀 스트링들(CS11 내지 CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11 내지 CS22)의 선택된 행에서, 쓰기 동작 및 읽기 동작은 워드 라인의 단위로 수행될 수 있다. 셀 스트링들(CS11 내지 CS22)의 선택된 행에서, 선택된 워드 라인에 연결된 메모리 셀들이 프로그램될 수 있다.
도 5는 본 발명의 실시 예에 따라 선택 트랜지스터를 프로그램하는 방법이 적용되는 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11 및 CS12)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL1a)에 연결되고, 셀 스트링들(CS11 및 CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)에 연결될 수 있다. 그리고, 셀 스트링들(CS21 및 CS22)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL2a)에 연결되고, 셀 스트링들(CS21 및 CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)에 연결될 수 있다.
비록 도면에는 도시되지 않았으나, 셀 스트링들(CS11 및 CS12)의 접지 선택 트랜지스터들(GSTa 및 GSTb)이 동일한 접지 선택 라인에 연결되고, 셀 스트링들(CS21 및 CS22)의 접지 선택 트랜지스터들(GSTa 및 GSTb)은 다른 동일한 접지 선택 라인에 연결될 수도 있다.
도 6a는 선택 트랜지스터(예를 들어, 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터)의 문턱 전압에 따른 산포 변화를 개략적으로 보여주는 그래프이다. 도 6b는 본 발명의 실시 예에 따라 선택 트랜지스터가 프로그램된 후의 문턱 전압에 따른 산포도를 보여주는 그래프이다.
도 6a를 참조하면, 초기에 메모리 블록이 프로그램될 때, 문턱 전압에 따른 선택 트랜지스터의 산포는 실선(10)으로 표시된 그래프와 같은 형태를 나타낸다. 그러나, 메모리 블록에 대한 프로그램-소거 사이클 횟수가 증가할수록 선택 트랜지스터의 산포는 점선(20)으로 표시된 그래프와 같이 퍼질 수 있다. 선택 트랜지스터의 산포의 변화는 메모리 블록의 스트링으로 흐르는 온-셀 전류의 크기의 변화를 초래하므로, 선택 트랜지스터들을 프로그램하는 것은 매우 중요하다.
메모리 블록의 선택 트랜지스터들 중 기준 전압(Vref) 이하의 문턱 전압을 갖는 선택 트랜지스터들(도면에서, 빗금 친 영역에 속하는 선택 트랜지스터들)의 개수가 기준 값을 초과하면, 선택 트랜지스터들이 프로그램될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 선택 트랜지스터들을 프로그램하는 것이 필요하다고 판단된 메모리 블록의 선택 트랜지스터들은 타깃 전압(VT) 이상의 문턱 전압을 갖도록 프로그램될 수 있다. 도 6b에서 실선으로 도시된 부분(30)은 프로그램되기 전의 선택 트랜지스터들의 산포도이고, 점선으로 도시된 부분(40)은 프로그램된 후의 선택 트랜지스터들의 산포도이다. 도면에는 타깃 전압(VT)이 기준 전압(Vref)보다 큰 것으로 도시되었으나, 타깃 전압(VT)은 기준 전압(Vref) 이상일 수 있다. 그리고, 선택 트랜지스터들에 대한 프로그램 동작은, 문턱 전압의 산포가 어퍼-테일(upper tail)을 과도하게 초과하지 않도록 하기 위해 증가형 펄스 프로그램(incremental step pulse program; ISPP) 방식에 따라 실행될 수 있다. 예를 들어, 선택 트랜지스터들을 프로그램하는 동작은 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후, 데이터 저장 장치가 유휴 시간에 있거나, 호스트로부터 백그라운드 동작이 허용된다는 통지(notification)를 받았을 때 실행될 수 있다.
그 결과, 메모리 블록에 대한 소거 동작이 실행된 직후에 선택 트랜지스터를 프로그램하던 종전의 방법과는 달리, 데이터 저장 장치의 성능이 향상될 수 있다.
도 7는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
S110 단계에서, 각각의 메모리 블록의 선택 트랜지스터들을 기준 전압(Vref)으로 읽는 단계가 실행된다. 기준 전압(Vref)보다 작은 문턱 전압을 갖는 선택 트랜지스터는 온-셀로 읽혀질 것이다. 예를 들어, 본 단계는 메모리 블록에 대한 소거 동작이 실행되기 직전 또는 직후에 실행될 수 있다. 그러나, 이에 한정되지 않으며, 프로그램 동작 또는 읽기 동작이 실행되기 직전 또는 직후에 실행될 수도 있다.
S120 단계에서, 각각의 메모리 블록에 대하여 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수가 기준 값(reference value) 이상인지 여부가 판단된다. 본 단계는, S110 단계에서 온-셀로 판명된 선택 트랜지스터들의 개수가 기준 값 이상인지 여부를 파악함으로써 실행될 수 있다. 판단 결과에 따라 동작 분기가 발생한다. 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수가 기준 값 이상인 메모리 블록이라고 판단되는 경우(Yes), S130 단계가 실행된다. 그렇지 않은 경우, 절차는 종료된다.
S130 단계에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수가 기준 값 이상인 메모리 블록에 관한 정보가 저장된다. 이러한 정보는 선택 트랜지스터 매니저(도 2 참조, 1122)에 의해 관리될 수 있다. 선택 트랜지스터 매니저(도 2 참조, 1122)는 펌웨어 또는 소프트웨어의 형태로써 메모리 컨트롤러의 워킹 메모리(도 2 참조, 1120)에 로딩 될 수 있다.
S140 단계에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수가 기준 값 이상인 메모리 블록의 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 프로그램된다. 타깃 전압은 기준 전압과 동일하거나, 이보다 큰 값일 수 있다. 선택 트랜지스터는 증가형 펄스 프로그램(incremental step pulse program; ISPP) 방식에 따라 실행될 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 본 단계는 메모리 블록에 대한 소거 동작이 실행된 후로부터 기준 시간이 지난 뒤에 실행될 수 있다(이는 선택 트랜지스터들을 기준 전압으로 읽은 후로부터 기준 시간이 지난 뒤와 실질적으로 같은 의미로 이해될 것이다). 메모리 블록에 대한 소거 동작이 실행된 후 기준 시간이 지난 시점의 예로써, 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후, 데이터 저장 장치가 유휴 상태(idle time)에 있는 경우가 있을 수 있다. 또는, 호스트로부터 백그라운드 동작을 해도 좋다는 통지(notification)를 받은 경우도 있을 수 있다. 여기서, 백그라운드 동작이란, 호스트로부터 통지되는 파워 세이브 모드(power save mode), 또는 스크린-오프 모드(screen-off mode)와 같은 것을 의미할 수 있다. 그러나, 이에 한정되는 것은 아니며, 메모리 블록에 대한 소거 동작이 실행된 직후가 아닌 임의의 시점이 될 수 있다.
본 발명의 실시 예에 따르면, 메모리 블록에 대한 소거 동작이 실행된 직후가 아닌 때에 선택 트랜지스터가 타깃 전압 이상의 문턱 전압을 갖도록 프로그램함으로써, 소거 동작이 길어지는 것과 같은 성능의 하락을 방지할 수 있다.
도 8은 도 7의 S110 단계의 읽기 방법의 일 실시 예를 보여주는 그래프이다.
일반적으로, 데이터 저장 장치의 성능을 향상시키기 위해 데이터 저장 장치에 포함된 불휘발성 메모리 장치(도 1 참조, 1200)를 구성하는 복수의 메모리 블록들은 서로 비슷한 프로그램-소거 사이클 횟수를 갖도록 미리 정해진 알고리즘에 따라 동작한다. 따라서, 어떤 임계 사이클 횟수에 도달하면, 메모리 블록들 각각의 선택 트랜지스터들 중 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수는 거의 동시에 기준 값을 초과할 것이다. 즉, 동시 다발적으로 메모리 블록들의 선택 트랜지스터들을 프로그램할 필요성이 발생할 것이다. 이러한 문제점을 해결하기 위해, 메모리 블록들의 선택 트랜지스터들이 프로그램되는 시간을 분산시킬 필요가 있다.
이러한 문제점을 해결하기 위해, 메모리 블록의 프로그램-소거 사이클 횟수에 따라 선택 트랜지스터들을 읽기 위한 기준 전압의 크기를 가변시키는 방법이 사용될 수 있다. 도 8을 참조하면, 프로그램-소거 사이클 횟수가 상대적으로 적은 경우에는, 산포도의 변화가 초기 분포에 비하여 상대적으로 적을 것이다. 반면, 프로그램-소거 사이클 횟수가 상대적으로 큰 경우에는, 산포도의 변화가 초기 분포에 비해 상대적으로 클 것이다. 따라서, 프로그램-소거 사이클 횟수가 적은 경우, 상대적으로 큰 레벨의 기준 전압(Vref1)을 인가하여 선택 트랜지스터들에 대해 읽기 동작을 실행한다. 그 결과, 전체 메모리 블록들 중 일부에 대해서는 비교적 빨리 선택 트랜지스터를 프로그램하는 동작이 실행될 것이다. 그리고, 프로그램-소거 사이클 횟수가 증가할수록 기준 전압(Vref2)의 크기를 점차 감소시킨다. 그 결과, 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 기준 값을 초과하여 선택 트랜지스터들을 프로그램할 필요가 있는 메모리 블록들이 발생하는 시점을 분산시킬 수 있다.
또는, 이와 유사하게 선택 트랜지스터를 프로그램하기 위해 필요한, 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수인, 기준 값을 가변시킬 수도 있다. 예를 들어, 프로그램-소거 사이클 횟수가 적은 경우, 상대적으로 적은 수의 기준 값을 적용하여, 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수를 판단한다. 그 결과, 전체 메모리 블록들 중 일부에 대해서는 비교적 빨리 선택 트랜지스터를 프로그램하는 동작이 실행될 것이다. 그리고, 프로그램-소거 사이클 횟수가 증가할수록 기준 값의 크기를 점차 증가시킨다. 그 결과, 선택 트랜지스터들을 프로그램할 필요가 있는 메모리 블록들이 발생하는 시점을 분산시킬 수 있다.
뿐만 아니라, 기준 전압의 크기 또는 제 1 기준 값은 선택 트랜지스터가 프로그램되는 메모리 블록의 위치 또는 주변부의 온도에 따라 가변할 수도 있다. 예를 들어, 주변부의 온도가 높을수록, 메모리 셀의 문턱 전압에 따른 산포는 상대적으로 더 퍼질 수 있다. 따라서, 주변부의 온도에 따라 기준 전압의 크기 또는 제 1 기준 값을 가변함으로써, 선택 트랜지스터들을 프로그램할 필요가 있는 메모리 블록들이 발생하는 시점을 분산시킬 수 있다. 그리고, 메모리 블록의 위치에 따라(즉, 상대적으로 안쪽에 위치하는지 또는 바깥쪽에 위치하는지), 주변부의 온도 또는 산화막의 특성에 차이가 있으므로, 메모리 블록들의 산포의 퍼짐 정도는 서로 다를 수 있다. 따라서, 메모리 블록의 위치 따라 기준 전압의 크기 또는 제 1 기준 값을 가변함으로써, 선택 트랜지스터들을 프로그램할 필요가 있는 메모리 블록들이 발생하는 시점을 분산시킬 수 있다.
도 9는 도 7의 S140 단계의 프로그램하는 방법의 일 실시 예를 보여주는 그래프이다. 본 도면을 통하여, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 기준 값을 초과하여 선택 트랜지스터들을 프로그램할 필요가 있다고 판단된 메모리 블록들이 복수 개 있는 경우의 프로그램 방법이 설명될 것이다.
도 9에는 초기 산포에 비해 서로 다른 산포를 갖는 두 메모리 블록들(BLK1 및 BLK2)의 문턱 전압에 따른 산포가 예시적으로 도시되었다.
도 9를 참조하면, 메모리 블록 1(BLK1)의 산포 변화는 메모리 블록 2(BLK2)에 비해 산포의 변화가 상대적으로 적음을 알 수 있다. 따라서, 동일한 기준 전압(Vref)으로 각각의 메모리 블록의 선택 트랜지스터들을 읽더라도, 온-셀로 판단되는 선택 트랜지스터들의 개수는 서로 다르다. 즉, 메모리 블록 2(BLK2)는 메모리 블록 1(BLK1)에 비해 산포의 변화가 크므로, 프로그램할 필요성이 더 크다고 할 수 있다. 본 발명의 실시 예에 따르면, 선택 트랜지스터들을 프로그램할 필요가 있다고 판단된 메모리 블록들은 각각의 메모리 블록에 부여된 우선 순위에 따라 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 프로그램된다. 그 결과, 선택 트랜지스터들을 좀 더 효율적으로 프로그램할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
S210 단계에서, 각각의 메모리 블록의 선택 트랜지스터들을 기준 전압(Vref)으로 읽는 단계가 실행된다. 본 단계는 도 7의 S110 단계와 유사하므로 중복되는 설명은 생략하기로 한다. 마찬가지로, 본 단계는 도 8에서 설명된 방법에 따라서 실행될 수도 있다.
S220 단계에서, 각각의 메모리 블록에 대하여 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인지 여부가 판단된다. 본 단계는 S210 단계에서 온-셀로 판명된 선택 트랜지스터들의 개수가 제 1 기준 값 이상인지 여부를 판단함으로써 실행될 수 있다. 이하 설명의 편의를 위해, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인 메모리 블록들을 그룹 1로 칭하기로 한다. 판단 결과에 따라 동작 분기가 발생한다. 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인 메모리 블록이라고 판단되는 경우(Yes), S230 단계가 실행된다. 그렇지 않은 경우(No), 절차는 종료된다.
S230 단계에서, 제 1 그룹에 관한 정보가 저장된다. 제 1 그룹에 관한 정보는 선택 트랜지스터 매니저(도 2 참조, 1122)에 의해 관리될 수 있다. 선택 트랜지스터 매니저(도 2 참조, 1122)는 펌웨어 또는 소프트웨어의 형태로써 메모리 컨트롤러의 워킹 메모리(도 2 참조, 1120)에 로딩 될 수 있다.
S240 단계에서, 각각의 메모리 블록에 대하여 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 2 기준 값 이상인지 여부가 판단된다. 이때, 제 2 기준 값은 제 1 기준 값보다 큰 값이다. 설명의 편의를 위해, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 2 기준 값 이상인 메모리 블록들을 그룹 2로 칭하기로 한다. 그룹 2로 분류된 메모리 블록은 선택 트랜지스터의 문턱 전압 산포의 흩어짐 정도가 심하여 시급히 프로그램할 필요성이 있는 경우에 해당할 수 있다. 판단 결과에 따라 동작 분기가 발생한다. 제 2 그룹이 존재하는 경우(Yes), S250 단계가 실행된다. 그렇지 않은 경우(No), S260 단계가 실행된다.
S250 단계에서, 제 2 그룹에 속하는 메모리 블록의 선택 트랜지스터들이 즉시 프로그램된다. 앞서 설명한 바와 같이, 제 2 그룹에 속하는 메모리 블록은 선택 트랜지스터의 문턱 전압의 흩어짐 정도가 심하여 시급히 프로그램할 필요성이 있다. 따라서, 비록 현재 메모리 블록에 대한 소거 동작이 실행되더라도 프로그램 동작이 실행될 수 있다.
S260 단계에서, 제 1 그룹에 속하는 메모리 블록의 선택 트랜지스터들이 프로그램된다. 본 단계는 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후에 실행되거나, 데이터 저장 장치가 유휴 시간에 있거나, 또는 호스트로부터 백그라운드 동작을 해도 좋다는 통지를 받았을 때 실행될 수 있다. 프로그램 동작은 기준 전압(Vref) 미만의 문턱 전압을 갖는 트랜지스터들의 개수가 많은 메모리 블록에 대해 우선적으로 실행될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
S310 단계에서, 각각의 메모리 블록의 선택 트랜지스터들을 기준 전압(Vref)으로 읽는 단계가 실행된다. 본 단계는 도 7의 S110 단계와 유사하므로 중복되는 설명은 생략하기로 한다. 마찬가지로, 본 단계는 도 8에서 설명된 방법에 따라서 실행될 수도 있다.
S320 단계에서, 각각의 메모리 블록에 대하여 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 2 기준 값 이상인지 여부가 판단된다. 본 단계는 S310 단계에서 온-셀로 판명된 선택 트랜지스터들의 개수가 제 2 기준 값 이상인지 여부를 판단함으로써 실행될 수 있다. 이하 설명의 편의를 위해, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 2 기준 값 이상인 메모리 블록들을 그룹 2로 칭하기로 한다. 판단 결과에 따라 동작 분기가 발생한다. 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 2 기준 값 이상인 메모리 블록이라고 판단되는 경우(Yes), S330 단계가 실행된다. 그렇지 않은 경우(No), 340 단계가 실행된다.
S330 단계에서, 제 2 그룹에 속하는 메모리 블록의 선택 트랜지스터들이 즉시 프로그램된다. 앞서 설명한 바와 같이, 제 2 그룹에 속하는 메모리 블록은 선택 트랜지스터의 문턱 전압의 흩어짐 정도가 심하여 시급히 프로그램할 필요성이 있다. 따라서, 비록 현재 메모리 블록에 대한 소거 동작이 실행되더라도 프로그램 동작이 실행될 수 있다.
S340 단계에서, 각각의 메모리 블록에 대하여 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인지 여부가 판단된다. 이때, 제 1 기준 값은 제 2 기준 값보다 작다. 그리고, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인 메모리 블록들을 그룹 1로 칭하기로 한다. 판단 결과에 따라 동작 분기가 발생한다. 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 제 1 기준 값 이상인 메모리 블록이라고 판단되는 경우(Yes), S350 단계가 실행된다. 그렇지 않은 경우(No), 절차는 종료된다.
S350 단계에서, 제 1 그룹에 관한 정보가 저장된다. 제 1 그룹에 관한 정보는 선택 트랜지스터 매니저(도 2 참조, 1122)에 의해 관리될 수 있다. 선택 트랜지스터 매니저(도 2 참조, 1122)는 펌웨어 또는 소프트웨어의 형태로써 메모리 컨트롤러의 워킹 메모리(도 2 참조, 1120)에 로딩 될 수 있다.
S360 단계에서, 제 1 그룹에 속하는 메모리 블록의 선택 트랜지스터들이 프로그램된다. 본 단계는 데이터 저장 장치가 유휴 시간에 있거나, 또는 호스트로부터 백그라운드 동작을 해도 좋다는 통지를 받았을 때 실행될 수 있다. 그리고, 단계는 기준 전압(Vref) 미만의 문턱 전압을 갖는 트랜지스터들의 개수가 많은 메모리 블록에 대해 우선적으로 실행될 수 있다.
이상, 도 10 및 도 11에서 설명된 방법에 의하면, 비록 메모리 블록에 대한 소거 동작이 완료된 직후라 하더라도, 선택 트랜지스터들을 즉시 프로그램할 필요가 있다고 판단된 메모리 블록의 선택 트랜지스터들은 타깃 전압 이상의 문턱 전압을 갖도록 즉시 프로그램된다. 타깃 전압은 기준 전압과 동일하거나, 이보다 큰 값일 수 있다. 그리고, 선택 트랜지스터들을 즉시 프로그램할 필요는 없으나 프로그램할 필요가 있다고 판단된 메모리 블록의 선택 트랜지스터들은 데이터 저장 장치가 유휴 시간인 때에, 또는 호스트로부터 백그라운드 동작을 해도 좋다는 통지를 받았을 때 프로그램될 수 있다. 따라서, 데이터 저장 장치의 성능을 향상시킬 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
S410 단계에서, 각각의 메모리 블록의 선택 트랜지스터들을 기준 전압(Vref)으로 읽는 단계가 실행된다. 본 단계는 도 7의 S110 단계와 유사하므로 중복되는 설명은 생략하기로 한다. 마찬가지로, 본 단계는 도 8에서 설명된 방법에 따라서 실행될 수도 있다.
S420 단계에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수에 따라 각각의 메모리 블록에 대해 우선권이 부여된다. 본 단계는 선택 트랜지스터 매니저(도 2 참조, 1122)에 의해 실행될 수 있다. 본 단계에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 가장 많은 메모리 블록은 최상위의 우선권을 부여받을 것이다. 각각의 메모리 블록에 부여된 우선권에 관한 정보는 선택 트랜지스터 매니저(도 2 참조, 1122)에 저장될 수 있다.
S430 단계에서, 각각의 메모리 블록에 부여된 우선권에 따라, 각각의 메모리 블록의 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 순차적으로 프로그램된다. 타깃 전압은 기준 전압(Vref)과 동일하거나, 이보다 큰 값일 수 있다. 즉, 선택 트랜지스터들을 프로그램할 필요성이 있는 메모리 블록들 중에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 가장 많은 메모리 블록의 선택 트랜지스터들이 가장 먼저 프로그램될 것이다. 반면, 선택 트랜지스터들을 프로그램할 필요는 있으나, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수가 가장 적은 메모리 블록의 선택 트랜지스터들이 가장 늦게 프로그램될 것이다. 본 단계는, 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후에, 데이터 저장 장치가 유휴 시간인 때에, 또는 호스트로부터 백그라운드 동작을 해도 좋다는 통지를 받았을 때에 실행될 수 있다. 그러나, 이에 한정되는 것은 아니며, 메모리 블록이 소거된 직후가 아닌 때에 실행될 수도 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
S510 단계에서, 각각의 메모리 블록의 선택 트랜지스터들을 기준 전압(Vref)으로 읽는 단계가 실행된다. 본 단계는 도 7의 S110 단계와 유사하므로 중복되는 설명은 생략하기로 한다. 마찬가지로, 본 단계는 도 8에서 설명된 방법에 따라서 실행될 수도 있다.
S520 단계에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 개수에 따라 각각의 메모리 블록에 대해 우선권이 부여된다. 본 단계는 도 12의 S420 단계와 유사하므로 중복되는 설명은 생략하기로 한다.
S530 단계에서, 기준 전압(Vref) 미만의 문턱 전압을 갖는 선택 트랜지스터들의 수가 가장 많은 블록인, 최상위 우선권(top-ranked priority)을 부여받은 메모리 블록의 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 즉시 프로그램될 수 있다. 타깃 전압은 기준 전압(Vref)과 동일하거나, 이보다 큰 값일 수 있다. 최상위 우선권을 부여받은 메모리 블록은, 선택 트랜지스터의 산포의 흩어짐 정도가 심하여 즉시 프로그램할 필요가 있다고 판단된 메모리 블록일 수 있다. 따라서, 비록 메모리 블록에 대한 소거 동작이 완료된 직후라 하더라도, 프로그램 동작이 실행될 수 있다.
S540 단계에서, 선택 트랜지스터들이 타깃 전압 이상의 문턱 전압을 갖도록 프로그램할 필요가 있다고 판단된 메모리 블록들 중, 앞서 프로그램된 최상위 우선권을 부여받은 메모리 블록을 제외한 나머지 메모리 블록에 대한 프로그램 동작이 실행된다. 본 단계는 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후에 실행되거나, 데이터 저장 장치가 유휴 시간에 있거나, 또는 호스트로부터 백그라운드 동작을 해도 좋다는 통지를 받았을 때에 실행될 수 있다. 그러나, 이에 한정되는 것은 아니며, 메모리 블록에 대해 소거 동작이 실행된 직후가 아닌 때에 실행될 수 있다. 그리고, 본 단계는 각각의 메모리 블록에 부여된 우선권에 따라 순차적으로 실행될 수 있다.
본 발명의 실시 예에 따르면, 선택 트랜지스터들을 프로그램할 필요성이 있다고 판단된 메모리 블록들에 대하여 프로그램 동작을 실행하되, 즉시 프로그램할 필요가 있는 메모리 블록을 제외하고는, 메모리 블록에 대해 소거 동작이 실행된 직후가 아닌 시점에 선택 트랜지스터들이 프로그램된다. 예를 들어, 데이터 저장 장치가 유휴 시간에 있거나, 또는 호스트로부터 백그라운드 동작을 해도 좋다는 통지를 받았을 때에 선택 트랜지스터가 프로그램될 수 있다. 그 결과, 소거 동작이 길어지는 것과 같은 데이터 저장 장치의 성능 하락을 방지할 수 있다.
도 14는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, SSD(2000)는 SSD 컨트롤러(2100) 및 복수의 불휘발성 메모리 장치들(2200)을 포함한다.
SSD 컨트롤러(2100)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리 장치들(2200)에 연결된다. SSD 컨트롤러(2100)는 적어도 하나의 프로세서(2110), 워킹 메모리(2120), 에러 정정 회로(2130), 호스트 인터페이스(2140) 및 불휘발성 메모리 인터페이스(2150)를 포함할 수 있다.
워킹 메모리(2120)는 메모리 컨트롤러(2100)의 동작에 필요한 데이터를 임시로 저장할 수 있다. 예를 들어, 워킹 메모리(2120)에는 선택 트랜지스터 매니저가 펌웨어 또는 소프트웨어의 형태로 로딩될 수 있다. 예를 들어, 선택 트랜지스터 매니저는 불휘발성 메모리 장치(2200)를 구성하는 메모리 블록들 중, 선택 트랜지스터들을 프로그램할 필요성이 있다고 판단된 메모리 블록들에 관한 정보를 저장하고 관리할 수 있다.
에러 정정 회로(2130)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(2200)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 컨트롤러(2100)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(2140)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(2140)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(2140)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 불휘발성 메모리 인터페이스(2150)는 불휘발성 메모리 장치(2100)와 인터페이스 기능을 제공할 수 있다.
불휘발성 메모리 장치(2200)는 메모리 셀들이 연결되는 셀 스트링이 기판에 수직으로 형성되는 3차원 불휘발성 메모리 장치일 수 있다. 불휘발성 메모리 장치(2200)는 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다.
본 발명의 실시 예에 따른 SSD(2000)는 선택 트랜지스터들을 효율적으로 프로그램할 수 있다. 그 결과, 3차원 불휘발성 메모리 장치의 제조 공정상의 특성으로 인하여 야기되는 다양한 문제를 해결하여, SSD(2000)의 신뢰성이 향상될 수 있다.
본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다.
도 15은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, eMMC(3000)는 및 컨트롤러(3100) 및 적어도 하나의 낸드 플래시 메모리 장치(3200)를 포함할 수 있다.
메모리 컨트롤러(3100)는 채널을 통하여 낸드 플래시 메모리 장치(3200)에 연결될 수 있다. 메모리 컨트롤러(3100)는 적어도 하나의 컨트롤러 코어(3110), 워킹 메모리(3120), 호스트 인터페이스(3130), 및 낸드 인터페이스(3140)를 포함할 수 있다. 적어도 하나의 컨트롤러 코어(3110)는 eMMC(3000)의 전반적인 동작을 제어할 수 있다. 워킹 메모리(3120)에는 선택 트랜지스터 매니저가 로딩될 수 있다. 호스트 인터페이스(3130)는 컨트롤러(3100)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(3140)는 낸드 플래시 메모리 장치(3200)와 컨트롤러(3100)의 인터페이싱을 수행할 수 있다. 예를 들어, 호스트 인터페이스(3130)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 예를 들어, 호스트 인터페이스(3130)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 예를 들어, 호스트 인터페이스(3130)는 낸드 인터페이스일 수 있다.
낸드 플래시 메모리 장치(3200)는 메모리 셀들이 연결되는 셀 스트링이 기판에 수직으로 형성되는 3차원 불휘발성 메모리 장치일 수 있다.
eMMC(3000)는 호스트로부터 전원 전압들(Vcc 및 Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(3200) 및 낸드 인터페이스(3140)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 컨트롤러(3100)에 제공될 수 있다. 예를 들어, eMMC(3000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(3000)는 선택 트랜지스터들을 효율적으로 프로그램할 수 있다. 그 결과, eMMC(3000)의 신뢰성이 향상될 수 있다.
도 16은 본 발명이 적용된 모바일 기기를 보여주는 블록도이다. 도 15을 참조하면, 모바일 기기(4000)는 MIPI(mobile industry processor interface) 표준 또는 eDP(Embedded DisplayPort) 표준을 지원할 수 있도록 구성될 수 있다. 모바일 기기(4000)는 애플리케이션 프로세서(4100), 워킹 메모리(4200), 디스플레이부(4300), 이미지 처리부(4400), 데이터 스토리지(4500), 무선 송수신부(4600), 및 유저 인터페이스(4800)를 포함할 수 있다.
워킹 메모리(4200)에는 본 발명의 실시 예에 따른 선택 트랜지스터 매니저가 로딩될 수 있다. 데이터 스토리지(4500)를 구성하는 각각의 메모리 블록의 선택트랜지스터들에 관한 정보는 선택 트랜지스터 매니저에 의해 실시간으로 관리될 수 있다.
디스플레이부(4300)는 디스플레이 패널(4310) 및 DSI (display serial interface) 주변 회로(4320)를 포함할 수 있다. 디스플레이 패널(4310)은 영상 데이터를 디스플레이할 수 있다. 애플리케이션 프로세서(4100)에 내장된 DSI 호스트는 DSI를 통하여 디스플레이 패널(4310)과 시리얼 통신을 수행할 수 있다. DSI 주변 회로(4320)는 디스플레이 패널(4310)을 구동하는데 필요한 타이밍 컨트롤러, 데이터 드라이버 등을 포함할 수 있다.
이미지 처리부(4400)는 카메라 모듈(4410) 및 CSI (camera serial interface) 주변 회로(4420)를 포함할 수 있다. 카메라 모듈(4410) 및 CSI 주변 회로(4420)는 렌즈, 이미지 센서, 이미지 프로세서 등을 포함할 수 있다. 카메라 모듈(4410)에서 생성된 이미지 데이터는 이미지 프로세서에서 처리될 수 있으며, 처리된 이미지는 CSI를 통하여 애플리케이션 프로세서(4100)로 전달될 수 있다.
데이터 스토리지(4500)는 임베디드 UFS 스토리지(4510) 및 탈착형 UFS 카드(4520)를 포함할 수 있다. 임베디드 UFS 스토리지(4510) 및 탈착형 UFS 카드(4520)는 M-PHY 계층을 통하여 애플리케이션 프로세서(4100)와 통신을 수행할 수 있다. 한편, 호스트(애플리케이션 프로세서, 4100)는 탈착형 UFS 카드(4520)와 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. 애플리케이션 프로세서(4100)와 탈착형 UFS 카드(4520)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다. 임베디드 UFS 스토리지(4510) 및 탈착형 UFS 카드(4520)는 메모리 셀이 연결되는 셀 스트링이 기판과 수직으로 형성되는 3차원 불휘발성 메모리 장치로 구성될 수 있다. 임베디드 UFS 스토리지(4510) 및 탈착형 UFS 카드(4520)의 메타 영역에는 각각의 메모리 블록에 관한 정보가 저장될 수 있다.
무선 송수신부(4500)는 안테나(4610), RF 부(4620), 및 모뎀(4630)을 포함할 수 있다. 모뎀(4630)은 M-PHY 계층을 통하여 애플리케이션 프로세서(4100)와 통신하는 것으로 도시되었다. 그러나, 실시 예에 따라서, 모뎀(4630)은 애플리케이션 프로세서(4100)에 내장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 데이터 저장 장치 1100: 메모리 컨트롤러
1110: 프로세서(들) 1120: 워킹 메모리
1122: 선택트랜지스터 매니저 1130: 호스트 인터페이스
1140: ECC 회로 1150: 불휘발성 메모리 인터페이스
1200: 불휘발성 메모리 장치 1210: 메모리 셀 어레이
1220: 로우 디코더 1230: 페이지 버퍼
1240: 제어 로직 1250: 전압 생성기

Claims (10)

  1. 불휘발성 메모리 장치 그리고 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판에 수직 방향으로 형성되는 메모리 셀들을 포함하고, 상기 각 메모리 블록의 제 1 셀 스트링 및 제 2 셀 스트링은 복수의 비트 라인들의 비트 라인에 연결되고, 각 셀 스트링은 선택 트랜지스터들 및 직렬로 연결된 메모리 셀들을 포함하고, 상기 선택 트랜지스터들은 적어도 하나의 스트링 선택 트랜지스터 및 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 제 1 셀 스트링의 스트링 선택 트랜지스터와 상기 제 2 셀 스트링의 스트링 선택 트랜지스터는 복수의 선택 라인들 중 서로 다른 선택 라인들에 각각 연결되고, 상기 제 1 셀 스트링의 접지 선택 트랜지스터와 상기 제 2 셀 스트링의 접지 선택 트랜지스터는 상기 복수의 선택 라인들 중 동일한 선택 라인에 연결되거나 서로 다른 선택 라인들에 각각 연결되는, 데이터 저장 장치의 동작 방법에 있어서:
    상기 복수의 선택 라인들 중 제 1 선택 라인에 연결된 제 1 선택 트랜지스터들을 기준 전압으로 읽는 단계;
    상기 복수의 선택 트랜지스터들 중, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 제 1 개수가 제 1 기준 값보다 큰지 여부를 판단하는 단계; 그리고
    상기 제 1 개수가 상기 제 1 기준 값보다 큰 경우, 상기 제 1 선택 트랜지스터들을 타깃 전압 이상의 문턱 전압을 갖도록 프로그램 하는 단계;
    상기 복수의 선택 라인들 중 제 2 선택 라인에 연결된 제 2 선택 트랜지스터들을 상기 기준 전압으로 읽는 단계;
    상기 제 2 선택 트랜지스터들 중, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 제 2 개수가 상기 제 1 기준 값보다 큰지 여부를 판별하는 단계;
    상기 제 1 개수 및 상기 제 2 개수에 기반하여 상기 제 1 선택 트랜지스터들 또는 상기 제 2 선택 트랜지스터들의 우선순위를 판별하는 단계; 그리고
    상기 제 2 개수가 상기 제 1 개수보다 큰 경우, 상기 우선순위에 기반하여, 상기 제 1 선택 트랜지스터들 또는 상기 제 2 선택 트랜지스터들을 상기 타깃 전압 이상의 문턱 전압을 갖도록 프로그램 하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터들을 읽는 단계는 상기 각 메모리 블록에 대한 소거 동작이 실행되기 전 또는 실행된 후에 실행되는 방법.
  3. 제 1 항에 있어서,
    상기 판별들의 결과들을 상기 메모리 컨트롤러에 저장하는 단계를 더 포함하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터들을 프로그램 하는 단계는 상기 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후에 실행되거나, 상기 데이터 저장 장치가 유휴 시간인 때에 실행되거나, 또는 호스트로부터 백그라운드 동작이 허용된다는 통지를 받았을 때 실행되는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터들 중, 상기 기준 전압 미만의 문턱 전압을 갖는 선택 트랜지스터들의 상기 제 1 개수가, 상기 제 1 기준 값보다 큰 제 2 기준 값보다 큰지 여부를 판별하는 단계를 더 포함하는 방법.
  6. 제 5 항에 있어서,
    상기 제 1 기준 값이 상기 제 2 기준 값보다 큰 경우, 상기 제 1 선택 트랜지스터들을 상기 타깃 전압 이상의 문턱 전압을 갖도록 즉시 프로그램 하는 단계를 더 포함하는 방법.
  7. 제 1 항에 있어서,
    상기 기준 전압 또는 상기 제 1 기준 값은 상기 불휘발성 메모리 장치에 대한 프로그램/소거 사이클, 상기 프로그램 된 메모리 블록의 상기 불휘발성 메모리 장치에서의 위치, 또는 주변 온도에 따라 가변하는 방법.
  8. 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판에 수직 방향으로 형성되는 메모리 셀들을 포함하고, 상기 각 메모리 블록의 제 1 셀 스트링 및 제 2 셀 스트링은 복수의 비트 라인들의 비트 라인에 연결되고, 각 셀 스트링은 선택 트랜지스터들 및 직렬로 연결된 메모리 셀들을 포함하고, 상기 선택 트랜지스터들은 적어도 하나의 스트링 선택 트랜지스터 및 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 제 1 셀 스트링의 스트링 선택 트랜지스터와 상기 제 2 셀 스트링의 스트링 선택 트랜지스터는 복수의 선택 라인들 중 서로 다른 선택 라인들에 각각 연결되고, 상기 제 1 셀 스트링의 접지 선택 트랜지스터와 상기 제 2 셀 스트링의 접지 선택 트랜지스터는 상기 복수의 선택 라인들 중 동일한 선택 라인에 연결되거나 서로 다른 선택 라인들에 각각 연결되는, 데이터 저장 장치의 동작 방법에 있어서:
    상기 복수의 메모리 블록들 중 제 1 메모리 블록의 적어도 하나의 선택 라인에 연결된 선택 트랜지스터들을 기준 전압으로 읽는 단계;
    상기 기준 전압 미만의 문턱 전압을 갖는, 상기 제 1 메모리 블록의 상기 적어도 하나의 선택 라인에 연결된 선택 트랜지스터들의 제 1 개수가 제 1 기준 값보다 큰지 여부를 판별하는 단계; 그리고
    상기 제 1 개수가 상기 제 1 기준 값보다 큰 경우, 상기 제 1 메모리 블록의 상기 적어도 하나의 선택 라인에 연결된 상기 선택 트랜지스터들을 타깃 전압 이상의 문턱 전압을 갖도록 프로그램 하는 단계를 포함하되,
    상기 제 1 메모리 블록의 상기 적어도 하나의 선택 라인에 연결된 상기 선택 트랜지스터들을 프로그램 하는 단계는 상기 불휘발성 메모리 장치에 대한 읽기 동작, 프로그램 동작, 또는 소거 동작이 실행된 후에 실행되거나, 상기 데이터 저장 장치가 유휴 시간인 때에 실행되거나, 또는 호스트로부터 백그라운드 동작이 허용된다는 통지를 받았을 때 실행되는 방법.
  9. 제 8 항에 있어서,
    상기 선택 트랜지스터들을 읽는 단계는 상기 제 1 메모리 블록에 대해 소거 동작이 실행되기 전 또는 실행된 후에 실행되는 방법.
  10. 제 9 항에 있어서,
    상기 메모리 블록들 중 제 2 메모리 블록의 적어도 하나의 선택 라인에 연결된 선택 트랜지스터들을 상기 기준 전압으로 읽는 단계;
    상기 기준 전압 미만의 문턱 전압을 갖는, 상기 제 2 메모리 블록의 상기 적어도 하나의 선택 라인에 연결된 선택 트랜지스터들의 제 2 개수가 상기 제 1 기준 값보다 큰지 여부를 판별하는 단계;
    상기 제 1 개수 및 상기 제 2 개수에 기반하여 상기 제 1 메모리 블록 또는 상기 제 2 메모리 블록의 우선순위를 판별하는 단계;
    상기 제 2 개수가 상기 제 1 개수보다 큰 경우, 상기 우선순위에 기반하여 상기 제 1 메모리 블록의 상기 적어도 하나의 선택 라인에 연결된 상기 선택 트랜지스터들 또는 상기 제 2 메모리 블록의 상기 적어도 하나의 선택 라인에 연결된 상기 선택 트랜지스터들을, 상기 타깃 전압 이상의 문턱 전압을 갖도록 프로그램 하는 단계를 더 포함하는 방법.
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