KR20100106767A - 불휘발성 메모리 소자의 프로그램 방법 - Google Patents

불휘발성 메모리 소자의 프로그램 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 드레인 선택 트랜지스터, 다수의 메모리 셀, 및 소스 선택 트랜지스터가 비트라인에 직렬 연결된 다수의 스트링을 포함하는 메모리 소자가 제공되는 단계와, 상기 드레인 선택 트랜지스터의 문턱 전압을 측정하는 단계와, 측정된 상기 드레인 선택 트랜지스터의 문턱 전압을 이용하여 제1 드레인 전압 및 제2 드레인 전압을 산출하는 단계와, 상기 드레인 선택 트랜지스터에 상기 제1 드레인 전압을 인가하여 상기 비트라인을 프리차지하는 단계; 및 상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하되, 상기 드레인 선택 트랜지스터에 상기 제2 드레인 전압을 인가하여 상기 다수의 스트링 중 비선택된 스트링의 채널을 부스팅시키는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법을 개시한다.
프로그램, 디스터번스, 드레인 선택 라인, 문턱 전압

Description

불휘발성 메모리 소자의 프로그램 방법{Program method of the Nonvolatile memory device}
본 발명은 불휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 특히 프로그램 디스터번스를 개선할 수 있는 불휘발성 메모리 소자의 프로그램 방법에 관한 것이다.
일반적으로, 불휘발성 메모리 소자 중 플래시 메모리 소자는 게이트 절연막, 플로팅 게이트(floating gate), 유전체막 및 콘트롤 게이트(controle gate)가 적층된 구조의 메모리셀(cell) 들을 포함한다. 이러한 메모리 셀 들이 다수 개가 배열되어 하나의 셀 스트링(cell string)을 이루고, 다수의 셀 스트링들이 모여 하나의 메모리 셀 어레이(cell array)를 이룬다. 각각의 셀 스트링의 양 단에는 셀렉트 트랜지스터(select transistor; 이하 ST)가 형성되며, 셀렉트 트랜지스터는 다시 비트라인(bit line)의 전압을 스위칭(switching)하는 드레인 셀렉트 트랜지스터(drain ST) 및 공통 셀렉트 라인(common select line)과 연결된 소스 셀렉트 트 랜지스터(source ST)로 구분된다.
다수의 메모리 셀 들의 게이트는 워드라인(word line)으로 연결되고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인으로 연결되며, 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인으로 연결된다.
상기와 같이 플래시 메모리 소자는 셀의 플로팅 게이트에 FN 터널링을 이용하여 전자를 주입하거나 방출시킴으로써 프로그램 또는 소거를 실시하는데, 소거는 블럭 단위로 실시하고, 프로그램은 선택된 셀에 대해 실시하게 된다.
플래시 메모리 소자의 선택된 셀을 프로그램하기 위해서는 선택된 워드라인(Selected WL)에 약 18V정도의 프로그램 전압을 인가하고, 선택되지 않은 워드라인(Unselected WL)에 약 8V 정도의 패스 전압을 인가하며, 선택된 비트라인(Selected BL)에는 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 전원 전압(Vcc)을 인가한다. 이때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하고, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하며, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 이렇게 하면 선택되지 않은 비트라인의 셀의 콘트롤 게이트에는 프로그램 전압이 인가되지만, 채널에는 프로그램 전압, 패스 전압 및 비트라인으로부터의 프리차지 전압간 커플링에 의한 전압비로 채널이 부스팅된다. 이러한 채널 부스팅 전압에 의해 선택되지 않은 비트라인(Unselected BL)내의 셀들의 FN 터널링을 방지하여 프로그램 디스터번스(program diaturbance)를 방지한다.
상술한 프로그램 디스터번스는 드레인 선택 트랜지스터의 문턱 전압에 의해 많은 영향을 받는다. 예를 들어 드레인 선택 트랜지스터의 문턱 전압이 일정 문턱 전압보다 낮을 경우, 채널 영역의 프리차징(precharging)이 증가하게 되어 누설 전류 발생 가능성이 증가하게 된다. 반면 드레인 선택 트랜지스터의 문턱 전압이 일정 문턱 전압이 일정 문턱 전압보다 클 경우, 채널 영역의 프리차징(precharging) 레벨이 감소하게 되어 선택되지 않은 비트라인의 메모리 셀이 프로그램될 수 있다.
상술한 드레인 선택 트랜지스터의 문턱 전압은 제조 공정상 문턱 전압의 변화를 초래할 수 있어 다수의 드레인 선택 트랜지스터가 동일한 문턱 전압을 갖도록 제조하기 어려우며, 프로그램 및 소거 동작을 반복할수록 동작 환경이 변화하여 문턱 전압이 변화할 수 있다.
도 1은 드레인 선택 트랜지스터의 문턱 전압과 프로그램 디스터번스 전압간의 관계를 나타내는 그래프이다.
도 1을 참조하면, 드레인 선택 트랜지스터의 문턱 전압(DSL VT)이 0.1V 변화하면 프로그램 디스터번스 전압(PGM disturb)이 약 0.174V 변화한다. 이와 같이 드레인 선택 트랜지스터의 문턱 전압이 변화하면 프로그램 디스터번스 전압도 변화하여 프로그램 동작의 오류를 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 드레인 선택 트랜지스터의 문턱 전압을 측정하고, 드레인 선택 트랜지스터의 문턱 전압을 이용하여 프리차지시 사용되는 제1 드레인 전압과 채널 부스팅시 사용되는 제2 드레인 전압을 산출하여 적용함으로써, 일정한 프리차지 레벨과 부스팅 레벨을 구현하여 프로그램 동작의 디스터번스 효과를 개선할 수 있는 불휘발성 메모리 소자의 프로그램 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은 드레인 선택 트랜지스터, 다수의 메모리 셀, 및 소스 선택 트랜지스터가 비트라인에 직렬 연결된 다수의 스트링을 포함하는 메모리 소자가 제공되는 단계와, 상기 드레인 선택 트랜지스터의 문턱 전압을 측정하는 단계와, 측정된 상기 드레인 선택 트랜지스터의 문턱 전압을 이용하여 제1 드레인 전압 및 제2 드레인 전압을 산출하는 단계와, 상기 드레인 선택 트랜지스터에 상기 제1 드레인 전압을 인가하여 상기 비트라인을 프리차지하는 단계; 및 상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하되, 상기 드레인 선택 트랜지스터에 상기 제2 드레인 전압을 인가하여 상기 다수의 스트링 중 비선택된 스트링의 채널을 부스팅시키는 단계를 포함한다.
상기 드레인 선택 트랜지스터의 문턱 전압을 측정하는 단계는 상기 비트라인을 프리차지하는 단계와, 상기 드레인 선택 트랜지스터에 측정 전압을 순차적으로 증가시켜 인가하는 단계, 및 상기 비트라인과 연결된 페이지 버퍼를 이용하여 상기 비트라인의 전위를 센싱하는 단계를 포함한다.
상기 제1 드레인 전압은 상기 제2 드레인 전압보다 높다.
상기 제1 드레인 전압은 하기 수식에 의해 산출된다.
VDSL1= Vt(DST) + TgV1 - Vt(TgDST)
VDSL1 : 제1 드레인 전압
Vt(DST): 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)
TgV1 : 제1 타겟 드레인 전압
Vt(TgDST) : 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)
상기 제1 타겟 드레인 전압은 4V이다. 상기 타겟 문턱 전압은 0.7 내지 1.3V이다.
상기 제2 드레인 전압은 하기 수식에 의해 산출된다.
VDSL2= Vt(DST) + TgV2 - Vt(TgDST)
Vt(DST): 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)
TgV2 : 제2 타겟 드레인 전압
Vt(TgDST) : 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)
상기 제2타겟 드레인 전압은 2V이다.
상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하는 단계는 상기 선택된 메모리 셀을 제외한 나머지 메모리 셀에는 패스 전압을 인가한다.
상기 비선택된 스트링의 채널을 부스팅시키는 단계는 상기 비선택된 스트링의 비트라인에는 Vcc 전압을 인가하고, 선택된 스티링의 비트라인에는 0V를 인가한다.
본 발명의 일실시 예에 따르면, 드레인 선택 트랜지스터의 문턱 전압을 측정하고, 드레인 선택 트랜지스터의 문턱 전압을 이용하여 프리차지시 사용되는 제1 드레인 전압과 채널 부스팅시 사용되는 제2 드레인 전압을 산출하여 적용함으로써, 일정한 프리차지 레벨과 부스팅 레벨을 구현하여 프로그램 동작의 디스터번스 효과를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2는 본 발명의 일실시 예를 설명하기 위한 불휘발성 메모리 소자의 구성도이다.
도 2를 참조하면, 불휘발성 메모리 소자는 다수의 메모리 셀(MC0 내지 MCn)들을 포함하는 메모리 셀 어레이(100) 및 메모리 셀 어레이(100)의 다수의 비트라인(BLe 및 BLo)과 연결된 페이지 버퍼부(200)를 포함한다.
다수의 메모리 셀 어레이(100)는 드레인 선택 트렌지스터(DST), 다수의 메모리 셀(MC0 내지 MCn)들, 및 소오스 선택 트렌지스터(SST)가 직렬로 이븐 및 오드 비트라인(BLe 및 BLo)에 각각 연결된 스트링 구조로 구성된다.
페이지 버퍼부(200)는 이븐 및 오드 비트라인(BLe 및 BLo)에 연결되어 프로그램 동작시 선택된 비트라인에는 Vcc 전압을 비선택된 비트라인에는 Vss 전압을 인가하고, 검증 동작시에는 선택된 비트라인의 전압을 센싱하여 프로그램 검증 동작을 실시한다.
또한 드레인 선택 트렌지스터(DST)의 문턱 전압 측정시 비트라인의 전압을 센싱하여 드레인 선택 트렌지스터(DST)의 문턱 전압을 측정할 수 있다.
도 3은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 순서도이다.
도 4는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작 을 설명하기 인가 전압들에 대한 타이밍도이다.
도 2 내지 도 4를 참조하여 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
먼저 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)을 측정한다.(310) 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)은 페이지 버퍼부(200)을 이용하여 이븐 및 오드 비트라인(BLe 및 BLo)을 일정 전위로 프리차지한다. 이 후, 소오스 선택 라인(SSL)에는 Vcc 전압을 인가하고, 다수의 메모리 셀(MC0 내지 MCn)에는 패스 전압을 인가한다. 패스 전압은 다수의 메모리 셀(MC0 내지 MCn)들이 채널이 형성될 수 있는 전압으로 설정한다. 이 후, 드레인 선택 라인(DSL)에 0.1V부터 2V까지 측정 전압을 스텝 단위로 순차적으로 인가한다. 이때 드레인 선택 라인(DSL)에 인가되는 측정 전압은 0.1 단위 또는 0.05 단위의 스텝단위만큼 상승시켜 인가할 수 있다. 이 후, 페이지 버퍼부(200)를 이용하여 이븐 및 오드 비트라인(BLe 및 BLo)의 전위가 변화할 때를 센싱한다. 즉, 이븐 및 오드 비트라인(BLe 및 BLo)의 전위가 디스차지될때 인가되는 측정 전압을 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)으로 검출한다.
이 후, 측정된 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)을 저장한다.(320)
저장된 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)을 이용하여 제1 드레인 전압(VDSL1)을 산출한다.(330) 제1 드레인 전압(VDSL1)의 산출식은 다음과 같다.
VDSL1= Vt(DST) + TgV1 - Vt(TgDST)
Vt(DST): 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)
TgV1 : 제1 타겟 드레인 전압
Vt(TgDST) : 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)
이때, 제1 타겟 드레인 전압(TgV1)은 일반적은 프리차지 동작시 인가되는 드레인 전압으로 4V로 설정하는 것이 바람직하다. 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)은 드레인 선택 트렌지스터(DST)의 일반적인 문턱 전압값으로 0.7 내지 1.3V의 범위를 갖으며, 바람직하게는 1V로 설정가능하다.
저장된 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)을 이용하여 제2 드레인 전압(VDSL2)을 산출한다.(340) 제2 드레인 전압(VDSL2)의 산출식은 다음과 같다.
VDSL2= Vt(DST) + TgV2 - Vt(TgDST)
Vt(DST): 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)
TgV2 : 제2 타겟 드레인 전압
Vt(TgDST) : 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)
이때, 제2 타겟 드레인 전압(TgV2)은 일반적은 채널 부스팅 동작시 인가되는 드레인 전압으로 프리차지 동작시 인가되는 드레인 전압보다 낮은 전압으로 설정하는 것이 바람직하다. 제2 타겟 드레인 전압(TgV2)은 2V로 설정하는 것이 바람직하다. 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)은 드레인 선택 트렌지스터(DST)의 일반적인 문턱 전압값으로 0.7 내지 1.3V의 범위를 갖으며, 바람직하게 는 1V로 설정가능하다.
즉, 제2 타겟 드레인 전압(TgV2)은 제1 타겟 드레인 전압(TgV1)보다 낮도록 설정하는 것이 바람직하다. 이는 채널 부스팅 동작시 드레인 선택 트렌지스터(DST)가 턴오프되어 부스팅 효과를 증가시키기 위함이다.
이 후, 제1 드레인 전압(VDSL1)을 드레인 선택 트랜지스터(DST)에 인가하고, 이븐 및 오드 비트라인(BLe 및 BLo)에는 Vcc 전압을 인가하여 프리차지한다.(350)
이 후, 선택된 비트라인(예를 들어 이븐 비트라인(BLe))은 0V를 인가하고, 비선택된 비트라인(예를 들어 오드 비트라인(BLo))은 Vcc 전압을 유지한다.
이때, 제2 드레인 전압(VDSL2)을 드레인 선택 트랜지스터(DST)에 인가한다.(360)
이 후, 다수의 메모리 셀(MC0 내지 MCn)들에는 프로그램 전압 및 패스 전압을 인가한다. 이로 인하여 선택된 비트라인(BLe) 중 선택된 메모리 셀은 프로그램되고, 비선택된 비트라인(BLo)은 셀프 부스팅 현상이 발생하여 프로그램 전압이 인가된 메모리 셀은 프로그램이 되지 않는다.
이 후, 페이지 버퍼부(200)을 이용하여 프로그램 동작 검증을 실시한다.(380)
상술한 바와 같이 본원 발명에서는 프리차지 동작시 드레인 선택 트렌지스터(DST)에 인가되는 제1 드레인 전압(VDSL1)과 채널 부스팅을 위해 인가되는 제2 드레인 전압(VDSL2)을 실제 드레인 선택 트렌지스터(DST)의 문턱 전압을 이용하여 변경 함으로써, 공정 및 사용환경에 의해 드레인 선택 트렌지스터(DST)의 문턱 전압값이 변화하여도 일정한 프로그램 디스터번스 전압을 유발하여 프로그램 동작을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 드레인 선택 트랜지스터의 문턱 전압과 프로그램 디스터번스 전압간의 관계를 나타내는 그래프이다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 불휘발성 메모리 소자의 구성도이다.
도 3은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 순서도이다.
도 4는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하기 인가 전압들에 대한 타이밍도이다.

Claims (10)

  1. 드레인 선택 트랜지스터, 다수의 메모리 셀, 및 소스 선택 트랜지스터가 비트라인에 직렬 연결된 다수의 스트링을 포함하는 메모리 소자가 제공되는 단계;
    상기 드레인 선택 트랜지스터의 문턱 전압을 측정하는 단계;
    측정된 상기 드레인 선택 트랜지스터의 문턱 전압을 이용하여 제1 드레인 전압 및 제2 드레인 전압을 산출하는 단계;
    상기 드레인 선택 트랜지스터에 상기 제1 드레인 전압을 인가하여 상기 비트라인을 프리차지하는 단계;
    상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하되, 상기 드레인 선택 트랜지스터에 상기 제2 드레인 전압을 인가하여 상기 다수의 스트링 중 비선택된 스트링의 채널을 부스팅시키는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 드레인 선택 트랜지스터의 문턱 전압을 측정하는 단계는
    상기 비트라인을 프리차지하는 단계;
    상기 드레인 선택 트랜지스터에 측정 전압을 순차적으로 증가시켜 인가하는 단계; 및
    상기 비트라인과 연결된 페이지 버퍼를 이용하여 상기 비트라인의 전위를 센싱하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 제1 드레인 전압은 상기 제2 드레인 전압보다 높은 불휘발성 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제1 드레인 전압은 하기 수식에 의해 산출되는 불휘발성 메모리 소자의 프로그램 방법.
    VDSL1= Vt(DST) + TgV1 - Vt(TgDST)
    VDSL1 : 제1 드레인 전압
    Vt(DST): 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)
    TgV1 : 제1 타겟 드레인 전압
    Vt(TgDST) : 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)
  5. 제 4 항에 있어서,
    상기 제1 타겟 드레인 전압은 4V인 불휘발성 메모리 소자의 프로그램 방법.
  6. 제 4 항에 있어서,
    상기 타겟 문턱 전압은 0.7 내지 1.3V인 불휘발성 메모리 소자의 프로그램 방법.
  7. 제 2 항에 있어서,
    상기 제2 드레인 전압은 하기 수식에 의해 산출되는 불휘발성 메모리 소자의 프로그램 방법.
    VDSL2= Vt(DST) + TgV2 - Vt(TgDST)
    Vt(DST): 드레인 선택 트렌지스터(DST)의 문턱 전압(Vt)
    TgV2 : 제2 타겟 드레인 전압
    Vt(TgDST) : 드레인 선택 트렌지스터(DST)의 타겟 문턱 전압(Vt)
  8. 제 7항에 있어서,
    상기 제2타겟 드레인 전압은 2V인 불휘발성 메모리 소자의 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하는 단계는 상기 선택된 메모리 셀을 제외한 나머지 메모리 셀에는 패스 전압을 인가하는 불휘발성 메모리 소자의 프로그램 방법.
  10. 제 1 항에 있어서,
    상기 비선택된 스트링의 채널을 부스팅시키는 단계는
    상기 비선택된 스트링의 비트라인에는 Vcc 전압을 인가하고, 선택된 스티링의 비트라인에는 0V를 인가하는 불휘발성 메모리 소자의 프로그램 방법.
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