KR100972715B1 - 플래시 메모리 소자 및 그의 프로그램 동작 방법 - Google Patents

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Abstract

본 발명은 메모리 셀들과 플래그 셀들을 포함하는 플래시 소자가 제공되는 단계, 플래그 셀들에 제1 프로그램 동작을 실시하는 단계, 플래그 셀들의 문턱전압 변화에 따라 메모리 셀들로 인가될 프로그램 시작 전압의 레벨을 결정하는 단계, 프로그램 시작 전압을 메모리 셀들에 인가하여 메모리 셀들에 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 소자의 프로그램 방법으로 이루어진다.
플래시, 문턱전압, ISPP, 시작 전압, 플래그 셀

Description

플래시 메모리 소자 및 그의 프로그램 동작 방법{Flash memory device and program method thereof}
본 발명은 플래시 메모리 소자 및 그의 프로그램 동작 방법에 관한 것으로, 특히 프로그램 동작에 따른 문턱전압의 분포를 개선하기 위한 플래시 메모리 소자 및 그의 프로그램 동작 방법에 관한 것이다.
플래시 소자의 데이터는 크게 소거 상태와 프로그램 상태로 구분할 수 있다. 문턱전압 분포 구간이 각각 하나의 소거 상태와 프로그램 상태를 가지는 방식을 싱글 레벨 셀(single level cell; SLC)이라 할 수 있으며, 다수개의 문턱전압 분포 구간을 가지는 방식을 멀티 레벨 셀(multi level cell; MLC)이라 할 수 있다.
특히, 멀티 레벨 셀(MLC)은 싱글 레벨 셀(SLC)에 비해 동일 면적에서 저장할 수 있는 데이터의 양이 많기 때문에 사용량이 증가하고 있다.
멀티 레벨 셀(MLC)을 구체적으로 설명하면 다음과 같다.
멀티 레벨 셀(MLC)은 2비트(bit)로 표현되는 4가지의 데이터(00, 01, 10, 11)를 저장할 수 있다. 예를 들어, 문턱전압이 0V보다 낮은 소거 상태(erase)와 문턱전압이 0보다 높으며 서로 다른 3개의 문턱전압 분포 구간을 가지는 제1 프로그램 상태 내지 제3 프로그램 상태(PV1 내지 PV3)를 가질 수 있다. 특히, 제1 내지 제3 프로그램 상태(PV1 내지 PV3)의 문턱전압 분포가 각각 중첩되지 않도록 하기 위해서는 각각의 프로그램 상태의 문턱전압 분포 폭이 좁을수록 좋다.
최근에는 프로그램 상태의 문턱전압 분포 폭을 개선하기 위하여 프로그램 전압을 단계별로 증가시켜 프로그램하는 ISPP(increase step pulse program)방식의 프로그램 방법이 적용되고 있다. ISPP는 초기에 낮은 레벨의 프로그램 전압을 인가하고, 일정 레벨 만큼 프로그램 전압을 단계적으로 상승시키면서 프로그램 동작을 수행한다. 하지만, ISPP로 프로그램 동작을 수행하더라도, 플래시 소자의 집적도가 증가함에 따라 상대적으로 각각의 메모리 셀의 프로그램 속도 차이의 격차가 발생할 수 있고, 이로 인하여 문턱전압 분포 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 프로그램 동작 시 플래그 셀로부터 기준이 되는 문턱전압 분포를 발생시키고, 문턱전압 분포의 평균 전압을 프로그램 동작시 시작 전압으로 인가하여 프로그램 동작에 대한 전기적 안정성을 향상시킬 수 있다.
본 발명에 따른 플래시 소자는, 메모리 셀들이 연결된 워드라인들을 포함하는 메모리 셀부를 포함한다. 워드라인들에 인가되는 전압을 플래그 라인들로 전달하는 스위치부를 포함한다. 플래그 라인들로부터 인가되는 전압에 따라 동작하는 플래그 셀들을 포함하는 플래그 셀부를 포함한다. 플래그 셀들이 프로그램된 후의 문턱전압에 따라 메모리 셀들의 프로그램 동작시 인가될 프로그램 시작 전압의 레벨의 결정하기 위한 프로그램 전압 제어부를 포함한다. 프로그램 전압 제어부에 의해 결정된 레벨의 프로그램 시작 전압을 워드라인에 인가하기 위한 전압 생성부를 포함하는 플래시 소자로 이루어진다.
스위치부는 게이트단을 공유하는 다수개의 스위치들을 포함하며, 스위치들은 메모리 셀 또는 플래그 셀과 동일한 구조로 이루어진다.
스위치들은 낸드(NAND) 플래시 메모리 소자, 노아(NOR) 플래시 메모리 소자, CTF(charge trap floating) 소자 또는 FeRAM(Ferroelectric RAM) 중 어느 하나로 구현된다.
스위치들의 드레인은 워드라인들과 각각 연결되고, 스위치들의 소스는 플래그 라인들과 각각 연결되며, 플래그 셀들은 서로 다른 스트링에 포함된다.
플래그 셀들은 메모리 셀들과 동일한 구조로 이루어지며, 낸드(NAND) 플래시 메모리 소자로 이루어질 수 있다.
플래그 셀들의 드레인(drain)은 플래그 비트라인들과 각각 연결되고, 소스(source)는 센싱 라인들을 통해 프로그램 전압 제어부와 연결되며, 게이트단은 플래그 라인들과 각각 연결된다.
프로그램 전압 제어부는, 플래그 셀부로 부터 전달된 전압 레벨의 평균값으로 프로그램 시작 전압의 레벨을 결정하고, 프로그램 시작 전압을 전압 생성부로 전달한다.
본 발명에 따른 플래시 소자의 프로그램 방법은, 메모리 셀들과 플래그 셀들을 포함하는 플래시 소자가 제공된다. 플래그 셀들에 제1 프로그램 동작을 실시한다. 플래그 셀들의 문턱전압 변화에 따라 메모리 셀들로 인가될 프로그램 시작 전압의 레벨을 결정한다. 프로그램 시작 전압을 메모리 셀들에 인가하여 메모리 셀들에 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 소자의 프로그램 방법으로 이루어진다.
플래그 셀들의 제1 프로그램 동작을 실시하는 단계 이전에, 메모리 셀들 및 플래그 셀들에 블럭소거 동작을 실시하는 단계를 더 포함한다.
메모리 셀들에 제2 프로그램 동작을 실시하는 단계 이전에, 블럭소거 동작을 실시하는 단계를 더 포함한다.
메모리 셀들에 제2 프로그램 동작을 실시하는 단계는 ISPP(increase step pulse program) 방식으로 실시한다.
본 발명은, 프로그램 동작 시 플래그 셀로부터 기준이 되는 문턱전압 분포를 발생시키고, 문턱전압 분포의 평균 전압을 프로그램 동작시 시작 전압으로 인가하여 프로그램 동작에 대한 전기적 안정성을 향상시킬 수 있다. 이로써, 반도체 소자의 집적화를 용이하게 수행할 수 있으며, 플래시 소자의 신뢰도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자를 설명하기 위한 회로도이다.
도 1을 참조하면, 플래시 소자는 메모리 셀부(100), 스위치부(110), 플래그 셀부(120), 프로그램 전압 제어부(130) 및 전압 생성부(140)를 포함한다. 메모리 셀부(100)는 이븐(even) 또는 오드(odd) 비트라인(BLe 또는 BLo)들과 각각 연결된 다수개의 스트링(string)들을 포함한다. 이 중, 어느 하나의 스트링을 예를 들어 설명하면 다음과 같다. 스트링은 드레인 셀렉트 트랜지스터(drain select transistor; DST), 소스 셀렉트 트랜지스터(source select transistor; SST), 다수의 메모리 셀(F0 내지 Fn; n은 정수)들을 포함한다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 이븐 또는 오드 비트라인(BLe 또는 BLo)과 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 메모리 셀들(F0 내지 Fn)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST)의 사이에서 직렬로 연결된다. 서로 다른 스트링에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트단이 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소스 셀렉트 트랜지스터들(SST)의 게이트단이 연결되어 소스 셀렉트 라인(SSL)이 된다. 또한, 서로 다른 이븐 및 오드 비트라인(BLe 및 BLo)에 포함된 메모리 셀들(F0 내지 Fn)들의 게이트단이 연결되어 각각의 워드라인들(WL0 내지 WLn)이 된다.
스위치부(110)는 워드라인들(WL0 내지 WLn)과 플래그 라인들(FL0 내지 FLn) 사이에 각각 연결되며 스위치 라인(GL)을 통해 인가되는 제어신호에 따라 동작하는 스위치들(T0 내지 Tn)을 포함한다.
스위치들(T0 내지 Tn)은 플로팅 게이트(floating gate)를 포함하는 플래시 메모리 소자로 구현하거나, 전하 저장층(charge trap layer)을 포함하는 메모리 소자로 구현할 수 있다. 예를 들면, 스위치들(T0 내지 Tn)은 낸드(NAND) 플래시 메모리 소자, 노아(NOR) 플래시 메모리 소자, CTF(charge trap floating) 소자 또는 FeRAM(Ferroelectric RAM) 중 어느 하나에서 사용되는 메모리 셀(또는, 셀 트랜지 스터)로 구현할 수 있다. 바람직하게는, 스위치들(T0 내지 Tn)은 메모리 셀부(100)에 포함된 메모리 셀들(F0 내지 Fn)과 동일한 소자로 형성할 수 있으며, 워드라인(WL0 내지 WLn)의 수와 동일한 수만큼 구비될 수 있다. 즉, 제1 스위치(T0)의 드레인(drain)은 제1 워드라인(WL0)과 전기적으로 연결되고, 나머지 제2 내지 제n 스위치(T1 내지 Tn+1)의 드레인도 제2 내지 제n 워드라인(WL1 내지 WLn+1)과 전기적으로 연결되고, 소스는 제1 내지 제n 플래그 라인(FL1 내지 FLn)과 전기적으로 연결된다. 또한, 스위치들(T0 내지 Tn)의 게이트가 연결되어 스위치 라인(GL)이 된다.
플래그 셀부(120)는 다수개의 플래그 셀들(C0 내지 Cn)을 포함한다. 플래그 셀들(C0 내지 Cn)은 메모리 셀부(100)에 포함된 메모리 셀과 동일한 소자로 구현하는 것이 바람직하다. 본 실시 예에서, 메모리 셀을 플로팅 게이트(floating gate)를 포함하는 플래시 메모리 소자로 구현하였으므로, 플래그 셀들(C0 내지 Cn) 또한 플로팅 게이트를 포함하는 플래시 메모리 소자로 구현한다.
각각의 플래그 셀들(C0 내지 Cn)은 서로 다른 플래그 비트라인들(BL0 내지 BLn)과 프로그램 전압 제어부(130) 사이에서 접속되고 게이트는 스위치부(110)에 포함된 스위치들(T0 내지 Tn)에 각각 연결된다. 구체적으로, 제1 플래그 셀(C0)의 드레인(drain)은 제1 플래그 비트라인(BL0)에 연결되고, 소스(source)는 제1 센싱 비트라인(SBL0)에 연결되며, 게이트는 제1 플래그 라인(FL0)과 전기적으로 연결된다. 나머지 제2 내지 제n+1 플래그 셀(C1 내지 Cn)들도 드레인(drain)은 각각 제2 내지 제n+1 플래그 비트라인(BL1 내지 BLn)에 전기적으로 연결되고, 소스(source) 는 각각 제2 내지 제n+1 센싱 비트라인(SBL1 내지 SBLn)에 연결되며, 게이트 각각은 제2 내지 제n+1 플래그 라인(FL1 내지 FLn)에 전기적으로 연결된다.
프로그램 전압 제어부(130)는 제1 내지 제n+1 센싱 비트라인(SBL0 내지 SBLn)을 통해 플래그 셀들(C0 내지 Cn)의 문턱전압을 감지하고, 이에 대한 평균 문턱전압을 전압 생성부(140)로 전달한다. 프로그램 전압 제어부(130)가 평균 문턱전압을 감지하는 방법은, 여러 가지 방법이 있을 수 있다. 구체적으로 설명하면, 플래그 셀들(C0 내지 Cn)은 프로그램되어 있는 상태이기 때문에 문턱전압이 프로그램 문턱전압 분포를 유지하고 있다. 이에 따라, 플래그 비트라인들(BL0 내지 BLn)에 동일한 레벨의 제1 전압을 인가하고 플래그 라인들(FL1 내지 FLn)에는 동일한 레벨의 제2 전압을 인가하면 플래그 셀들(C0 내지 Cn)은 문턱전압 레벨에 따라 턴 온(turn on) 또는 턴 오프(turn off) 된다. 이때, 턴 온 또는 턴 오프 되는 셀들의 개수를 감지하여 실질적인 프로그램 동작시 시작 프로그램 전압으로 인가할 전압 레벨을 생성할 수 있다. 예를 들면, 턴 온 되는 셀의 수가 턴 온 되지 않는 셀의 수보다 많은 경우의 전압 레벨을 감지하여 프로그램 동작의 시작 전압으로 생성할 수도 있다. 또는, 플래그 비트라인들(BL0 내지 BLn)에 동일한 레벨의 제1 전압을 인가하고 플래그 라인들(FL1 내지 FLn)에는 동일한 레벨의 제2 전압을 인가하고, 턴 온 된 플래그 셀들(C0 내지 Cn)을 통과한 전압의 레벨을 감지하여 그에 따른 평균 전압을 생성할 수도 있다.
전압 생성부(140)는 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL) 및 워드라인들(WL0 내지 WLn)의 전압을 생성하여 전달한다. 특히, 프로그램 동작을 ISPP 방법으로 수행할 시, 프로그램 전압 제어부(130)로부터 인가받은 평균 문턱전압을 시작 프로그램 전압으로 하여 워드라인들(WL0 내지 WLn)에 전달한다.
도 2는 본 발명에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
도 1 및 도 2를 참조하면, 프로그램 동작은 플래그셀 셋업 단계(210), 플래그셀 차단 단계(220) 및 프로그램 단계(230)를 포함한다.
플래그셀 셋업 단계(210)에서, 블럭소거(200) 단계는 프로그램 동작을 수행할 블럭을 선택하고, 선택된 블럭에 포함된 메모리 셀들(F0 내지 Fn)을 모두 소거(erase)한다. 메모리 셀들(F0 내지 Fn)에 소거 동작을 수행하면서, 스위치부(110)의 제1 내지 제n+1 스위치(T0 내지 Tn) 및 플래그 셀부(120)의 플래그 셀들(C0 내지 Cn)도 동시에 소거하는 것이 바람직하다.
스위치부 턴온(211) 구간은, 스위치 라인(GL)에 턴 온(turn on) 전압을 인가하여 스위치부(110)에 포함된 스위치들(T0 내지 Tn)을 턴 온(turn on) 시킨다. 즉, 워드라인들(WL0 내지 WLn) 각각을 플래그 라인들(FL0 내지 FLn)과 전기적으로 연결시킨다.
워드라인 선택(212) 구간은, 선택된 블럭 내의 다수개의 워드라인들(WL0 내지 WLn) 중 어느 하나를 선택한다.
플래그 셀 프로그램(213) 구간은, 선택된 워드라인과 전기적으로 연결된 플래그 셀(C0 내지 Cn 중 어느 하나)에 프로그램 동작을 수행한다. 이때, 메모리 셀부(100)에 포함된 메모리 셀들(F0 내지 Fn)은 프로그램되지 않도록 한다. 구체적으 로 설명하면, 플래그 셀부(120)의 플래그 비트라인들(BL0 내지 BLn)에는 접지전압(예컨대, 0V)을 인가하고, 메모리 셀부(100)의 이븐 및 오드 비트라인(BLe 및 BLo)에는 프로그램 방지 전압(예컨대, 전원전압(Vcc))을 인가한다. 예를 들어, 제1 워드라인(WL0)에 프로그램 전압을 인가하면 제1 플래그 라인(FL0)으로 프로그램 전압(예컨대, 9V 내지 35V)이 인가되고, 이에 따라 제1 플래그 셀(C0)의 문턱전압이 상승하면서 프로그램된다. 이때, 워드라인 단위를 페이지(page)라 할 수 있다. 특히, 프로그램 동작은 ISPP(increase step pulse program) 방식으로 수행할 수 있다. ISPP 방식의 프로그램 동작은 프로그램 전압을 점차 증가시켜가면서 수행하는 동작이며, 증가된 프로그램 전압을 인가하기 전에 플래그 프로그램 베리파이(verify) 동작을 수행하는 것이 바람직하다. 플래그 프로그램 베리파이 동작시, 기준전압은 0V 내지 10V의 범위로 하는 것이 바람직하다.
모든 페이지(214)에 프로그램 동작이 수행될 때까지 스위치부 턴온(211) 내지 플래그 셀 프로그램 (213)단계를 반복 수행한다.
스위치부 턴 오프(221) 구간은, 마지막 페이지까지 플래그 셀에 대한 프로그램 동작이 완료(214)되었으면 스위치부(110)에 포함된 제1 내지 제n+1 스위치(T0 내지 Tn)를 턴 오프(turn off)시킨다. 이는, 후속 실시할 메모리 셀부(100)에 포함된 메모리 셀들의 블럭소거(200) 동작 시, 플래그 셀부(120)에 포함된 플래그 셀들(C0 내지 Cn)의 소거를 방지하기 위하여 실시한다. 구체적으로 설명하면, 스위치부(110)의 제0 내지 제n 스위치(T0 내지 Tn)를 턴 오프(turn off)하면, 플래그 라인들(FL0 내지 FLn)은 플로팅(floating) 상태가 된다. 이에 따라, 플래그 셀 부(120)에 포함된 제1 내지 제n+1 플래그 셀(C0 내지 Cn)의 게이트단은 플로팅(floating) 상태가 되고 블럭에 인가된 소거 전압에 의해 부스팅(boosting)되어 게이트단의 전압 레벨이 증가한다. 바람직하게는, 부스팅된 제0 내지 제n+1 플래그 셀(C0 내지 Cn)의 게이트단의 전압 레벨은 소거전압의 레벨과 유사한 레벨로 부스팅 된다. 예를 들면 10V 내지 30V의 범위로 증가시킬 수 있다. 이로 인해 블럭소거(222) 동작 시 제0 내지 제n 플래그 셀(C0 내지 Cn)은 소거되지 않는다.
블럭소거(222) 구간은, 플래그 셀부(120)의 프로그램 동작(213)시 메모리 셀부(100)에 발생할 수 있는 전기적 영향(예컨대, 문턱전압 변화)을 억제하기 위하여 실시한다. 구체적으로 설명하면, 블럭소거(222) 동작 시, 제1 내지 제n+1 워드라인(WL0 내지 WLn)에는 접지전압(예컨대, 0V)을 인가하고, 선택된 블럭의 웰(well)에는 소거전압(예컨대, 20V)을 인가한다. 이때, 상술한 바와 같이, 제1 내지 제n+1 플래그 라인(FL0 내지 FLn)이 플로팅(floating)되어 있으므로 블럭소거(200) 동작 시 제1 내지 제n+1 플래그 셀(C0 내지 Cn)의 문턱전압 변화를 억제시킬 수 있다.
피드백(231) 구간은, 프로그램 전압 제어부(130)에서 제1 내지 제n+1 센싱 비트라인(SBL0 내지 SBLn)을 통해 제1 내지 제n+1 플래그 셀(C0 내지 Cn)의 문턱전압 분포를 센싱(sensing)한 후, 문턱전압 분포의 평균값을 전압 생성부(140)로 전달한다.
메모리 셀 프로그램(232) 구간은, 메모리 셀부(100)에 프로그램 동작을 수행한다. 프로그램 동작은 ISPP(increase step pulse program) 방식으로 수행하는 것이 바람직하다. 구체적으로 설명하면, ISPP 방식의 프로그램 동작은 선택된 워드라 인에 프로그램 전압을 순차적으로 상승시키면서 인가하는 방식이다. 이때, 프로그램 전압의 시작 전압은 전압 생성부(140)로부터 출력되어 워드라인들(WL0 내지 WLn)로 전달되는 전압을 사용한다.
프로그램 전압 제어부(130)로부터 출력되는 전압은 프로그램된 플래그 셀부(120)의 문턱전압 분포의 평균값이므로 메모리 셀부(100)의 프로그램 동작을 안정적으로 수행할 수 있다. 즉, ISPP 방식의 프로그램 동작 시, 시작 전압이 갑자기 증가하거나 낮아지는 현상을 방지할 수 있으므로 프로그램 동작을 안정적으로 수행할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀부 110 : 스위치부
120 : 플래그 셀부 130 : 프로그램 전압 제어부
140 : 전압 생성부 BLe : 이븐 비트라인
BLo : 오드 비트라인 BL0 내지 BLn : 플래그 비트라인
SBL0 내지 SBLn : 센싱 비트라인 WL0 내지 WLn : 워드라인

Claims (14)

  1. 메모리 셀들이 연결된 워드라인들을 포함하는 메모리 셀부;
    상기 워드라인들에 인가되는 전압을 플래그 라인들로 전달하는 스위치부;
    상기 플래그 라인들로부터 인가되는 전압에 따라 동작하는 플래그 셀들을 포함하는 플래그 셀부;
    상기 플래그 셀들이 프로그램된 후의 문턱전압에 따라 상기 메모리 셀들의 프로그램 동작시 인가될 프로그램 시작 전압의 레벨의 결정하기 위한 프로그램 전압 제어부; 및
    상기 프로그램 전압 제어부에 의해 결정된 레벨의 상기 프로그램 시작 전압을 상기 워드라인에 인가하기 위한 전압 생성부를 포함하는 플래시 소자.
  2. 제 1 항에 있어서,
    상기 스위치부는 게이트단을 공유하는 다수개의 스위치들을 포함하는 플래시 소자.
  3. 제 2 항에 있어서,
    상기 스위치들은 상기 메모리 셀 또는 상기 플래그 셀과 동일한 구조로 이루어진 플래시 소자.
  4. 제 3 항에 있어서,
    상기 스위치들은 낸드(NAND) 플래시 메모리 소자, 노아(NOR) 플래시 메모리 소자, CTF(charge trap floating) 소자 또는 FeRAM(Ferroelectric RAM) 중 어느 하나로 구현되는 플래시 소자.
  5. 제 3 항에 있어서,
    상기 스위치들의 드레인은 상기 워드라인들과 각각 연결되고, 상기 스위치들의 소스는 플래그 라인들과 각각 연결되는 플래시 소자.
  6. 제 1 항에 있어서,
    상기 플래그 셀들은 서로 다른 스트링에 포함된 플래시 소자.
  7. 제 1 항에 있어서,
    상기 플래그 셀들은 상기 메모리 셀들과 동일한 구조로 이루어진 플래시 소 자.
  8. 제 1 항에 있어서,
    상기 플래그 셀들은 낸드(NAND) 플래시 메모리 소자로 이루어진 플래시 소자.
  9. 제 1 항에 있어서,
    상기 플래그 셀들의 드레인(drain)은 플래그 비트라인들과 각각 연결되고, 소스(source)는 센싱 라인들을 통해 상기 프로그램 전압 제어부와 연결되며, 게이트단은 상기 플래그 라인들과 각각 연결된 플래시 소자.
  10. 제 1 항에 있어서, 상기 프로그램 전압 제어부는,
    상기 플래그 셀부로 부터 전달된 전압 레벨의 평균값으로 상기 프로그램 시작 전압의 레벨을 결정하고, 상기 프로그램 시작 전압을 상기 전압 생성부로 전달하는 플래시 소자.
  11. 메모리 셀들과 플래그 셀들을 포함하는 플래시 소자가 제공되는 단계;
    상기 플래그 셀들에 제1 프로그램 동작을 실시하는 단계;
    상기 플래그 셀들의 문턱전압 변화에 따라 상기 메모리 셀들로 인가될 상기 프로그램 시작 전압의 레벨을 결정하는 단계; 및
    상기 프로그램 시작 전압을 상기 메모리 셀들에 인가하여 상기 메모리 셀들에 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 소자의 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 플래그 셀들의 제1 프로그램 동작을 실시하는 단계 이전에,
    상기 메모리 셀들 및 상기 플래그 셀들에 블럭소거 동작을 실시하는 단계를 더 포함하는 플래시 소자의 프로그램 방법.
  13. 제 11 항에 있어서,
    상기 메모리 셀들에 제2 프로그램 동작을 실시하는 단계 이전에,
    블럭소거 동작을 실시하는 단계를 더 포함하는 플래시 소자의 프로그램 방법.
  14. 제 11 항에 있어서,
    상기 메모리 셀들에 상기 제2 프로그램 동작을 실시하는 단계는 ISPP(increase step pulse program) 방식으로 실시하는 플래시 소자의 프로그램 방법.
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