JP2007305204A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】データ消去後の弱書き込みモードの条件最適化により信頼性向上を図った不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたNANDセルユニットを配列して構成され、各NANDセルユニットの一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のNANDセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするNANDセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される。
【選択図】図1
【解決手段】不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたNANDセルユニットを配列して構成され、各NANDセルユニットの一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のNANDセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするNANDセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される。
【選択図】図1
Description
この発明は、電気的書き換え可能な不揮発性半導体記憶装置(EEPROM)に関する。
EEPROMの一つとして、NAND型フラッシュメモリが知られている。NAND型フラッシュメモリの基本構造は、ソース/ドレイン拡散層を共有する形で直列接続された複数のメモリセル(例えば32個)とビット線側及びソース線側に設けられた二つの選択ゲートトランジスタとで構成される。個々のメモリセルのワード線方向及びビット線方向のピッチは、最小加工寸法Fの2倍にできる。このため、NOR型と比べて単位セル面積が小さく、高密度化、大容量化が可能である。
近年は、一つのメモリセルに多ビットを記憶する多値記憶方式の採用により、NAND型フラッシュメモリの更なる大容量化が図られている。
NAND型フラッシュメモリのデータ消去は、ブロック内の全メモリセルに消去電圧を印加して、それらのしきい値電圧を負の消去状態にする、という動作として行われる。データ書き込みは、消去されたメモリセルのフローティングゲートに電子を注入する書き込み動作によって、正のしきい値電圧状態を得る。多値記憶を行う場合には、複数の正のしきい値レベル制御を行うことになる。
多値記憶では、それらの複数の正のしきい値レベルの間に適切な読み出しマージンが確保させるように、精細な書き込み制御を行う必要がある。また、それらの複数の正のしきい値レベルは、メモリセルの特性から決まる設定可能な範囲を超えてはならない。そのためには、各データのしきい値分布を狭くすることが望まれる。
書き込み時の正のしきい値制御では、しきい値のステップアップを小さく抑える書き込み条件と、しきい値下限値を規定する書き込みベリファイ条件とによって、狭いしきい値分布に追い込むことが可能である。しかし、データ消去では通常、負の消去しきい値の下限値は制御されず、しきい値分布が広いものとなる。
この様に消去状態のしきい値分布が広いことは、特に多値記憶の場合に、いくつかの不都合をもたらす。
第1に、データ書き込み時の“1”書き込みディスターブの軽減に優れた書き込みパルス印加方式を使用する場合に十分に性能が発揮されない場合がある。即ちデータ書き込みは、1ページデータについて、しきい値電圧を上昇させる“0”書き込みと、しきい値電圧を上昇させない“1”書き込み(書き込み禁止)とが同時並行で行われる。この場合“1”書き込みのNANDセルチャネル電位制御のためには、例えば、選択メモリセルのソース線側に隣接する非選択メモリセル(既書き込み)に0Vを与えて、それ以外の非選択メモリセルに書き込みパス電圧を与えて、既書き込みセル領域のチャネルと未書き込みセル領域のチャネルとを分離した状態でブーストしてチャネル電位を制御する方式が用いられる。
この方法は、既に書き込みが行われたチャネルブースト効率の悪いセル領域を電気的に分離した状態で、選択セルが含まれる未書き込みセル領域のチャネルをブーストすることができるので、書き込みディスターブに強い書き込みパルス印加法となっている。しかしこの方法では、0Vが印加されるメモリセルにおいて、そのソース側のチャネル電位が低い状態でカットオフしなければ、期待通りの書き込み禁止状態が得られないので、過剰に消去された負のしきい値電圧があると、十分な性能が発揮されない。
第2に、消去しきい値が負の大きな値であると、書き込み時にしきい値シフト量が大きくなってしまう。このことは、隣接メモリセル間の浮遊ゲート間容量結合によるノイズが大きくなることを意味する。即ち、第1のメモリセルに、これに隣接する第2のメモリセルが消去状態でデータが書かれ、その後第2のメモリセルに正のしきい値データが書かれると、既書き込みの第1のメモリセルでは、第2のメモリセルの書き込み前後の浮遊ゲートの電位変化を受けて、大きなしきい値変動が生じる。これは、メモリセルアレイが微細化される程、大きな問題になる。
この様な問題を解決するには、消去状態のなかの大きな負のしきい値状態(過消去状態)を、弱書き込み(ソフトプログラム)によってある程度書き戻すという手法が有効であり、このことは既に提案されている(例えば、特許文献1参照)。
特開平11−176175号公報
この発明は、データ消去後の弱書き込みモードの条件最適化により信頼性向上を図った不揮発性半導体記憶装置を提供することを目的とする。
この発明の一態様による不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたNANDセルユニットを配列して構成され、各NANDセルユニットの一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、
データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のNANDセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするNANDセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される。
データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のNANDセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするNANDセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される。
データ消去後の弱書き込みモードの条件最適化により信頼性向上を図った不揮発性半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、一実施の形態によるNAND型フラッシュメモリの構成を示している。メモリセルアレイ102は、多数のNANDセルユニット100を配列して構成されている。各NANDセルユニット100は、複数個(この例では8個)の電気的書き換え可能な不揮発性メモリセルMC0−MC7が直列接続されたNANDストリングと、その一端をビット線BLに接続する選択ゲートトランジスタSG1及び他端を共通ソース線CELSRCに接続する選択ゲートトランジスタSG2とを有する。
メモリセルは、フローティングゲートと制御ゲートとが積層されたMOSトランジスタである。隣接セルがソース、ドレイン拡散層を共有する形で複数のメモリセルが直列接続されて、NANDストリングを構成する。
メモリセルMC0−MC7の制御ゲートはそれぞれ異なるワード線WL0−WL7に接続され、選択ゲートトランジスタSG1,SG2のゲートはワード線と並行する選択ゲート線SGD,SGSに接続されている。これらのワード線WL0−WL7と選択ゲート線SGD,SGSを共有するNANDセルユニット100の集合は、データ消去の単位となるブロック101を構成する。図示のように、メモリセルアレイ102には通常、ビット線の方向に複数のブロック101が配列される。
メモリセルアレイ102のビット線はセンスアンプ回路30に接続される。センスアンプ回路30は、1ページ分の読み出しデータ及び書き込みデータ保持を行うべく、例えばビット線毎に用意されたセンスユニット31を有する。
この図においては、ビット線毎にセンスユニットが設けられているが、ビット線2本に対して一つのセンスユニットが選択的に接続される構成であってもよい。
ワード線及び選択ゲート線を選択駆動するロウデコーダ回路10は、ブロック選択を行うブロックデコーダ11と、その出力により共通ゲートが駆動される、選択ブロック内のワード線及び選択ゲート線に駆動電圧を転送するための転送トランジスタアレイ12とを有する。選択ブロック内のワード線及び選択ゲート線に与える駆動電圧を発生するためのワード線駆動回路20は、ページアドレスデコーダを備えて各ワード線に与える駆動電圧を発生するCGデコーダ・ドライバ24、選択ゲート線に与える駆動電圧を発生するSGD,SGSドライバ22,23及び、ロウデコーダ用の電源の一つであるVRDECを駆動するVRDECドライバ21を有する。
ワード線駆動回路20は、全ブロックに共通に一つ設けられており、その出力はブロックデコーダ11で選択されたブロックに供給されることになる。
外部端子I/Oから供給されるアドレスは、入出力回路1を介し、アドレスレジスタ3を介して、ページアドレスがワード線駆動回路20のCGデコーダ・ドライバ24に、ブロックアドレスがブロックデコーダ11に、カラムアドレスがカラムデコーダ7にそれぞれ出力される。
外部端子I/Oから供給されるコマンドは、入出力回路1を介し、コマンドレジスタ2でデコードされてシーケンス制御回路4に送られる。シーケンス制御回路4は、コマンドその他外部制御信号に基づいて読み出し動作制御を行い、書き込み及び消去のシーケンス制御を行う。
読み出し/書き込みデータは、カラムデコーダ7によりカラム選択され、入出力回路1を介してセンスアンプ回路30と入出力端子I/Oとの間でデータ転送される。
書き込み、消去及び読み出しの各動作モードでは電源電圧を昇圧した種々の高電圧が必要であり、そのために高電圧発生回路5が用意されている。高電圧発生回路5はシーケンス制御回路4により制御され、発生される電圧は、ワード線駆動回路20内の種々の回路を介してワード線、選択ゲート線、ブロックデコーダに出力され、またページバッファドライバ6を介してセンスアンプ回路30に出力される。
この実施の形態では、メモリセルアレイは多値データを記憶する。例えば図2は、4値データの場合のしきい値分布とビット割り付けの一例を示している。上位ページデータをx、下位ページデータをyとして、4値データは(xy)で表される。
しきい値電圧が負の消去状態がデータ(11)である。このデータ(11)状態から、しきい値電圧をV1,V2,V3まで上昇させた状態がそれぞれ、データ(10),(00),(01)である。
データ書き込みには、図2に示したように、下位ページ書き込みと上位ページ書き込みとで行われる。下位ページ書き込みでは、データ(11)のセルに選択的にしきい値を上昇させる“0”書き込みを行って、データ(10)を得る。上位ページ書き込みでは、データ(11),(10)のセルに対する選択的な“0”書き込みにより、それぞれデータ(01),(00)を得る。
データ書き込みは、ページ単位で行われる。即ち書き込みデータ“1”,“0”に応じてビット線電圧制御を行って、電子をセルのフローティングゲートに注入させてしきい値電圧を上昇させる“0”書き込みと、電子注入させずセルしきい値を維持する“1”書き込み(即ち書き込み禁止)とを同時に行う。
図4は、“1”書き込みのNANDセルユニットのバイアス条件を示している。書き込みは、ソース線CELSRC側のメモリセルから順に行われ、図4ではメモリセルMC5(ワード線WL5)が選択された場合を示している。このとき選択ワード線WL5に書き込み電圧Vpgmが与えられ、非選択ワード線には書き込みパス電圧Vmが与えられる。但しこの例では、“1”書き込みディスターブを抑制する手法として、選択ワード線WL5よりソース線CELSRC側に二つ目のワード線WL3には0Vを与え、一つ目のワード線WL4には、中間電圧Vaを与えている。或いは、中間電圧Vaを用いることなく、選択ワード線WL5に隣接するワード線WL4に0Vを与えるようにしてもよい。
ビット線BL側の選択ゲート線SGDには電圧Vsgdを与える。ソース線CELSRC側の選択ゲート線SGSは、0Vとして、選択ゲートトランジスタSG2をオフに保つ。
このバイアス条件でビット線BLから“1”書き込みのための電源電圧Vddが与えられると、NANDセルチャネルは、Vsgd−Vt(Vtは選択ゲートトランジスタのしきい値電圧)まで上昇して、選択ゲートトランジスタSG1がオフになるためフローティング状態になる。
ワード線に与えられる書き込み電圧Vpgm及びパス電圧Vmによって、フローティングのNANDセルチャネルは容量結合により電位上昇する。図の例では、選択セルMC5に近いメモリセルMC3に0Vが与えられて、ここでカットオフさせる。
この電圧印加法により、選択セルが含まれた領域のチャネル電位を効率よく上昇させて、選択セルのトンネル酸化膜に印加される電界を弱め、書き込みが生じないようにする。
“0”書き込みのNANDセルユニットに対してはビット線から0Vが与えられ、NANDセルチャネルが0Vの状態で書き込み電圧Vpgmが与えられる。従って図4に示したバイアス条件で、選択セルのチャネルから浮遊ゲートに電子注入が起こる。
書き込みベリファイは、図2に示す書き込みデータ(10),(00),(01)に応じて設定されたベリファイ電圧(即ち各しきい値分布の下限値)V1,V2,V3を読み出し電圧として用いた読み出し動作により行われる。“0”書き込みが確認されたセルは、それ以後“1”書き込み状態(書き込み禁止状態)に切り換えて、1ページ分の全セルの書き込みが確認されるまで、書き込み電圧印加動作と書き込みベリファイ読み出し動作とが繰り返される。
図3は、データ消去及びその後の弱書き込みによるデータしきい値変化を示している。データ消去は、選択ブロック内の全ワード線を0Vとし、セルアレイが形成されたp型ウェルに消去パルス電圧Veraを与えて、全メモリセルのフローティングゲートから電子を放出させる動作として行われる。これにより、しきい値電圧が負の消去状態(11)が得られる。
消去ベリファイ読み出しは、例えば図10に示すように、全ワード線に0Vを与えた状態でソース線CELSRC側からビット線BLにセル電流Icellを流すソースフォロア動作による。選択ゲート線SGD,SGSには、少なくともVdd+Vt(Vtは選択ゲートトランジスタのしきい値)或いはそれ以上の電圧を与える。これにより、予め0Vにプリチャージされたビット線が│Vev│以上に充電されることを検出して、消去状態の負のしきい値を確認することができる。実際の負のしきい値は、ビット線にVevが充電される場合には、メモリセルにVevの基板バイアス効果がかかるため、−│Vev│よりやや低い値になる。消去では、この様なしきい値を上限とするような負のしきい値分布が作られる。
消去後の弱書き込みは、負の方向に大きく消去されたメモリセルのしきい値電圧を正方向に移動させて、しきい値分布を狭くする微調整書き込みである。ここでは、弱書き込みのための書き込みパルス印加動作とそのベリファイ動作が、所定の判定条件を満たすまで複数回繰り返し行われる。またこの繰り返しの間に、効率よく弱書き込みを行うために、ステップアップ制御が用いられ、弱書き込み電圧は例えば0.2Vずつ増加する。
弱書き込みベリファイ動作には、消去ベリファイと同様の負のしきい値読み出し動作が用いられる。この読み出し結果について、消去ベリファイ電圧Vevよりもしきい値が正の方向にシフトしたメモリセルが所定数以下であれば、弱書き込みのための書き込みパルス印加動作を継続し、所定数より多ければ弱書き込みを終了する。
この方法では、消去分布の下すそのメモリセルのしきい値変化を直接検出していないが、消去動作で大きく負側にシフトするメモリセルは書き込み特性も速い傾向があるので、消去分布の下側のセルは上側のセルよりもシフト量が大きく、消去分布を狭くすることができる。
この様に弱書き込みを行うことによって、消去パルス印加後に過剰に消去されたメモリセルがなくなると、図4で示した書き込み電圧印加法において、所望の書き込み禁止状態にすることができる。即ちワード線にVmを印加してメモリセルのチャネル電位をカップリングにより上昇させるときに、チャネル電位が低い状態でMC3をカットオフさせることができるので、選択セルが含まれるチャネル領域を効率よく昇圧して、Vcha<Vchbとすることができる。
また、この様な弱書き込みを行うことにより、データ書き込み時のしきい値シフト量を抑えることが可能になる。図3に示すように、図2の4値記憶方式の場合、特にデータ(11)からデータ(01)を書く上位ページ書き込みにおいて、弱書き込みを行わないとすると、非常に大きなしきい値シフト量Bが生じてしまう。これに対して、弱書き込みを行って消去状態(11)のしきい値分布の下限値を押し上げることにより、同じ書き込みをより小さいしきい値シフト量Aで行うことが可能になる。これは、隣接メモリセルの浮遊ゲート間の容量結合ノイズを低減することになる。
図5は、弱書き込みモードにおいて、選択ブロック(消去されたブロック)の全ワード線に通常の書き込み電圧Vpgmより低い書き込み電圧Vspを印加する書き込み電圧印加動作を一つのNANDセルユニットについて示している。最初はブロック内の全てのビット線に0Vが与えられ、これがVsgdによりオン駆動された選択ゲートトランジスタSG1を介して、NANDセルチャネルに転送される。これにより、各メモリセルの浮遊ゲートに電子が注入されて、しきい値が正方向に移動する。
図8は、この書き込み時の各部電圧波形を示している。タイミングT1で選択ゲートトランジスタSGDにVsgdが与えられ、ビット線には最初の書き込みサイクルでは全て書き込みのための0V(以後のサイクルでは書き込み及び書き込み禁止に応じて、0V及びVdd)が与えられ、ブロックデコーダ用の電源VRDECが上昇し始め、これが選択ブロックの転送トランジスタアレイ12の共通ゲートTGに与えられる。
タイミングT2でワード線駆動回路から駆動線CG0−7に書き込み電圧Vspが出力され、ブロックデコーダ用の電源VRDECは、Vsp+Vtとなって転送トランジスタアレイの共通ゲートTGに与えられて、選択ブロックのワード線WL0−7には、書き込み電圧Vspが転送される。
一定の書き込み時間後、タイミングT3で書き込み電圧を放電し、タイミングT4で書き込み動作を終了する。
書き込み電圧印加後、ベリファイ読み出しを行って、必要な書き込みが確認されたNANDセルユニットについては、以後ビット線にVddを与えて、書き込み禁止状態とする。
図6は、ビット線にVddが与えられた書き込み禁止状態の弱書き込みバイアス条件を示している。このとき、ビット線側選択ゲートトランジスタSG1のゲートにVsgdを与えると、そのソースがVsgd−Vtまで充電されるとトランジスタSG1はオフになり、NANDセルチャネルはフローティングになる。従って、全ワード線への弱書き込み電圧Vspの印加でチャネルが電位上昇し、電子注入は起こらない。この基本的動作は、通常の書き込みモードでの“1”書き込み(書き込み禁止状態)と同じである。
ところが、近年の微細化されたNAND型フラッシュメモリでは、図6の弱書き込みバイアス条件の下で、弱書き込みを止めようとしているにも拘わらず、誤って書き込みがなされる可能性があることが明らかになっている。即ち通常のデータ書き込み時は、非選択セルに対して、書き込みを生じさせないようなパス電圧Vmを用いて書き込み禁止時のNANDセルチャネル電位を制御している。これに対し、図6の条件では、全てのセルに弱書き込み電圧Vspを与えている結果、通常のデータ書き込みでの“1”書き込みに比べて、NANDセルチャネル及び拡散層がより高い電位に昇圧される。
そしてソース線側選択ゲートトランジスタSG2に着目すると、ゲートが0Vでオフであり、そのドレインが高い電位に昇圧されるために、この選択ゲートトランジスタSG2のドレイン端にGIDL(Gate Induced Drain Leakage)電流が流れ、この電流により電子が発生して選択ゲートトランジスタSG2の隣接セルMC0で電子注入による誤書き込みを生じさせる。
これに対して図7は、ビット線にVddが与えられた書き込み禁止状態のより好ましい弱書き込みバイアス条件を示している。図6のバイアス条件と異なる点は、選択ゲートトランジスタSG1のゲート(選択ゲート線SGD)に与える電圧をVdd+Vt(Vtは、選択ゲートトランジスタのしきい値電圧)またはそれ以上としていることである。
このバイアス条件では、選択ゲートトランジスタSG1がオフにならず、NANDセルユニットのチャネル及び拡散層はビット線BLと導通したまま、ビット線BLと同じVdd(例えば、2.5V)に固定された状態になる。この状態では全てのワード線に弱書き込み電圧Vspを印加しても、NANDセルチャネルは昇圧されない。従ってソース線側選択ゲートトランジスタSG2でGIDL電流が流れることはなく、メモリセルMC0での誤書き込みが防止できる。
この様に書き込み禁止状態としてNANDストリング内チャネル領域にVddを転送する方法は、従来のチャネル昇圧方式に比べると、ワード線(制御ゲート)とチャネル間の電位差の弱め方が小さいため、パルス印加回数や弱書き込み電圧の制御に次のような配慮が必要となる。前述のように、0.2Vずつ弱書き込み電圧を増加させるステップアップ制御の場合には、例えば、Vdd=2.5Vの場合、メモリセルが書き込み禁止状態に転じてから書き込みパルス印加が13〜14回繰り返されると、書き込み禁止状態に転じる前の書き込み状態と同等の書き込みストレスが印加されるようになる。
従ってこの様な条件下では、書き込み禁止状態にしてもしきい値がシフトするため、この方法を適用するには、所望の書き込み禁止特性が得られる弱書き込み電圧または繰り返し回数の範囲で行う。
図9は、この好ましい弱書き込み条件での書き込み電圧波形を、図8と対応させて示している。ビット線側選択ゲート線SGDに与える電圧がVdd+Vt以上である点で、図8と異なる。
弱書き込み電圧印加後のベリファイ読み出しの方法は、前述と同様に行われる。
この実施の形態によると、消去データ状態を微調整する弱書き込みモードの書き込み禁止状態のNANDセルユニットで、NANDセルチャネルをフローティング状態にせず、ビット線電位に設定することによって、GIDL電流による誤書き込みを防止することが可能になる。
1…入出力回路、2…コマンドレジスタ、3…アドレスレジスタ、4…シーケンス制御回路、5…高電圧発生回路、6…ページバッファドライバ、7…カラムデコーダ、10…ロウデコーダ、11…ブロックデコーダ、12…転送トランジスタアレイ、20…ワード線駆動回路、21…VRDECドライバ、22…SGDドライバ、23…SGSドライバ、24…CGデコーダ・ドライバ、30…センスアンプ回路、31…センスユニット、100…NANDセルユニット、101…ブロック、102…メモリセルアレイ。
Claims (5)
- 複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたNANDセルユニットを配列して構成され、各NANDセルユニットの一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、
データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のNANDセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするNANDセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される
ことを特徴とする不揮発性半導体記憶装置。 - NANDセルユニット内の複数のメモリセルの制御ゲートは別々のワード線に、第1及び第2の選択ゲートトランジスタのゲートはそれぞれワード線と並行する第1及び第2の選択ゲート線に接続され、ワード線を共有する複数のNANDセルユニットの集合が消去単位である1ブロックを構成し、
データ消去は選択ブロック内の全NANDセルユニットに対して同時に行われる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - データ消去後の弱書き込みモードは、前記選択ブロック内の全NANDセルユニットについて、ビット線に0Vを、第1の選択ゲート線に所定のオン電圧を、第2の選択ゲート線に0Vを与えて、ワード線に書き込み電圧を与える書き込み電圧印加動作と、各NANDセルユニット内のメモリセルしきい値電圧が所定値になったことを確認するベリファイ読み出し動作の繰り返しとして行われ、
ベリファイ読み出し動作後の書き込み電圧印加動作では、書き込み禁止とするNANDセルユニットに対して、ビット線にVddを、第1の選択ゲート線にVdd+Vt(Vtは選択ゲートトランジスタのしきい値電圧)またはそれ以上の電圧を与えて、そのNANDセルユニットのチャネル及び拡散層がビット線と同じVddに設定される
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記弱書き込みモードのベリファイ読み出しは、前記選択ブロックの全ワード線に0Vを、第1及び第2の選択ゲート線にVdd+Vt以上の電圧を、共通ソース線にVddを与えて、共通ソース線からビット線に流れるセル電流によるビット線充電状態を検出することにより行われる
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 各メモリセルは、複数ビットを記憶する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
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