JP2004185688A - 不揮発性半導体記憶装置及びその消去ベリファイ方法 - Google Patents
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Abstract
【課題】消去ベリファイの動作速度の劣化を最小限に抑えつつ、消去状態におけるセルトランジスタのしきい値電圧の高精度な判定を可能にした不揮発性半導体記憶装置を提供する。
【解決手段】ワード線駆動回路１１は複数のワード線に低電位を供給し、ウェル電位供給回路１５は複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して複数のメモリセルトランジスタを消去状態にし、消去ベリファイでは、複数のワード線に対して１本のワード線毎に読み出しを行い、前記読み出しではワード線駆動回路１１は、複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与える。
【選択図】 図２
【解決手段】ワード線駆動回路１１は複数のワード線に低電位を供給し、ウェル電位供給回路１５は複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して複数のメモリセルトランジスタを消去状態にし、消去ベリファイでは、複数のワード線に対して１本のワード線毎に読み出しを行い、前記読み出しではワード線駆動回路１１は、複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与える。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関するものであり、特にＮＡＮＤ型ＥＥＰＲＯＭ及びその消去ベリファイ方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置の一例として、ＮＡＮＤ型ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の回路図を図６に示す。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭでは、互いのソース、ドレインを接続することにより、直列に接続されたメモリセルトランジスタＭ１、Ｍ２、…、Ｍ８でＮＡＮＤ列が構成されている。メモリセルトランジスタＭ１〜Ｍ８の各々のゲートにはワード線ＷＬ１、ＷＬ２、…、ＷＬ８がそれぞれ接続されている。
【０００４】
前記ＮＡＮＤ列の両端には、選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがそれぞれ接続されている。選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋの各々のゲートには、選択ゲート線ＳＧ１、ＳＧ２がそれぞれ接続されている。選択ゲートトランジスタＳＴ１ｋにはビット線ＢＬｋが接続され、選択ゲートトランジスタＳＴ２ｋには共通ソース線ＳＬが接続されている。
【０００５】
また、前記ＮＡＮＤ列に隣接して、他の複数のＮＡＮＤ列が配置されている。複数のＮＡＮＤ列の各々の一端には、選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１がそれぞれ接続され、これら選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１にはそれぞれビット線ＢＬｋ−１、ＢＬｋ＋１が接続されている。さらに、複数のＮＡＮＤ列の各々の他端には、選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１がそれぞれ接続され、これら選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１には共通ソース線ＳＬが接続されている。
【０００６】
さらに、ワード線ＷＬ１〜ＷＬ８、選択ゲート線ＳＧ１、ＳＧ２、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１、及び共通ソース線ＳＬには、それぞれ駆動回路１０１、１０２、１０３、及び１０４が設けられている。
【０００７】
このような構成では、隣接するセルトランジスタ同士でソースとドレインを共用することができため、配線のために必要な面積を削減することができる。このように、ＮＡＮＤ型ＥＥＰＲＯＭは、高密度化に適した構造であることを特徴とする。また、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８を介して多数のセルトランジスタのゲート電位を同時に駆動し、多数のセルトランジスタに対してデータの高速な書き込み、または消去、読み出しを行うことが可能である。
【０００８】
図７に、前記ＮＡＮＤ型ＥＥＰＲＯＭにおいて読み出しを行う場合のタイムチャートを示す。
【０００９】
セルトランジスタＭ１、Ｍ２、…、Ｍ８が直列に接続されたＮＡＮＤ型ＥＥＰＲＯＭの特徴として、選択されたセルトランジスタのデータを読み出すために、同一のＮＡＮＤ列内の非選択のセルトランジスタをオンさせて読み出しを行う必要がある。すなわち、非選択のセルトランジスタのワード線ＷＬには読み出し電位Ｖｒｅａｄとして十分に高い電位を与え、選択されたセルトランジスタのワード線ＷＬにのみ“０”か“１”かの判定を行うための判定電位ＶＷＬｒｅａｄを与える。
【００１０】
このとき、読み出し電位Ｖｒｅａｄが十分に高く与えられなかった場合、非選択のセルトランジスタがオフしてしまい、選択されたセルトランジスタのしきい値電圧によらず、セル電流が流れなくなってしまう。あるいは、非選択のセルトランジスタが十分にオンせず、チャネル抵抗が高いまま読み出しを行うと、セル電流が非選択のセルトランジスタを流れることで電位降下し、選択されたセルトランジスタのソース電位を上昇させるという現象が発生してしまう。
【００１１】
このような場合、バックバイアス効果や選択されたセルトランジスタのゲート−ソース間電位を減少させることなどによる影響から、選択されたセルトランジスタのしきい値電圧が本来より高く検出されてしまうという不具合が発生する。そのため、ＮＡＮＤ型ＥＥＰＲＯＭでは、読み出し電位Ｖｒｅａｄの設定は非常に重要なデバイス仕様となっている。
【００１２】
次に、前記ＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイ時のタイムチャートを図８に示す。
【００１３】
消去ベリファイは、消去動作後にすべてのセルトランジスタが消去されているか、すなわち、すべてのセルトランジスタのしきい値電圧が負になっているかどうかを判定する動作である。ＮＡＮＤ型ＥＥＰＲＯＭのワード線には、前記判定を行うために必要な負電位を出力することができない。そのため、負のしきい値電圧を判定するためには、前記読み出し方法とは異なる手法が必要となる。先ず、前記共通ソース線ＳＬに高電位を与え、ビット線ＢＬｋを所定の低電位に設定する。その後、選択されたＮＡＮＤ列内のワード線ＷＬ及び選択ゲートＳＧ１、ＳＧ２の電位を適切な電位に設定することにより、セル電流が前記共通ソース線ＳＬから前記ビット線ＢＬｋに流れ、ビット線ＢＬｋを充電する。その結果、前記ビット線ＢＬｋの電位が低電位から上昇することによりバックバイアス効果が働き、設定されたワード線電位よりも低いしきい値電圧を検知することが可能となる（例えば、特許文献１、２参照）。
【００１４】
ＮＡＮＤ型ＥＥＰＲＯＭでは、ブロックと呼ばれる最小の消去サイズを規定しており、通常、同一ＮＡＮＤ列内のすべてのセルトランジスタに対して同時に消去を行う。その後、ＮＡＮＤ列内のすべてのワード線ＷＬ１〜ＷＬ８に十分に低い判定電位ＶＷＬｅｖを与えて読み出しを行う。すべてのワード線に同電位を与えることにより、ＮＡＮＤ列内のすべてのセルトランジスタのしきい値電圧を一度で判定することが可能であり、この結果、消去ベリファイの高速動作が可能になる。
【００１５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、上記のような読み出しを行った場合、前述したセルチャネル抵抗の影響が無視できない。特に、セルトランジスタがかろうじて消去された状態であった場合、セルトランジスタのチャネル抵抗は最大となるため、ＮＡＮＤ列内のバックバイアス効果によりしきい値電圧が上昇し、まだ消去が完了していないように判断されてしまう。この結果、上記消去ベリファイ動作の場合では、十分深く消去が進んだ状態（過消去）で消去判定が行われている。
【００１６】
このように、消去判定を行うセルトランジスタのしきい値電圧の精度に不確定部分が残ってはいるが、それはより消去判定を厳しくする条件であり、視点を変えると、上記消去ベリファイで判定されていれば消去は十分に行われたと判断できる。
【００１７】
【特許文献１】
特開平７−１６１８５２号公報
【００１８】
【特許文献２】
特開平１１−２５０６７６号公報
【００１９】
【発明が解決しようとする課題】
しかしながら、セルトランジスタの微細化が進むとともに、過消去はセル信頼性の劣化要因として重大な問題となってきた。また、微細化に伴う誤書き込み特性の劣化を抑制するために、セルトランジスタのカットオフ特性を利用するローカルセルフブースト（ＬＳＢ）書き込みの開発が行われるようになり、消去状態のセルトランジスタのしきい値電圧に下限値の設定が求められている。
【００２０】
これらの理由から、セルトランジスタの消去時のしきい値電圧には、周辺環境の変化によって非消去の状態とならない程度に深く、かつ、所定のゲート電位で十分なカットオフ特性が得られる程度に浅く、という２つの要求が発生してきた。これらの要求を満たすためには、消去時におけるセルトランジスタのしきい値電圧の判定精度を向上させることが重要な課題となっている。
【００２１】
そこでこの発明は、前記課題に鑑みてなされたものであり、消去ベリファイの動作速度の劣化を最小限に抑えつつ、消去状態におけるセルトランジスタのしきい値電圧の高精度な判定を可能にした不揮発性半導体記憶装置及びその消去ベリファイ方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る不揮発性半導体記憶装置は、複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線と、前記複数のワード線を駆動するワード線駆動回路と、前記ＮＡＮＤ列の一端に選択ゲートトランジスタを介して接続されたビット線と、前記ビット線を駆動するビット線駆動回路と、前記ＮＡＮＤ列の他端に選択ゲートトランジスタを介して接続されたソース線と、前記ソース線を駆動するソース線駆動回路と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタが形成された半導体領域に電位を供給する電位供給回路とを具備し、前記ワード線駆動回路は前記複数のワード線に低電位を供給し、前記電位供給回路は前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にし、消去ベリファイでは、前記複数のワード線に対して１本のワード線毎に読み出しを行い、前記読み出しでは前記ワード線駆動回路は、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする。
【００２３】
また、前記目的を達成するために、この発明に係る不揮発性半導体記憶装置の消去ベリファイ方法は、複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線とを有する不揮発性半導体記憶装置の消去ベリファイ方法であって、前記複数のワード線に低電位を供給し、前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にする工程と、前記複数のワード線に対して１本のワード線毎に読み出しを行う消去ベリファイ工程とを具備し、前記読み出しでは、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態として、不揮発性半導体記憶装置の一種であるＮＡＮＤ型ＥＥＰＲＯＭを例に取り説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
［第１の実施の形態］
まず、この発明の第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図１（ａ）は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図である。
【００２６】
図１（ａ）に示すように、制御ゲート及び浮遊ゲートを持つメモリセルトランジスタＭ１、Ｍ２、…、Ｍ８は、それらの電流通路にて直列に接続されてＮＡＮＤ列を構成している。このＮＡＮＤ列の両端には、選択ゲートトランジスタＳＴ１ｋとＳＴ２ｋが接続されている。図１（ｂ）に、ＮＡＮＤ列と選択ゲートトランジスタの断面構造を示す。前記メモリセルトランジスタＭ１〜Ｍ８の各々は、シリコン半導体基板１の上に、第１のゲート絶縁膜２を介し、浮遊ゲート（あるいは電荷蓄積膜）３と、第２のゲート絶縁膜４と、制御ゲート５とが積層された積層構造を有している。選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋの各々は、シリコン半導体基板１の上に、ゲート絶縁膜６を介して制御ゲート７が形成された構造を有する。メモリセルトランジスタ間、メモリセルトランジスタＭ１と選択ゲートトランジスタＳＴ１ｋとの間、及びメモリセルトランジスタＭ８と選択ゲートトランジスタＳＴ２ｋとの間には、ソース・ドレイン拡散層８が形成されている。
【００２７】
前記セルトランジスタＭ１、Ｍ２、…、Ｍ８の制御ゲートには、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８がそれぞれ接続されている。選択ゲートトランジスタＳＴ１ｋのゲートには、選択ゲート線ＳＧ１が接続され、選択ゲートトランジスタＳＴ２ｋのゲートには選択ゲート線ＳＧ２が接続されている。さらに、選択ゲートトランジスタＳＴ１ｋにはビット線ＢＬｋが接続され、選択ゲートトランジスタＳＴ２ｋには共通ソース線ＳＬが接続されている。
【００２８】
また、前記ＮＡＮＤ列の近傍には、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８に、ゲートがそれぞれ接続されたＮＡＮＤ列が複数配列されている。これらＮＡＮＤ列の各々の一端には、選択ゲート線ＳＧ１に、ゲートが接続された選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１がそれぞれ接続されている。これら選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１には、それぞれビット線ＢＬｋ−１、ＢＬｋ＋１が接続されている。さらに、ＮＡＮＤ列の各々の他端には、選択ゲート線ＳＧ２に、ゲートが接続された選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１がそれぞれ接続される。これら選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１には、共通ソース線ＳＬが接続されている。
【００２９】
さらに、ワード線ＷＬ１〜ＷＬ８には、それぞれワード線駆動回路１１が設けられ、選択ゲート線ＳＧ１、ＳＧ２にはそれぞれ選択ゲート線駆動回路１２が設けられている。ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１には、それぞれセンスアンプを含むビット線駆動回路１３が設けられ、共通ソース線ＳＬには共通ソース線駆動回路１４がそれぞれ設けられている。さらに、ウェル電位供給回路１５が設けられており、このウェル電位供給回路１５はセルトランジスタ、及び選択ゲートトランジスタが形成されたウェル領域に電位を供給する。
【００３０】
次に、図１（ａ）に示したＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイの動作について説明する。
【００３１】
図２は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【００３２】
まず、消去は、選択されたブロック内のワード線ＷＬ１〜ＷＬ８にワード線駆動回路１１により十分低い電位ＶＷＬｅｒａｓｅを与え、ウェル電位供給回路１５によりセルウェルの電位を消去に必要な高電位Ｖｅｒａｓｅまで昇圧することにより行われる。これにより、ブロック内のすべてのセルトランジスタの浮遊ゲートから電子を抜き取る。このとき、選択ゲート線ＳＧ１、ＳＧ２、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅとなる。前記セルウェルは、セルトランジスタ、及び選択ゲートトランジスタが形成されたウェル領域を指す。
【００３３】
その後、セルウェルの高電位Ｖｅｒａｓｅを放電した後、消去ベリファイを行う。この消去ベリファイでは、選択されたブロック内のワード線ＷＬ１〜ＷＬ８のうち、各々のワード線ごとに読み出しが行われる（ベリファイ１〜ベリファイ８）。
【００３４】
ベリファイ１では、選択されたワード線ＷＬ１にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、非選択のワード線ＷＬ２〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。さらに、ビット線ＢＬｋにビット線駆動回路１３によりプリチャージ電位Ｖｐｒｅを与え、選択ゲート線ＳＧ１、ＳＧ２に、選択ゲート線駆動回路１２により選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがオンするのに十分な電位を与える。セルウェル、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅが放電されて０Ｖとなっている。
【００３５】
これにより、選択されたセルトランジスタが消去されているとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖ以下のとき、選択されたセルトランジスタを含むセルトランジスタＭ１〜Ｍ８、及び選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがすべて導通状態になり、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電される（図２中のＹｅｓ）。一方、選択されたセルトランジスタが消去されていないとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖより高いとき、選択されたセルトランジスタは非導通状態になるため、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅは放電されない（図２中のＮｏ）。なお、ビット線ＢＬｋの電位は、ビット線駆動回路１３に含まれるセンスアンプにより検出される。
【００３６】
なお、消去ベリファイ用読み出し電位ＶＷＬｅｒは、消去ベリファイ用判定電位ＶＷＬｅｖに対して十分高い電位であることが望ましい。
【００３７】
ベリファイ２では、選択されたワード線ＷＬ２にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、非選択のワード線ＷＬ１、ＷＬ３〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。さらに、ビット線ＢＬｋにビット線駆動回路１３によりプリチャージ電位Ｖｐｒｅを与え、選択ゲート線ＳＧ１、ＳＧ２に、選択ゲート線駆動回路１２により選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがオンするのに十分な電位を与える。セルウェル、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅが放電されて０Ｖとなっている。
【００３８】
これにより、選択されたセルトランジスタが消去されているとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖ以下のとき、選択されたセルトランジスタを含むセルトランジスタＭ１〜Ｍ８、及び選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがすべて導通状態になり、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電される。一方、選択されたセルトランジスタが消去されていないとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖより高いとき、選択されたセルトランジスタは非導通状態になるため、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅは放電されない。
【００３９】
ベリファイ３では、選択されたワード線ＷＬ３にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１及び２と同様である。
【００４０】
同様に、図示していないベリファイ４〜ベリファイ８では、それぞれ選択されたワード線ＷＬ４〜ＷＬ８に消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１及び２と同様である。
【００４１】
前述したように、ベリファイ１〜ベリファイ８の各ベリファイにおいて、選択されたセルトランジスタが消去されているか否かの消去判定は、以下のように行う。ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されたとき（図２中のＹｅｓ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖ以下であり、消去されていると判定される。一方、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されないとき（図２中のＮｏ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖより高く、消去されていないと判定される。
【００４２】
このような消去判定をブロック内のすべてのワード線ＷＬ１〜ＷＬ８に対して行った後、すべてのワード線でセルトランジスタが消去されていると判定された場合に、消去完了とする。少なくとも１つのワード線でセルトランジスタが消去されていないと判定された場合は、消去が不十分であるとしてセルウェルの電位Ｖｅｒａｓｅをさらに増大させて再度、消去動作を行う。そして、消去判定がＯＫとなるまで、消去動作と消去判定を繰り返す。
【００４３】
以上のような消去ベリファイによれば、消去時におけるセルトランジスタのしきい値電圧を高精度に判定することができる。さらに、セルトランジスタのしきい値電圧を精度良く制御することが可能である。
【００４４】
また、図２に示したベリファイ１〜ベリファイ８では、消去ベリファイ用読み出し電位ＶＷＬｅｒを十分に高くすることにより、非選択のセルトランジスタのチャネル抵抗を低減することが可能になる。これにより、選択されたセルトランジスタのしきい値電圧を精度良く判定することが可能である。ワード線駆動回路１１がウェル分離されておらず、ワード線への負電位の供給が不可能な場合は、消去ベリファイ用判定電位ＶＷＬｅｖは、ワード線駆動回路１１が発生可能な最も低い電位である０Ｖを使用することが望ましい。
【００４５】
また、ベリファイ１〜ベリファイ８は、ほとんどの場合、セルトランジスタが消去状態にあるときに行われると考えられる。そのため、ブロック内のセルトランジスタのしきい値電圧は、ほとんどの場合、消去状態すなわち負の状態である。したがって、あらゆるしきい値電圧を想定する必要のある通常の読み出しに比べて、この実施の形態では動作条件の改良が可能である。
【００４６】
具体的には、通常の読み出し時と比較して、増えることが予想されるセル電流を利用し、図２に示したビット線ＢＬｋ電位の放電時間ＴＤの短縮、及び非選択のセルトランジスタに与える消去ベリファイ用読み出し電位ＶＷＬｅｒの低減などの改良が挙げられる。放電時間ＴＤの短縮を行った場合は、通常の読み出し動作を繰り返した場合に比べ、ベリファイ動作時間の大幅な短縮が望めると同時に、消去判定がパスするしきい値電圧の負側（低電圧側）のマージンを調整することができ、非常に有効である。
【００４７】
また、消去判定におけるしきい値電圧の負側のマージン確保は、前記手法の他、セルウェルを所定の正電位に昇圧することにより行うことも可能である。セルウェル電位、消去ベリファイ用判定電位ＶＷＬｅｖ、消去ベリファイ用読み出し電位ＶＷＬｅｒ、共通ソース線電位を適切に設定することにより、通常の読み出し時とほぼ同じ環境で行うことができ、しきい値電圧の判定精度を大幅に向上させることができる。類似な効果は、セルトランジスタ内の共通ソース線を所定の正電位に昇圧することでも得られる。
【００４８】
また、セルウェルまたは共通ソース線を所定の正電位に昇圧する手法は、この実施の形態で述べたような、消去直後に行う消去ベリファイ動作において特に有用である。すなわち、既に高電位Ｖｅｒａｓｅに昇圧されているセルウェル電位または共通ソース線電位を、放電降圧の途中で放電を止めてそのまま消去ベリファイ動作に移行することが可能となるためである。これにより、セルウェル及び共通ソース線電位の放電時間及び再昇圧時間の省略が可能である。
【００４９】
前記第１の実施の形態の変形例として、前述したセルウェル電位の降圧を途中で止め、ベリファイ動作に移行する消去ベリファイのタイムチャートを図３に示す。ベリファイ１〜ベリファイ８におけるセルウェル電位Ｖｗｅｌｌは、消去ベリファイ用判定電位ＶＷＬｅｖより大きい。その他の動作条件は、図２に示した条件と同様である。
【００５０】
なお、消去ベリファイによる読み出し動作を行うためには、ビット線に適切な電荷が蓄積される。この実施形態の場合、非選択のワード線には十分高い消去ベリファイ用読み出し電位ＶＷＬｅｒが与えられるため、ビット線に蓄積された電荷によるビット線電位（プリチャージ電位Ｖｐｒｅ）が、選択された１つのセルトランジスタのみに与えられる。そのため、前記ビット線電位は、選択されたセルトランジスタのソース−ドレイン間耐圧に対して十分に低い電位に設定されることが望ましい。
【００５１】
以上説明したようにこの第１の実施の形態では、選択されたブロック内の各ワード線ごとに読み出しを行うことにより、消去時におけるセルトランジスタのしきい値電圧を高精度に判定することができ、さらにしきい値電圧を精度良く制御することが可能である。
【００５２】
さらに、第１の実施の形態の変形例では、第１の実施の形態の構成及び設定に加えてセルウェルを所定の正電位に昇圧することにより、さらにしきい値電圧の判定精度を大幅に向上させることができる。
【００５３】
［第２の実施の形態］
次に、この発明の第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。前述した第１の実施の形態では、消去後に、ワード線１本毎に読み出しを行って消去ベリファイを実行したが、この第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭでは、消去後に、複数のワード線毎に読み出しを行って消去ベリファイを実行するものである。前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に、異なる構成部分のみを説明する。
【００５４】
第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイの動作は以下のようになる。
【００５５】
図４は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【００５６】
まず、消去は、前記第１の実施の形態と同様に、選択されたブロック内のワード線ＷＬ１〜ＷＬ８にワード線駆動回路１１により十分低い電位ＶＷＬｅｒａｓｅを与え、ウェル電位供給回路１５によりセルウェルの電位を消去に必要な高電位Ｖｅｒａｓｅまで昇圧することにより行われる。これにより、ブロック内のすべてのセルトランジスタの浮遊ゲートから電子を抜き取る。
【００５７】
その後、セルウェルの高電位Ｖｅｒａｓｅを放電した後、消去ベリファイを行う。この消去ベリファイでは、選択されたブロック内のワード線ＷＬ１〜ＷＬ８のうち、複数のワード線ごとに読み出しが行われる。読み出しを行う前記複数のワード線の数は、２本以上で、かつブロック内の全ワード線数未満であればよい。ここでは、２本のワード線ごとに読み出しを行う場合を示す（ベリファイ１〜ベリファイ４）。
【００５８】
ベリファイ１では、選択されたワード線ＷＬ１、ＷＬ２にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、非選択のワード線ＷＬ３〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。さらに、ビット線ＢＬｋにビット線駆動回路１３によりプリチャージ電位Ｖｐｒｅを与え、選択ゲート線ＳＧ１、ＳＧ２に、選択ゲート線駆動回路１２により選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがオンするのに十分な電位を与える。セルウェル、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅが放電されて０Ｖとなっている。
【００５９】
これにより、選択されたセルトランジスタが消去されているとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖ以下のとき、選択されたセルトランジスタを含むセルトランジスタＭ１〜Ｍ８、及び選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがすべて導通状態になり、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電される（図４中のＹｅｓ）。一方、選択されたセルトランジスタが消去されていないとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖより高いとき、選択されたセルトランジスタは非導通状態になるため、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅは放電されない（図４中のＮｏ）。
【００６０】
なお、消去ベリファイ用読み出し電位ＶＷＬｅｒは、消去ベリファイ用判定電位ＶＷＬｅｖに対して十分高い電位であることが望ましい。
【００６１】
ベリファイ２では、選択されたワード線ＷＬ３、ＷＬ４にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線ＷＬ１、ＷＬ２、ＷＬ５〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１と同様である。
【００６２】
ベリファイ３では、選択されたワード線ＷＬ５、ＷＬ６にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線ＷＬ１〜ＷＬ４、ＷＬ７、ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１と同様である。
【００６３】
同様に、図示していないベリファイ４では、選択されたワード線ＷＬ７、ＷＬ８にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線ＷＬ１〜ＷＬ６に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１と同様である。
【００６４】
ベリファイ１〜ベリファイ４の各ベリファイにおいて、選択されたセルトランジスタが消去されているか否かの消去判定は、前記第１の実施の形態と同様であり、以下のように行う。ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されたとき（図４中のＹｅｓ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖ以下であり、消去されていると判定される。一方、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されないとき（図４中のＮｏ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖより高く、消去されていないと判定される。
【００６５】
このような消去判定をブロック内のすべてのワード線ＷＬ１〜ＷＬ８に対して行った後、すべてのワード線でセルトランジスタが消去されていると判定された場合に、消去完了とする。少なくとも１つのワード線でセルトランジスタが消去されていないと判定された場合は、消去が不十分であるとしてセルウェルの電位Ｖｅｒａｓｅをさらに増大させて再度、消去動作を行う。そして、消去判定がＯＫとなるまで、消去動作と消去判定を繰り返す。
【００６６】
以上のような消去ベリファイによれば、複数のワード線ごとに読み出しを行うことにより、１本のワード線ごとに読み出しを行う場合に比べて、大幅な高速化が可能である。また、同時に読み出しを行うワード線の本数を増やすほど、消去ベリファイの高速化が可能である。
【００６７】
しかし、同時に読み出しを行うワード線の本数を増やせば、消去ベリファイ用読み出し電位ＶＷＬｅｒを与えるワード線の本数が減少して、セルチャネル抵抗の影響も次第に大きくなってしまう。セルチャネル抵抗が大きくなると、ビット線の放電時間を短縮することも困難になる。これらより、消去ベリファイにおいて、同時に読み出しを行うワード線の本数は、読み出し電位ＶＷＬｅｒ、判定電位ＶＷＬｅｖ、ベリファイ動作時間、消去判定に求められるしきい値電圧の精度などから、最適な本数に設定されることが望ましい。
【００６８】
以上説明したようにこの第２の実施の形態では、選択されたブロック内のワード線に対して複数本ごとに読み出しを行うことにより、消去時におけるセルトランジスタのしきい値電圧を高精度に判定することができるとともに、消去ベリファイに要する時間を短縮することができる。さらに、しきい値電圧を精度良く制御することが可能である。
【００６９】
［第３の実施の形態］
次に、この発明の第３の実施の形態として、前記第１及び第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭを搭載したＩＣカードについて説明する。
【００７０】
近時、ＮＡＮＤ型ＥＥＰＲＯＭは、ＩＣカード、例えば、メモリカードの主記憶に使用されるようになってきている。典型的なメモリカードには、主記憶と、この主記憶を制御するコントローラとが含まれる。
【００７１】
図５は、この発明の第３の実施の形態のＩＣカードの構成を示すブロック図である。
【００７２】
図５に示すように、カード型パッケージ２０に、主記憶、例えば、Ｆｌａｓｈ ｍｅｍｏｒｙ２１と、このＦｌａｓｈ ｍｅｍｏｒｙ２１を制御するＣｏｎｔｒｏｌｌｅｒ２２とが収容、あるいは搭載、あるいは貼り付けられることにより、ＩＣカード、例えばメモリカードとして機能する。
【００７３】
図５には、Ｃｏｎｔｒｏｌｌｅｒ２２に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを示す。
【００７４】
主記憶に関係する回路ブロックとしては、例えば、Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ２３、Ｐａｇｅ ｂｕｆｆｅｒ２４、及びＭｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ２５が含まれる。
【００７５】
Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ２３は、データをＦｌａｓｈ ｍｅｍｏｒｙ２１に書き込む際、例えば、シリアルなＩｎｐｕｔ ｄａｔａを、パラレルな内部ｄａｔａに変換する。変換されたパラレルな内部データは、Ｐａｇｅ ｂｕｆｆｅｒ２４に入力され、ここに蓄積される。蓄積された内部データは、Ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ２５を介して、Ｆｌａｓｈ ｍｅｍｏｒｙ２１に書き込まれる。
【００７６】
また、データをカード型パッケージ２０から読み出す際には、Ｆｌａｓｈ ｍｅｍｏｒｙ２１から読み出したデータを、Ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ２５を介して、Ｐａｇｅ ｂｕｆｆｅｒ２４に入力し、ここに蓄積する。蓄積した内部データは、Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ２３に入力され、ここでパラレルな内部ｄａｔａが、シリアルなＯｕｔｐｕｔ ｄａｔａに変換されて、カード型パッケージ２０の外に出力される。
【００７７】
図５に示す例では、上記カード型パッケージ２０において、Ｆｌａｓｈ ｍｅｍｏｒｙ２１のメモリセルアレイを、前記第１あるいは第２の実施の形態で説明したＮＡＮＤ型ＥＥＰＲＯＭ２６により構成している。
【００７８】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００７９】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００８０】
【発明の効果】
以上述べたようにこの発明によれば、消去ベリファイの動作速度の劣化を最小限に抑えつつ、消去状態におけるセルトランジスタのしきい値電圧の高精度な判定を可能にした不揮発性半導体記憶装置及びその消去ベリファイ方法を提供することが可能である。
【図面の簡単な説明】
【図１】（ａ）はこの発明の第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図であり、（ｂ）はＮＡＮＤ列と選択ゲートトランジスタの断面図である。
【図２】前記第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【図３】前記第１の実施の形態の変形例のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【図４】この発明の第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【図５】この発明の第３の実施の形態のＩＣカードの構成を示すブロック図である。
【図６】従来の不揮発性半導体記憶装置の一例としてのＮＡＮＤ型ＥＥＰＲＯＭの回路図である。
【図７】従来の前記ＮＡＮＤ型ＥＥＰＲＯＭにおける読み出しを示すタイムチャートである。
【図８】従来の前記ＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【符号の説明】
１１…ワード線駆動回路、１２…選択ゲート線駆動回路、１３…ビット線駆動回路、１４…共通ソース線駆動回路、１５…ウェル電位供給回路、２０…カード型パッケージ、２１…Ｆｌａｓｈ ｍｅｍｏｒｙ、２２…Ｃｏｎｔｒｏｌｌｅｒ、２３…Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ、２４…Ｐａｇｅ ｂｕｆｆｅｒ、２５…Ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ、２６…ＮＡＮＤ型ＥＥＰＲＯＭ、Ｍ１、Ｍ２、…、Ｍ８…メモリセルトランジスタ、ＳＴ１ｋ−１、ＳＴ１ｋ、ＳＴ１ｋ＋１…選択ゲートトランジスタ、ＷＬ１、ＷＬ２、…、ＷＬ８…ワード線、ＳＧ１、ＳＧ２…選択ゲート線、ＳＴ２ｋ−１、ＳＴ２ｋ、ＳＴ２ｋ＋１…選択ゲートトランジスタ、ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１…ビット線、ＳＬ…共通ソース線
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関するものであり、特にＮＡＮＤ型ＥＥＰＲＯＭ及びその消去ベリファイ方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置の一例として、ＮＡＮＤ型ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の回路図を図６に示す。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭでは、互いのソース、ドレインを接続することにより、直列に接続されたメモリセルトランジスタＭ１、Ｍ２、…、Ｍ８でＮＡＮＤ列が構成されている。メモリセルトランジスタＭ１〜Ｍ８の各々のゲートにはワード線ＷＬ１、ＷＬ２、…、ＷＬ８がそれぞれ接続されている。
【０００４】
前記ＮＡＮＤ列の両端には、選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがそれぞれ接続されている。選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋの各々のゲートには、選択ゲート線ＳＧ１、ＳＧ２がそれぞれ接続されている。選択ゲートトランジスタＳＴ１ｋにはビット線ＢＬｋが接続され、選択ゲートトランジスタＳＴ２ｋには共通ソース線ＳＬが接続されている。
【０００５】
また、前記ＮＡＮＤ列に隣接して、他の複数のＮＡＮＤ列が配置されている。複数のＮＡＮＤ列の各々の一端には、選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１がそれぞれ接続され、これら選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１にはそれぞれビット線ＢＬｋ−１、ＢＬｋ＋１が接続されている。さらに、複数のＮＡＮＤ列の各々の他端には、選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１がそれぞれ接続され、これら選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１には共通ソース線ＳＬが接続されている。
【０００６】
さらに、ワード線ＷＬ１〜ＷＬ８、選択ゲート線ＳＧ１、ＳＧ２、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１、及び共通ソース線ＳＬには、それぞれ駆動回路１０１、１０２、１０３、及び１０４が設けられている。
【０００７】
このような構成では、隣接するセルトランジスタ同士でソースとドレインを共用することができため、配線のために必要な面積を削減することができる。このように、ＮＡＮＤ型ＥＥＰＲＯＭは、高密度化に適した構造であることを特徴とする。また、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８を介して多数のセルトランジスタのゲート電位を同時に駆動し、多数のセルトランジスタに対してデータの高速な書き込み、または消去、読み出しを行うことが可能である。
【０００８】
図７に、前記ＮＡＮＤ型ＥＥＰＲＯＭにおいて読み出しを行う場合のタイムチャートを示す。
【０００９】
セルトランジスタＭ１、Ｍ２、…、Ｍ８が直列に接続されたＮＡＮＤ型ＥＥＰＲＯＭの特徴として、選択されたセルトランジスタのデータを読み出すために、同一のＮＡＮＤ列内の非選択のセルトランジスタをオンさせて読み出しを行う必要がある。すなわち、非選択のセルトランジスタのワード線ＷＬには読み出し電位Ｖｒｅａｄとして十分に高い電位を与え、選択されたセルトランジスタのワード線ＷＬにのみ“０”か“１”かの判定を行うための判定電位ＶＷＬｒｅａｄを与える。
【００１０】
このとき、読み出し電位Ｖｒｅａｄが十分に高く与えられなかった場合、非選択のセルトランジスタがオフしてしまい、選択されたセルトランジスタのしきい値電圧によらず、セル電流が流れなくなってしまう。あるいは、非選択のセルトランジスタが十分にオンせず、チャネル抵抗が高いまま読み出しを行うと、セル電流が非選択のセルトランジスタを流れることで電位降下し、選択されたセルトランジスタのソース電位を上昇させるという現象が発生してしまう。
【００１１】
このような場合、バックバイアス効果や選択されたセルトランジスタのゲート−ソース間電位を減少させることなどによる影響から、選択されたセルトランジスタのしきい値電圧が本来より高く検出されてしまうという不具合が発生する。そのため、ＮＡＮＤ型ＥＥＰＲＯＭでは、読み出し電位Ｖｒｅａｄの設定は非常に重要なデバイス仕様となっている。
【００１２】
次に、前記ＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイ時のタイムチャートを図８に示す。
【００１３】
消去ベリファイは、消去動作後にすべてのセルトランジスタが消去されているか、すなわち、すべてのセルトランジスタのしきい値電圧が負になっているかどうかを判定する動作である。ＮＡＮＤ型ＥＥＰＲＯＭのワード線には、前記判定を行うために必要な負電位を出力することができない。そのため、負のしきい値電圧を判定するためには、前記読み出し方法とは異なる手法が必要となる。先ず、前記共通ソース線ＳＬに高電位を与え、ビット線ＢＬｋを所定の低電位に設定する。その後、選択されたＮＡＮＤ列内のワード線ＷＬ及び選択ゲートＳＧ１、ＳＧ２の電位を適切な電位に設定することにより、セル電流が前記共通ソース線ＳＬから前記ビット線ＢＬｋに流れ、ビット線ＢＬｋを充電する。その結果、前記ビット線ＢＬｋの電位が低電位から上昇することによりバックバイアス効果が働き、設定されたワード線電位よりも低いしきい値電圧を検知することが可能となる（例えば、特許文献１、２参照）。
【００１４】
ＮＡＮＤ型ＥＥＰＲＯＭでは、ブロックと呼ばれる最小の消去サイズを規定しており、通常、同一ＮＡＮＤ列内のすべてのセルトランジスタに対して同時に消去を行う。その後、ＮＡＮＤ列内のすべてのワード線ＷＬ１〜ＷＬ８に十分に低い判定電位ＶＷＬｅｖを与えて読み出しを行う。すべてのワード線に同電位を与えることにより、ＮＡＮＤ列内のすべてのセルトランジスタのしきい値電圧を一度で判定することが可能であり、この結果、消去ベリファイの高速動作が可能になる。
【００１５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、上記のような読み出しを行った場合、前述したセルチャネル抵抗の影響が無視できない。特に、セルトランジスタがかろうじて消去された状態であった場合、セルトランジスタのチャネル抵抗は最大となるため、ＮＡＮＤ列内のバックバイアス効果によりしきい値電圧が上昇し、まだ消去が完了していないように判断されてしまう。この結果、上記消去ベリファイ動作の場合では、十分深く消去が進んだ状態（過消去）で消去判定が行われている。
【００１６】
このように、消去判定を行うセルトランジスタのしきい値電圧の精度に不確定部分が残ってはいるが、それはより消去判定を厳しくする条件であり、視点を変えると、上記消去ベリファイで判定されていれば消去は十分に行われたと判断できる。
【００１７】
【特許文献１】
特開平７−１６１８５２号公報
【００１８】
【特許文献２】
特開平１１−２５０６７６号公報
【００１９】
【発明が解決しようとする課題】
しかしながら、セルトランジスタの微細化が進むとともに、過消去はセル信頼性の劣化要因として重大な問題となってきた。また、微細化に伴う誤書き込み特性の劣化を抑制するために、セルトランジスタのカットオフ特性を利用するローカルセルフブースト（ＬＳＢ）書き込みの開発が行われるようになり、消去状態のセルトランジスタのしきい値電圧に下限値の設定が求められている。
【００２０】
これらの理由から、セルトランジスタの消去時のしきい値電圧には、周辺環境の変化によって非消去の状態とならない程度に深く、かつ、所定のゲート電位で十分なカットオフ特性が得られる程度に浅く、という２つの要求が発生してきた。これらの要求を満たすためには、消去時におけるセルトランジスタのしきい値電圧の判定精度を向上させることが重要な課題となっている。
【００２１】
そこでこの発明は、前記課題に鑑みてなされたものであり、消去ベリファイの動作速度の劣化を最小限に抑えつつ、消去状態におけるセルトランジスタのしきい値電圧の高精度な判定を可能にした不揮発性半導体記憶装置及びその消去ベリファイ方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る不揮発性半導体記憶装置は、複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線と、前記複数のワード線を駆動するワード線駆動回路と、前記ＮＡＮＤ列の一端に選択ゲートトランジスタを介して接続されたビット線と、前記ビット線を駆動するビット線駆動回路と、前記ＮＡＮＤ列の他端に選択ゲートトランジスタを介して接続されたソース線と、前記ソース線を駆動するソース線駆動回路と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタが形成された半導体領域に電位を供給する電位供給回路とを具備し、前記ワード線駆動回路は前記複数のワード線に低電位を供給し、前記電位供給回路は前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にし、消去ベリファイでは、前記複数のワード線に対して１本のワード線毎に読み出しを行い、前記読み出しでは前記ワード線駆動回路は、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする。
【００２３】
また、前記目的を達成するために、この発明に係る不揮発性半導体記憶装置の消去ベリファイ方法は、複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線とを有する不揮発性半導体記憶装置の消去ベリファイ方法であって、前記複数のワード線に低電位を供給し、前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にする工程と、前記複数のワード線に対して１本のワード線毎に読み出しを行う消去ベリファイ工程とを具備し、前記読み出しでは、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態として、不揮発性半導体記憶装置の一種であるＮＡＮＤ型ＥＥＰＲＯＭを例に取り説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
［第１の実施の形態］
まず、この発明の第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図１（ａ）は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図である。
【００２６】
図１（ａ）に示すように、制御ゲート及び浮遊ゲートを持つメモリセルトランジスタＭ１、Ｍ２、…、Ｍ８は、それらの電流通路にて直列に接続されてＮＡＮＤ列を構成している。このＮＡＮＤ列の両端には、選択ゲートトランジスタＳＴ１ｋとＳＴ２ｋが接続されている。図１（ｂ）に、ＮＡＮＤ列と選択ゲートトランジスタの断面構造を示す。前記メモリセルトランジスタＭ１〜Ｍ８の各々は、シリコン半導体基板１の上に、第１のゲート絶縁膜２を介し、浮遊ゲート（あるいは電荷蓄積膜）３と、第２のゲート絶縁膜４と、制御ゲート５とが積層された積層構造を有している。選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋの各々は、シリコン半導体基板１の上に、ゲート絶縁膜６を介して制御ゲート７が形成された構造を有する。メモリセルトランジスタ間、メモリセルトランジスタＭ１と選択ゲートトランジスタＳＴ１ｋとの間、及びメモリセルトランジスタＭ８と選択ゲートトランジスタＳＴ２ｋとの間には、ソース・ドレイン拡散層８が形成されている。
【００２７】
前記セルトランジスタＭ１、Ｍ２、…、Ｍ８の制御ゲートには、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８がそれぞれ接続されている。選択ゲートトランジスタＳＴ１ｋのゲートには、選択ゲート線ＳＧ１が接続され、選択ゲートトランジスタＳＴ２ｋのゲートには選択ゲート線ＳＧ２が接続されている。さらに、選択ゲートトランジスタＳＴ１ｋにはビット線ＢＬｋが接続され、選択ゲートトランジスタＳＴ２ｋには共通ソース線ＳＬが接続されている。
【００２８】
また、前記ＮＡＮＤ列の近傍には、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８に、ゲートがそれぞれ接続されたＮＡＮＤ列が複数配列されている。これらＮＡＮＤ列の各々の一端には、選択ゲート線ＳＧ１に、ゲートが接続された選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１がそれぞれ接続されている。これら選択ゲートトランジスタＳＴ１ｋ−１、ＳＴ１ｋ＋１には、それぞれビット線ＢＬｋ−１、ＢＬｋ＋１が接続されている。さらに、ＮＡＮＤ列の各々の他端には、選択ゲート線ＳＧ２に、ゲートが接続された選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１がそれぞれ接続される。これら選択ゲートトランジスタＳＴ２ｋ−１、ＳＴ２ｋ＋１には、共通ソース線ＳＬが接続されている。
【００２９】
さらに、ワード線ＷＬ１〜ＷＬ８には、それぞれワード線駆動回路１１が設けられ、選択ゲート線ＳＧ１、ＳＧ２にはそれぞれ選択ゲート線駆動回路１２が設けられている。ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１には、それぞれセンスアンプを含むビット線駆動回路１３が設けられ、共通ソース線ＳＬには共通ソース線駆動回路１４がそれぞれ設けられている。さらに、ウェル電位供給回路１５が設けられており、このウェル電位供給回路１５はセルトランジスタ、及び選択ゲートトランジスタが形成されたウェル領域に電位を供給する。
【００３０】
次に、図１（ａ）に示したＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイの動作について説明する。
【００３１】
図２は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【００３２】
まず、消去は、選択されたブロック内のワード線ＷＬ１〜ＷＬ８にワード線駆動回路１１により十分低い電位ＶＷＬｅｒａｓｅを与え、ウェル電位供給回路１５によりセルウェルの電位を消去に必要な高電位Ｖｅｒａｓｅまで昇圧することにより行われる。これにより、ブロック内のすべてのセルトランジスタの浮遊ゲートから電子を抜き取る。このとき、選択ゲート線ＳＧ１、ＳＧ２、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅとなる。前記セルウェルは、セルトランジスタ、及び選択ゲートトランジスタが形成されたウェル領域を指す。
【００３３】
その後、セルウェルの高電位Ｖｅｒａｓｅを放電した後、消去ベリファイを行う。この消去ベリファイでは、選択されたブロック内のワード線ＷＬ１〜ＷＬ８のうち、各々のワード線ごとに読み出しが行われる（ベリファイ１〜ベリファイ８）。
【００３４】
ベリファイ１では、選択されたワード線ＷＬ１にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、非選択のワード線ＷＬ２〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。さらに、ビット線ＢＬｋにビット線駆動回路１３によりプリチャージ電位Ｖｐｒｅを与え、選択ゲート線ＳＧ１、ＳＧ２に、選択ゲート線駆動回路１２により選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがオンするのに十分な電位を与える。セルウェル、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅが放電されて０Ｖとなっている。
【００３５】
これにより、選択されたセルトランジスタが消去されているとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖ以下のとき、選択されたセルトランジスタを含むセルトランジスタＭ１〜Ｍ８、及び選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがすべて導通状態になり、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電される（図２中のＹｅｓ）。一方、選択されたセルトランジスタが消去されていないとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖより高いとき、選択されたセルトランジスタは非導通状態になるため、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅは放電されない（図２中のＮｏ）。なお、ビット線ＢＬｋの電位は、ビット線駆動回路１３に含まれるセンスアンプにより検出される。
【００３６】
なお、消去ベリファイ用読み出し電位ＶＷＬｅｒは、消去ベリファイ用判定電位ＶＷＬｅｖに対して十分高い電位であることが望ましい。
【００３７】
ベリファイ２では、選択されたワード線ＷＬ２にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、非選択のワード線ＷＬ１、ＷＬ３〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。さらに、ビット線ＢＬｋにビット線駆動回路１３によりプリチャージ電位Ｖｐｒｅを与え、選択ゲート線ＳＧ１、ＳＧ２に、選択ゲート線駆動回路１２により選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがオンするのに十分な電位を与える。セルウェル、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅが放電されて０Ｖとなっている。
【００３８】
これにより、選択されたセルトランジスタが消去されているとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖ以下のとき、選択されたセルトランジスタを含むセルトランジスタＭ１〜Ｍ８、及び選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがすべて導通状態になり、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電される。一方、選択されたセルトランジスタが消去されていないとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖより高いとき、選択されたセルトランジスタは非導通状態になるため、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅは放電されない。
【００３９】
ベリファイ３では、選択されたワード線ＷＬ３にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１及び２と同様である。
【００４０】
同様に、図示していないベリファイ４〜ベリファイ８では、それぞれ選択されたワード線ＷＬ４〜ＷＬ８に消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１及び２と同様である。
【００４１】
前述したように、ベリファイ１〜ベリファイ８の各ベリファイにおいて、選択されたセルトランジスタが消去されているか否かの消去判定は、以下のように行う。ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されたとき（図２中のＹｅｓ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖ以下であり、消去されていると判定される。一方、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されないとき（図２中のＮｏ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖより高く、消去されていないと判定される。
【００４２】
このような消去判定をブロック内のすべてのワード線ＷＬ１〜ＷＬ８に対して行った後、すべてのワード線でセルトランジスタが消去されていると判定された場合に、消去完了とする。少なくとも１つのワード線でセルトランジスタが消去されていないと判定された場合は、消去が不十分であるとしてセルウェルの電位Ｖｅｒａｓｅをさらに増大させて再度、消去動作を行う。そして、消去判定がＯＫとなるまで、消去動作と消去判定を繰り返す。
【００４３】
以上のような消去ベリファイによれば、消去時におけるセルトランジスタのしきい値電圧を高精度に判定することができる。さらに、セルトランジスタのしきい値電圧を精度良く制御することが可能である。
【００４４】
また、図２に示したベリファイ１〜ベリファイ８では、消去ベリファイ用読み出し電位ＶＷＬｅｒを十分に高くすることにより、非選択のセルトランジスタのチャネル抵抗を低減することが可能になる。これにより、選択されたセルトランジスタのしきい値電圧を精度良く判定することが可能である。ワード線駆動回路１１がウェル分離されておらず、ワード線への負電位の供給が不可能な場合は、消去ベリファイ用判定電位ＶＷＬｅｖは、ワード線駆動回路１１が発生可能な最も低い電位である０Ｖを使用することが望ましい。
【００４５】
また、ベリファイ１〜ベリファイ８は、ほとんどの場合、セルトランジスタが消去状態にあるときに行われると考えられる。そのため、ブロック内のセルトランジスタのしきい値電圧は、ほとんどの場合、消去状態すなわち負の状態である。したがって、あらゆるしきい値電圧を想定する必要のある通常の読み出しに比べて、この実施の形態では動作条件の改良が可能である。
【００４６】
具体的には、通常の読み出し時と比較して、増えることが予想されるセル電流を利用し、図２に示したビット線ＢＬｋ電位の放電時間ＴＤの短縮、及び非選択のセルトランジスタに与える消去ベリファイ用読み出し電位ＶＷＬｅｒの低減などの改良が挙げられる。放電時間ＴＤの短縮を行った場合は、通常の読み出し動作を繰り返した場合に比べ、ベリファイ動作時間の大幅な短縮が望めると同時に、消去判定がパスするしきい値電圧の負側（低電圧側）のマージンを調整することができ、非常に有効である。
【００４７】
また、消去判定におけるしきい値電圧の負側のマージン確保は、前記手法の他、セルウェルを所定の正電位に昇圧することにより行うことも可能である。セルウェル電位、消去ベリファイ用判定電位ＶＷＬｅｖ、消去ベリファイ用読み出し電位ＶＷＬｅｒ、共通ソース線電位を適切に設定することにより、通常の読み出し時とほぼ同じ環境で行うことができ、しきい値電圧の判定精度を大幅に向上させることができる。類似な効果は、セルトランジスタ内の共通ソース線を所定の正電位に昇圧することでも得られる。
【００４８】
また、セルウェルまたは共通ソース線を所定の正電位に昇圧する手法は、この実施の形態で述べたような、消去直後に行う消去ベリファイ動作において特に有用である。すなわち、既に高電位Ｖｅｒａｓｅに昇圧されているセルウェル電位または共通ソース線電位を、放電降圧の途中で放電を止めてそのまま消去ベリファイ動作に移行することが可能となるためである。これにより、セルウェル及び共通ソース線電位の放電時間及び再昇圧時間の省略が可能である。
【００４９】
前記第１の実施の形態の変形例として、前述したセルウェル電位の降圧を途中で止め、ベリファイ動作に移行する消去ベリファイのタイムチャートを図３に示す。ベリファイ１〜ベリファイ８におけるセルウェル電位Ｖｗｅｌｌは、消去ベリファイ用判定電位ＶＷＬｅｖより大きい。その他の動作条件は、図２に示した条件と同様である。
【００５０】
なお、消去ベリファイによる読み出し動作を行うためには、ビット線に適切な電荷が蓄積される。この実施形態の場合、非選択のワード線には十分高い消去ベリファイ用読み出し電位ＶＷＬｅｒが与えられるため、ビット線に蓄積された電荷によるビット線電位（プリチャージ電位Ｖｐｒｅ）が、選択された１つのセルトランジスタのみに与えられる。そのため、前記ビット線電位は、選択されたセルトランジスタのソース−ドレイン間耐圧に対して十分に低い電位に設定されることが望ましい。
【００５１】
以上説明したようにこの第１の実施の形態では、選択されたブロック内の各ワード線ごとに読み出しを行うことにより、消去時におけるセルトランジスタのしきい値電圧を高精度に判定することができ、さらにしきい値電圧を精度良く制御することが可能である。
【００５２】
さらに、第１の実施の形態の変形例では、第１の実施の形態の構成及び設定に加えてセルウェルを所定の正電位に昇圧することにより、さらにしきい値電圧の判定精度を大幅に向上させることができる。
【００５３】
［第２の実施の形態］
次に、この発明の第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。前述した第１の実施の形態では、消去後に、ワード線１本毎に読み出しを行って消去ベリファイを実行したが、この第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭでは、消去後に、複数のワード線毎に読み出しを行って消去ベリファイを実行するものである。前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に、異なる構成部分のみを説明する。
【００５４】
第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイの動作は以下のようになる。
【００５５】
図４は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【００５６】
まず、消去は、前記第１の実施の形態と同様に、選択されたブロック内のワード線ＷＬ１〜ＷＬ８にワード線駆動回路１１により十分低い電位ＶＷＬｅｒａｓｅを与え、ウェル電位供給回路１５によりセルウェルの電位を消去に必要な高電位Ｖｅｒａｓｅまで昇圧することにより行われる。これにより、ブロック内のすべてのセルトランジスタの浮遊ゲートから電子を抜き取る。
【００５７】
その後、セルウェルの高電位Ｖｅｒａｓｅを放電した後、消去ベリファイを行う。この消去ベリファイでは、選択されたブロック内のワード線ＷＬ１〜ＷＬ８のうち、複数のワード線ごとに読み出しが行われる。読み出しを行う前記複数のワード線の数は、２本以上で、かつブロック内の全ワード線数未満であればよい。ここでは、２本のワード線ごとに読み出しを行う場合を示す（ベリファイ１〜ベリファイ４）。
【００５８】
ベリファイ１では、選択されたワード線ＷＬ１、ＷＬ２にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、非選択のワード線ＷＬ３〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。さらに、ビット線ＢＬｋにビット線駆動回路１３によりプリチャージ電位Ｖｐｒｅを与え、選択ゲート線ＳＧ１、ＳＧ２に、選択ゲート線駆動回路１２により選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがオンするのに十分な電位を与える。セルウェル、共通ソース線ＳＬは、高電位Ｖｅｒａｓｅが放電されて０Ｖとなっている。
【００５９】
これにより、選択されたセルトランジスタが消去されているとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖ以下のとき、選択されたセルトランジスタを含むセルトランジスタＭ１〜Ｍ８、及び選択ゲートトランジスタＳＴ１ｋ、ＳＴ２ｋがすべて導通状態になり、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電される（図４中のＹｅｓ）。一方、選択されたセルトランジスタが消去されていないとき、すなわち選択されたセルトランジスタのしきい値電圧が消去ベリファイ用判定電位ＶＷＬｅｖより高いとき、選択されたセルトランジスタは非導通状態になるため、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅは放電されない（図４中のＮｏ）。
【００６０】
なお、消去ベリファイ用読み出し電位ＶＷＬｅｒは、消去ベリファイ用判定電位ＶＷＬｅｖに対して十分高い電位であることが望ましい。
【００６１】
ベリファイ２では、選択されたワード線ＷＬ３、ＷＬ４にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線ＷＬ１、ＷＬ２、ＷＬ５〜ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１と同様である。
【００６２】
ベリファイ３では、選択されたワード線ＷＬ５、ＷＬ６にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線ＷＬ１〜ＷＬ４、ＷＬ７、ＷＬ８に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１と同様である。
【００６３】
同様に、図示していないベリファイ４では、選択されたワード線ＷＬ７、ＷＬ８にワード線駆動回路１１により消去ベリファイ用判定電位ＶＷＬｅｖを与え、その他の非選択のワード線ＷＬ１〜ＷＬ６に消去ベリファイ用読み出し電位ＶＷＬｅｒを与える。その他の動作は、前述したベリファイ１と同様である。
【００６４】
ベリファイ１〜ベリファイ４の各ベリファイにおいて、選択されたセルトランジスタが消去されているか否かの消去判定は、前記第１の実施の形態と同様であり、以下のように行う。ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されたとき（図４中のＹｅｓ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖ以下であり、消去されていると判定される。一方、ビット線ＢＬｋのプリチャージ電位Ｖｐｒｅが放電されないとき（図４中のＮｏ）、選択されたセルトランジスタは、しきい値電圧が判定電位ＶＷＬｅｖより高く、消去されていないと判定される。
【００６５】
このような消去判定をブロック内のすべてのワード線ＷＬ１〜ＷＬ８に対して行った後、すべてのワード線でセルトランジスタが消去されていると判定された場合に、消去完了とする。少なくとも１つのワード線でセルトランジスタが消去されていないと判定された場合は、消去が不十分であるとしてセルウェルの電位Ｖｅｒａｓｅをさらに増大させて再度、消去動作を行う。そして、消去判定がＯＫとなるまで、消去動作と消去判定を繰り返す。
【００６６】
以上のような消去ベリファイによれば、複数のワード線ごとに読み出しを行うことにより、１本のワード線ごとに読み出しを行う場合に比べて、大幅な高速化が可能である。また、同時に読み出しを行うワード線の本数を増やすほど、消去ベリファイの高速化が可能である。
【００６７】
しかし、同時に読み出しを行うワード線の本数を増やせば、消去ベリファイ用読み出し電位ＶＷＬｅｒを与えるワード線の本数が減少して、セルチャネル抵抗の影響も次第に大きくなってしまう。セルチャネル抵抗が大きくなると、ビット線の放電時間を短縮することも困難になる。これらより、消去ベリファイにおいて、同時に読み出しを行うワード線の本数は、読み出し電位ＶＷＬｅｒ、判定電位ＶＷＬｅｖ、ベリファイ動作時間、消去判定に求められるしきい値電圧の精度などから、最適な本数に設定されることが望ましい。
【００６８】
以上説明したようにこの第２の実施の形態では、選択されたブロック内のワード線に対して複数本ごとに読み出しを行うことにより、消去時におけるセルトランジスタのしきい値電圧を高精度に判定することができるとともに、消去ベリファイに要する時間を短縮することができる。さらに、しきい値電圧を精度良く制御することが可能である。
【００６９】
［第３の実施の形態］
次に、この発明の第３の実施の形態として、前記第１及び第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭを搭載したＩＣカードについて説明する。
【００７０】
近時、ＮＡＮＤ型ＥＥＰＲＯＭは、ＩＣカード、例えば、メモリカードの主記憶に使用されるようになってきている。典型的なメモリカードには、主記憶と、この主記憶を制御するコントローラとが含まれる。
【００７１】
図５は、この発明の第３の実施の形態のＩＣカードの構成を示すブロック図である。
【００７２】
図５に示すように、カード型パッケージ２０に、主記憶、例えば、Ｆｌａｓｈ ｍｅｍｏｒｙ２１と、このＦｌａｓｈ ｍｅｍｏｒｙ２１を制御するＣｏｎｔｒｏｌｌｅｒ２２とが収容、あるいは搭載、あるいは貼り付けられることにより、ＩＣカード、例えばメモリカードとして機能する。
【００７３】
図５には、Ｃｏｎｔｒｏｌｌｅｒ２２に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを示す。
【００７４】
主記憶に関係する回路ブロックとしては、例えば、Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ２３、Ｐａｇｅ ｂｕｆｆｅｒ２４、及びＭｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ２５が含まれる。
【００７５】
Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ２３は、データをＦｌａｓｈ ｍｅｍｏｒｙ２１に書き込む際、例えば、シリアルなＩｎｐｕｔ ｄａｔａを、パラレルな内部ｄａｔａに変換する。変換されたパラレルな内部データは、Ｐａｇｅ ｂｕｆｆｅｒ２４に入力され、ここに蓄積される。蓄積された内部データは、Ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ２５を介して、Ｆｌａｓｈ ｍｅｍｏｒｙ２１に書き込まれる。
【００７６】
また、データをカード型パッケージ２０から読み出す際には、Ｆｌａｓｈ ｍｅｍｏｒｙ２１から読み出したデータを、Ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ２５を介して、Ｐａｇｅ ｂｕｆｆｅｒ２４に入力し、ここに蓄積する。蓄積した内部データは、Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ２３に入力され、ここでパラレルな内部ｄａｔａが、シリアルなＯｕｔｐｕｔ ｄａｔａに変換されて、カード型パッケージ２０の外に出力される。
【００７７】
図５に示す例では、上記カード型パッケージ２０において、Ｆｌａｓｈ ｍｅｍｏｒｙ２１のメモリセルアレイを、前記第１あるいは第２の実施の形態で説明したＮＡＮＤ型ＥＥＰＲＯＭ２６により構成している。
【００７８】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００７９】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００８０】
【発明の効果】
以上述べたようにこの発明によれば、消去ベリファイの動作速度の劣化を最小限に抑えつつ、消去状態におけるセルトランジスタのしきい値電圧の高精度な判定を可能にした不揮発性半導体記憶装置及びその消去ベリファイ方法を提供することが可能である。
【図面の簡単な説明】
【図１】（ａ）はこの発明の第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図であり、（ｂ）はＮＡＮＤ列と選択ゲートトランジスタの断面図である。
【図２】前記第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【図３】前記第１の実施の形態の変形例のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【図４】この発明の第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【図５】この発明の第３の実施の形態のＩＣカードの構成を示すブロック図である。
【図６】従来の不揮発性半導体記憶装置の一例としてのＮＡＮＤ型ＥＥＰＲＯＭの回路図である。
【図７】従来の前記ＮＡＮＤ型ＥＥＰＲＯＭにおける読み出しを示すタイムチャートである。
【図８】従来の前記ＮＡＮＤ型ＥＥＰＲＯＭにおける消去ベリファイを示すタイムチャートである。
【符号の説明】
１１…ワード線駆動回路、１２…選択ゲート線駆動回路、１３…ビット線駆動回路、１４…共通ソース線駆動回路、１５…ウェル電位供給回路、２０…カード型パッケージ、２１…Ｆｌａｓｈ ｍｅｍｏｒｙ、２２…Ｃｏｎｔｒｏｌｌｅｒ、２３…Ｓｅｒｉａｌ／ｐａｒａｌｌｅｌ ａｎｄ ｐａｒａｌｌｅｌ／ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ、２４…Ｐａｇｅ ｂｕｆｆｅｒ、２５…Ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ、２６…ＮＡＮＤ型ＥＥＰＲＯＭ、Ｍ１、Ｍ２、…、Ｍ８…メモリセルトランジスタ、ＳＴ１ｋ−１、ＳＴ１ｋ、ＳＴ１ｋ＋１…選択ゲートトランジスタ、ＷＬ１、ＷＬ２、…、ＷＬ８…ワード線、ＳＧ１、ＳＧ２…選択ゲート線、ＳＴ２ｋ−１、ＳＴ２ｋ、ＳＴ２ｋ＋１…選択ゲートトランジスタ、ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１…ビット線、ＳＬ…共通ソース線
Claims (16)
- 複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、
前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線と、
前記複数のワード線を駆動するワード線駆動回路と、
前記ＮＡＮＤ列の一端に選択ゲートトランジスタを介して接続されたビット線と、
前記ビット線を駆動するビット線駆動回路と、
前記ＮＡＮＤ列の他端に選択ゲートトランジスタを介して接続されたソース線と、
前記ソース線を駆動するソース線駆動回路と、
前記ＮＡＮＤ列内の複数のメモリセルトランジスタが形成された半導体領域に電位を供給する電位供給回路とを具備し、
前記ワード線駆動回路は前記複数のワード線に低電位を供給し、前記電位供給回路は前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にし、消去ベリファイでは、前記複数のワード線に対して１本のワード線毎に読み出しを行い、前記読み出しでは前記ワード線駆動回路は、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする不揮発性半導体記憶装置。 - 複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、
前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線と、
前記複数のワード線を駆動するワード線駆動回路と、
前記ＮＡＮＤ列の一端に選択ゲートトランジスタを介して接続されたビット線と、
前記ビット線を駆動するビット線駆動回路と、
前記ＮＡＮＤ列の他端に選択ゲートトランジスタを介して接続されたソース線と、
前記ソース線を駆動するソース線駆動回路と、
前記ＮＡＮＤ列内の複数のメモリセルトランジスタが形成された半導体領域に電位を供給する電位供給回路とを具備し、
前記ワード線駆動回路は前記複数のワード線に低電位を供給し、前記電位供給回路は前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にし、
消去ベリファイでは、前記複数のワード線に対して２本以上で全数未満のワード線毎に読み出しを行い、前記読み出しでは前記ワード線駆動回路は、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする不揮発性半導体記憶装置。 - 前記消去ベリファイにおいて前記電位供給回路は、前記複数のメモリセルトランジスタが形成された半導体領域の電位を、前記判定電位より高く設定することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタが消去状態にあるとき、前記メモリセルトランジスタのしきい値電圧は前記判定電圧より低いことを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記消去ベリファイにおける読み出しでは、前記ビット線に充電された電荷が放電したか否かによって、前記メモリセルトランジスタが消去状態になっているか否かを判定することを特徴とする請求項１乃至４のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記ビット線に充電された電荷が放電する時間は、通常の読み出しにおいてビット線に充電された電荷が放電する時間に比べて短いことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- 前記消去ベリファイにおける読み出しでは、前記非選択のワード線に与えられる前記読み出し電位は、通常の読み出しにおいて、非選択のワード線に与えられる電位より低いことを特徴とする請求項１乃至６のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは、シリコン基板の上に第１のゲート絶縁膜を介し、浮遊ゲートと、第２のゲート絶縁膜と、制御ゲートとが積層された積層構造を含むことを特徴とする請求項１乃至７のいずれか１つに記載の不揮発性半導体記憶装置。
- 複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線とを有する不揮発性半導体記憶装置の消去ベリファイ方法において、
前記複数のワード線に低電位を供給し、前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にする工程と、
前記複数のワード線に対して１本のワード線毎に読み出しを行う消去ベリファイ工程とを具備し、
前記読み出しでは、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする不揮発性半導体記憶装置の消去ベリファイ方法。 - 複数のメモリセルトランジスタが電流通路にて直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列内の複数のメモリセルトランジスタの各々のゲートに接続された複数のワード線とを有する不揮発性半導体記憶装置の消去ベリファイ方法において、
前記複数ワード線に低電位を供給し、前記複数のメモリセルトランジスタが形成された半導体領域に前記低電位より高い高電位を供給して前記複数のメモリセルトランジスタを消去状態にする工程と、
前記複数のワード線に対して２本以上で全数未満のワード線毎に読み出しを行う消去ベリファイ工程とを具備し、
前記読み出しでは、前記複数のワード線のうち選択されたワード線に消去状態になっているか否かを判定するための判定電位を与え、その他の非選択のワード線に前記判定電位よりも高い読み出し電位を与えることを特徴とする不揮発性半導体記憶装置の消去ベリファイ方法。 - 前記消去ベリファイ工程では、前記複数のメモリセルトランジスタが形成された半導体領域の電位を、前記判定電位より高く設定することを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 前記メモリセルトランジスタが消去状態にあるとき、前記メモリセルトランジスタのしきい値電圧は前記判定電圧より低いことを特徴とする請求項９乃至１１のいずれか１つに記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 前記消去ベリファイ工程では、前記ビット線に充電された電荷が放電したか否かによって、前記メモリセルトランジスタが消去状態になっているか否かを判定することを特徴とする請求項９乃至１２のいずれか１つに記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 前記ビット線に充電された電荷が放電する時間は、通常の読み出しにおいてビット線に充電された電荷が放電する時間に比べて短いことを特徴とする請求項１３に記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 前記消去ベリファイ工程における読み出しでは、前記非選択のワード線に与えられる前記読み出し電位は、通常の読み出しにおいて、非選択のワード線に与えられる電位より低いことを特徴とする請求項９乃至１４のいずれか１つに記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 前記メモリセルトランジスタは、シリコン基板の上に第１のゲート絶縁膜を介し、浮遊ゲートと、第２のゲート絶縁膜と、制御ゲートとが積層された積層構造を含むことを特徴とする請求項９乃至１５のいずれか１つに記載の不揮発性半導体記憶装置の消去ベリファイ方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002348932A JP3866650B2 (ja) | 2002-11-29 | 2002-11-29 | 不揮発性半導体記憶装置及びその消去ベリファイ方法 |
| US10/609,440 US6816411B2 (en) | 2002-11-29 | 2003-07-01 | Non-volatile semiconductor storage device composed of NAND type EEPROM and deletion verification method in non-volatile semiconductor storage device |
| KR10-2003-0085435A KR100512836B1 (ko) | 2002-11-29 | 2003-11-28 | 불휘발성 반도체 기억 장치 및 그 소거 검증 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002348932A JP3866650B2 (ja) | 2002-11-29 | 2002-11-29 | 不揮発性半導体記憶装置及びその消去ベリファイ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004185688A true JP2004185688A (ja) | 2004-07-02 |
| JP3866650B2 JP3866650B2 (ja) | 2007-01-10 |
Family
ID=32376129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002348932A Expired - Lifetime JP3866650B2 (ja) | 2002-11-29 | 2002-11-29 | 不揮発性半導体記憶装置及びその消去ベリファイ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6816411B2 (ja) |
| JP (1) | JP3866650B2 (ja) |
| KR (1) | KR100512836B1 (ja) |
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2002
- 2002-11-29 JP JP2002348932A patent/JP3866650B2/ja not_active Expired - Lifetime
-
2003
- 2003-07-01 US US10/609,440 patent/US6816411B2/en not_active Expired - Lifetime
- 2003-11-28 KR KR10-2003-0085435A patent/KR100512836B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100512836B1 (ko) | 2005-09-07 |
| US20040105310A1 (en) | 2004-06-03 |
| US6816411B2 (en) | 2004-11-09 |
| KR20040047722A (ko) | 2004-06-05 |
| JP3866650B2 (ja) | 2007-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060821 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061005 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3866650 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |