KR100512836B1 - 불휘발성 반도체 기억 장치 및 그 소거 검증 방법 - Google Patents

Abstract

본 발명은 소거 검증 동작 속도의 열화를 최소한으로 억제하면서, 소거 상태에서의 셀 트랜지스터의 임계값 전압의 고정밀도의 판정을 가능하게 한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. 이를 위해, 워드선 구동 회로(11)는 복수의 워드선에 저전위를 공급하며, 웰 전위 공급 회로(15)는 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 복수의 메모리 셀 트랜지스터를 소거 상태로 하고, 소거 검증에서는 복수의 워드선에 대하여 1개의 워드선마다 판독을 행하며, 상기 판독에서는 워드선 구동 회로(11)는 복수의 워드선 중 선택된 워드선에 소거 상태가 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하고, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공한다.

Description

불휘발성 반도체 기억 장치 및 그 소거 검증 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND ERASING VERIFYING METHOD THEREOF}

본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 NAND형 EEPROM 및 그 소거 검증 방법에 관한 것이다.

종래의 불휘발성 반도체 기억 장치의 일례로서, NAND형 EEPROM(electrically erasable and programmable ROM)의 회로도를 도 6에 도시한다.

NAND형 EEPROM에서는 상호 소스, 드레인을 접속함으로써, 직렬로 접속된 메모리 셀 트랜지스터 M1, M2,…, M8에 의해 NAND열이 구성되어 있다. 메모리 셀 트랜지스터 M1∼M8의 각각의 게이트에는 워드선 WL1, WL2,…, WL8이 각각 접속되어 있다.

상기 NAND열의 양단에는 선택 게이트 트랜지스터 ST1k, ST2k가 각각 접속되어 있다. 선택 게이트 트랜지스터 ST1k, ST2k 각각의 게이트에는 선택 게이트선 SG1, SG2가 각각 접속되어 있다. 선택 게이트 트랜지스터 ST1k에는 비트선 BLk이 접속되며, 선택 게이트 트랜지스터 ST2k에는 공통 소스선 SL이 접속되어 있다.

또한, 상기 NAND열에 인접하여, 다른 복수의 NAND열이 배치되어 있다. 복수의 NAND열의 각각의 일단에는 선택 게이트 트랜지스터 ST1k-1, ST1+1이 각각 접속되며, 이들 선택 게이트 트랜지스터 ST1k-1, ST1k+1에는 각각 비트선 BLk-1, BLk+1이 접속되어 있다. 또한, 복수의 NAND열의 각각의 타단에는 선택 게이트 트랜지스터 ST2k-1, ST2k+1이 각각 접속되며, 이들 선택 게이트 트랜지스터 ST2k-1, ST2k+1에는 공통 소스선 SL이 접속되어 있다.

또한, 워드선 WL1∼WL8, 선택 게이트선 SG1, SG2, 비트선 BLk-1, BLk, BLk+1, 및 공통 소스선 SL에는 각각 구동 회로(101, 102, 103, 및 104)가 제공되어 있다.

이러한 구성에서는, 인접하는 셀 트랜지스터끼리 소스와 드레인을 공용할 수 있기 때문에, 배선을 위해 필요한 면적을 줄할 수 있다. 이와 같이, NAND형 EEPROM은 고밀도화에 적합한 구조인 것을 특징으로 한다. 또한, 워드선 WL1, WL2,…, WL8을 통해 다수의 셀 트랜지스터의 게이트 전위를 동시에 구동하여, 다수의 셀 트랜지스터에 대하여 데이터의 고속 기입, 또는 소거, 판독을 행하는 것이 가능하다.

도 7에, 상기 NAND형 EEPROM에서 판독을 행하는 경우의 타임 차트를 도시한다.

셀 트랜지스터 M1, M2,…, M8이 직렬로 접속된 NAND형 EEPROM의 특징으로서, 선택된 셀 트랜지스터의 데이터를 판독하기 위해, 동일한 NAND열 내의 비선택 셀 트랜지스터를 온시켜서 판독을 행할 필요가 있다. 즉, 비선택 셀 트랜지스터의 워드선 WL에는 판독 전위 Vread로서 충분히 높은 전위를 제공하여, 선택된 셀 트랜지스터의 워드선 WL에만 "0"인지 "1"인지의 판정을 행하기 위한 판정 전위 VWLread를 제공한다.

이 때, 판독 전위 Vread가 충분히 높게 제공되지 않았을 경우, 비선택 셀 트랜지스터가 오프되어, 선택된 셀 트랜지스터의 임계값 전압에 의하지 않고, 셀 전류가 흐르지 않게 된다. 혹은, 비선택 셀 트랜지스터가 충분히 온으로 되지 않아서, 채널 저항이 높은 채로 판독을 행하면, 셀 전류가 비선택 셀 트랜지스터를 흐름으로써 전위 강하하여, 선택된 셀 트랜지스터의 소스 전위를 상승시킨다는 현상이 발생한다.

이러한 경우, 백 바이어스 효과나 선택된 셀 트랜지스터의 게이트-소스 간 전위를 감소시키는 것 등에 따른 영향으로부터, 선택된 셀 트랜지스터의 임계값 전압이 본래보다 높게 검출된다는 문제점이 발생한다. 그 때문에, NAND형 EEPROM에서는 판독 전위 Vread의 설정은 매우 중요한 디바이스 사양으로 되고 있다.

다음으로, 상기 NAND형 EEPROM에서의 소거 검증 시의 타임 차트를 도 8에 도시한다.

소거 검증은 소거 동작 후에 모든 셀 트랜지스터가 소거되어 있는지, 즉, 모든 셀 트랜지스터의 임계값 전압이 마이너스로 되어 있는지의 여부를 판정하는 동작이다. NAND형 EEPROM의 워드선에는 상기 판정을 행하기 위해 필요한 마이너스 전위를 출력할 수 없다. 그 때문에, 마이너스의 임계값 전압을 판정하기 위해서는 상기 판독 방법과는 다른 방법이 필요해진다. 먼저, 상기 공통 소스선 SL에 고전위를 제공하고, 비트선 BLk를 소정의 저전위로 설정한다. 그 후, 선택된 NAND열 내의 워드선 WL 및 선택 게이트 SG1, SC2의 전위를 적절한 전위로 설정함으로써, 셀 전류가 상기 공통 소스선 SL로부터 상기 비트선 BLk로 흘러서, 비트선 BLk를 충전한다. 그 결과, 상기 비트선 BLk의 전위가 저전위로부터 상승함으로써 백 바이어스 효과가 생겨서, 설정된 워드선 전위보다도 낮은 임계값 전압을 검지하는 것이 가능해진다(예를 들면, 특허 문헌 1, 2 참조).

NAND형 EEPROM에서는 블록으로 불리는 최소의 소거 사이즈를 규정하고 있으며, 통상, 동일한 NAND열 내의 모든 셀 트랜지스터에 대하여 동시에 소거를 행한다. 그 후, NAND열 내의 모든 워드선 WL1∼WL8에 충분히 낮은 판정 전위 VWLev를 제공하여 판독을 행한다. 모든 워드선에 동일한 전위를 제공함으로써, NAND열 내의 모든 셀 트랜지스터의 임계값 전압을 한번에 판정하는 것이 가능하며, 이 결과, 소거 검증의 고속 동작이 가능해진다.

NAND형 EEPROM에서는 상기한 바와 같은 판독을 행한 경우, 상술한 셀 채널 저항의 영향을 무시할 수 없다. 특히, 셀 트랜지스터가 간신히 소거된 상태인 경우, 셀 트랜지스터의 채널 저항은 최대로 되기 때문에, NAND열 내의 백 바이어스 효과에 의해 임계값 전압이 상승하여, 아직 소거가 완료되지 않은 것으로 판단한다. 이 결과, 상기 소거 검증 동작인 경우에서는, 충분히 깊게 소거가 진행된 상태(과소거)로 소거 판정이 행해지고 있다.

이와 같이, 소거 판정을 행하는 셀 트랜지스터의 임계값 전압의 정밀도에 불확정 부분이 남아 있지만, 그것은 보다 소거 판정을 엄격히 하는 조건이며, 시점을 바꾸면, 상기 소거 검증에 의해 판정되어 있으면 소거는 충분히 행해진 것으로 판단할 수 있다.

[특허 문헌 1]

일본 특허 공개 평7-161852호 공보

[특허 문헌 2]

일본 특허 공개 평11-250676호 공보

그러나, 셀 트랜지스터의 미세화가 진행함과 함께, 과소거는 셀 신뢰성의 열화 요인으로서 중대한 문제로 되어 왔다. 또한, 미세화에 수반하는 오기입 특성의 열화를 억제하기 위해, 셀 트랜지스터의 차단 특성을 이용하는 로컬 셀프부스트(LSB) 기입의 개발이 행해지도록 되어서, 소거 상태의 셀 트랜지스터의 임계값 전압에 하한값의 설정이 요구되고 있다.

이들 이유로부터, 셀 트랜지스터의 소거 시의 임계값 전압에는 주변 환경의 변화에 의해 비소거 상태로 되지 않을 정도로 깊고, 또한, 소정의 게이트 전위로 충분한 차단 특성을 얻을 수 있을 정도로 얕은 2가지가 요구되고 있다. 이들의 요구를 만족시키기 위해서는 소거 시에서의 셀 트랜지스터의 임계값 전압의 판정 정밀도를 향상시키는 것이 중요한 과제로 되어 있다.

따라서, 본 발명은 상기 과제에 감안하여 이루어진 것으로, 소거 검증 동작 속도의 열화를 최소한으로 억제하면서, 소거 상태에서의 셀 트랜지스터의 임계값 전압의 고정밀도의 판정을 가능하게 한 불휘발성 반도체 기억 장치 및 그 소거 검증 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따른 불휘발성 반도체 기억 장치는, 복수의 메모리 셀 트랜지스터가 전류 통로에서 직렬로 접속된 NAND열과, 상기 NAND열 내의 복수의 메모리 셀 트랜지스터의 각각의 게이트에 접속된 복수의 워드선과, 상기 복수의 워드선을 구동하는 워드선 구동 회로와, 상기 NAND열의 일단에 선택 게이트 트랜지스터를 통해 접속된 비트선과, 상기 비트선을 구동하는 비트선 구동 회로와, 상기 NAND열의 타단에 선택 게이트 트랜지스터를 통해 접속된 소스선과, 상기 소스선을 구동하는 소스선 구동 회로와, 상기 NAND열 내의 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 전위를 공급하는 전위 공급 회로를 포함하며, 상기 워드선 구동 회로는 상기 복수의 워드선에 저전위를 공급하며, 상기 전위 공급 회로는 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 상기 복수의 메모리 셀 트랜지스터를 소거 상태로 하고, 소거 검증에서는 상기 복수의 워드선에 대하여 1개의 워드선마다 판독을 행하여, 상기 판독에서는 상기 워드선 구동 회로는 상기 복수의 워드선 중 선택된 워드선에 소거 상태가 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하고, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위해, 본 발명에 따른 불휘발성 반도체 기억 장치의 소거 검증 방법은, 복수의 메모리 셀 트랜지스터가 전류 통로에서 직렬로 접속된 NAND열과, 상기 NAND열 내의 복수의 메모리 셀 트랜지스터의 각각의 게이트에 접속된 복수의 워드선을 갖는 불휘발성 반도체 기억 장치의 소거 검증 방법으로서, 상기 복수의 워드선에 저전위를 공급하며, 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 상기 복수의 메모리 셀 트랜지스터를 소거 상태로 하는 공정과, 상기 복수의 워드선에 대하여 1개의 워드선마다 판독을 행하는 소거 검증 공정을 포함하며, 상기 판독에서는 상기 복수의 워드선 중 선택된 워드선에 소거 상태가 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하고, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공하는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시예로서, 불휘발성 반도체 기억 장치의 하나의 종류인 NAND형 EEPROM을 예로 하여 설명한다. 설명 시, 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.

[제1 실시예]

먼저, 본 발명의 제1 실시예의 NAND형 EEPROM에 대하여 설명한다. 도 1의 (a)는 제1 실시예의 NAND형 EEPROM의 구성을 나타내는 회로도이다.

도 1의 (a)에 도시한 바와 같이, 제어 게이트 및 부유 게이트를 갖는 메모리 셀 트랜지스터 M1, M2,…, M8은 이들 전류 통로에서 직렬로 접속되어 NAND열을 구성하고 있다. 이 NAND열의 양단에는 선택 게이트 트랜지스터 ST1k와 ST2k가 접속되어 있다. 도 1의 (b)에, NAND열과 선택 게이트 트랜지스터의 단면 구조를 도시한다. 상기 메모리 셀 트랜지스터 M1∼M8의 각각은 실리콘 반도체 기판(1)의 위에, 제1 게이트 절연막(2)을 개재하여, 부유 게이트(혹은, 전하 축적막)(3)와, 제2 게이트 절연막(4)과, 제어 게이트(5)가 적층된 적층 구조를 갖고 있다. 선택 게이트 트랜지스터 ST1k, ST2k의 각각은 실리콘 반도체 기판(1) 위에, 게이트 절연막(6)을 개재하여 제어 게이트(7)가 형성된 구조를 갖는다. 메모리 셀 트랜지스터 사이, 메모리 셀 트랜지스터 M1과 선택 게이트 트랜지스터 ST1k와의 사이, 및 메모리 셀 트랜지스터 M8과 선택 게이트 트랜지스터 ST2k와의 사이에는 소스 드레인 확산층(8)이 형성되어 있다.

상기 셀 트랜지스터 M1, M2,…, M8의 제어 게이트에는 워드선 WL1, WL2,…, WL8이 각각 접속되어 있다. 선택 게이트 트랜지스터 ST1k의 게이트에는 선택 게이트선 SG1이 접속되며, 선택 게이트 트랜지스터 ST2k의 게이트에는 선택 게이트선 SG2가 접속되어 있다. 또한, 선택 게이트 트랜지스터 ST1k에는 비트선 BLk이 접속되며, 선택 게이트 트랜지스터 ST2k에는 공통 소스선 SL이 접속되어 있다.

또한, 상기 NAND열의 근방에는 워드선 WL1, WL2,…, WL8에, 게이트가 각각 접속된 NAND열이 복수 배열되어 있다. 이들 NAND열의 각각의 일단에는 선택 게이트선 SG1에, 게이트가 접속된 선택 게이트 트랜지스터 ST1k-1, ST1k+1이 각각 접속되어 있다. 이들 선택 게이트 트랜지스터 ST1k-1, ST1k+1에는 각각 비트선 BLk-1, BLk+1이 접속되어 있다. 또한, NAND열의 각각의 타단에는 선택 게이트선 SG2에, 게이트가 접속된 선택 게이트 트랜지스터 ST2k-1, ST2k+1이 각각 접속된다. 이들 선택 게이트 트랜지스터 ST2k-1, ST2k+1에는 공통 소스선 SL이 접속되어 있다.

또한, 워드선 WL1∼WL8에는 각각 워드선 구동 회로(11)가 제공되며, 선택 게이트선 SG1, SG2에는 각각 선택 게이트선 구동 회로(12)가 제공되어 있다. 비트선 BLk-1, BLk, BLk+1에는 각각 감지 증폭기를 포함하는 비트선 구동 회로(13)가 제공되며, 공통 소스선 SL에는 공통 소스선 구동 회로(14)가 각각 제공되어 있다. 또한, 웰 전위 공급 회로(15)가 제공되어 있으며, 이 웰 전위 공급 회로(15)는 셀 트랜지스터, 및 선택 게이트 트랜지스터가 형성된 웰 영역에 전위를 공급한다.

다음으로, 도 1의 (a)에 도시한 NAND형 EEPROM에서의 소거 검증 동작에 대하여 설명한다.

도 2는 제1 실시예의 NAND형 EEPROM에서의 소거 검증을 나타내는 타임 차트이다.

먼저, 소거는 선택된 블록 내의 워드선 WL1∼WL8에 워드선 구동 회로(11)에 의해 충분히 낮은 전위 VWLerase를 제공하며, 웰 전위 공급 회로(15)에 의해 셀 웰의 전위를 소거에 필요한 고전위 Verase까지 승압함으로써 행해진다. 이것에 의해, 블록 내의 모든 셀 트랜지스터의 부유 게이트로부터 전자를 방출한다. 이 때, 선택 게이트선 SG1, SG2, 비트선 BLk-1, BLk, BLk+1, 공통 소스선 SL은 고전위 Verase로 된다. 상기 셀 웰은 셀 트랜지스터, 및 선택 게이트 트랜지스터가 형성된 웰 영역을 가리킨다.

그 후, 셀 웰의 고전위 Verase를 방전한 후, 소거 검증을 행한다. 이 소거 검증에서는 선택된 블록 내의 워드선 WL1∼WL8 중, 각각의 워드선마다 판독이 행해진다(검증 1∼검증 8).

검증 1에서는 선택된 워드선 WL1에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 비선택 워드선 WL2∼WL8에 소거 검증용 판독 전위 VWLer을 제공한다. 또한, 비트선 BLk에 비트선 구동 회로(13)에 의해 프리차지 전위 Vpre를 제공하며, 선택 게이트선 SG1, SG2에, 선택 게이트선 구동 회로(12)에 의해 선택 게이트 트랜지스터 ST1k, ST2k가 온되는 데 충분한 전위를 제공한다. 셀 웰, 공통 소스선 SL은 고전위 Verase가 방전되어 0V로 되어 있다.

이것에 의해, 선택된 셀 트랜지스터가 소거되어 있을 때, 즉 선택된 셀 트랜지스터의 임계값 전압이 소거 검증용 판정 전위 VWLev 이하일 때, 선택된 셀 트랜지스터를 포함하는 셀 트랜지스터 M1∼M8, 및 선택 게이트 트랜지스터 ST1k, ST2k가 전부 도통 상태가 되어, 비트선 BLk의 프리차지 전위 Vpre가 방전된다(도 2에서의 Yes). 한편, 선택된 셀 트랜지스터가 소거되어 있지 않을 때, 즉 선택된 셀 트랜지스터의 임계값 전압이 소거 검증용 판정 전위 VWLev보다 높을 때, 선택된 셀 트랜지스터는 비도통 상태가 되기 때문에, 비트선 BLk의 프리차지 전위 Vpre는 방전되지 않는다(도 2에서의 No). 또, 비트선 BLk의 전위는 비트선 구동 회로(13)에 포함되는 감지 증폭기에 의해 검출된다.

또, 소거 검증용 판독 전위 VWLer은 소거 검증용 판정 전위 VWLev에 비하여 충분히 높은 전위인 것이 바람직하다.

검증 2에서는 선택된 워드선 WL2에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 비선택 워드선 WL1, WL3∼WL8에 소거 검증용 판독 전위 VWLer을 제공한다. 또한, 비트선 BLk에 비트선 구동 회로(13)에 의해 프리차지 전위 Vpre를 제공하며, 선택 게이트선 SG1, SG2에, 선택 게이트선 구동 회로(12)에 의해 선택 게이트 트랜지스터 ST1k, ST2k가 온되는 데 충분한 전위를 제공한다. 셀 웰, 공통 소스선 SL은 고전위 Verase가 방전되어 0V로 되어 있다.

이것에 의해, 선택된 셀 트랜지스터가 소거되어 있을 때, 즉 선택된 셀 트랜지스터의 임계값 전압이 소거 검증용 판정 전위 VWLev 이하일 때, 선택된 셀 트랜지스터를 포함하는 셀 트랜지스터 M1∼M8, 및 선택 게이트 트랜지스터 ST1k, ST2k가 전부 도통 상태가 되어, 비트선 BLk의 프리차지 전위 Vpre가 방전된다. 한편, 선택된 셀 트랜지스터가 소거되어 있지 않을 때, 즉 선택된 셀 트랜지스터의 임계값 전압이 소거 검증용 판정 전위 VWLev보다 높을 때, 선택된 셀 트랜지스터는 비도통 상태가 되기 때문에, 비트선 BLk의 프리차지 전위 Vpre는 방전되지 않는다.

검증 3에서는 선택된 워드선 WL3에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 그 밖의 비선택 워드선에 소거 검증용 판독 전위 VWLer을 제공한다. 그 밖의 동작은 상술한 검증 1 및 2와 마찬가지이다.

마찬가지로, 도시하지 않은 검증 4∼검증 8에서는 각각 선택된 워드선 WL4∼WL8에 소거 검증용 판정 전위 VWLev를 제공하며, 그 밖의 비선택 워드선에 소거 검증용 판독 전위 VWLer을 제공한다. 그 밖의 동작은 상술한 검증 1 및 2와 마찬가지이다.

상술한 바와 같이, 검증 1∼검증 8의 각 검증에서, 선택된 셀 트랜지스터가 소거되어 있는지의 여부의 소거 판정은 이하와 같이 행한다. 비트선 BLk의 프리차지 전위 Vpre가 방전되었을 때(도 2에서의 Yes), 선택된 셀 트랜지스터는 임계값 전압이 판정 전위 VWLev 이하이며, 소거되어 있다고 판정된다. 한편, 비트선 BLk의 프리차지 전위 Vpre가 방전되지 않을 때(도 2에서의 No), 선택된 셀 트랜지스터는 임계값 전압이 판정 전위 VWLev보다 높아서, 소거되어 있지 않다고 판정된다.

이러한 소거 판정을 블록 내의 모든 워드선 WL1∼WL8에 대하여 행한 후, 모든 워드선에서 셀 트랜지스터가 소거되어 있다고 판정된 경우에, 소거 완료로 한다. 적어도 하나의 워드선에서 셀 트랜지스터가 소거되어 있지 않다고 판정된 경우에는, 소거가 불충분하다고 하여 셀 웰의 전위 Verase를 더욱 증대시켜서 재차 소거 동작을 행한다. 그리고, 소거 판정이 OK로 될 때까지, 소거 동작과 소거 판정을 반복한다.

이상과 같은 소거 검증에 따르면, 소거 시에서의 셀 트랜지스터의 임계값 전압을 고정밀도로 판정할 수 있다. 또한, 셀 트랜지스터의 임계값 전압을 높은 정밀도로 제어하는 것이 가능하다.

또한, 도 2에 나타낸 검증 1∼검증 8에서는 소거 검증용 판독 전위 VWLer을 충분히 높게 함으로써, 비선택 셀 트랜지스터의 채널 저항을 저감하는 것이 가능해진다. 이것에 의해, 선택된 셀 트랜지스터의 임계값 전압을 높은 정밀도로 판정하는 것이 가능하다. 워드선 구동 회로(11)가 웰 분리되어 있지 않고, 워드선으로의 마이너스 전위의 공급이 불가능한 경우에는, 소거 검증용 판정 전위 VWLev는 워드선 구동 회로(11)가 발생할 수 있는 가장 낮은 전위인 0V를 사용하는 것이 바람직하다.

또한, 검증 1∼검증 8은 대부분의 경우, 셀 트랜지스터가 소거 상태에 있을 때에 행해진다고 생각할 수 있다. 그 때문에, 블록 내의 셀 트랜지스터의 임계값 전압은 대부분의 경우, 소거 상태 즉, 마이너스 상태이다. 따라서, 각종 임계값 전압을 상정할 필요가 있는 통상의 판독에 비해, 이 실시예에서는 동작 조건의 개량이 가능하다.

구체적으로는, 통상의 판독 시와 비교하여 증가할 것이 예상되는 셀 전류를 이용하여, 도 2에 도시한 비트선 BLk 전위의 방전 시간 TD의 단축, 및 비선택 셀 트랜지스터에 제공하는 소거 검증용 판독 전위 VWLer의 저감 등의 개량을 들 수 있다. 방전 시간 TD의 단축을 행한 경우에는, 통상의 판독 동작을 반복한 경우에 비해 검증 동작 시간의 대폭적인 단축이 바람직함과 동시에, 소거 판정이 합격하는 임계값 전압의 마이너스측(저전압측)의 마진을 조정할 수 있어서, 매우 유효하다.

또한, 소거 판정에서의 임계값 전압의 마이너스측의 마진 확보는 상기 방법 이외에, 셀 웰을 소정의 플러스 전위로 승압함으로써 행하는 것도 가능하다. 셀 웰 전위, 소거 검증용 판정 전위 VWLev, 소거 검증용 판독 전위 VWLer, 공통 소스선 전위를 적절하게 설정함으로써, 통상의 판독 시와 거의 동일한 환경에서 행할 수 있어서, 임계값 전압의 판정 정밀도를 대폭 향상시킬 수 있다. 유사한 효과는 셀 트랜지스터 내의 공통 소스선을 소정의 플러스 전위로 승압함으로써도 얻을 수 있다.

또한, 셀 웰 또는 공통 소스선을 소정의 플러스 전위로 승압하는 방법은 이 실시예에서 설명한 바와 같은, 소거 직후에 행하는 소거 검증 동작에서 특히 유용하다. 즉, 이미 고전위 Verase로 승압되어 있는 셀 웰 전위 또는 공통 소스선 전위를 방전하여 강압하는 도중에 방전을 멈추고 그대로 소거 검증 동작으로 이행하는 것이 가능해지기 때문이다. 이것에 의해, 셀 웰 및 공통 소스선 전위의 방전 시간 및 재승압 시간의 생략이 가능하다.

상기 제1 실시예의 변형예로서, 상술한 셀 웰 전위의 강압을 도중에 멈추고, 검증 동작으로 이행하는 소거 검증의 타임 차트를 도 3에 나타낸다. 검증 1∼검증 8에서의 셀 웰 전위 Vwell은 소거 검증용 판정 전위 VWLev보다 크다. 그 밖의 동작 조건은 도 2에 도시한 조건과 마찬가지이다.

또, 소거 검증에 의한 판독 동작을 행하기 위해서는, 비트선에 적절한 전하가 축적된다. 이 실시예의 경우, 비선택 워드선에는 충분히 높은 소거 검증용 판독 전위 VWLer이 제공되기 때문에, 비트선에 축적된 전하에 의한 비트선 전위(프리차지 전위 Vpre)가, 선택된 1개의 셀 트랜지스터에만 주어진다. 그 때문에, 상기 비트선 전위는 선택된 셀 트랜지스터의 소스-드레인 간의 내압에 대하여 충분히 낮은 전위로 설정되는 것이 바람직하다.

이상 설명한 바와 같이, 이 제1 실시예에서는 선택된 블록 내의 각 워드선마다 판독을 행함으로써, 소거 시에서의 셀 트랜지스터의 임계값 전압을 고정밀도로 판정할 수 있어서, 임계값 전압을 보다 높은 정밀도로 제어하는 것이 가능하다.

또한, 제1 실시예의 변형예에서는 제1 실시예의 구성 및 설정 이외에 셀 웰을 소정의 플러스 전위로 승압함으로써, 임계값 전압의 판정 정밀도를 더욱 향상시킬 수 있다.

[제2 실시예]

다음으로, 본 발명의 제2 실시예의 NAND형 EEPROM에 대하여 설명한다. 상술한 제1 실시예에서는 소거 후에, 워드선 1개마다 판독을 행하여 소거 검증을 실행하였지만, 이 제2 실시예의 NAND형 EEPR0M에서는 소거 후에, 복수의 워드선마다 판독을 행하여 소거 검증을 실행하는 것이다. 상기 제1 실시예에서의 구성과 마찬가지의 부분에는 동일한 부호를 붙이고 그 설명은 생략하며, 이하에서는 다른 구성 부분만을 설명한다.

제2 실시예의 NAND형 EEPROM에서의 소거 검증 동작은 이하와 같이 된다.

도 4는 제2 실시예의 NAND형 EEPROM에서의 소거 검증을 나타내는 타임 차트이다.

먼저, 소거는 상기 제1 실시예와 마찬가지로, 선택된 블록 내의 워드선 WL1∼WL8에 워드선 구동 회로(11)에 의해 충분히 낮은 전위 VWLerase를 제공하며, 웰 전위 공급 회로(15)에 의해 셀 웰의 전위를 소거에 필요한 고전위 Verase까지 승압함으로써 행해진다. 이것에 의해, 블록 내의 모든 셀 트랜지스터의 부유 게이트로부터 전자를 추출한다.

그 후, 셀 웰의 고전위 Verase를 방전한 후, 소거 검증을 행한다. 이 소거 검증에서는 선택된 블록 내의 워드선 WL1∼WL8 중, 복수의 워드선마다 판독이 행해진다. 판독을 행하는 상기 복수의 워드선의 수는 2개 이상이며, 또한 블록 내의 전체 워드선 수 미만이면 된다. 여기서는, 2개의 워드선마다 판독을 행하는 경우를 나타낸다(검증 1∼검증 4).

검증 1에서는 선택된 워드선 WLl, WL2에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 비선택 워드선 WL3∼WL8에 소거 검증용 판독 전위 VWLer을 제공한다. 또한, 비트선 BLk에 비트선 구동 회로(13)에 의해 프리차지 전위 Vpre를 제공하며, 선택 게이트선 SG1, SG2에, 선택 게이트선 구동 회로(12)에 의해 선택 게이트 트랜지스터 ST1k, ST2k가 온되는 데 충분한 전위를 제공한다. 셀 웰, 공통 소스선 SL은 고전위 Verase가 방전되어 0V로 되어 있다.

이것에 의해, 선택된 셀 트랜지스터가 소거되어 있을 때, 즉 선택된 셀 트랜지스터의 임계값 전압이 소거 검증용 판정 전위 VWLev 이하일 때, 선택된 셀 트랜지스터를 포함하는 셀 트랜지스터 M1∼M8, 및 선택 게이트 트랜지스터 ST1k, ST2k가 전부 도통 상태가 되어서, 비트선 BLk의 프리차지 전위 Vpre가 방전된다(도 4에서의 Yes). 한편, 선택된 셀 트랜지스터가 소거되어 있지 않을 때, 즉 선택된 셀 트랜지스터의 임계값 전압이 소거 검증용 판정 전위 VWLev보다 높을 때, 선택된 셀 트랜지스터는 비도통 상태가 되기 때문에, 비트선 BLk의 프리차지 전위 Vpre는 방전되지 않는다(도 4에서의 No).

또, 소거 검증용 판독 전위 VWLer은 소거 검증용 판정 전위 VWLev에 비하여 충분히 높은 전위인 것이 바람직하다.

검증 2에서는 선택된 워드선 WL3, WL4에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 그 밖의 비선택 워드선 WL1, WL2, WL5∼WL8에 소거 검증용 판독 전위 VWLer을 제공한다. 그 밖의 동작은 상술한 검증 1과 마찬가지이다.

검증 3에서는 선택된 워드선 WL5, WL6에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 그 밖의 비선택 워드선 WL1∼WL4, WL7, WL8에 소거 검증용 판독 전위 VWLer을 제공한다. 그 밖의 동작은 상술한 검증 1과 마찬가지이다.

마찬가지로, 도시하지 않은 검증 4에서는 선택된 워드선 WL7, WL8에 워드선 구동 회로(11)에 의해 소거 검증용 판정 전위 VWLev를 제공하며, 그 밖의 비선택 워드선 WL1∼WL6에 소거 검증용 판독 전위 VWLer을 제공한다. 그 밖의 동작은 상술한 검증 1과 마찬가지이다.

검증 1∼검증 4의 각 검증에서, 선택된 셀 트랜지스터가 소거되어 있는지의 여부의 소거 판정은, 상기 제1 실시예와 마찬가지이며, 이하와 같이 행한다. 비트선 BLk의 프리차지 전위 Vpre가 방전되었을 때(도 4에서의 Yes), 선택된 셀 트랜지스터는 임계값 전압이 판정 전위 VWLev 이하이므로, 소거되어 있다고 판정된다. 한편, 비트선 BLk의 프리차지 전위 Vpre가 방전되지 않을 때(도 4에서의 No), 선택된 셀 트랜지스터는 임계값 전압이 판정 전위 VWLev보다 높아서, 소거되어 있지 않다고 판정된다.

이러한 소거 판정을 블록 내의 모든 워드선 WL1∼WL8에 대하여 행한 후, 모든 워드선에서 셀 트랜지스터가 소거되어 있다고 판정된 경우에, 소거 완료로 한다. 적어도 하나의 워드선에서 셀 트랜지스터가 소거되어 있지 않다고 판정된 경우에는, 소거가 불충분하다고 하여 셀 웰의 전위 Verase를 더욱 증대시켜서 재차, 소거 동작을 행한다. 그리고, 소거 판정이 OK로 될 때까지 소거 동작과 소거 판정을 반복한다.

이상과 같은 소거 검증에 따르면, 복수의 워드선마다 판독을 행함으로써, 1개의 워드선마다 판독을 행하는 경우에 비해, 대폭적인 고속화가 가능하다. 또한, 동시에 판독을 행하는 워드선의 개수를 늘릴수록, 소거 검증의 고속화가 가능하다.

그러나, 동시에 판독을 행하는 워드선의 개수를 늘리면, 소거 검증용 판독 전위 VWLer을 제공하는 워드선의 개수가 감소하여, 셀 채널 저항의 영향도 점차 커진다. 셀 채널 저항이 커지면, 비트선의 방전 시간을 단축하는 것도 곤란해진다. 이들로부터, 소거 검증에서, 동시에 판독을 행하는 워드선의 개수는, 판독 전위 VWLer, 판정 전위 VWLev, 검증 동작 시간, 소거 판정에 요구되는 임계값 전압의 정밀도 등으로부터 최적의 개수로 설정되는 것이 바람직하다.

이상 설명한 바와 같이, 이 제2 실시예에서는 선택된 블록 내의 워드선에 대하여 복수개마다 판독을 행함으로써, 소거 시에서의 셀 트랜지스터의 임계값 전압을 고정밀도로 판정 할 수 있음과 함께, 소거 검증에 필요한 시간을 단축할 수 있다. 또한, 임계값 전압을 높은 정밀도로 제어하는 것이 가능하다.

[제3 실시예]

다음으로, 본 발명의 제3 실시예로서, 상기 제1 및 제2 실시예의 NAND형 EEPROM을 탑재한 IC 카드에 대하여 설명한다.

최근, NAND형 EEPROM은 IC 카드, 예를 들면, 메모리 카드의 주기억에 사용되도록 되고 있다. 전형적인 메모리 카드에는 주기억과, 이 주기억을 제어하는 컨트롤러가 포함된다.

도 5는 본 발명의 제3 실시예인 IC 카드의 구성을 나타내는 블록도이다.

도 5에 도시한 바와 같이, 카드형 패키지(20)에, 주기억, 예를 들면, 플래시 메모리(21)와, 이 플래시 메모리(21)를 제어하는 컨트롤러(22)가 수용, 혹은 탑재, 혹은 부착됨으로써, IC 카드, 예를 들면 메모리 카드로서 기능한다.

도 5에는 컨트롤러(22)에 포함되는 몇개의 회로 블록 중, 특히 주기억에 관계되는 회로 블록만을 도시한다.

주기억에 관계되는 회로 블록으로서는 예를 들면, 직렬/병렬 및 병렬/직렬 인터페이스(23), 페이지 버퍼(24), 및 메모리 인터페이스(25)가 포함된다.

직렬/병렬 및 병렬/직렬 인터페이스(23)는 데이터를 플래시 메모리(21)에 기입할 때, 예를 들면, 직렬 입력 데이터를 병렬 내부 데이터로 변환한다. 변환된 병렬 내부 데이터는 페이지 버퍼(24)에 입력되어, 여기에 축적된다. 축적된 내부 데이터는 메모리 인터페이스(25)를 통해, 플래시 메모리(21)에 기입된다.

또한, 데이터를 카드형 패키지(20)로부터 판독할 때에는 플래시 메모리(21)으로부터 판독된 데이터를 메모리 인터페이스(25)를 통해, 페이지 버퍼(24)에 입력하여, 여기에 축적한다. 축적된 내부 데이터는 직렬/병렬 및 병렬/직렬 인터페이스(23)에 입력되며, 여기에서 병렬 내부 데이터가 직렬 출력 데이터로 변환되어, 카드형 패키지(20)의 밖으로 출력된다.

도 5에 도시하는 예에서는, 상기 카드형 패키지(20)에서, 플래시 메모리(21)의 메모리 셀 어레이를 상기 제1 실시예 혹은 제2 실시예에서 설명한 NAND형 EEPROM(26)에 의해 구성하고 있다.

또한, 상술한 각 실시예는 각각 단독으로 실시할 수 있는 것 뿐만 아니라, 적절하게 조합하여 실시하는 것도 가능하다.

또한, 상술한 각 실시예에는 여러가지의 단계의 발명이 포함되어 있으며, 각 실시예에서 개시한 복수의 구성 요건의 적당한 조합에 의해 여러가지 단계의 발명을 추출하는 것도 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면, 소거 검증 동작 속도의 열화를 최소한으로 억제하면서, 소거 상태에서의 셀 트랜지스터의 임계값 전압의 고정밀도의 판정을 가능하게 한 불휘발성 반도체 기억 장치 및 그 소거 검증 방법을 제공하는 것이 가능하다.

도 1의 (a)는 본 발명의 제1 실시예의 NAND형 EEPROM의 구성을 나타내는 회로도이며, 도 1의 (b)는 NAND열과 선택 게이트 트랜지스터의 단면도.

도 2는 상기 제1 실시예의 NAND형 EEPROM에서의 소거 검증을 나타내는 타임 차트.

도 3은 상기 제1 실시예의 변형예의 NAND형 EEPROM에서의 소거 검증을 나타내는 타임 차트.

도 4는 본 발명의 제2 실시예의 NAND형 EEPROM에서의 소거 검증을 나타내는 타임 차트.

도 5는 본 발명의 제3 실시예의 IC 카드의 구성을 나타내는 블록도.

도 6은 종래의 불휘발성 반도체 기억 장치의 일례로서의 NAND형 EEPROM의 회로도.

도 7은 종래의 상기 NAND형 EEPROM에서의 판독을 나타내는 타임 차트.

도 8은 종래의 상기 NAND형 EEPROM에서의 소거 검증을 나타내는 타임 차트.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 워드선 구동 회로

12 : 선택 게이트선 구동 회로

13 : 비트선 구동 회로

14 : 공통 소스선 구동 회로

15 : 웰 전위 공급 회로

20 : 카드형 패키지

21 : 플래시 메모리

22 : 컨트롤러

23 : 직렬/병렬 및 병렬/직렬 인터페이스

24 : 페이지 버퍼

25 : 메모리 인터페이스

26 : NAND형 EEPROM

Claims (16)

1. 복수의 메모리 셀 트랜지스터가 전류 통로에서 직렬로 접속된 NAND열과,

   상기 NAND열 내의 복수의 메모리 셀 트랜지스터의 각각의 게이트에 접속된 복수의 워드선과,

   상기 복수의 워드선을 구동하는 워드선 구동 회로와,

   상기 NAND열의 일단에 선택 게이트 트랜지스터를 개재하여 접속된 비트선과,

   상기 비트선을 구동하는 비트선 구동 회로와,

   상기 NAND열의 타단에 선택 게이트 트랜지스터를 개재하여 접속된 소스선과,

   상기 소스선을 구동하는 소스선 구동 회로와,

   상기 NAND열 내의 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 전위를 공급하는 전위 공급 회로

   를 포함하며,

   상기 워드선 구동 회로는 상기 복수의 워드선에 저전위를 공급하며, 상기 전위 공급 회로는 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 상기 복수의 메모리 셀 트랜지스터를 소거 상태로 하고,

   소거 검증에서는, 상기 복수의 워드선에 대하여 1개의 워드선마다 판독을 행하며, 상기 판독에서는 상기 워드선 구동 회로는 상기 복수의 워드선 중 선택된 워드선에 소거 상태가 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하고, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
2. 복수의 메모리 셀 트랜지스터가 전류 통로에서 직렬로 접속된 NAND열과,

   상기 NAND열 내의 복수의 메모리 셀 트랜지스터의 각각의 게이트에 접속된 복수의 워드선과,

   상기 복수의 워드선을 구동하는 워드선 구동 회로와,

   상기 NAND열의 일단에 선택 게이트 트랜지스터를 개재하여 접속된 비트선과,

   상기 비트선을 구동하는 비트선 구동 회로와,

   상기 NAND열의 타단에 선택 게이트 트랜지스터를 개재하여 접속된 소스선과,

   상기 소스선을 구동하는 소스선 구동 회로와,

   상기 NAND열 내의 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 전위를 공급하는 전위 공급 회로

   를 포함하며,

   상기 워드선 구동 회로는 상기 복수의 워드선에 저전위를 공급하며, 상기 전위 공급 회로는 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 상기 복수의 메모리 셀 트랜지스터를 소거 상태로 하고,

   소거 검증에서는, 상기 복수의 워드선에 대하여 2개 이상이며 전체 수 미만의 워드선마다 판독을 행하며, 상기 판독에서는 상기 워드선 구동 회로는 상기 복수의 워드선 중 선택된 워드선에 소거 상태가 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하고, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
3. 제1항 또는 제2항에 있어서,

   상기 소거 검증에서 상기 전위 공급 회로는 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역의 전위를 상기 판정 전위보다 높게 설정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
4. 제1항 또는 제2항에 있어서,

   상기 메모리 셀 트랜지스터가 소거 상태에 있을 때, 상기 메모리 셀 트랜지스터의 임계값 전압은 상기 판정 전압보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
5. 제1항 또는 제2항에 있어서,

   상기 소거 검증에 있어서의 판독에서는, 상기 비트선에 충전된 전하가 방전하였는지의 여부에 따라, 상기 메모리 셀 트랜지스터가 소거 상태로 되어 있는지 여부를 판정하는 것을 특징으로 하는 불휘발발성 반도체 기억 장치.
6. 제5항에 있어서,

   상기 비트선에 충전된 전하가 방전되는 시간은 통상의 판독에서 비트선에 충전된 전하가 방전되는 시간에 비해 짧은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
7. 제1항 또는 제2항에 있어서,

   상기 소거 검증에 있어서의 판독에서는, 상기 비선택 워드선에 제공되는 상기 판독 전위는, 통상의 판독에서 비선택 워드선에 제공되는 전위보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
8. 제1항 또는 제2항에 있어서,

   상기 메모리 셀 트랜지스터는, 실리콘 기판 위에 제1 게이트 절연막을 개재하여, 부유 게이트와, 제2 게이트 절연막과, 제어 게이트가 적층된 적층 구조를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
9. 복수의 메모리 셀 트랜지스터가 전류 통로에서 직렬로 접속된 NAND열과, 상기 NAND열 내의 복수의 메모리 셀 트랜지스터의 각각의 게이트에 접속된 복수의 워드선을 갖는 불휘발성 반도체 기억 장치의 소거 검증 방법에 있어서,

   상기 복수의 워드선에 저전위를 공급하며, 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 상기 복수의 메모리 셀 트랜지스터를 소거 상태로 하는 공정과,

   상기 복수의 워드선에 대하여 1개의 워드선마다 판독을 행하는 소거 검증 공정

   을 포함하며,

   상기 판독에서는, 상기 복수의 워드선 중 선택된 워드선에 소거 상태로 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하고, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
10. 복수의 메모리 셀 트랜지스터가 전류 통로에서 직렬로 접속된 NAND열과, 상기 NAND열 내의 복수의 메모리 셀 트랜지스터의 각각의 게이트에 접속된 복수의 워드선을 갖는 불휘발성 반도체 기억 장치의 소거 검증 방법에 있어서,

    상기 복수 워드선에 저전위를 공급하며, 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역에 상기 저전위보다 높은 고전위를 공급하여 상기 복수의 메모리 셀 트랜지스터를 소거 상태로 하는 공정과,

    상기 복수의 워드선에 대하여 2개 이상이며 전체 수 미만의 워드선마다 판독을 행하는 소거 검증 공정

    을 포함하며,

    상기 판독에서는, 상기 복수의 워드선 중 선택된 워드선에 소거 상태로 되어 있는지의 여부를 판정하기 위한 판정 전위를 제공하며, 그 밖의 비선택 워드선에 상기 판정 전위보다도 높은 판독 전위를 제공하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
11. 제9항 또는 제10항에 있어서,

    상기 소거 검증 공정에서는, 상기 복수의 메모리 셀 트랜지스터가 형성된 반도체 영역의 전위를 상기 판정 전위보다 높게 설정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
12. 제9항 또는 제10항에 있어서,

    상기 메모리 셀 트랜지스터가 소거 상태에 있을 때, 상기 메모리 셀 트랜지스터의 임계값 전압은 상기 판정 전압보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
13. 제9항 또는 제10항에 있어서,

    상기 소거 검증 공정에서는, 상기 비트선에 충전된 전하가 방전하였는지의 여부에 따라, 상기 메모리 셀 트랜지스터가 소거 상태로 되어 있는지의 여부를 판정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
14. 제13항에 있어서,

    상기 비트선에 충전된 전하가 방전되는 시간은, 통상의 판독에서 비트선에 충전된 전하가 방전되는 시간에 비해 짧은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
15. 제9항 또는 제10항에 있어서,

    상기 소거 검증 공정에 있어서의 판독에서는, 상기 비선택 워드선에 제공되는 상기 판독 전위는, 통상의 판독에서 비선택 워드선에 제공되는 전위보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.
16. 제9항 또는 제10항에 있어서,

    상기 메모리 셀 트랜지스터는, 실리콘 기판 위에 제1 게이트 절연막을 개재하여, 부유 게이트와, 제2 게이트 절연막과, 제어 게이트가 적층된 적층 구조를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 검증 방법.