KR20190105501A - 반도체 기억장치, 및 nand형 플래시 메모리의 소거방법 - Google Patents

반도체 기억장치, 및 nand형 플래시 메모리의 소거방법 Download PDF

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Abstract

[과제] 소비 전력을 저감하면서 신속한 소거를 행할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 플래시 메모리는, 소거 동작 시, 전압검출부(200)에 의해 P웰의 전압(Vjudge)을 검출하고, 전압(Vjudge)이 역치보다도 작을 경우에는, 비선택 블록의 선택 트랜지스터의 오프 누설 전류(Ioff)가 크다고 판정하고, 다음 소거 펄스를 인가할 때의 글로벌 워드선(GWLn)의 전압을 크게 하고, 전압(Vjudge)이 역치 이하인 경우에는, 오프 누설 전류(Ioff)가 작다고 판정하고, 다음 소거 펄스를 인가할 때의 글로벌 워드선(GWLn)의 전압을 그대로 유지한다.

Description

반도체 기억장치, 및 NAND형 플래시 메모리의 소거방법{SEMICONDUCTOR MEMORY DEVICE AND NAND-TYPE FLASH MEMORY ERASE METHOD}
본 발명은, 반도체 기억장치에 관한 것으로, 특히, 플래시 메모리의 소거방법에 관한 것이다.
NAND형 플래시 메모리의 소거 동작에서는, 소스/드레인을 플로팅 상태로 하고, 컨트롤 게이트(워드선)에 기준 전위를 인가하고, P웰에 소거 전압을 인가함으로써, 메모리 셀 어레이 내의 선택된 블록의 데이터를 일괄 소거한다. 통상, 데이터의 소거는, ISPE(Incremental Step Pulse Erase)에 따라서, 선택 블록에 소거 펄스를 인가하고, 소거 베리파이(verify)가 불합격일 경우에는, 전회보다도 높은 소거 펄스를 인가하여, 소거를 행하고 있다(특허문헌 1).
JP 2012-027979 A
도 1(A)는 비선택 블록의 소거 시의 바이어스 조건을 나타내고, 도 1(B)는 선택 블록의 소거 시의 바이어스 조건을 나타내고 있다. 행선택·구동회로(XDEC)는, 메모리 셀 어레이의 각 블록의 각 워드선에 접속된 복수의 선택 트랜지스터(10)를 포함하고, 입력된 어드레스에 의거해서 선택 트랜지스터(10)를 도통 또는 비도통시켜, 블록의 선택 또는 비선택을 행한다. 블록이 비선택인 경우, 도 1(A)에 나타낸 바와 같이, 선택 트랜지스터(10)의 게이트에 예를 들면 0V가 인가되어, 선택 트랜지스터(10)가 오프되고, 이것에 의해, 비선택 블록의 비선택 워드선(WL)이 플로팅 상태가 된다. 다른 한편, 블록이 선택될 경우, 도 1(B)에 나타낸 바와 같이, 선택 트랜지스터(10)의 게이트에 예를 들면 5.0V가 인가되어, 선택 트랜지스터(10)가 온(on)되고, 선택 블록의 선택 워드선(WL)에는 0V가 공급된다. 또한, 행선택·구동회로는 선택 트랜지스터(10)의 소스/드레인에 접속되는 글로벌 워드선(GWLn)에 0V를 공급한다.
NAND 플래시 메모리에서는, P웰은 1플레인의 모든 블록에 공유되어 있고, P웰에는 높은 소거 전압(예를 들면, 대략 20V)이 인가된다. 소거 기간 동안, 비선택 블록의 비선택 워드선(WL)은 플로팅이며, 그리고 P웰의 높은 소거 전압에 결합되므로, 비선택 블록의 소거가 방지된다. 선택 블록의 선택 워드선(WL)은 0V이며, P웰의 높은 소거 전압에 의해 플로팅 게이트(floating gate)의 전하가 P웰에 방출된다.
선택 트랜지스터(10)는, 프로그램 동작 시에 선택 워드선(WL)에 높은 프로그램 전압을 공급시키기 위하여 고전압구동의 트랜지스터로 구성된다. 고전압구동의 트랜지스터는, 저전압구동의 트랜지스터보다도 역치가 높지만, 미세화, 배선의 협피치화 등의 영향에 의해, 오프 상태이어도 미소한 누설 전류(Ioff)를 생기게 한다. 예를 들면, 도 1(B)와 같이, 소스(글로벌 워드선(GWLn))가 0V, 게이트 전압이 0V이어도, 선택 트랜지스터(10)에는 오프 누설 전류(Ioff)가 흐른다. 오프 누설 전류(Ioff)가 흐르면, 비선택 워드선(WL)은, 고임피던스 상태를 유지할 수 없고, P웰과의 결합 수준이 충분하지 않게 된다. 이것은, 비선택 블록의 소거 디스터브(disturb)를 일으킨다.
또한 선택 트랜지스터(10)의 오프 누설 전류(Ioff)는, P웰의 커패시턴스를 당초의 예상보다도 매우 크게 하므로, P웰에 인가된 소거 전압의 상승을 늦춘다. 이것은, 최종적으로, 소거 시간의 타임 아웃(time-out)의 문제에 직면한다.
이 종류의 현상을 피하기 위하여, 선택 트랜지스터(10)의 소스로서 사용되는 글로벌 워드선(GWLn)을 어떠한 수준으로 바이어싱시키는 방법이 사용된다. 예를 들면, 도 1a에 나타낸 바와 같이, 글로벌 워드선(GWLn)이 약 0.5V에 바이어싱된다. 이 상태에서, 선택 트랜지스터(10)의 오프 누설 전류(Ioff)가 감소될 수 있다. 그러나, 이 바이어스 수준은, 선택 블록의 선택 워드선(WL)에도 사용될 수 있다. 즉, P웰과 선택 블록의 선택 워드선(WL) 사이의 전위차가 작아져, 소거 속도가 늦추어 지는 것을 의미한다. 보다 높은 글로벌 워드선(GWLn)의 전압 수준은, 오프 누설 전류(Ioff)를 감소시키지만, 소거 속도를 완만하게 한다. 또한, 보다 낮은 글로벌 워드선(GWLn)의 전압 수준은, 소거 바이어스를 크게 유지하고 소거를 고속으로 행하는 것을 가능하게 하지만, 오프 누설 전류(Ioff)를 크게 만든다. 그 때문에, 선택 트랜지스터(10)의 오프 누설 전류(Ioff)에 응해서 최적화된 글로벌 워드선(GWLn)의 전압 수준을 사용하는 것이 중요하다.
본 발명은, 이러한 종래의 과제를 해결하여, 소비 전력을 저감시키면서 신속한 소거를 행할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 NAND 플래시 메모리의 소거방법은, 어드레스 정보에 의거해서 메모리 셀의 각 워드선에 접속된 제1 선택 트랜지스터의 게이트에 제1 전압을 인가해서 블록을 선택하고, 메모리 셀의 각 워드선에 접속된 제2 선택 트랜지스터의 게이트에 제2 전압을 인가해서 블록을 비선택하고, 제1 및 제2 선택 트랜지스터의 소스/드레인 전극에 제3 전압을 인가하고, 소거 펄스를 인가했을 때의 웰 영역의 전압을 검출하고, 검출된 전압에 의거해서 제3 전압을 제어한다.
또한 본 발명에 따른 NAND형 플래시 메모리의 소거방법은, 어드레스 정보에 의거해서 메모리 셀의 각 워드선에 접속된 제1 선택 트랜지스터의 게이트에 제1 전압을 인가해서 블록을 선택하고, 메모리 셀의 각 워드선에 접속된 제2 선택 트랜지스터의 게이트에 제2 전압을 인가해서 블록을 비선택하고, 제1 및 제2 선택 트랜지스터의 소스/드레인 전극에 제3 전압을 인가하고, 소거 펄스를 인가했을 때의 제2 선택 트랜지스터의 오프 누설 전류를 검출하고, 검출된 오프 누설 전류에 의거해서 제3 전압을 제어한다.
본 발명에 따른 반도체 기억장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 복수의 메모리 셀의 각 워드선에 접속된 선택 트랜지스터를 포함하되, 어드레스 정보에 의거해서 제1 선택 트랜지스터의 게이트에 제1 전압을 인가해서 블록을 선택하고, 제2 선택 트랜지스터의 게이트에 제2 전압을 인가해서 블록을 비선택하는 선택 수단과, 제1 및 제2 선택 트랜지스터의 소스/드레인 전극에 제3 전압을 인가하고, 웰 영역에 소거 전압을 인가해서 선택 블록을 소거하는 소거 수단을 포함하고, 상기 소거 수단은 또한, 소거 펄스가 인가되었을 때의 웰 영역의 전압을 검출하는 검출 수단과, 상기 검출 수단에 의해 검출된 전압에 의거해서 상기 제3 전압을 제어하는 제어 수단을 포함한다.
본 발명에 따르면, 웰 영역의 전압을 검출하고, 검출된 전압에 의거해서 블록을 선택하기 위한 선택 트랜지스터의 소스/드레인에 인가하는 제3 전압을 제어하도록 했으므로, 선택 트랜지스터의 오프 누설 전류를 억제하면서 웰 영역의 소거 전압을 급속히 상승시킬 수 있다. 이것에 의해, 소거 동작 시의 소비 전력을 저감시키고, 그리고 소거 시간의 단축을 도모할 수 있다.
도 1은 종래의 플래시 메모리의 소거 시의 바이어스 조건을 나타내고, 도 1 (A)는 비선택 블록의 바이어스 조건, 도 1(B)는 선택 블록의 바이어스 조건의 예시다.
도 1a는 종래의 플래시 메모리의 소거 시의 바이어스 조건의 다른 예를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 구성을 나타낸 블록도이다.
도 3은 본 발명의 실시예에 따른 행선택·구동회로의 상세를 설명하는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 소거 시퀸스를 설명하는 도면이다.
도 5(A)는 오프 누설 전류가 허용값을 초과하지 않을 때의 P웰에 인가된 소거 전압의 상승 파형의 예를 나타내고, 도 5(B)는 오프 누설 전류가 허용값을 초과했을 때의 P웰에 인가된 소거 전압의 상승 파형의 예를 나타낸다.
도 6은 본 발명의 제2 실시예에 따른 글로벌 워드선의 전압의 결정방법을 설명하는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 소거 시퀸스를 설명하는 도면이다.
도 8은 본 발명의 제3 실시예에 따른 소거 시퀸스를 설명하는 도면이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 여기에서는, 바람직한 형태로서 NAND형의 플래시 메모리를 예시한다.
[실시예]
도 2에 본 발명의 실시예에 따른 플래시 메모리의 요부의 구성을 나타낸다. 본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 수취하고, 각 부를 제어하는 제어기(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 행선택·구동회로(150)와, 행선택·구동회로(150)에 의해서 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 입력 데이터를 유지하는 페이지 버퍼/센스회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 페이지 버퍼/센스회로(160) 내의 열 어드레스의 데이터를 선택하는 열 선택회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(180)를 포함해서 구성된다.
메모리 어레이(110)는, 열방향에 m개의 메모리 블록(BLK(0), BLK(1), ···, BLK(m-1))을 갖는다. 1개의 메모리 블록에는, 복수의 NAND 스트링이 형성되고 1개의 NAND 스트링은 복수의 메모리 셀, 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 포함한다.
독출 동작에서는, 비트선에 양의 전압을 인가하고, 선택 워드선에 예를 들면 0V를 인가하고, 비선택 워드선에 패스 전압을 인가하고, 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 온시켜, 공통 소스선에 0V를 인가한다. 프로그램 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)을 인가하고, 비선택의 워드선에 중간전위를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시켜, 「0」 또는 「1」의 데이터에 따른 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압을 인가하고, 플로팅 게이트의 전자를 기판에 인출함으로써, 블록 단위로 데이터를 소거한다.
도 3은 본 실시예의 행선택·구동회로(150)의 상세를 설명하는 도면이다. 단, 여기에는, 메모리 셀 어레이의 대표로서 1개의 글로벌 비트선(GBL)에 접속된 1개의 NAND 스트링이 예시되어 있는 점에 유의해야 한다. 1개의 NAND 스트링은, 예를 들면, 메모리 셀(MC0∼MC31)과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 직렬로 접속해서 구성된다.
소정의 실시형태에서는, 행선택·구동회로(150)는, 메모리 셀 어레이가 형성된 P웰의 전압을 검출하기 위한 전압검출부(200)를 포함한다. 전압검출부(200)는, 소거 동작이 행해질 때, 결정된 타이밍에서 P웰의 전압을 검출하고, 그 검출 결과를 제어기(140)에 제공한다. 제어기(140)는, 검출된 P웰의 전압에 의거해서 레귤레이터(regulator)(210)를 제어한다.
메모리 셀 어레이의 각 워드선(WL0 내지 WL31), 비트선측 선택 트랜지스터의 게이트선(SGD), 소스선측 선택 트랜지스터의 게이트선(SGS)은 고전압구동의 선택 트랜지스터(Q0 내지 Q31, QSGD, QSGS)에 각각 접속된다(이들 선택 트랜지스터를 총칭할 때, 선택 트랜지스터(Q)라 칭한다).
행선택·구동회로(150)는, 행 어드레스(Ax)를 디코딩하고, 선택 트랜지스터(Q)의 게이트에 선택신호(SEL)를 인가하고(블록을 선택할 경우에는, 예를 들면 5V, 블록을 선택하지 않을 경우에는, 예를 들면 0V), 메모리 셀 어레이의 블록의 선택 및 워드선의 선택을 행한다. 선택 트랜지스터(Q0 내지 Q31)에는 각각 글로벌 워드선(GWL0 내지 31)이 접속되고, 선택 트랜지스터(QSGD, QSGS)에는 각각 글로벌 비트선측 선택선(GSGD) 및 글로벌 소스선측 선택선(GSGS)이 접속된다.
글로벌 워드선(GWL0 내지 31), 글로벌 비트선측 선택선(GSGD) 및 글로벌 소스선측 선택선(GSGS)은, 각각 글로벌 선택 트랜지스터(GQ0 내지 GQ31, GQSGD, GQSGS)(이들의 트랜지스터를 총칭할 때, 글로벌 선택 트랜지스터(GQ)라 칭함)를 개재해서 레귤레이터(210)에 접속된다. 글로벌 선택 트랜지스터(GQ)는, 제어기(140)의 제어에 의해 플래시 메모리의 동작에 따라서 선택적으로 온 또는 오프된다.
레귤레이터(210)는, 내부전압 발생회로(180)에 의해서 생성된 전압을 이용해서, 제어기(140)의 제어에 의거해서 플래시 메모리의 동작 상태에 따른 구동 전압을 글로벌 선택 트랜지스터(GQ)를 개재해서 글로벌 워드선(GWL0 내지 31), 글로벌 비트선측 선택선(GSGD) 및 글로벌 소스선측 선택선(GSGS)에 인가한다.
다음에, 본 실시예에 따른 플래시 메모리의 소거 동작에 대해서 설명한다. 외부로부터 소거 커맨드 및 어드레스 정보가 입력된다면, 제어기(140)는, 소거 커맨드를 해독하고, 소거 시퀸스를 제어한다. 행선택·구동회로(150)는, 행 어드레스를 디코딩하고, 디코딩 결과에 의거해서 선택신호(SEL)를 개재해서 블록의 선택 또는 비선택을 행한다.
또한, 레귤레이터(210)는, 글로벌 워드선(GWL0 내지 31), 글로벌 비트선측 선택선(GSGD) 및 글로벌 소스선측 선택선(GSGS)에, 예를 들면 GND(0V)를 공급하고, 제어기(140)에 의해 글로벌 선택 트랜지스터(GQ)는 제어기(140)에 의해 온 상태로 된다. 이것에 의해, 선택 블록의 선택 워드선(WL)에는, 선택 트랜지스터(Q)를 개재해서 GND가 공급되고, 비선택 블록의 비선택 워드선(WL)은, 선택 트랜지스터(Q)가 비도통상태이기 때문에, 플로팅 상태가 된다. 다음에, 메모리 셀 어레이가 형성된 P웰에는, 내부전압 발생회로(180)에 의해 생성된 소거 펄스(Vers)가 트랜지스터(TR)를 개재해서 인가되어, 선택 블록의 소거가 행해진다.
NAND 플래시 메모리의 소거는, 통상, ISPE 방법을 이용한다. ISPE의 소거 시퀸스는, 도 4에 나타낸 바와 같이, 소거 펄스(P1)를 인가하고, 다음에 소거 베리파이를 행하고, 불합격이면, 전회의 소거 펄스(P1)보다도 높은 전압의 소거 펄스(P2)를 인가하고, 다음에 소거 베리파이를 행하고, 불합격이면, 전회의 소거 펄스(P2)보다도 높은 전압의 소거 펄스(P3)를 인가하고, 다음에 소거 베리파이를 행한다. 소거 펄스를 인가하는 횟수, 또는 소거 시간이 허용 횟수 또는 허용 시간에 도달했을 경우에는, 소거 동작이 타임 업(time up)이 되고, 선택 블록이 배드(bad) 블록으로서 관리된다.
본 발명의 제1 실시예에서는, 최초의 소거 펄스(P1)가 인가되었을 때의 P웰의 전압을 검출하고, 검출한 전압에 의거해서 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 허용되는지의 여부를 판정하고, 그 판정 결과에 의거해서 선택 트랜지스터(Q)의 소스 또는 글로벌 워드선(GWLn)의 전압을 제어한다.
도 5(A)는, 비선택 블록의 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 매우 작을 때(혹은, 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 허용값 이하일 때)의 P웰에 인가된 소거 전압의 상승 파형의 예이며, 도 5(B)는, 비선택 블록의 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 비교적 클 때(혹은, 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 허용값을 초과할 때)의 P웰에 인가된 소거 전압의 상승 파형의 예이다. 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 커지면, P웰의 소거 전압의 상승이 급준하지 않게 된다.
본 실시예에서는, 최초의 소거 펄스(P1)를 인가한 시각(T)으로부터 일정 시간 후의 시각(Tjudge)의 타이밍과, 오프 누설 전류(Ioff)의 크기를 판정하기 위한 역치를 정의한다.
전압검출부(200)는, 최초의 소거 펄스(P1)가 인가된 시각(T)으로부터 일정 시간 후의 시각(Tjudge)의 타이밍에서 P웰의 전압(Vjudge)을 검출한다. 이 검출 결과는, 제어기(140)에 제공되고, 제어기(140)는, P웰의 전압(Vjudge)과 역치를 비교하여, P웰의 전압(Vjudge)이 역치보다도 낮으면, P웰의 소거 전압의 상승이 완만하기 때문에, 선택 트랜지스터(Q)에 허용값 이상의 오프 누설 전류(Ioff)가 흐르고 있다고 판정한다(도 5(B)의 예). 다른 한편, P웰의 전압(Vjudge)이 역치 이상이면, P웰의 소거 전압의 상승이 급준하기 때문에, 선택 트랜지스터(Q)에는 허용값 이상의 오프 누설 전류(Ioff)가 흐르고 있지 않다고 판정한다(도 5(A)의 예).
제어기(140)는, 허용값을 초과하는 오프 누설 전류(Ioff)가 흐르고 있다고 판정했을 경우에는, 2번째의 소거 펄스(P2) 이후, 글로벌 워드선(GWLn)의 전압 수준이 전회보다도 커지도록 레귤레이터(210)를 제어한다.
재차, 도 4를 참조하면, 최초의 소거 펄스(P1)가 인가되었을 때, 글로벌 워드선(GWLn)에는, 레귤레이터(210)에 의해, 보다 낮은 전압, 예를 들면 GND(0V)가 공급된다. 제어기(140)는, 소거 펄스(P1)를 인가한 기간(CHKPW)에 있어서, P웰의 전압(Vjudge)을 검출하고, 검출한 전압(Vjudge)과 역치를 비교하여, 오프 누설 전류(Ioff)가 허용값 이상인지의 여부를 판정한다.
만약에 P웰의 전압(Vjudge)이 역치보다도 작으면, 제어기(140)는, 소거 펄스(P1)를 인가하고 나서 소거 펄스(P2)를 인가할 때까지의 기간 동안, 혹은 소거 펄스(P1)의 인가에 의한 소거 기간 동안에, 글로벌 워드선(GWLn)의 GND보다도 높은 전압, 예를 들면, 0.5V가 되도록 레귤레이터(210)를 제어한다. 이것에 의해, 2번째 이후의 소거 펄스가 인가되었을 때, 비선택 블록의 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)가 억제되므로, P웰에 인가된 소거 전압의 상승을, 도 5(A)에 나타낸 바와 같이 급준하게 시킬 수 있다. 그 결과, 선택 블록의 소거가 용이해지고, 결과적으로, 소거 펄스의 인가 횟수의 경감 또는 소거 시간의 단축을 기대할 수 있다. 단, 글로벌 워드선(GWLn)의 전압 수준을 지나치게 크게 하면, 오프 누설 전류(Ioff)의 컷트(cut)는 용이해지지만, 선택 블록에 있어서의 선택 메모리 셀의 컨트롤 게이트와 P웰 간의 전압차가 저감되므로, 글로벌 워드선(GWLn)의 전압 수준의 상승폭은 일정 이하로 억제하는 것이 바람직하다.
P웰의 전압(Vjudge)이 역치 이하이면, 글로벌 워드선(GWLn)의 전압 수준은 그대로 유지되고, 2번째 이후의 소거 펄스의 인가 시에 있어서도 글로벌 워드선(GWLn)은 GND인 채이다.
상기 예에서는, P웰의 전압(Vjudge)이 역치보다도 작을 때, 제어기(140)는, 2번째 이후의 소거 펄스의 인가 시에 글로벌 워드선(GWLn)의 전압 수준을 0.5V로 변경하는 예를 나타내었지만, 이것으로 한정되지 않고, 제어기(140)는, 최초의 소거 펄스(P1)의 인가 중에 글로벌 워드선(GWLn)의 전압 수준을 0.5V로 변경하도록 해도 된다. 이 경우, 제어기(140)는, 최초의 소거 펄스(P1)의 인가 중에 즉시, 글로벌 워드선(GWLn)의 전압 수준이 당초의 GND보다도 커지도록 레귤레이터(210)를 제어하고, 최초의 소거 펄스(P1)의 인가 중에 글로벌 워드선(GWLn)의 전압 수준이 조정된다.
그 다음에, 본 발명의 제2 실시예에 대해서 설명한다. 상기 실시예에서는, P웰의 전압(Vjudge)과 1개의 역치를 비교함으로써, 글로벌 워드선(GWLn)의 전압 수준을 양자택일적으로 선택(0V 또는 0.5V)하도록 했지만, 제2 실시예는, P웰의 전압(Vjudge)과 복수의 역치를 비교하고, 그에 따라서 최적인 글로벌 워드선(GWLn)의 전압, 즉, 비선택 블록의 선택 트랜지스터(Q)의 소스를 결정한다.
도 6에, P웰의 전압(Vjudge)과, 2개의 역치(Th1, Th2)(Th1 <Th2)와, 글로벌 워드선(GWLn)의 전압 수준의 관계의 일례를 나타낸다. P웰의 전압(Vjudge)이 역치(Th1) 미만일 때, 오프 누설 전류(Ioff)가 크다고 판정하고, 다음번 이후의 소거 펄스의 인가 시에, 글로벌 워드선(GWLn)의 전압이 예를 들면 0.5V가 되도록 레귤레이터(210)의 전압이 조정된다. P웰의 전압(Vjudge)이 역치(Th1) 이상이고, 역치(Th2) 미만이면, 오프 누설 전류(Ioff)가 어느 정도 크다고 판정하고, 글로벌 워드선(GWLn)의 전압이, 다음번 이후의 소거 펄스의 인가 시에, 예를 들면 0.3V가 되도록 레귤레이터(210)가 조정된다. P웰의 전압(Vjudge)이 역치(Th2) 이상이면, 오프 누설 전류(Ioff)가 작다고 판정하고, 다음번 이후의 소거 펄스의 인가 시에, 글로벌 워드선(GWLn)의 전압이 그대로 GND(0V)에 유지된다.
도 7에 제2 실시예에 의한 소거 시퀸스를 나타낸다. 당해 도면에 나타낸 바와 같이, 최초의 소거 펄스(P1)의 인가 시에, P웰의 전압(Vjudge)과 복수의 역치(Th1, Th2)를 비교하고, 비교 결과에 의거해서, 2번째 이후의 소거 펄스의 인가 시에, 글로벌 워드선(GWLn)의 전압이 0V, 0.3V 또는 0.5V로 조정된다.
제2 실시예에 따르면, P웰의 전압(Vjudge)을 복수의 역치와 비교함으로써, 글로벌 워드선(GWLn)의 전압 수준을 다단계로 조정할 수 있고, 이것에 의해, 비선택 블록의 선택 트랜지스터(Q)의 오프 누설 전류(Ioff)를 억제하면서, 선택 블록의 소거 전압의 바이어스 차를 일정 이상으로 유지하도록, 글로벌 워드선(GWLn)의 전압 수준을 최적화하는 것이 가능하게 된다. 또한, 상기의 예에서는, P웰의 전압(Vjudge)을 판정하기 위해서 2개의 역치를 준비했지만, 이것으로 한정되지 않고, 3개 이상의 역치를 준비하고, 더욱 다단계로 글로벌 워드선(GWLn)의 전압 수준을 미세 조정하도록 해도 된다.
다음에, 본 발명의 제3 실시예에 대해서 설명한다. 제1 및 제2 실시예에서는, ISPE에 의한 최초의 소거 펄스를 인가했을 때에 P웰의 전압(Vjudge)을 검출하고, 그 검출 결과에 따라서, 그 이후의 소거 펄스의 인가 시의 글로벌 워드선(GWLn)의 전압 수준을 조정하는 예를 나타냈지만, 제3 실시예에서는, 소거 펄스를 인가할 때마다 P웰의 전압(Vjudge)을 검출하고, 그 검출 결과에 따라서, 다음 소거 펄스의 인가 시의 글로벌 워드선(GWLn)의 전압 수준을 조정한다.
도 8에 제3 실시예에 의한 소거 시퀸스의 일례를 나타낸다. 해당 도면의 예에서는, 소거 펄스(P1)를 인가했을 때의 P웰의 전압(Vjudge)의 검출 결과에 의거해서, 소거 펄스(P2)를 인가할 때의 글로벌 워드선(GWLn)이 0V로부터 0.3V로 변경되고, 소거 펄스(P3)를 인가했을 때의 P웰의 전압(Vjudge)의 검출 결과에 의거해서, 소거 펄스(P4)를 인가할 때의 글로벌 워드선(GWLn)이 0.3V로부터 0.5V로 변경되고 있다.
선택 트랜지스터(Q)의 오프 누설 전류(Ioff)는, P웰에 인가되는 소거 펄스의 전압의 크기에 따라서 변동될 가능성이 있다. 제3 실시예와 같이, 소거 펄스를 인가할 때마다 오프 누설 전류(Ioff)의 크기를 판정함으로써, 소거 펄스의 전압에 따라서 글로벌 워드선(GWLn)의 전압을 최적화시킬 수 있다.
또, 상기 실시예에서는, 전압검출부(200)에 의해 P웰의 전압을 검출함으로써 오프 누설 전류(Ioff)의 크기를 판정했지만, 오프 누설 전류(Ioff)의 크기의 판정 방법은, 이것으로 한정되지 않는다. 예를 들면, 레귤레이터(210)에 전류 미러 회로를 마련하고, 전류 미러 회로를 흐르는 전류에 의해 오프 누설 전류(Ioff)의 크기를 판정하고, 그 판정 결과에 의거해서 다음번의 소거 펄스의 인가 시의 글로벌 워드선(GWLn)의 전압 수준을 조정하도록 해도 된다(예를 들면, 글로벌 워드선(GWLn)이 0V일 때, 모든 오프 누설 전류(Ioff)를 검출한다).
본 발명의 바람직한 실시형태에 대해서 위에서 기술했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
100: 플래시 메모리 110: 메모리 셀 어레이
120: 입출력 버퍼 130: 어드레스 레지스터
140: 제어기 150: 행선택·구동회로
160: 페이지 버퍼/센스회로 170: 열 선택회로
180: 내부전압 발생회로 200: 전압검출부
210: 레귤레이터

Claims (12)

  1. NAND형 플래시 메모리의 소거방법으로서,
    어드레스 정보에 의거해서 메모리 셀의 각 워드선에 접속된 제1 선택 트랜지스터의 게이트에 제1 전압을 인가해서 블록을 선택하고, 메모리 셀의 각 워드선에 접속된 제2 선택 트랜지스터의 게이트에 제2 전압을 인가해서 블록을 비선택하고, 제1 및 제2 선택 트랜지스터의 소스/드레인 전극에 제3 전압을 인가하는 단계;
    소거 펄스를 인가했을 때의 웰 영역의 전압을 검출하는 단계; 및
    검출된 전압에 의거해서 제3 전압을 제어하는 단계를 포함하는, NAND형 플래시 메모리의 소거방법.
  2. 제1항에 있어서, 제3 전압을 제어하는 단계는, 검출된 전압과 역치를 비교하는 것을 포함하고, 검출된 전압이 역치보다도 작을 때, 상기 제3 전압을 크게 하는, NAND형 플래시 메모리의 소거방법.
  3. 제2항에 있어서, 검출된 전압이 역치보다도 클 때, 상기 제3 전압을 유지하는, NAND형 플래시 메모리의 소거방법.
  4. 제1항에 있어서, 웰 영역의 전압의 검출은 최초의 소거 펄스를 인가했을 때에 행해지고, 제3 전압의 조정은 최초의 소거 펄스의 인가 중에 행해지는, NAND형 플래시 메모리의 소거방법.
  5. 제1항에 있어서, 웰 영역의 전압의 검출은 최초의 소거 펄스를 인가했을 때에 행해지고, 제3 전압의 조정은 2번째 이후의 소거 펄스가 인가될 때에 행해지는, NAND형 플래시 메모리의 소거방법.
  6. 제1항에 있어서, 웰 영역의 전압의 검출은 복수의 소거 펄스를 인가했을 때에 각각 행해지는, NAND형 플래시 메모리의 소거방법.
  7. NAND형 플래시 메모리의 소거방법으로서,
    어드레스 정보에 의거해서 메모리 셀의 각 워드선에 접속된 제1 선택 트랜지스터의 게이트에 제1 전압을 인가해서 블록을 선택하고, 메모리 셀의 각 워드선에 접속된 제2 선택 트랜지스터의 게이트에 제2 전압을 인가해서 블록을 비선택하고, 제1 및 제2 선택 트랜지스터의 소스/드레인 전극에 제3 전압을 인가하는 단계;
    소거 펄스를 인가했을 때의 제2 선택 트랜지스터의 오프 누설 전류를 검출하는 단계; 및
    검출된 오프 누설 전류에 의거해서 제3 전압을 제어하는 단계를 포함하는, 소거방법.
  8. 제7항에 있어서, 오프 누설 전류의 검출은 최초의 소거 펄스를 인가했을 때에 행해지고, 제3 전압의 조정은 2번째 이후의 소거 펄스가 인가될 때에 행해지는, NAND형 플래시 메모리의 소거방법.
  9. 제1항 또는 제7항에 있어서, 제3 전압을 제어하는 단계는, 검출된 전압과 복수의 역치를 비교하는 것을 포함하고, 해당 비교 결과에 의거해서 제3 전압을 제어하는, NAND형 플래시 메모리의 소거방법.
  10. 반도체 기억장치로서,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    복수의 메모리 셀의 각 워드선에 접속된 선택 트랜지스터를 포함하고, 어드레스 정보에 의거해서 제1 선택 트랜지스터의 게이트에 제1 전압을 인가해서 블록을 선택하고, 제2 선택 트랜지스터의 게이트에 제2 전압을 인가해서 블록을 비선택하는 선택 수단; 및
    제1 및 제2 선택 트랜지스터의 소스/드레인 전극에 제3 전압을 인가하고, 웰 영역에 소거 전압을 인가해서 선택 블록을 소거하는 소거 수단을 포함하되,
    상기 소거 수단은 또한
    소거 펄스가 인가되었을 때의 웰 영역의 전압을 검출하는 검출 수단과,
    상기 검출 수단에 의해 검출된 전압에 의거해서 상기 제3 전압을 제어하는 제어 수단을 포함하는, 반도체 기억장치.
  11. 제10항에 있어서, 상기 검출 수단은 최초의 소거 펄스가 인가되었을 때에 웰 영역의 전압을 검출하는, 반도체 기억장치.
  12. 제12항에 있어서, 상기 검출 수단은 복수의 소거 펄스가 인가될 때에 각각 웰 영역의 전압을 검출하는, 반도체 기억장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
JP6895002B1 (ja) * 2020-05-27 2021-06-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11335419B1 (en) * 2021-03-10 2022-05-17 Western Digital Technologies, Inc. Erase technique for checking integrity of non-data word lines in memory device and corresponding firmware
JP7092916B1 (ja) * 2021-04-12 2022-06-28 ウィンボンド エレクトロニクス コーポレーション 半導体装置および消去方法
JP2023028175A (ja) * 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置
JP2023045251A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体記憶装置及びデータ消去方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474201B1 (ko) * 2002-05-17 2005-03-08 주식회사 하이닉스반도체 낸드형 플래시 메모리의 워드 라인 디코더
US20070195610A1 (en) * 2006-02-22 2007-08-23 Samsung Electronics Co., Ltd. Flash memory devices, methods of erasing flash memory devices and memory systems including the same
JP2012027979A (ja) 2010-07-23 2012-02-09 Winbond Electronics Corp 半導体メモリ
KR20150072181A (ko) * 2013-12-19 2015-06-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR20170054969A (ko) * 2015-11-10 2017-05-18 윈본드 일렉트로닉스 코포레이션 불휘발성 반도체 메모리 장치 및 그 소거 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452840B1 (en) * 2000-10-21 2002-09-17 Advanced Micro Devices, Inc. Feedback method to optimize electric field during channel erase of flash memory devices
US6751125B2 (en) * 2002-11-04 2004-06-15 Freescale Semiconductor, Inc. Gate voltage reduction in a memory read
WO2005104136A1 (ja) * 2004-04-21 2005-11-03 Spansion Llc 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法
JP2007172718A (ja) 2005-12-20 2007-07-05 Samsung Electronics Co Ltd 不揮発性半導体記憶装置
CN100452406C (zh) * 2006-04-10 2009-01-14 清华大学 一种陷阱电荷俘获型的快闪存储器阵列的操作方法
KR100781041B1 (ko) * 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
KR101392431B1 (ko) * 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
KR101408878B1 (ko) * 2008-08-25 2014-06-17 삼성전자주식회사 비휘발성 메모리 장치 및 소거 방법
JP5305856B2 (ja) * 2008-11-19 2013-10-02 株式会社東芝 不揮発性半導体メモリ
JP2011035209A (ja) * 2009-08-03 2011-02-17 Renesas Electronics Corp 半導体装置
JP5284909B2 (ja) * 2009-08-26 2013-09-11 力晶科技股▲ふん▼有限公司 Ｎａｎｄ型フラッシュメモリとその消去方法
KR101132105B1 (ko) * 2009-12-31 2012-04-05 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
JP2011171582A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 不揮発性半導体記憶装置
JP2011222081A (ja) * 2010-04-09 2011-11-04 Toshiba Corp 半導体記憶装置
KR101715048B1 (ko) * 2010-09-13 2017-03-13 삼성전자주식회사 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템
US8638606B2 (en) 2011-09-16 2014-01-28 Sandisk Technologies Inc. Substrate bias during program of non-volatile storage
JP2013196750A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置
US9142305B2 (en) * 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
CN104751885B (zh) * 2013-12-30 2018-09-07 北京兆易创新科技股份有限公司 Flash芯片及应对flash芯片异常掉电的擦除或编程方法
KR102161738B1 (ko) 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
CN104183274B (zh) * 2014-08-26 2017-03-29 上海华虹宏力半导体制造有限公司 存储阵列的擦除方法
US9805803B2 (en) * 2014-08-28 2017-10-31 Macronix International Co., Ltd. Circuit for adjusting a select gate voltage of a non-volatile memory during erasure of memory cells based on a well voltage
CN105469822B (zh) * 2014-09-12 2019-10-18 华邦电子股份有限公司 半导体存储器装置、半导体系统以及读取方法
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
CN206441541U (zh) * 2016-12-29 2017-08-25 北京兆易创新科技股份有限公司 一种测试电路、闪存和测试系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474201B1 (ko) * 2002-05-17 2005-03-08 주식회사 하이닉스반도체 낸드형 플래시 메모리의 워드 라인 디코더
US20070195610A1 (en) * 2006-02-22 2007-08-23 Samsung Electronics Co., Ltd. Flash memory devices, methods of erasing flash memory devices and memory systems including the same
JP2012027979A (ja) 2010-07-23 2012-02-09 Winbond Electronics Corp 半導体メモリ
KR20150072181A (ko) * 2013-12-19 2015-06-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR20170054969A (ko) * 2015-11-10 2017-05-18 윈본드 일렉트로닉스 코포레이션 불휘발성 반도체 메모리 장치 및 그 소거 방법

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