TW201939507A - 半導體記憶裝置及nand型快閃記憶體的抹除方法 - Google Patents

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Abstract

本發明提供一種半導體記憶裝置，能夠一邊減低消耗電力一邊進行迅速的抹除。本發明的快閃記憶體，在抹除動作時藉由電壓檢出部來檢測出P井的電壓，當電壓比閾值小的情況下，判定非選擇塊的選擇電晶體的關閉漏電流較大，並增大施加下一次的抹除脈衝時的全域字元線的電壓，當電壓在閾值以上的情況下，判定關閉漏電流較小，並維持施加下一次的抹除脈衝時的全域字元線的電壓。

Description

半導體記憶裝置及NAND型快閃記憶體的抹除方法
本發明係有關於半導體記憶裝置，且特別有關於快閃記憶體的抹除方法。
NAND型快閃記憶體的抹除動作中，將源極/汲極維持在浮動狀態，施加基準電位至控制閘極（字元線），施加抹除電壓至P井，藉此一次抹除記憶胞陣列內被選擇的塊的資料。一般來說，資料的抹除會根據ISPE（Incremental Step Pulse Erase），施加抹除脈衝至選擇塊，在抹除驗證不合格的情況下，施加比前一次高的抹除脈衝來進行抹除（專利文獻1）。
專利文獻1：日本特開2012-027979號公報
列選擇．驅動電路（Row selection/drive circuit(XDEC)）包括連接到記憶胞陣列的各塊的各字元線之複數的選擇電晶體10，並且根據輸入的位址來導通或非導通選擇電晶體10，進行塊的選擇或非選擇。塊在非選擇的情況下，如第1（A）圖所示，選擇電晶體10的閘極被施加例如0V，選擇電晶體10被關閉，藉此非選擇塊的非選擇字元線WL變成浮動狀態。另一方面，塊被選擇的情況下，如第1（B）圖所示，選擇電晶體10的閘極被施加例如5.0V，選擇電晶體10被開啟，選擇塊的選擇字元線WL被施加0V。又，列選擇．驅動電路會施加0V給連接到選擇電晶體10的源極/汲極的全域字元線GWLn。
NAND快閃記憶體中，P井被1面的全部的塊所共用，P井被施加高的抹除電壓（例如～20V）。抹除期間中，非選擇塊的非選擇字元線WL為浮動，且因為被結合到P井的高抹除電壓，所以會防止非選擇塊被抹除。選擇塊的選擇字元線WL是0V，並藉由P井的高抹除電壓，浮動閘的電荷放出到P井。
選擇電晶體10是由在程式化動作時將高程式化電壓供給選擇字元線WL的高電壓驅動的電晶體所構成。高電壓驅動的電晶體比低電壓驅動的電晶體的閾值高，因為微細化、配線的窄間距化等的影響，即使在關閉狀態也會產生微小的漏電流Ioff。例如第1（B）圖所示，即使源極（全域字元線GWLn）是0V，閘極電壓是0V，選擇電晶體10匯流入關閉漏電流Ioff。當關閉漏電流Ioff流過，非選擇字元線WL就不能夠保持高阻抗狀態，與P井的結合程度變得不夠充分。這會引起非選擇塊的抹除干擾。
又，因為選擇電晶體10的關閉漏電流Ioff會將P井的電容變得比一開始預想的大，所以會使施加於P井的抹除電壓的上升變慢。這最後會面對到抹除時間的逾時的問題。
為了避免這種現象，會使用將做為選擇電晶體10的源極使用的全域字元線GWLn偏壓到某個位準的方法。例如第2圖所示，全域字元線GWLn被偏壓到0.5V。這個狀態下，選擇電晶體10的關閉漏電流Ioff可能會減少。然而，這個偏壓位準也能夠使用於選擇塊的選擇字元線WL。也就是說，意思是P井與選擇塊的選擇字元線WL之間的電位差減小，抹除速度變慢。更高的全域字元線GWLn的電壓位準會減少關閉漏電流Ioff。但會使抹除速度減緩。又，更低的全域字元線GWLn的電壓位準能夠保持較大的抹除偏壓來進行高速地抹除，但會增加關閉漏電流Ioff。因此，使用因應選擇電晶體10的關閉漏電流Ioff而最佳化的全域字元線GWLn的電壓位準是很重要的。
本發明的目的是為了解決這樣的習知的問題，而提供一種半導體記憶裝置，能夠一邊減低消耗電力一邊迅速地進行抹除。
本發明的NAND型快閃記憶體的抹除方法，包括：根據位址資訊，將第1電壓施加至連接到記憶胞的各字元線的第1選擇電晶體的閘極並選擇塊，將第2電壓施加至連接到記憶胞的各字元線的第2選擇電晶體的閘極並不選擇塊，施加第3電壓於第1及第2選擇電晶體的源極/汲極；檢測出施加了抹除脈衝後的井領域的電壓；以及根據檢測出的電壓來控制第3電壓。
又，本發明的NAND型快閃記憶體的抹除方法，包括：根據位址資訊，將第1電壓施加至連接到記憶胞的各字元線的第1選擇電晶體的閘極並選擇塊，將第2電壓施加至連接到記憶胞的各字元線的第2選擇電晶體的閘極並不選擇塊，施加第3電壓於第1及第2選擇電晶體的源極/汲極；檢測出施加了抹除脈衝後的第2選擇電晶體的關閉漏電流；以及根據檢測出關閉漏電流來控制第3電壓。
本發明的半導體記憶裝置，包括：記憶胞陣列，包括複數的記憶胞；選擇構件，包括連接到複數的記憶胞的各字元線的選擇電晶體，並根據位址資訊，將第1電壓施加至第1選擇電晶體的閘極並選擇塊，將第2電壓施加至第2選擇電晶體的閘極並不選擇塊；以及抹除構件，將第3電壓施加到於第1及第2選擇電晶體的源極/汲極，將抹除電壓施加到井領域來抹除選擇塊，其中該抹除構件更包括：檢出構件，檢測出施加了抹除脈衝後的井領域的電壓；以及控制構件，根據該檢出構件所檢出的電壓，控制該第3電壓。
根據本發明，檢測出井領域的電壓，並且對於根據檢出的電壓來選擇塊之選擇電晶體的源極/汲極上所施加第3電壓加以控制，因此能夠一邊抑制選擇電晶體的關閉漏電流一邊急速地使晶領域的抹除電壓上升。藉此能夠減少抹除動作時的消耗電力，且能夠縮短抹除時間。
接著，參照圖式詳細地說明本發明的實施型態。在此，較佳的型態會以NAND型的快閃記憶體為例。
第3圖顯示本發明的實施例的快閃記憶體的主要部位的架構。本實施例的快閃記憶體100包括：記憶陣列110，由配置成行列狀的複數記憶胞所形成；輸出入緩衝器120，連接至外部輸出入端子I/O；位址暫存器130，接收來自輸出入緩衝器120的位址資料；控制器140，接收來自輸出入緩衝器120的指令資料等來供給控制各部；列選擇．驅動電路150，接收來自位址暫存器130的列位址資訊Ax，解碼列選擇資訊Ax，根據解碼結果來進行塊的選擇以及字元的選擇等；分頁緩衝器/感測電路160，保持從列選擇．驅動電路150所選擇的頁所讀出的資料以及保持要程式化到被選擇的頁的資料；行選擇電路170，接受來自位址暫存器130的行位址資訊Ay，解碼行位址資訊Ay，根據解碼結果來選擇分頁緩衝器/感測電路160內的行位置的資料；內部電壓產生電路180，產生資料的讀出、程式化、抹除等所需要的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。
記憶陣列110在行方向具有m個記憶體塊BLK(0)、BLK(1)、…、BLK(m-1)。1個記憶體塊形成有複數的NAND串列，1個NAND串列包括複數的記憶胞、位元線側選擇電晶體、以及源極線側選擇電晶體。
在讀出動作中，對位元線施加正電壓，對選擇字元線施加例如0V，對非選擇字元線施加通過電壓，開啟位元線側電晶體、源極線側選擇電晶體，施加0V到共通源極線。程式化動作中，對選擇字元線施加高電壓的程式化電壓Vpgm，對非選擇字元線施加中間電位，開啟字元線側選擇電晶體，關閉源極線側選擇電晶體，將對應「0」或「1」的資料的電位供給到位元線GBL。抹除動作中，對塊內被選擇的字元線施加0V，對P井施加高電壓，將浮動閘的電子抽出到基板，藉此以塊為單位抹除資料。
請參閱第4圖，然而，在此必須留意作為記憶體胞陣列的代表是以連接到1個全域位元線GBL的1個NAND字串為例。1個NAND字串例如是將記憶胞MC0～MC31、位元線側選擇電晶體、源極線側選擇電晶體串聯連接的構造。
在某個實施態樣中，列選擇．驅動電路150包括用來檢測出形成記憶體胞陣列的P井的電壓的電壓檢出部200。電壓檢出部200在進行抹除動作時，在決定的時間點檢測出P井的電壓，將這個檢出結果提供給控制器140。控制器140根據檢測出的P井的電壓來控制調節器210。
記憶胞陣列的各個字元線WL0～WL31、位元線側選擇電晶體的閘極線SGD、源極線側選擇電晶體的閘極線SGS分別連接到高電壓驅動的選擇電晶體Q0～Q31、QSGD 、QSGS （總稱這些選擇的電晶體時，稱為選擇電晶體Q）。
列選擇．驅動電路150解碼列位址Ax，施加選擇信號SEL至選擇電晶體Q的閘極上（選擇塊的情況下例如5V，不選擇塊的情況下例如0V），進行記憶胞陣列的塊的選擇以及字元線的選擇。選擇電晶體Q0～Q31分別連接了全域字元線GWL0～31，選擇電晶體QSGD 、QSGS 分別連接了全域位元線側選擇線GSGD 及全域源極線側選擇線GSGS 。
全域字元線GWL0～31、全域位元線側選擇線GSGD 及全域源極線側選擇線GSGS 會分別透過全域選擇電晶體CQ0～CQ31、CQSGD 、CQSGS （總稱這些電晶體時，稱為全域選擇電晶體GQ）連接到調節器210。全域選擇電晶體GQ藉由控制器140的控制而因應快閃記憶體的動作選擇性地開啟或關閉。
調節器210會利用內部電壓產生電路180產生的電壓，根據控制器140的控制，而將對應到快閃記憶體的動作狀態的驅動電壓，透過全域選擇電晶體GQ施加到全域字元線GWL0～31、全域位元線側選擇線GSGD 及全域源極線側選擇線GSGS 。
接著，說明本實施例的快閃記憶體的抹除動作。從外部輸入抹除指令及位址情報時，控制器140解讀抹除指令，控制抹除序列。列選擇．驅動電路150解碼列位址，根據解碼結果而透過選擇信號SEL來進行塊的選擇或非選擇。
又，調節器210將例如GND（0V）供給到全域字元線GWL0～31、全域位元線側選擇線GSGD 及全域源極線側選擇線GSGS ，全域選擇電晶體GQ被控制器140切換至開啟狀態。藉此，選擇塊的選擇字元線WL會透過選擇電晶體Q而被供給GND，非選擇塊的非選擇字元線WL會因為選擇電晶體Q為非導通狀態而成為浮動狀態。接著，形成記憶胞陣列的P井會透過電晶體TR而被施加內部電壓產生電路180產生的抹除脈衝Vers，進行選擇塊的抹除。
NAND快閃記憶體的抹除一般會使用ISPE方法。ISPE的抹除序列如第5圖所示，施加抹除脈衝P1，接著執行抹除驗證，如果不合格的話，會施加比前一次的抹除脈衝P1更高的電壓的抹除脈衝P2，接著執行抹除驗證，如果不合格的話，會施加比前一次的抹除脈衝P2更高的電壓的抹除脈衝P3，接著進行抹除驗證。當施加抹除脈衝的次數或者是抹除時間到達容許次數或容許時間的情況下，抹除動作的時間終了，選擇塊會被當作壞掉的塊而被管理。
本發明的第1實施例中，檢測出最初的抹除脈衝P1施加時的P井的電壓，根據檢測出的電壓來判定是否容許選擇電晶體Q的關閉漏電流Ioff，根據這個判定結果來控制選擇電晶體Q的源極或全域字元線GWLn的電壓。
第6（A）圖是非選擇塊的選擇電晶體Q的關閉漏電流Ioff在非常小時（或者是，選擇電晶體Q的關閉漏電流Ioff在容許值以下時），施加於P井的抹除電壓的上升波形的例子，第6（B）圖是非選擇塊的選擇電晶體Q的關閉漏電流Ioff在非常大時（或者是，選擇電晶體Q的關閉漏電流Ioff超過容許值時），施加於P井的抹除電壓的上升波形的例子。當選擇電晶體Q的關閉漏電流Ioff變大的話，P井的抹除電壓的上升會變得不陡峭。
本實施例中，會定義從施加最初的抹除脈衝P1的時刻T開始一定時間後的時刻Tjudge的時間點，以及判定關閉漏電流Ioff的大小的閾值。
電壓檢出部200在從施加最初的抹除脈衝P1的時刻T開始一定時間後的時刻Tjudge的時間點，檢出P井的電壓Vjudge。這個檢出結果會提供到控制器140，控制器140會比較P井的電壓Vjudge與閾值，如果P井的電壓Vjudge比閾值低的話，P井的抹除電壓的上升會很緩慢，因此判定容許值以上的關閉漏電流Ioff流過選擇電晶體Q（第6（B）圖的例）。另一方面，如果P井的電壓Vjudge在閾值以上的話，P井的抹除電壓的上升會很陡峭，因此判定容許值以上的關閉漏電流Ioff沒有流過選擇電晶體Q（第6（A）圖的例）。
控制器140判斷超過容許值的關閉漏電流Ioff流過的話，在第2次的抹除脈衝P2以後，會控制調節器210，使得全域字元線GWLn的電壓位準變得比前一次大。
又，參照第5圖的話，當施加最初的抹除脈衝P1時，全域字元線GWLn會被調節器210供給更低的電壓，例如GND（0V）。控制器140會在施加抹除脈衝P1的期間CHKPW，檢測出P井的電壓Vjudge，比較檢測出的電壓Vjudge與閾值，判定關閉漏電流Ioff是否在容許值以上。
如果，P井的電壓Vjudge比閾值小的話，控制器140在施加抹除脈衝P1後再施加抹除脈衝P2的期間中，或者是在施加抹除脈衝P1的抹除期間中，會控制調節器210使P井的電壓Vjudge到達比全域字元線GWLn的GND更高的電壓，例如0.5V。藉此，當施加第2次之後的抹除脈衝時，非選塊的選擇電晶體Q的關閉漏電流Ioff會受到抑制，因此能夠使施加於P井的抹除電壓的上升變得如第6（A）圖所示的陡峭。最後，選擇塊的抹除變得容易，而能夠期待抹除脈衝的施加次數的減輕或者是抹除時間的縮短。然而，如果全域字元線GWLn的電壓位準增加得過大的話，要截止關閉漏電流Ioff會變得容易，但是因為選擇塊中的選擇記憶胞的控制閘與P井之間的電壓差減低，可望全域字元線GWLn的電壓位準的上升幅度會抑制到一定以下。
P井的電壓Vjudge在閾值以下的話，全域字元線GWLn的電壓位準會被維持，即使在第2次以後的抹除脈衝被施加時全域字元線GWLn也會維持在GND。
上述的例子中，顯示了當P井的電壓Vjudge比閾值小時，控制器140會在第2次以後的抹除脈衝施加時將全域字元線GWLn的電壓位準變更為0.5V的例子，但本發明並不限定於此，控制器140也可以在最初的抹除脈衝P1施加期間將全域字元線GWLn的電壓位準變更為0.5V。在這個情況下，控制器140在最初的抹除脈衝P1的施加期間立刻控制調節器210，使得全域字元線GWLn的電壓位準變得比當初的GND大，因此最初的抹除脈衝P1的施加期間全域字元線GWLn的電壓位準會被調整。
接著，說明本發明的第2實施例。上述實施例中，由比較P井的電壓Vjudge與1 個閾值，將全域字元線GWLn做二選一的選擇（0V或0.5V），然而在第2實施例中，會比較P井的電壓Vjudge與複數的閾值，對應地決定最佳的全域字元線GWLn的電壓，也就是非選擇塊的選擇電晶體Q的源極。
第6圖顯示了P井的電壓Vjudge、2個閾值Th1、Th2（Th1＜Th2）、全域字元線GWLn的電壓位準的關係的一例。當P井的電壓Vjudge不滿閾值Th1時，判定關閉漏電流Ioff較大，而在下一次以後的抹除脈衝施加時，調節器210的電壓被調整，使得全域字元線GWLn的電壓變為例如0.5V。如果P井的電壓Vjudge在閾值Th1以上且不滿閾值Th2的話，會判定關閉漏電流Ioff稍大，而在下一次以後的抹除脈衝施加時，調節器210的電壓被調整，使得全域字元線GWLn的電壓變為例如0.3V。如果P井的電壓Vjudge在閾值Th2以上的話，會判定關閉漏電流Ioff較小，而在下一次以後的抹除脈衝施加時，使全域字元線GWLn的電壓就維持在GND（0V）。
第8圖顯示第2實施例的抹除序列。如該圖所示，最初的抹除脈衝P1施加時，會比較P井的電壓Vjudge與複數的閾值Th1、Th2，根據比較結果，在第2次以後的抹除脈衝施加時，全域字元線GWLn的電壓調整到0V、0.3V或0.5V。
根據第2實施例，比較P井的電壓Vjudge與複數的閾值，能夠多階段地調整全域字元線GWLn的電壓位準，藉此能夠將全域字元線GWLn的電壓位準最佳化，一邊抑制非選擇塊的選擇電晶體Q的關閉漏電流Ioff，一邊保持選擇塊的抹除電壓的偏壓差在一定以上。另外，上述的例子中，為了判定P井的電壓Vjudge而準備了2個閾值，但不限於此，也可以準備3個以上的閾值，甚至是多階段地微調整全域字元線GWLn的電壓位準。
接著，說明本發明的第3實施例，第1及第2實施例中，顯示了根據ISPE施加最初的抹除脈衝時檢測出P井的電壓Vjudge，因應該檢出結果來調整之後的抹除脈衝施加時的全域字元線GWLn的電壓位準的例子，第3實施例中，在每次施加抹除脈衝時檢測出P井的電壓Vjudge，因應該檢出結果來調整下一次的抹除脈衝施加時的全域字元線GWLn的電壓位準。
第9圖顯示第3實施例的抹除序列的一例。該圖的例子中，根據施加了抹除脈衝P1時的P井的電壓Vjudge的檢出結果，施加抹除脈衝P2時的全域字元線GWLn的電壓從0V變更為0.3V，根據施加了抹除脈衝P3時的P井的電壓Vjudge的檢出結果，施加抹除脈衝P4時的全域字元線GWLn的電壓從0.3V變更為0.5V。
選擇電晶體Q的關閉漏電流Ioff會有因為施加於P井的抹除脈衝的電壓大小而變動的可能性。如第3實施例所示，每次施加抹除脈衝時判定關閉漏電流Ioff的大小，藉此能夠因應抹除脈衝的電壓來最佳化全域字元線GWLn的電壓。
另外，上述實施例中，藉由電壓檢出部200檢出P井的電壓來判定關閉漏電流Ioff的大小，但判定關閉漏電流Ioff的大小的方法並不限定於此。例如可以設置電流鏡電路於調節器210，藉由流過電流鏡電路的電流來判定關閉漏電流Ioff，並根據該判定結果來調整下一次的抹除電壓施加時的全域字元線GWLn的電壓位準（例如全域字元線GWLn的電壓為0V時檢測出全部的關閉漏電流Ioff）。
雖然詳述了本發明的較佳的實施型態，但本發明並不限定於特定的實施型態，在申請專利範圍所記載的發明的要旨的範圍內，能夠做各式各樣的變形與變更。
10‧‧‧選擇電晶體
120‧‧‧輸出入緩衝器
100‧‧‧快閃記憶體
130‧‧‧位址暫存器
110‧‧‧記憶胞陣列
140‧‧‧控制器
150‧‧‧字元線選擇電路
BLK（0）～BLK（m-1）‧‧‧記憶體
160‧‧‧分頁緩衝器/感測電路塊
170‧‧‧行選擇電路
CHKPW‧‧‧施加抹除脈衝P1的期間
180‧‧‧內部電壓產生電路
GBL‧‧‧位元線
200‧‧‧電壓檢出部
GSGD‧‧‧全域位元線側選擇線
210‧‧‧調節器
GSGS‧‧‧全域源極線側選擇線
GWL0～GWL31、GWLn‧‧‧全域字元線
GQ、GQ0～GQ31、 GQSGD、GQSGS‧‧‧全域選擇電晶體
MC0~MC31‧‧‧記憶胞
Q、Q0～Q31、QSGD、QSGS‧‧‧選擇電晶體
P1、P2、P3、P4、P5‧‧‧抹除脈衝
SEL‧‧‧選擇信號
SGD‧‧‧位元線側選擇電晶體的閘極線
SGS‧‧‧源極線側選擇電晶體的閘極線
T、Tjudge‧‧‧時刻
Vpgm‧‧‧寫入電壓
TR‧‧‧電晶體
Vread‧‧‧讀出通過電壓
Vers‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vjudge‧‧‧P井的電壓 WL0~WL31
第1（A）圖係習知的快閃記憶體在抹除時非選擇塊的偏壓條件。 第1（B）圖係習知的快閃記憶體在抹除時選擇塊的偏壓條件。 第2圖係顯示習知的快閃記憶體在抹除時的偏壓條件的其他例子。 第3圖係顯示本發明的實施例的快閃記憶體的架構的方塊圖。 第4圖係說明本發明的實施例的列選擇．驅動電路的細節。 第5圖係說明本發明的第1實施例的抹除序列。 第6（A）圖係顯示關閉漏電流沒有超過容許值時施加於P井的抹除電壓的上升波形的例子，第6（B）圖係顯示關閉漏電流超過容許值時施加於P井的抹除電壓的上升波形的例子。 第7圖係本發明的第2實施例的全域字元線的電壓的決定方法。 第8圖係說明本發明的第2實施例的抹除序列。 第9圖係說明本發明的第3實施例的抹除序列。

Claims (12)

  1. 一種NAND型快閃記憶體的抹除方法，包括： 根據位址資訊，將第1電壓施加至連接到記憶胞的各字元線的第1選擇電晶體的閘極並選擇塊，將第2電壓施加至連接到記憶胞的各字元線的第2選擇電晶體的閘極並不選擇塊，施加第3電壓於第1及第2選擇電晶體的源極/汲極； 檢測出施加了抹除脈衝後的井領域的電壓；以及 根據檢測出的電壓來控制第3電壓。
  2. 如申請專利範圍第1項所述之NAND型快閃記憶體的抹除方法，其中控制第3電壓包括比較檢測出的電壓與閾值，當檢測出的電壓比閾值小時，增大該第3電壓。
  3. 如申請專利範圍第2項所述之NAND型快閃記憶體的抹除方法，其中當檢測出的電壓比閾值大時，維持該第3電壓。
  4. 如申請專利範圍第1項所述之NAND型快閃記憶體的抹除方法，其中檢測出井領域的電壓是在施加了最初的抹除脈衝後進行，而調整第3電壓是在施加最初的抹除脈衝的期間進行。
  5. 如申請專利範圍第1項所述之NAND型快閃記憶體的抹除方法，其中檢測出井領域的電壓是在施加了最初的抹除脈衝後進行，而調整第3電壓是在要施加第2次以後的抹除脈衝時進行。
  6. 如申請專利範圍第1項所述之NAND型快閃記憶體的抹除方法，其中檢測出井領域的電壓分別是在施加了複數的抹除脈衝後進行。
  7. 一種NAND型快閃記憶體的抹除方法，包括： 根據位址資訊，將第1電壓施加至連接到記憶胞的各字元線的第1選擇電晶體的閘極並選擇塊，將第2電壓施加至連接到記憶胞的各字元線的第2選擇電晶體的閘極並不選擇塊，施加第3電壓於第1及第2選擇電晶體的源極/汲極； 檢測出施加了抹除脈衝後的第2選擇電晶體的關閉漏電流；以及 根據檢測出關閉漏電流來控制第3電壓。
  8. 如申請專利範圍第7項所述之NAND型快閃記憶體的抹除方法，其中檢測出關閉漏電流是在施加了最初的抹除電壓後進行，而調整第3電壓是在要施加第2次以後的抹除脈衝時進行。
  9. 如申請專利範圍第1或7項所述之NAND型快閃記憶體的抹除方法，其中控制第3電壓包括比較檢測出的電壓與閾值，並根據該比較結果來控制第3電壓。
  10. 一種半導體記憶裝置，包括： 記憶胞陣列，包括複數的記憶胞； 選擇構件，包括連接到複數的記憶胞的各字元線的選擇電晶體，並根據位址資訊，將第1電壓施加至第1選擇電晶體的閘極並選擇塊，將第2電壓施加至第2選擇電晶體的閘極並不選擇塊；以及 抹除構件，將第3電壓施加到於第1及第2選擇電晶體的源極/汲極，將抹除電壓施加到井領域來抹除選擇塊； 其中該抹除構件更包括： 檢出構件，檢測出施加了抹除脈衝後的井領域的電壓；以及 控制構件，根據該檢出構件所檢出的電壓，控制該第3電壓。
  11. 如申請專利範圍第10項所述之半導體記憶裝置，其中該檢出構件會檢測出施加了最初的抹除脈衝後的井領域的電壓。
  12. 如申請專利範圍第11項所述之半導體記憶裝置，其中該檢出構件在要施加複數的抹除脈衝時分別檢測出井領域的電壓。
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