KR102161738B1 - 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

Abstract

불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법이 개시된다. 본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀 어레이에 대한 프로그램/독출 및 소거 모드 중 적어도 하나의 모드에 따른 유저 동작이 수행되는 단계와, 다수의 워드라인들의 전압이 셋업되는 단계와, 상기 유저 동작 중 선택된 모드에 따라, 상기 셋업된 워드라인들 중 적어도 하나의 워드라인을 플로팅하는 단계 및 플로팅된 워드라인의 전압 레벨을 검출한 결과에 따라, 해당 워드라인의 진행성 불량 여부를 검출하는 단계를 구비하는 것을 특징으로 한다.

Description

불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법{Non-volatile memory device, memory system and operating method of non-volatile memory device}

본 발명의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로, 자세하게는 진행성 불량 검출을 수행하는 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작방법에 관한 것이다.

반도체 메모리 장치로서 불휘발성 메모리 장치는 데이터를 불휘발성하게 저장하는 다수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.

플래시 메모리 장치는 그 구조상 워드라인들 사이, 워드라인과 채널, 워드라인과 공통 소스 라인 등 다양한 형태로 브릿지가 발생될 수 있다. 브릿지 발생에 의하여 누설 전류가 발생될 수 있으며, 누설 전류에 따라 프로그램/독출 및 소거 동작 등 유저 동작에 불량이 발생될 수 있는 문제가 있다.

본 발명의 기술적 사상은, 워드라인 불량 등 진행성 불량을 조기에 찾아냄으로써, 복구 불가능한 데이터가 발생되는 것을 방지하는 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법을 제공하는데 있다.

본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀 어레이에 대한 프로그램/독출 및 소거 모드 중 적어도 하나의 모드에 따른 유저 동작이 수행되는 단계와, 다수의 워드라인들의 전압이 셋업되는 단계와, 상기 유저 동작 중 선택된 모드에 따라, 상기 셋업된 워드라인들 중 적어도 하나의 워드라인을 플로팅하는 단계 및 플로팅된 워드라인의 전압 레벨을 검출한 결과에 따라, 해당 워드라인의 진행성 불량 여부를 검출하는 단계를 구비하는 것을 특징으로 한다.

바람직하게는, 상기 메모리 셀 어레이는 3차원 NAND(VNAND) 메모리 셀들을 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 독출 모드가 수행될 때, 한 회 이상의 센싱 동작이 완료되고 난 후 포스트 펄스(Post Pulse) 구간이 수행되며, 상기 포스트 펄스 구간 수행 후 상기 적어도 하나의 워드라인을 플로팅시키는 것을 특징으로 한다.

또한 바람직하게는, 상기 독출 모드가 수행될 때, 프리 펄스(Pre Pulse) 구간이 수행된 후 전압 셋업 구간이 수행됨에 따라 선택 워드라인과 비선택 워드라인의 전압 차가 디벨로프되며, 센싱 구간 이전에 상기 적어도 하나의 워드라인을 플로팅시키는 것을 특징으로 한다.

또한 바람직하게는, 상기 프로그램 모드가 수행될 때, 특정 프로그램 루프에서 하나 이상의 워드라인에 연결된 메모리 셀들의 문턱전압 산포를 분석하는 단계를 더 구비하고, 문턱전압 산포 분석 결과에 기반하여, 슬로우 셀들의 분포에 따라 상기 진행성 불량 여부가 검출되는 것을 특징으로 한다.

또한 바람직하게는, 하나의 워드라인에 대응하여 복수 개의 영역이 구비되고, 특정 영역에 슬로우 셀들이 집중적으로 분포되는 경우 상기 워드라인에 진행성 불량이 발생된 것으로 검출되는 것을 특징으로 한다.

또한 바람직하게는, 상기 프로그램 모드가 수행될 때, 다수의 워드라인들에 대해 순차적으로 프로그램 동작이 수행되고, 하나의 워드라인에 대응하여 다수 개의 페이지가 구비되며, 각각의 워드라인들에 대해, 기 설정된 페이지가 프로그램될 때마다 플로팅된 워드라인의 전압 레벨을 검출함에 의하여 진행성 불량 여부가 검출되는 것을 특징으로 한다.

또한 바람직하게는, 상기 소거 모드가 수행될 때, 상기 메모리 셀 어레이는 적어도 두 개의 영역으로 구분되고, 상기 적어도 두 개의 영역으로 서로 다른 레벨의 워드라인 전압이 인가되며, 상기 플로팅된 워드라인의 전압 레벨을 검출한 결과에 따라, 워드라인과 워드라인 사이의 브릿지에 따른 진행성 불량 여부가 검출되는 것을 특징으로 한다.

또한 바람직하게는, 상기 소거 모드가 수행될 때, 소거 루프가 진행될 때마다 워드라인에 연결된 메모리 셀들의 문턱전압 산포를 분석하는 단계를 더 구비하고, 동일 워드라인 내에서 소거 루프 진행시 검증 페일된 셀의 개수의 변동을 검출한 결과 또는 서로 다른 워드라인 사이의 검증 페일된 셀의 개수를 비교한 결과에 따라 상기 진행성 불량 여부가 검출되는 것을 특징으로 한다.

또한 바람직하게는, 상기 메모리 셀 어레이는, 유저 데이터를 저장하는 제1 메모리 블록과 메타 데이터를 저장하는 제2 메모리 블록을 포함하고, 상기 제2 메모리 블록이 억세스될 때, 상기 진행성 불량 여부를 검출하기 위한 신뢰성 모드가 선택되는 것을 특징으로 한다.

또한 바람직하게는, 상기 불휘발성 메모리 장치는 메모리 콘트롤러를 포함하며, 상기 진행성 불량 여부를 검출한 결과 신호가 상기 메모리 콘트롤러로 제공되는 것을 특징으로 한다.

또한 바람직하게는, 상기 불휘발성 메모리 장치는 메모리 콘트롤러를 포함하고, 상기 불휘발성 메모리 장치는 외부의 호스트와 연결되며, 상기 진행성 불량 여부를 검출한 결과 신호가 상기 호스트로 제공되는 것을 특징으로 한다.

한편, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 다수의 워드라인들에 연결되며, 각각의 워드라인들에 연결되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램/독출 및 소거 모드 중 적어도 하나의 모드에 따른 유저 동작이 수행됨에 따라, 상기 메모리 셀 어레이로 워드라인 전압들을 제공하는 전압 발생부 및 상기 유저 동작 중 선택된 모드에 따라, 상기 워드라인들 중 플로팅된 적어도 하나의 워드라인의 전압 레벨을 검출하고, 그 검출 결과에 따라 해당 워드라인의 진행성 불량 여부를 나타내는 검출 결과를 발생하는 전압 레벨 검출부를 구비하는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법은, 유저 모드 환경에서 진행성 불량을 검출함으로써 복구 불가능한 데이터가 발생되는 것을 미연에 방지할 수 있는 효과가 있다.

또한, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법은, 시스템 차원에서 주요 데이터가 저장될 블록들에 대해 선택적으로 진행성 불량을 검출하기 위한 신뢰성 모드를 적용함으로써, 시스템 운영 안정성을 향상할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3 내지 도 6은 도 1의 메모리 셀 어레이의 구현 예를 나타내는 도면이다.
도 7은 도 2의 전압 발생부 및 전압 레벨 검출부의 일 구현예를 나타내는 회로도이다.
도 8은 3차원 낸드 플래시에서 발생될 수 있는 각종 진행성 불량의 예를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 독출 동작을 나타내는 파형도이다.
도 10은 독출 동작시 워드라인들 사이의 브릿지를 검출하는 방법의 일예를 나타내는 파형도이다.
도 11 및 도 12는 전압 레벨 검출부의 다양한 구현 예를 나타내는 블록도이다.
도 13은 프로그램 동작시 진행성 워드라인 불량을 검출하는 방법을 나타내는 그래프이다.
도 14는 프로그램 동작시 진행성 불량을 검출하는 전체 동작의 일 예를 나타내는 플로우차트이다.
도 15 및 도 16은 본 발명의 실시예에 따른 메모리 동작의 동작방법을 나타내는 플로우차트이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 회로도이다.
도 18a,b,c는 소거 동작시 진행성 불량을 판별하는 다른 예를 나타내는 도면이다.
도 19는 본 발명의 실시예에 따른 소거 동작 시 진행성 불량을 검출하는 방법을 나타내는 플로우차트이다.
도 20은 시스템 차원에서 메모리 장치의 진행성 불량 여부를 검출하는 예를 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 불휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 24는 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(1000) 및 메모리 장치(2000)를 포함할 수 있다. 메모리 콘트롤러(1000)는 메모리 장치(2000)에 대한 제어 동작을 수행하며, 일예로서 메모리 콘트롤러(1000)는 메모리 장치(2000)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(2000)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(Data)와 독출된 데이터(Data)가 메모리 콘트롤러(1000)와 메모리 장치(2000) 사이에서 송수신될 수 있다.

메모리 장치(2000)는 메모리 셀 어레이(2100) 및 전압 발생부(2200)를 포함할 수 있다. 메모리 셀 어레이(2100)는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(2100)는 데이터를 불휘발성하게 저장하는 불휘발성 메모리 셀들을 포함할 수 있으며, 불휘발성 메모리 셀들로서, 메모리 셀 어레이(2100)는 낸드(NAND) 플래시 메모리 셀 어레이 또는 노어(NOR) 플래시 메모리 셀 어레이 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(2100)가 플래시 메모리 셀 어레이를 포함하고, 이에 따라 메모리 장치(2000)가 불휘발성 메모리 장치임을 가정하여 본 발명의 실시예들을 상술하기로 한다.

메모리 콘트롤러(1000)는 기록/독출 제어부(1100), 전압 제어부(1200) 및 데이터 판별부(1300)를 포함할 수 있다.

기록/독출 제어부(1100)는 메모리 셀 어레이(2100)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(1200)는 불휘발성 메모리 장치(2000) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 일예로서, 전압 제어부(1200)는 메모리 셀 어레이(2100)로부터 데이터를 독출하거나, 메모리 셀 어레이(2100)에 데이터를 프로그램하기 위한 워드라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.

한편, 데이터 판별부(1300)는 메모리 장치(2000)로부터 독출된 데이터(Data)에 대한 판별 동작을 수행할 수 있다. 예컨대, 하나 이상의 워드라인에 연결된 메모리 셀들로부터 독출된 데이터(Data)를 판별하여, 상기 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 일 동작예로서, 하나의 워드라인에 연결된 다수의 메모리 셀들에 대해 프로그램이 수행되면, 소정의 독출 전압을 이용하여 상기 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 프로그램이 완료되었는지가 판별될 수 있다.

한편, 메모리 장치(2000)는 메모리 셀 어레이(2100), 전압 발생부(2200) 및 전압 레벨 검출부(2300)를 포함할 수 있다. 전술한 바와 같이 메모리 셀 어레이(2100)는 불휘발성 메모리 셀들을 포함할 수 있으며, 일예로서 메모리 셀 어레이(2100)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(2100)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.

도 3 내지 도 6을 참조하여 메모리 셀 어레이(2100)의 구현 예를 설명하면 다음과 같다. 메모리 셀 어레이(2100)는 다수의 메모리 블록들을 포함할 수 있다.

도 3은 도 1의 메모리 셀 어레이를 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(2100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.

각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.

도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKi)을 보여주는 회로도이다. 예시적으로, 도 3의 메모리 셀 어레이(2100)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 4에 도시된다.

도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 복수의 셀 스트링들(CS11~CS41, CS12~CS42)을 포함한다. 복수의 셀 스트링들(CS11~CS41, CS12~CS42)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.

각 셀 스트링은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)는 기판과 수직인 높이 방향으로 적층될 수 있다.

복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL4)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS41)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결된다. 셀 스트링들(CS12~CS42)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 접지 선택 라인(GSL1~GSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL4)에 공통으로 연결된다.

기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.

셀 스트링들(CS11~CS41, CS12~CS42)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.

도 4에 도시된 메모리 블록(BLKi)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 메모리 블록(BLKi)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 접지 선택 라인들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.

예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS41, CS12~CS42)의 행의 단위로 수행될 수 있다. 접지 선택 라인들(GSL1~GSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSL1~SSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행 단위로 선택될 수 있다. 또한, 접지 선택 라인들(GSL1~GSL4)은 적어도 두 개의 접지 선택 라인들(GSL1~GSL2 또는 GSL3~GSL4)을 하나의 단위로 전압이 인가될 수 있다. 접지 선택 라인들(GSL1~GSL4)은 전체를 하나의 단위로 전압이 인가될 수 있다.

셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.

도 5a는 도 4의 메모리 블록(BLKi)에 대응하는 구조의 제 1 실시 예(BLKi_1)를 보여주는 사시도이다. 도 5b는 도 5a의 메모리 블록(BLKi_1)의 선(?-?')에 따른 단면도이다. 도 5a,b를 참조하면, 메모리 블록(BLKi_1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(111)은 p 타입 실리콘으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 가정한다. 그러나 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 5a,b에서, 각 필라(113)는 절연막(116) 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 6을 참조하여 더 상세하게 설명된다.

도 6은 도 5a,b의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 5a,b 및 도 6을 참조하면, 절연막(116)은 적어도 세 개의 서브 절연막들(117, 118, 119)을 포함한다.

필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.

제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.

도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.

도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.

메모리 블록(BLKi_1)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi_1)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi_1)은 제 2 방향(또는 기판과 수직인 “‡향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.

각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.

게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.

제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi_1)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.

제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.

요약하면, 메모리 블록(BLKi_1)은 기판(111)에 수직인 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.

도 5a,b 및 도 6에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.

도 5a,b 및 도 6에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi_1)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.

도 5a,b 및 도 6에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.

도 5a,b 및 도 6에 도시된 바와 같이, 메모리 셀(MC)의 높이에 따라 필라(113)의 폭이 변화한다. 예시적으로, 공정상의 특성 또는 오차에 의해 필라(113)의 폭이 변화할 것이다. 예를 들면, 메모리 셀(MC)의 높이가 감소할수록, 즉 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 거리가 증가할수록, 필라(113)의 폭은 감소한다.

필라(113)는 터널링 절연막으로 동작하는 실리콘 산화막(117), 전하 저장막으로 동작하는 실리콘 질화막(118), 그리고 블로킹 절연막으로 동작하는 실리콘 산화막(119)을 포함한다. 게이트(또는 제어 게이트) 및 바디(114) 사이의 전압 차이로 인해, 게이트(또는 제어 게이트) 및 바디(114) 사이에 전계(electric field)가 형성된다. 형성된 전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다.

분배된 전계 중 터널링 절연막(117)에 분배되는 전계가 Fowler-Nordheim 터널링을 유발한다. 즉, 터널링 절연막(117)에 분배되는 전계에 의해, 메모리 셀(MC)이 프로그램 또는 소거된다. 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 또는 소거 동작 시에 전하 저장막으로부터 유출되는 전하의 양은 터널링 절연막(117)에 분배되는 전계에 따라 결정될 것이다.

전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119) 각각의 정전 용량(capacitance)에 기반하여 터널 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다. 필라(113)의 폭이 감소할수록, 터링널 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율은 감소한다. 터널링 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율이 감소할수록, 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율은 감소한다. 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율이 감소할수록, 터널링 절연막(117)에 분배되는 전계가 증가한다.

따라서, 필라(113)의 폭이 감소할수록, 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 및 소거 동작 시에 전하 저장막(118)으로부터 유출되는 전하의 양이 증가한다. 즉, 필라(113)의 폭의 차이에 의해, 터널링 효과의 크기가 변화하며, 프로그램 동작 또는 소거 동작 시에 메모리 셀들(MC1~MC7)의 문턱 전압의 변화량이 변화한다. 필라의 폭의 변화에 따른 터널링 효과(또는 문턱 전압의 변화량)의 차이를 보상하기 위하여, 워드 라인 전압들의 레벨들이 조절될 수 있다.

다시 도 1을 참조하면, 메모리 장치(2000)의 전압 발생부(2200)는 메모리 셀 어레이(2100)에 대한 프로그램/독출 및 소거 동작을 위한 다양한 종류의 전압들을 발생한다. 예컨대, 전압 발생부(2200)는 스트링 선택 트랜지스터(SST)의 워드라인으로 제공되는 스트링 선택 전압을 발생할 수 있으며, 또한 더미 셀(DC)의 워드라인으로 제공되는 더미 워드라인 전압을 발생할 수 있다. 또한, 전압 발생부(2200)는 노멀 셀들(MC)의 워드라인으로 제공되는 노멀 워드라인 전압을 발생할 수 있으며, 또한 접지 선택 트랜지스터(GST)의 워드라인으로 제공되는 접지 선택 전압을 발생할 수 있다. 또한, 전압 발생부(2200)는 프로그램/독출 및 소거 동작시마다 서로 다른 레벨의 전압들을 발생하여 워드라인들 및 비트라인들로 제공할 수 있다. 전압들을 발생함에 있어서 메모리 콘트롤러(1000)의 전압 제어부(1200)의 제어를 받을 수 있다.

한편, 본 발명의 실시예에 따르면, 메모리 장치(2000)의 전압 레벨 검출부(2300)는 메모리 셀 어레이(2100)로 제공되는 각종 전압 전달 경로에 전기적으로 연결됨에 따라 전압의 레벨을 검출할 수 있다. 예컨대, 전압 레벨 검출부(2300)는 전술한 각종 전압들(스트링 선택 전압, 더미 워드라인 전압, 노멀 워드라인 전압, 접지 선택 전압)의 전압 전달 경로의 전압 레벨을 검출하여, 상기 전압 전달 경로의 일 노드에 전류 누설 등 워드라인 불량이 발생하는지를 검출할 수 있다. 또한, 전압 레벨 검출부(2300)는 상기 검출 결과에 따라 워드라인의 불량 여부를 나타내는 패스/페일 신호(P/F)를 생성하고 이를 메모리 콘트롤러(1000)로 제공할 수 있다.

워드라인의 불량은 진행성으로 발생될 수 있다. 3차원 낸드 플래시 의 구조에 따르면 각종 워드라인과 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인들 사이에서 브릿지(Bridge)가 발생될 수 있으며, 상기 브릿지를 통하여 전류가 누설될 수 있다. 본 발명의 실시예에 따르면 진행성으로 발생되는 워드라인 불량을 조기에 찾아냄으로써, 복구할 수 없는 불량으로 인한 데이터 손실을 방지할 수 있다. 전술한 바에 따르면 워드라인의 불량을 검출하는 방안이 제시되었으나, 본 발명의 실시예에 따르면 전압 레벨 검출부(2300)는 비트라인에 연결되어 비트라인의 진행성 불량을 검출하여도 무방하다.

도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다. 도 2에 도시된 바와 같이, 메모리 장치(2000)는 메모리 셀 어레이(2100), 전압 발생부(2200) 및 전압 레벨 검출부(2300)를 포함할 수 있다. 또한, 메모리 장치(2000)는 로우 디코더(2400), 입출력 회로(2500) 및 제어로직(2600)을 더 포함할 수 있다.

메모리 셀 어레이(2100)는 하나 이상의 스트링 선택 라인들(SSLs), 복수 개의 워드라인들(WL1~WLm, 노멀 워드라인 및 더미 워드라인을 포함) 및 하나 이상의 접지 선택 라인들(GSLs)에 연결될 수 있으며, 또한 복수 개의 비트라인들(BL1~BLn)에 연결될 수 있다. 전압 발생부(2200)는 하나 이상의 워드라인 전압들(V1~Vi)을 발생할 수 있으며, 상기 워드라인 전압들(V1~Vi)은 로우 디코더(2400)로 제공될 수 있다. 또한, 프로그램될 데이터는 입출력 회로(2500)를 통해 메모리 셀 어레이(2100)로 제공될 수 있으며, 또한 독출된 데이터는 입출력 회로(2500)를 통해 외부로 제공될 수 있다. 제어로직(2600)은 메모리 동작과 관련된 각종 제어신호들을 로우 디코더(2400), 전압 발생부(2200) 및 전압 레벨 검출부(2300)로 제공할 수 있다.

전압 레벨 검출부(2300)는 각종 워드라인 전압 전달 경로에 전기적으로 연결될 수 있다. 전압 레벨 검출 대상의 워드라인들은 노멀 워드라인 및 더미 워드라인을 포함함과 함께, 스트링 선택 라인 및 접지 선택 라인을 포함하는 개념으로 정의될 수 있다. 이에 따라, 이하 본 발명의 실시예들을 설명함에 있어서, 전압 레벨 검출의 대상이 되는 워드라인들은 상기 스트링 선택 라인, 노멀 및 더미 워드라인 및 접지 선택 라인을 포함하는 개념으로 정의된다. 또는, 스트링 선택 라인과 접지 선택 라인과 구분되는 개념으로서, 워드라인은 노멀 워드라인과 더미 워드라인을 포함하는 개념으로도 정의될 수 있다. 또한, 도 2에서는 전압 레벨 검출부(2300)가 전압 발생부(2200)의 출력단에 전기적으로 연결된 것으로 도시되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대 전압 레벨 검출부(2300)는 메모리 셀 어레이(2100)에 포함되는 각종 워드라인들(SSLs, WL1~WLm, GSLs)에 전기적으로 연결되어 워드라인 불량을 검출할 수 있다.

로우 디코더(2400)의 디코딩 동작에 따라, 워드라인 전압들(V1~Vi)은 각종 워드라인들(SSLs, WL1~WLm, GSLs)에 제공될 수 있다. 예컨대, 워드라인 전압들(V1~Vi)은 스트링 선택 전압, 워드라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드라인 전압은 하나 이상의 워드라인(더미 및 노멀 워드라인 포함, WL1~WLm)에 제공되며, 접지 선택 전압은 하나 이상의 접지 선택 라인(GSLs)에 제공될 수 있다. 메모리 장치(2000)의 워드라인들에는 진행성 불량이 발생될 수 있으며, 전압 레벨 검출부(2300)는 워드라인 전압들(V1~Vi)의 레벨을 검출함으로써 워드라인 불량을 나타내는 패스/페일 신호(P/F)를 발생할 수 있다.

도 7은 도 2의 전압 발생부 및 전압 레벨 검출부의 일 구현예를 나타내는 회로도이다. 도 7에서는 전압 발생부의 일부 구성(예컨대, 워드라인 전압을 생성하는 워드라인 전압 생성부, 2200A)과, 이에 연결된 전압 레벨 검출부(2300A)가 도시된다.

도 7에 도시된 회로에 따라, 워드라인의 누설(Leakage) 현상을 검출할 수 있다. 예컨대, 워드라인으로 제공되는 전압이 셋업(setup)된 후에도 펌프의 출력이 필요하거나, 해당 전압 발생부의 출력에 누설이 발생되는 것을 모니터링할 수 있다. 그러나, 도 7에 도시된 회로만으로는 진행성으로 발생되는 워드라인 불량을 검출하기 어려우며, 본 발명의 실시예에 따르면 진행성으로 발생될 수 있는 워드라인 불량을 유저 동작 환경중에서 찾아내어 이에 대응하는 방안이 제공될 수 있다.

도 8은 3차원 낸드 플래시에서 발생될 수 있는 각종 진행성 불량의 예를 나타내는 블록도이다. 도 8에서는 아래에서부터 하나의 GSL, 2 개의 하부 더미 워드라인, 24 개의 노멀 워드라인, 2 개의 상부 더미 워드라인 및 2 개의 스트링 선택 라인이 배치되는 예가 도시된다. 또한, 수직 채널의 소스 라인으로서, 워드라인들과 평행하게 배치되는 벽 형태의 공통 소스 라인(CSL)이 구비될 수 있다.

도 8에 도시된 불량 A는 워드라인들 사이에 브릿지가 발생한 경우로서, 프로그램 또는 독출 동작시 상하위 워드라인들 사이의 바이어스(Bias) 차이에 의해 진행성으로 불량이 발생할 수 있다. 또한 불량 B는 워드라인과 채널 사이에 브릿지가 발생된 경우로서, 차지 트랩형 플래시(Charge Trap Flash, CTF) 셀로 구현되는 수직형 낸드(VNAND)에서는 워드라인과 채널 사이에 브릿지가 발생될 가능성이 높아진다. 불량 C는 워드라인과 공통 소스 라인(CSL) 사이에 브릿지가 발생한 경우로서, 평면 낸드(Planar NAND)에 비하여 3차원 구조적으로 불량 발생 가능성이 높다. 또한 불량 D는 노멀(또는 더미) 워드라인 뿐 아니라 접지 선택 라인(GSL)도 채널 또는 공통 소스 라인(CSL)과 브릿지가 발생될 수 있는 예를 나타낸다.

본 발명의 실시예에 따른 진행성 불량 검출 방법을 설명하면 다음과 같다.

도 9는 본 발명의 일 실시예에 따른 독출 동작을 나타내는 파형도이다. 일예로서, VNAND의 경우, 비선택된 스트링에서의 독출전압(VREAD) 레벨에 따른 부스팅 간섭(Boosring Disturb)를 방지하기 위하여 프리/포스트 펄스(Pre/Post Pulse)가 사용될 수 있으며, 데이터 센싱이 완료되는 시점에 메모리 장치 상태가 레디 상태(Ready)로 변경되며, 입출력 포트를 통해 데이터가 출력된다.

도 9에서는 독출 동작에서 워드라인(노멀/더미 워드라인, 스트링 선택 라인 및 접지 선택라인 포함)과 채널 사이의 브릿지를 검출하는 예가 도시된다. 도 9에 도시된 바와 같이, 독출 구간 중 적어도 한 회의 누설 모니터링 동작이 수행될 수 있다. 예컨대, 프리 펄스 동작을 통해 스트링 선택 라인/접지 선택 라인(SSL/GSL)의 전압 레벨이 상승됨과 함께, 노멀 워드라인(WL)의 전압 레벨이 셋업된다. 예컨대, 비선택된 워드라인들은 독출전압(VREAD)으로 그 레벨이 상승되며, 선택된 워드라인들은 센싱 구간에 따라 단계별로 그 레벨이 증가하게 된다. 워드라인 전압들이 셋업됨에 따라 적어도 한 회의 센싱 동작이 수행되며, 예컨대 하나의 메모리 셀에 다수 비트의 데이터가 저장된 경우 다수 회의 센싱 동작이 수행될 수 있다. 일예로서, 3 회의 센싱 동작이 수행되는 경우, 센싱 동작이 완료된 이후 포스트 펄스 동작이 수행됨으로써 전체 워드라인들의 전압 레벨이 셋업되고, 전압 레벨이 셋업된 후 누설 모니터링 동작이 수행될 수 있다. 이미 독출된 데이터는 입출력 포트를 통해 출력되고 있으므로 독출 동작의 성능 열화는 발생되지 않는다.

누설 모니터링 동작을 수행함에 있어서, 이미 센싱 동작이 완료된 워드라인들을 플로팅 상태로 변경하고, 워드라인들에 셋업된 독출 전압(VREAD) 레벨을 검출함에 의하여 누설 정도가 모니터링될 수 있다. 전술한 전압 레벨 검출부가 워드라인들의 전압 레벨을 검출할 수 있으며, 그 검출 결과에 따른 패스/페일 신호(P/F)를 입출력 포트를 통해 메모리 콘트롤러로 제공할 수 있다.

또한, 전술한 전압 레벨 검출부의 경우, 노멀/더미 워드라인과 스트링 선택 라인과 접지 선택 라인 각각에 대응하여 배치될 수 있다. 이 경우 각각의 워드라인에 대해 누설 모니터링 동작을 수행함으로써, 누설 위치가 노멀 워드라인인지 또는 스트링 선택라인, 접지 선택라인인지 확인될 수 있으며, 누설이 발생된 워드라인에 관련된 정보가 메모리 콘트롤러로 더 제공될 수 있다. 또는 하나의 전압 레벨 검출부가 다수의 워드라인들에 대해 순차적으로 레벨 검출 동작을 수행하여도 무방하다.

도 10은 독출 동작시 워드라인들 사이의 브릿지를 검출하는 방법의 일예를 나타내는 파형도이다.

프리 펄스 동작을 통해 스트링 선택 라인/접지 선택 라인(SSL/GSL)의 전압 레벨이 상승됨과 함께, 노멀 워드라인(WL)의 전압 레벨이 상승된다(예컨대, 독출전압 VREAD로 상승됨). 이후, 셋업 구간동안 비선택된 노멀 워드라인과 선택된 노멀 워드라인의 전압 차가 디벨로프되며, 이에 따라 비선택된 노멀 워드라인은 독출전압(VREAD) 레벨을 유지하는 반면에, 선택된 노멀 워드라인은 상대적으로 낮은 전압 레벨을 갖는다.

셋업 구간이 완료된 후 누설 모니터링 동작이 수행될 수 있다. 예컨대, 누설 모니터링 구간 동안 선택된 워드라인 및 비선택된 워드라인이 플로팅 상태로 변경되며, 워드라인에 대한 전압 레벨 검출 동작을 통해 브릿지 발생 여부가 검출될 수 있다. 만약 선택된 워드라인과 비선택된 워드라인 사이에 브릿지가 발생되는 경우, 전류 누설에 따라 선택된 워드라인의 전압 레벨은 높아질 수 있으며, 반대로 비선택된 워드라인의 전압 레벨은 낮아질 수 있다. 전압 레벨 검출 결과에 따라 패스/페일 신호(P/F)가 입출력 포트를 통해 제공될 수 있으며, 예컨대 독출된 데이터(Data)가 제공되기 전에 패스/페일 신호(P/F)가 메모리 콘트롤러로 제공될 수 있다.

도 11 및 도 12는 전압 레벨 검출부의 다양한 구현 예를 나타내는 블록도이다. 전술한 바와 같이 전압 레벨 검출부가 스트링 선택 라인, 더미 워드라인, 노멀 워드라인 및 접지 선택 워드라인 등에 전기적으로 연결됨에 따라 누설 모니터링 동작이 수행될 수 있다.

도 11에 도시된 바와 같이, 메모리 셀 어레이의 워드라인들로 워드라인 전압을 제공하기 위하여, 스트링 선택 전압 발생부(2210), 워드라인 전압(더미 워드라인 및 노멀 워드라인 포함, 2220) 발생부, 접지 선택 전압 발생부(2230) 및 공통 소스 전압 발생부(2240)가 메모리 장치에 구비될 수 있다. 상기 전압 발생부들(2210~2240)들로부터의 워드라인 전압들은 로우 디코더를 통하여 워드라인들로 제공될 수 있다. 또한, 전압 레벨 검출부(2300)가 상기 전압 발생부들(2210~2240)에 공유되도록 구비될 수 있으며, 전압 레벨 검출부(2300)는 상기 전압 발생부들(2210~2240)의 출력에 전기적으로 연결될 수 있다. 전압 레벨 검출부(2300)는 전압 발생부들(2210~2240)의 출력 전압 레벨을 검출한 결과에 따른 패스/페일 신호(P/F)를 출력할 수 있다.

전압 레벨 검출부(2300)는 전압 발생부들(2210~2240)의 출력 전압들에 대한 모니터링 동작을 순차적으로 수행할 수 있다. 예컨대, 워드라인 전압들이 셋업되고 난 후 워드라인들이 플로팅되면, 전압 레벨 검출부(2300)는 워드라인 전압들 각각에 대한 레벨을 검출하고 그 검출 결과를 발생할 수 있다. 또한, 전술한 바와 같이, 전압 레벨 검출부(2300)는 현재 모니터링 중인 워드라인의 종류(스트링 선택 라인, 메인/더미 워드라인, 접지 선택 라인)를 나타내는 정보를 더 발생할 수 있다.

도 12는 변경 가능한 실시예로서, 전압 레벨 검출부가 다수의 전압 발생부들 각각에 구비되는 경우를 나타낸다. 예컨대, 스트링 선택 전압 발생부(2210) 내에 전압 레벨 검출부(2310)가 구비됨에 따라 스트링 선택 라인으로 제공되는 전압의 레벨이 검출될 수 있다. 또한, 워드라인 전압 발생부(2220) 내에 전압 레벨 검출부(2320)가 구비됨에 따라 워드 라인으로 제공되는 전압의 레벨이 검출될 수 있다. 또한, 접지 선택 전압 발생부(2230) 내에 전압 레벨 검출부(2330)가 구비되고, 공통 소스 전압 발생부(2240) 내에 전압 레벨 검출부(2340)가 구비됨에 따라, 접지 선택 라인으로 제공되는 전압의 레벨과 공통 소스 라인으로 제공되는 전압의 레벨이 각각 검출될 수 있다. 전압 레벨 검출부들(2310~2340) 각각은 검출 결과에 따른 패스/페일 신호(P/F)를 출력할 수 있으며, 패스/페일 신호(P/F)는 메모리 콘트롤러로 제공될 수 있다.

도 13은 프로그램 동작시 진행성 워드라인 불량을 검출하는 방법을 나타내는 그래프이다.

프로그램 동작에 따라 셀 산포가 형성되며, 공정 특성에 따라 셀 산포 상에서 낮은 문턱전압을 갖는 셀들(예컨대, 슬로우 셀, slow cell)이 존재하게 된다. 공정 특성에 따라 생성될 수 있는 슬로우 셀들은 워드라인 전체에 골고루 분포하게 된다. 그러나, 전술한 워드라인, 채널, 공통 소스 라인(CSL) 등에 브릿지가 발생하여 프로그램이 제대로 수행되지 않는 경우에는, 해당 결함이 발생한 주변에 불량이 주로 발생하거나, 해당 결함이 발생한 위치에서부터 드라이버(또는 로우 디코더)로부터 멀어지는 방향으로 불량이 주로 발생할 수 있다.

본 발명의 실시예에 따르면, 프로그램 동작 중에 메모리 셀들의 산포를 체크하여 진행성 불량이 발생되었는지 여부를 검출할 수 있다. 예컨대, 멀티 비트의 데이터를 기록하기 위하여 다수 회의 프로그램 동작이 수행될 수 있으며, 첫 번째 프로그램 동작 후, 또는 특정 프로그램 동작이 수행되고 난 후 메모리 셀들의 산포를 체크하여, 문턱 전압이 특정 전압(예컨대, 기준 전압) 이하의 값을 갖는 셀들(예컨대, 슬로우 셀들)의 위치가 특정 위치 유형을 나타내는지 판단할 수 있다. 슬로우 셀들의 위치가 특정 위치 유형을 나타내는 경우 브릿지로 인한 워드라인 누설 불량임을 나타내는 정보가 외부로 출력될 수 있으며, 또한 프로그램 동작을 중단함으로써 사전에 불량 확산을 차단할 수 있다.

도 13의 예에서는, 첫 번째 프로그램 동작이 수행되고 난 후 슬로우 셀들의 개수 및 위치를 판단하는 예가 도시된다. 메모리 셀들의 산포를 분석하는 동작은 도 1의 데이터 판별부(1300)에서 수행될 수 있다. 즉, 소정의 프로그램 동작 후 메모리 장치로부터 독출된 데이터의 값(0 또는 1)을 분석하여 슬로우 셀들의 개수 및 위치가 판별될 수 있다. 도 13의 (b)에서와 같이, 브릿지가 발생되지 않은 워드라인의 경우 슬로우 셀들이 골고루 분포하지만, 워드라인의 특정 위치에서 브릿지가 발생된 경우에는 특정 위치에서부터 슬로우 셀들의 개수가 급격히 증가하는 것을 알 수 있다.

일 실시예로서, 하나의 워드라인의 데이터는 다수의 ECC 섹터들을 포함할 수 있다. 일예로서, 하나의 워드라인의 데이터가 8kB인 경우 1kB의 크기를 갖는 8 개의 ECC 섹터들이 포함될 수 있다. ECC 섹터별 비트 에러율(BER) 수준 차이를 분석하여 슬로우 셀들의 위치가 판단될 수 있으며, 또는 물리적 독출 비트 맵 매칭(Physical Read Bit Map Matching)을 통해 온 셀(On cell) 개수를 카운팅함으로써 슬로우 셀들의 위치가 판단될 수 있다. 이러한 동작들은 프로그램 동작 중간 또는 프로그램 동작이 완료된 후에도 수행이 가능하다.

한편, 3차원 NAND의 경우, 노멀 워드라인 이외에도 더미 워드라인, 접지 선택 라인 및 스트링 선택 라인에 연결되는 셀들에 대해 프로그램 동작이 수행될 수 있다. 이에 따라, 더미 워드라인, 접지 선택 라인 및 스트링 선택 라인에 연결되는 셀들에 대한 산포를 분석함에 의하여 진행성 불량 여부가 검출될 수 있다. 특히, 접지 선택 라인 및 스트링 선택 라인의 경우 부스팅 전하(Boosting Charge)의 이동 경로에 해당하므로 HCI(Hot Carrier Injection)에 의하여 문턱전압이 상승하는 불량이 발생하기 쉽다. 따라서, 접지 선택 라인 및 스트링 선택 라인에 연결된 셀들의 산포가 정해진 윈도우(Window)를 벗어나거나 ECC 섹터별 차이를 판단함에 의하여 진행성 불량 여부가 판단될 수 있다.

도 14는 프로그램 동작시 진행성 불량을 검출하는 전체 동작의 일 예를 나타내는 플로우차트이다.

도 14에 도시된 바와 같이, 프로그램 명령이 인가됨에 따라(S11), 선택되는 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작이 수행된다(S12). 다수 회의 프로그램 동작이 수행될 수 있으며, 현재 프로그램 루프가 특정 번째(예컨대, k 번째)의 프로그램 동작인지 판별된다(S13).

k 번째 프로그램 루프인 것으로 판별된 경우, 프로그램 동작에 따른 메모리 셀들의 문턱전압 산포를 분석함으로써 슬로우 셀들에 대한 추적 동작이 수행될 수 있다(S14). 그리고, 슬로우 셀들이 랜덤하게 골고루 분포되어 있는지를 판단함에 의하여 브릿지 발생 등 진행성 불량이 발생되었는지가 판별될 수 있다(S15). 진행성 불량이 발생된 것으로 판별된 경우에는 이를 나타내는 패스/페일 정보가 출력될 수 있다(S16). 반면에, 슬로우 셀들이 골고루 분포된 경우에는 진행성 불량이 발생되지 않은 것으로 판별될 수 있으며 이에 따라 프로그램 검증(Verify) 동작이 수행될 수 있다(S20).

한편, 스트링 선택 라인 및 접지 선택 라인에 연결된 셀들에 대해서도 추적 동작이 수행될 수 있다. 상기 스트링 선택 라인 및 접지 선택 라인에 대해서도 k 번째 프로그램 루프에서 수행될 수 있으며, 또는 다른 프로그램 루프에서도 수행될 수 있다. 도 14에서는 s 번째 프로그램 루프인 것으로 판별될 때 스트링 선택 라인 및 접지 선택 라인에 연결된 셀들에 대해서도 추적 동작이 수행되는 동작이 예시된다.

s 번째 프로그램 루프인지 판별 동작이 수행되고(S17), s 번째 프로그램 루프에서 스트링 선택 라인 및 접지 선택 라인에 연결된 셀들에 대한 추적 동작이 수행된다. 전술한 실시예에서와 같이 스트링 선택 라인 및 접지 선택 라인에 연결된 셀들의 경우 HCI 등에 기인하여 문턱 전압이 상승될 수 있으며, 이에 따라 소정 전압 레벨 이상의 문턱 전압을 갖는 셀들이 추적될 수 있다(S18). 추적 결과, 소정의 전압 레벨 이상의 문턱 전압을 갖는 셀들이 랜덤하게 분포되었는지, 및/또는 문턱 전압 산포가 소정의 윈도우 내에 포함되는 지가 판별될 수 있다(S19). 랜덤하지 않은 경우나 문턱 전압 산포가 소정의 윈도우를 벗어나는 경우에는 진행성 불량을 나타내는 패스/페일 정보가 출력될 수 있다(S16). 반면에, 소정 전압 레벨 이상의 문턱전압을 갖는 셀들의 분포가 랜덤하거나, 문턱 전압 산포가 소정의 윈도우 내에 포함되는 경우에는 프로그램 검증(Verify) 동작이 수행될 수 있다(S20).

한편, 프로그램 검증 동작 후 해당 프로그램 루프가 최종 루프인지가 판별될 수 있다(S21). 최종 루프에 해당하는 경우, 프로그램 검증에 페일이 발생된 경우에는 이를 나타내는 패스/페일 정보가 출력될 수 있으며(S16), 최종 루프가 아닌 경우에는 다음번 루프에 해당하는 프로그램 동작이 수행된다. 또한, 프로그램 검증에 따라 정상적으로 검증이 수행되는 경우에는, 프로그램 동작이 정상적으로 수행되었음을 나타내는 정보가 출력될 수 있다(S22).

도 15 및 도 16은 본 발명의 실시예에 따른 메모리 동작의 동작방법을 나타내는 플로우차트이다. 도 15에서는 독출 동작시 진행성 불량을 판단하는 동작, 그리고 도 16에서는 프로그램 동작시 진행성 불량을 판단하는 동작이 예시된다.

도 15에 도시된 바와 같이, 독출 명령이 수신됨에 따라(S31), 선택된 워드라인에 연결된 셀들에 대한 독출 동작을 위하여 각종 전압들이 셋업된다. 일예로서, 워드라인(노멀 워드라인 및 더미 워드라인 포함), 스트링 선택 라인 및 접지 선택 라인의 전압 레벨이 증가하며(S32), 예컨대 센싱 동작이 완료된 후 포스트 펄스(Post Pulse) 구간에서 상기 워드라인들의 전압 레벨이 독출 전압(VREAD) 레벨로 상승할 수 있다.

독출 명령 수신과 독출 동작 완료 사이의 하나 이상의 구간에서 누설 모니터링 구간이 설정될 수 있으며, 상기 모니터링 구간에서 상기 워드라인들 중 적어도 하나의 워드라인이 플로팅된다(S33). 플로팅된 워드라인의 전압 레벨의 검출되고(S34), 상기 전압 레벨 검출 결과에 따른 상태 정보(예컨대, 진행성 불량 발생 여부를 나타내는 패스/페일 정보)가 출력된다(S35).

전술한 실시예에서와 같이 상기 모니터링 구간은 다양하게 설정이 가능하며, 예컨대 선택된 워드라인과 비선택된 워드라인의 전압이 셋업되는 구간에서 누설 모니터링 동작이 수행될 수 있으며, 예컨대 독출 전압(VREAD) 레벨로 셋업된 비선택 워드라인과 로우 레벨로 셋업된 선택 워드라인 사이의 브릿지에 따른 누설이 모니터링 될 수 있다.

도 16은 프로그램 동작시 진행성 불량을 판단하는 동작의 일예로서, 도 16에 도시된 바와 같이, 프로그램 명령이 수신됨에 따라(S41) 프로그램될 하나 이상의 워드라인(예컨대, 제n 워드라인)이 선택된다(S42). 3차원 낸드 플래시의 구조상, 하나의 워드라인에 대해 다수의 스트링 선택 라인들이 배치될 수 있으며, 다수의 스트링 선택 라인들에 대응하여 메모리 셀들이 다수의 영역들로 구분될 수 있다. 예컨대, 하나의 스트링 선택 라인에 의해 선택되는 메모리 셀들이 하나의 페이지(Page)로 정의될 수 있으며, 이에 따라 하나의 워드라인에 대응하여 다수의 페이지들의 메모리 셀들이 배치될 수 있다.

제n 워드라인이 선택됨과 함께, 다수의 스트링 선택 라인들 중 어느 하나의 스트링 선택 라인이 선택된다. 현재 선택된 스트링 선택 라인이 기 설정된 특정 스트링 선택 라인인지 판단될 수 있다(S43). 판단 결과, 특정 스트링 선택 라인이 선택된 경우에는 전술한 실시예에서에 따른 진행성 워드라인 불량 검출 동작이 수행될 수 있다(S44). 또한, 검출 동작에 따른 패스/페일 신호가 출력될 수 있다(S45). 진행성 워드라인 불량 검출 동작과 함께, 선택된 해당 워드라인 및 스트링 선택 라인에 대응하는 메모리 셀들에 대해 프로그램 동작이 수행된다(S46).

프로그램 동작의 경우 물리적으로 워드라인이 변경되면서 수행될 수 있다. 전술한 도 16의 실시예에 따르면, 각각의 워드라인에 대하여 진행성 워드라인 불량이 검출될 수 있다. 예컨대, 하나의 워드라인 층에 대하여 적어도 하나의 스트링 선택 라인이 선택될 때 진행성 워드라인 불량 검출 동작이 수행될 수 있다. 만약, 하나의 워드라인에 대응하여 제1 내지 제8 스트링 선택 라인(SSL0~SSL7)이 구비되는 경우, 하나 또는 그 이상의 스트링 선택 라인이 선택될 때 진행성 워드라인 불량 검출 동작이 수행될 수 있다. 일 실시예로서, 첫 번째 스트링 선택 라인(SSL0)과 마지막(또는 8 번째) 스트링 선택 라인(SSL7)이 선택될 때 진행성 워드라인 불량 검출 동작이 수행될 수 있다.

도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 회로도이다. 도 17에서는 소거 동작시 진행성 불량을 판단하는 동작의 예를 나타낸다.

메모리 동작에 있어서, 소거 동작시에도 본 발명의 실시예에 따른 진행성 불량의 검출 동작이 수행될 수 있다. 소거 동작시, 적어도 일부의 셀들의 문턱 전압을 일정량 상승시키기 위한 프리 프로그램(Pre Program) 동작이 수행될 수 있다. 하나의 메모리 블록에 포함되는 다수의 워드라인들 중 적어도 일부의 워드라인을 선택한 후 프로그램 레벨의 전압을 인가할 수 있다. 예컨대, 워드라인들 사이의 브릿지 발생 여부를 검출하기 위하여 하나의 메모리 블록을 적어도 두 개의 영역으로 구분하고, 각각의 영역 별로 워드라인에 대한 프리 프로그램을 수행할 수 있다. 도 17의 예에서는, 하나의 메모리 블록이 오드 워드라인과 이븐 워드라인으로 구분되고, 오드/이븐 별로 선택하여 프리 프로그램을 수행하는 방법이 도시된다.

프리 프로그램이 수행될 워드라인(예컨대, 선택된 워드라인)에는 프로그램 레벨의 전압(예컨대, 15V)이 인가되며, 비선택된 워드라인에는 상대적으로 낮은 레벨의 전압(예컨대, 4V)의 전압이 인가될 수 있다. 또한, 스트링 선택 라인에는 2V의 전압이 제공될 수 있으며, 접지 선택 라인에는 0V의 전압이 제공될 수 있다. 상기 정의된 바와 같이 워드라인들의 전압 레벨이 셋업되면, 전술한 실시예에 따른 전압 레벨 검출 동작에 따라서 프로그램 레벨의 전압의 드랍(Drop)을 모니터링하여 누설을 측정할 수 있다.

프리 프로그램 동작의 경우, 모든 워드라인에 대한 메모리 셀들을 프로그램하므로, 비선택 스트링 선택 라인의 프로그램 간섭(Disturb)이 발생되지 않으며, 비선택 워드라인에는 패스 전압(Vpass)보다 낮은 레벨의 전압이 인가되므로, 워드라인과 워드라인 사이의 브릿지를 찾아낼 수 있다. 다른 실시예로서, 프리 프로그램을 통해 모든 셀들에 대해 프로그램을 수행하고, 전술한 실시예에 따른 산포 분석을 통하여 슬로우 셀들의 위치를 판단함으로써 워드라인 브릿지를 검출할 수 있다. 만약, 슬로우 셀들이 어느 하나의 워드라인에 집중적으로 분포된 경우, 해당 워드라인에 브릿지가 발생된 것으로 검출될 수 있을 것이다.

도 18a,b,c는 소거 동작시 진행성 불량을 판별하는 다른 예를 나타내는 도면이다.

워드라인과 채널(또는, 공통 소스 라인) 사이에 브릿지가 점진적으로 발생하여 소거 속도가 느려지는 경우를 판단함으로써 진행성 불량 여부가 검출될 수 있다. 소거 동작시 워드라인과 채널은 대략 15V 정도의 전위차를 갖고 필드가 형성되어 소거 동작이 이루어지는데, 만약 워드라인 브릿지가 발생되는 경우 워드라인과 채널 사이의 전위차가 낮아짐에 따라 여러 차례의 소거 루프가 수행되고 난 뒤 소거 동작이 완료될 수 있다. 이러한 상태가 반복되면 아예 소거 동작이 이루어지지 않고 페일이 발생될 수 있으며, 또는 프로그램시에 프로그램 페일이 발생됨에 따라 데이터가 유실될 수 있다.

도 18a에 따르면, 소거 동작시 소거 전압들을 셋업하고 플로팅시킨 후, 해당 전압들이 오랜 시간동안 유지되었는지를 확인하거나 산포를 확인하는 방법을 나타낸다. 소거 전압들이 셋업되면, 워드라인 전압은 대략 0.3V의 레벨을 가지며, P 웰(PPW)은 대략 20V의 전압을 갖는다. 소거 동작이 수행되는 도중 일 시점에서 소거 전압들이 플로팅될 수 있다. 도 18a에서는 소거 전압이 셋업된 후 바로 플로팅 동작이 수행되는 예가 도시되었으나, 플로팅 동작은 소거 동작의 중반 또는 후반에 수행되어도 무방하다. 플로팅 동작 후 P 웰(PPW) 전압 레벨이 낮아지고 워드라인 전압이 증가하는 경우 진행성 불량이 발생된 것으로 검출될 수 있다.

한편, 도 18b에 따르면 소거 루프 진행시마다 소거 페일 수준을 산포 분석을 통해 확인함으로써, 셀이 열화되어 소거 동작이 잘 수행되지 않는 것인지 또는 워드라인 브릿지로 인하여 소거 동작이 잘 수행되지 않는 것인지를 검출할 수 있다. 만약, 열화된 셀이 모든 워드라인에 골고루 분포된 경우에는, 매번 소거 루프가 진행될 때마다 검증 페일이 발생된 셀들의 개수가 단계적으로 감소할 것이다. 반면에, 어느 하나의 워드라인에 브릿지가 발생된 경우에는, 소거 루프가 진행되더라도 검증 페일이 발생된 셀들의 개수가 일정하게 유지될 것이다. 도 18b에서는 두 번째 소거 루프 이후에 검증 페일이 발생된 셀들의 개수가 일정하게 유지되는 예가 도시되며, 이 경우 워드라인 브릿지로 인하여 소거 동작이 제대로 이루어지지 않는 것으로 검출될 수 있다.

한편, 도 18c에 따르면 소거 동작 후 워드라인 별로 소거 동작의 검증을 수행하여 그 문턱전압 산포를 분석함으로써 진행성 불량 여부가 검출될 수 있다. 예컨대, 도 18c에 도시된 바와 같이, 어느 하나의 워드라인에 결함이 발생된 경우, 다른 워드라인에 대한 문턱 전압 산포는 소정의 검증 전압(Verify voltage) 이하의 레벨을 가질 것이나, 특정 워드라인의 문턱 전압 산포가 소정의 검증 전압 이상의 영역을 갖는 경우 해당 워드라인에 진행성 불량이 발생된 것으로 검출될 수 있다. 소거 루프는 다수 회 수행될 수 있으며, 특정 루프를 수행한 후 상기 워드라인별 검증 동작이 수행될 수 있다. 예컨대, 첫 번째 소거 로푸를 수행한 후 워드라인별 검증 동작이 수행될 수 있다.

도 19는 본 발명의 실시예에 따른 소거 동작 시 진행성 불량을 검출하는 방법을 나타내는 플로우차트이다.

전술한 실시예에서와 같이 소거 동작 진행중에서도 진행성 불량이 검출될 수 있다. 예컨대, 도 19에 도시된 바와 같이 소거 명령이 수신되고(S51), 소거 동작 모드에 따라 워드라인들 및 P 웰에 제공되는 전압에 대한 셋업 동작이 이루어진다(S52).

도 17의 실시예에서와 같이, 다수의 워드라인들이 적어도 두 개의 영역으로 구분되고, 각 영역의 워드라인별로 서로 다른 레벨의 워드라인 전압이 인가될 수 있다. 도 17의 실시예와 같이 워드라인 전압들이 세팅된 후 적어도 하나의 워드라인을 플로팅시킨 후 해당 워드라인의 전압 레벨이 검출될 수 있다(S53). 전압 레벨 검출 결과에 따라 진행성 불량 여부가 검출될 수 있다.

한편, 도 18a에 도시된 바와 같이, 소거 동작시 P 웰이나 워드라인들에 대한 전압 셋업 동작이 수행되고, P 웰이나 워드라인들을 플로팅시킨 후 전압 레벨이 검출될 수 있다(S53). 전술한 실시예에서와 같이 P 웰이나 워드라인들의 전압 변동을 모니터링함으로써 진행성 불량 여부가 검출될 수 있다.

한편, 도 18b,c에 도시된 바와 같이, 소거 루프 동작이 수행된 후 산포를 분석함으로써 진행성 불량 여부가 검출될 수 있다(S54, S55). 소거 루프가 수행될 때마다 검증 페일 셀의 분포를 검출함으로써 진행성 불량 여부가 검출될 수 있으며, 또는 특정 소거 루프가 진행된 후 각 워드라인 별 검증 페일 셀의 분포를 검출함으로써 진행성 불량 여부가 검출될 수 있다.

도 20은 시스템 차원에서 메모리 장치의 진행성 불량 여부를 검출하는 예를 나타내는 블록도이다. 도 20에 도시된 바와 같이, 메모리 시스템(4000)이 채용되는 시스템(예컨대, 스마트 폰이나 태블릿 등의 모바일 장치, 20)은 호스트(3000)를 포함할 수 있다. 호스트(3000)의 요청에 기반하여, 메모리 시스템(4000)의 메모리 콘트롤러(4100)는 메모리 장치(4200)에 대한 프로그램/독출 및 소거 동작 등 유저 모드 상에서의 동작을 수행하게 된다.

호스트(3000)와 메모리 시스템(4000)는 각종 정보를 송수신할 수 있다. 예컨대, 호스트(3000)는 프로그램 수행될 유저 데이터 뿐만 아니라, 상기 유저 데이터에 관련된 정보를 갖는 메타 데이터를 함께 메모리 시스템(4000)으로 제공할 수 있다. 메모리 시스템(4000)는 호스트(3000)로부터의 요청에 대응하는 메모리 동작의 수행을 제어하며, 또한 메모리 장치(4200)에 진행성 불량이 발생되었는지 여부를 검출하여 이를 나타내는 불량 정보(Info)를 호스트(3000)로 제공할 수 있다.

메모리 콘트롤러(4100)는 모드 선택부(4110), 기록/독출 제어부(4120), 데이터 판별부(4130) 및 파워 모니터링부(4140)를 포함할 수 있다. 또한 메모리 장치(4200)는 전압 레벨 검출부(4210)를 포함할 수 있다. 기록/독출 제어부(4120)는 메모리 장치(4200)에 대한 프로그램, 독출 및 소거 동작 등을 제어할 수 있으며, 또한 데이터 판별부(4130)는 전술한 실시예에서와 같이 데이터 판별 동작을 수행함으로써 메모리 장치(4200)의 워드라인들에 대한 문턱 전압 산포를 분석할 수 있다. 또한, 전압 레벨 검출부(4210)는 전술한 실시예에서와 같이 워드라인들(스트링 선택 라인, 노멀/더미 워드라인 및 접지 선택 라인 등을 포함)에 대한 전압 레벨 변동을 검출함으로써 워드라인에 진행성 불량이 발생하였는지 여부를 검출할 수 있다. 검출 결과에 따른 패스/페일 정보가 메모리 콘트롤러(4100)와 메모리 장치(4200) 사이에서 송수신될 수 있다.

메모리 장치(4200)의 메모리 셀 어레이(미도시)는 다수의 메모리 블록들을 포함할 수 있다. 다수의 메모리 블록들은 유저 데이터를 저장하는 데이터 블록 이외에도, 메모리 콘트롤러(4100)가 사용하는 FAT 및 메모리 시스템(4000) 내의 코어 운용 정보나 보안이 저장된 블록, 칩 전체를 관장하는 정보를 저장하는 블록들(예컨대, 메타 블록들)을 포함할 수 있다. 상기와 같은 메타 블록들에 대해서는 워드라인 불량을 조기에 검출하여 주요 데이터의 신뢰성을 향상할 필요가 있다.

모드 선택부(4110)는 데이터의 중요도에 따라 신뢰성 모드의 수행 여부를 선택할 수 있다. 이는, 메모리 시스템(4000)이 채용된 시스템(20)에서 정한 규칙, 또는 메모리 시스템(4000)에서 정한 규직에 따라 신뢰성 모드가 선택될 수 있다. 신뢰성 모드에서는, 전술한 실시예에서와 같이 프로그램/독출 및 소거 동작 등 유저 모드에서 진행성 워드라인 불량을 검출하는 동작을 수행할 수 있다. 예컨대, 독출 동작시 각종 전압들이 셋업된 후 누설 모니터링 동작이 수행될 수 있으며, 또는 프로그램 수행시 슬로우 셀들의 산포를 분석하거나 워드라인이 변경될 때마다 전압 레벨 검출 동작을 수행할 수 있다.

시스템(20) 내에서 신뢰성 모드의 선택 여부는 다양하게 설정될 수 있다. 예컨대, 호스트(3000)로부터 제공될 수 있는 각종 정보로서 메타 데이터를 참조하여 억세스될 데이터가 중요 데이터에 해당하는 경우 신뢰성 모드가 선택될 수 있다. 또는, 메모리 블록의 억세스 횟수에 따라 진행성 불량이 증가될 수 있으므로, 메모리 블록의 프로그램/독출 횟수에 연동하여 신뢰성 모드가 선택될 수 있으며, 또는 랜덤하게 신뢰성 모드가 선택되도록 함으로써 데이터의 불량이 예방될 수 있다.

한편, 메모리 장치(4200)의 메모리 셀 어레이(미도시)에 포함되는 다수의 메모리 블록들 중 프로그램/독출 동작이 제대로 수행되지 않는 등 결함이 발생된 블록은 배드 블록(Bad Block) 처리를 할 필요가 있다. 배드 블록 처리를 수행함에 있어서 본 발명의 실시예에 따른 진행성 불량 검출 동작이 수행될 수 있다.

예컨대, 데이터를 독출하는 경우, 실제로는 메모리 내구성(Endurance)이나 데이터 리텐션(Retention) 특성에 의해 리드 리트라이(Read Retry)를 필요로 하게 되는데, 내구성(Endurance) PDT(Pre-determined Table) 상에서 독출이 성공하지 않고, 리텐션(Retention) PDT나 스윙(Swing) 등 더욱 복잡한 리드 리트라이를 필요로 하는 경우가 발생하게 된다. 이 경우, 본 발명의 실시예에 따른 진행성 불량 검출 동작을 수행함으로써, 해당 메모리 블록에 진행성 워드라인 불량이 존재하는지를 판단하고, 판단 결과에 따라 해당 메모리 블록을 배드 블록 처리할 수 있다.

한편, 파워 모니터링부(4140)는 블록 별, 모드 별 메모리 시스템(4000)의 동작 파워를 모니터링할 수 있다. 파워 모니터링부(4140)는, 워드라인 또는 블록간 파워 소모 차이를 유발하는 메모리 블록을 모니터링하고, 해당 메모리 블록을 배드 블록 처리할 수 있다. 워드라인의 누설의 경우, 펌프로부터 공급되어진 전하(Charge)가 누설되는 것이므로, 수 % 수준인 펌프 효율을 고려할 때 수십 uA의 워드라인 누설이라도 수백 내지 수 mA의 파워 불량으로 나타날 수 있으므로 배드 블록을 검출할 수 있다.

도 21은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다. 도 21을 참조하면, 메모리 모듈(5000)은 메모리 칩(5210~5240)들 및 제어 칩(5100)을 포함할 수 있다. 메모리 칩(5210~5240)들은 데이터를 저장할 수 있다. 예를 들어, 메모리 칩(5210~5240)들은 각각, 도 1의 메모리 장치(2000)일 수 있다. 제어 칩(5100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 칩들(5210~5240)을 제어할 수 있다. 예를 들어, 제어 칩(5100)은 외부로부터 전송되는 칩 선택 신호에 대응되는 메모리 칩(5210~5240)을 활성화할 수 있고, 각 메모리 칩(5210~5240)들에서 독출되는 데이터에 대한 에러 체크 및 정정 동작을 수행할 수 있다.

본 발명의 실시예에 따라, 메모리 칩(5210~5240)들에 대하여 진행성 워드라인 불량이 검출될 수 있다. 진행성 워드라인 불량을 검출함에 있어서 전압 레벨 검출 동작이나 산포 분석 동작이 수행될 수 있으며, 이와 같은 진행성 불량 검출 동작은 제어 칩(5100)에서 수행될 수 있다. 제어 칩(5100)는 검출 결과에 따른 패스/페일 신호를 발생할 수 있다.

도 22는 본 발명의 일 실시예에 따른 불휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 발명의 일실시예에 따른 컴퓨팅 시스템(6000)은 모바일 기기나 데스크 탑 컴퓨터 등일 수 있고, CPU 등을 포함하는 호스트(6100), 램(6200), 유저 인터페이스(6300) 및 장치 드라이버(6400)를 포함할 수 있으며, 이들 구성요소는 각각 버스(6600)에 전기적으로 연결되어 있다. 불휘발성 저장 시스템(6500)은 장치 드라이버(6400)과 연결될 수 있다. 호스트(6100)는 컴퓨팅 시스템(6000) 전체를 제어하고, 유저 인터페이스(6300)를 통해서 입력된 유저의 명령에 대응하는 연산을 수행할 수 있다. 램(6200)은 호스트(6100)의 데이터 메모리 역할을 할 수 있고, 호스트(6100)는 장치 드라이버(6400)를 통해서 불휘발성 저장 시스템(6500)에 유저 데이터를 기록하거나 독출할 수 있다. 또한 도 22에서는 불휘발성 저장 시스템(6500)의 동작 및 관리를 제어하기 위한 장치 드라이버(6400)가 호스트(6100)의 외부에 구비되는 것으로 도시되었으나, 장치 드라이버(6400)는 호스트(6100)의 내부에 구비되어도 무방하다. 불휘발성 저장 시스템(6500)은 도 1의 메모리 장치(2000)를 포함할 수 있다.

도 23은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 도면이다. 메모리 카드(7000)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치가 될 수 있다. 도 23에 도시된 바와 같이, 상기 메모리 카드(7000)는 메모리 컨트롤러(7100), 메모리 장치(7200) 및 포트 영역(7300)을 구비할 수 있다. 메모리 카드(7000)는 포트 영역(7300)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 메모리 컨트롤러(7100)는 메모리 장치(7200)를 제어할 수 있다. 메모리 컨트롤러(7100)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 수행할 수 있다.

도 24는 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다. 도 24의 이동 단말기(8000)에는 본 발명의 일 실시예에 따른 메모리 시스템이 장착될 수 있다. 이동 단말기(8000)는 기능이 제한되어 있지 않고 응용 프로그램을 통해 상당 부분의 기능을 변경하거나 확장할 수 있는 스마트폰일 수 있다. 이동 단말기(8000)는, 무선기지국과 RF신호를 교환하기 위한 내장 안테나(8100)을 포함하고, 카메라(8300)에 의해 촬영된 영상들 또는 안테나(8100)에 의해 수신되어 복호화된 영상들을 디스플레이하기 위한 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes)화면 같은 디스플레이화면(8200)를 포함한다. 이동 단말기(8000)는 제어버튼, 터치패널을 포함하는 동작 패널(8400)를 포함할 수 있다. 또한 디스플레이화면(8200)이 터치스크린인 경우, 동작 패널(8400)은 디스플레이화면(8200)의 터치감지패널을 더 포함할 수 있다. 이동 단말기(8000)은 음성, 음향을 출력하기 위한 스피커(8800) 또는 다른 형태의 음향출력부와, 음성, 음향이 입력되는 마이크로폰(8500) 또는 다른 형태의 음향입력부를 포함한다. 이동 단말기(8000)는 비디오 및 정지영상을 촬영하기 위한 CCD 카메라와 같은 카메라(8300)를 더 포함한다. 또한, 이동 단말기(8000)는 카메라(8300)에 의해 촬영되거나 이메일(E-mail)로 수신되거나 다른 형태로 획득된 비디오나 정지영상들과 같이, 부호화되거나 복호화된 데이터를 저장하기 위한 저장매체(8700), 그리고 저장매체(8700)를 이동 단말기(8000)에 장착하기 위한 슬롯(8600)을 포함할 수 있다. 저장매체(8700)는 도 1의 메모리 장치(2000)를 포함하여 구현될 수 있다.

이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 다만, 이는 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (11)

1. 메모리 셀 어레이에 대한 프로그램 모드, 독출 모드 및 소거 모드 중 적어도 하나의 모드에 따른 유저 동작이 수행되는 단계;
   상기 프로그램 모드로 진입함에 따라, 소정의 기록 루프를 수행한 후에 하나 이상의 워드라인들에 연결된 메모리 셀들의 문턱전압 산포를 분석하는 단계;
   상기 문턱전압 산포를 분석한 결과에 기반하여 슬로우 셀들의 분포를 판단하는 단계; 및
   상기 슬로우 셀들의 분포를 판단한 결과에 따라, 상기 하나 이상의 워드라인에 진행성 불량이 발생되었는지를 나타내는 정보를 생성하는 단계를 구비하고,
   상기 하나 이상의 워드라인에 상기 슬로우 셀들이 고르게 분포된 경우에는 상기 진행성 불량이 발생되지 않은 것으로 판단되고, 상기 하나 이상의 워드라인에 상기 슬로우 셀들의 개수가 특정 위치에서 급격히 증가하는 경우에는 상기 진행성 불량이 발생된 것으로 판단되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
2. 제1항에 있어서,
   상기 메모리 셀 어레이는 3차원 NAND(VNAND) 메모리 셀들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
3. 제1항에 있어서,
   상기 독출 모드가 수행될 때,
   한 회 이상의 센싱 동작이 완료되고 난 후 포스트 펄스(Post Pulse) 구간이 수행되며, 상기 포스트 펄스 구간 수행 후 상기 적어도 하나의 워드라인을 플로팅시키며,
   플로팅된 워드라인의 전압 레벨을 검출한 결과에 따라, 해당 워드라인의 진행성 불량 여부를 검출하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
4. 삭제
5. 제1항에 있어서,
   상기 프로그램 모드가 수행될 때,
   다수의 워드라인들에 대해 순차적으로 프로그램 동작이 수행되고, 하나의 워드라인에 대응하여 다수 개의 페이지가 구비되며,
   각각의 워드라인들에 대해, 기 설정된 페이지가 프로그램될 때마다 슬로우 셀들의 분포를 검출함에 의하여 진행성 불량 여부가 검출되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
6. 제1항에 있어서,
   상기 소거 모드가 수행될 때,
   상기 메모리 셀 어레이는 적어도 두 개의 영역으로 구분되고, 상기 적어도 두 개의 영역으로 서로 다른 레벨의 워드라인 전압이 인가되며,
   상기 워드라인을 풀로팅시킨 후 전압 레벨을 검출한 결과에 따라, 워드라인과 워드라인 사이의 브릿지에 따른 진행성 불량 여부가 검출되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
7. 제1항에 있어서,
   상기 메모리 셀 어레이는, 유저 데이터를 저장하는 제1 메모리 블록과 메타 데이터를 저장하는 제2 메모리 블록을 포함하고,
   상기 제2 메모리 블록이 억세스될 때, 상기 진행성 불량 여부를 검출하기 위한 신뢰성 모드가 선택되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
8. 다수의 워드라인들에 연결되며, 각각의 워드라인들에 연결되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
   상기 메모리 셀 어레이에 대한 프로그램 모드, 독출 모드 및 소거 모드 중 적어도 하나의 모드에 따른 유저 동작이 수행됨에 따라, 상기 메모리 셀 어레이로 워드라인 전압들을 제공하는 전압 발생부; 및
   상기 프로그램 모드가 선택될 때, 하나 이상의 워드라인들에 연결된 메모리 셀들의 문턱전압 산포를 분석함에 기반하여 슬로우 셀들의 분포를 판단하는 데이터 판별부를 구비하고,
   상기 하나 이상의 워드라인에 상기 슬로우 셀들이 고르게 분포된 경우에는 진행성 불량이 발생되지 않은 것으로 판단되고, 상기 하나 이상의 워드라인에 상기 슬로우 셀들의 개수가 특정 위치에서 급격히 증가하는 경우에는 상기 진행성 불량이 발생된 것으로 판단되는 것을 특징으로 하는 불휘발성 메모리 장치.
9. 제8항에 있어서,
   상기 메모리 셀 어레이는, 3차원 NAND(VNAND) 메모리 셀들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
10. 제8항에 있어서,
    상기 독출 모드가 선택됨에 따라, 상기 워드라인들 중 플로팅된 적어도 하나의 워드라인의 전압 레벨을 검출하고, 그 검출 결과에 따라 해당 워드라인의 진행성 불량 여부를 나타내는 검출 결과를 발생하는 전압 레벨 검출부를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
11. 제1항에 있어서,
    하나의 워드라인에 대응하여 다수의 영역들이 배치되고,
    상기 슬로우 셀들의 분포를 판단하는 단계는, 상기 다수의 영역들의 메모리 셀들의 문턱전압 산포를 분석하여 상기 다수의 영역들 각각의 비트 에러율을 판단하고, 상기 다수의 영역들 사이의 비트 에러율의 차이를 분석한 결과에 기반하여 상기 슬로우 셀들의 개수가 급격히 증가하는 지를 판단하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.

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