KR102545174B1 - 차지 펌프 회로를 포함하는 메모리 장치 - Google Patents

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Abstract

차지 펌프 회로를 포함하는 메모리 장치가 개시된다. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 메모리 셀 어레이에 전압을 공급하는 전압 생성기를 포함하고, 전압 생성기는, n개의 펌프 유닛들을 포함하고 펌프 유닛들 중 입력 전압을 공급받은 펌프 유닛들의 개수에 따라 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로, 펌프 전압을 전압 생성기의 외부로 출력하는 스위칭 회로 및, 펌프 전류에 대한 대응하는 신호를 수신하여 구동하는 펌프 유닛의 수를 제어하는 스테이지 제어 신호를 생성하는 스테이지 제어 동작을 수행하는 스테이지 컨트롤러를 포함하고, n은 2 이상의 자연수일 수 있다.

Description

차지 펌프 회로를 포함하는 메모리 장치{MEMORY DEVICE HAVING CHARGE PUMP CIRCUIT}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 상세하게는 차지 펌프 회로를 포함하는 메모리 장치에 관한 것이다.
최근, 고집적 및 대용량을 실현할 수 있는 비휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 비휘발성 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 이러한 비휘발성 메모리 장치의 프로그램 동작에서는 상대적으로 높은 고전압이 요구되며, 고전압을 생성하기 위해 비휘발성 메모리 장치로 입력되는 입력 전압을 승압하여 고전압을 생성하는 전압 생성기가 구비될 수 있다. 전압 생성기는 차지 펌프(charge pump)를 포함할 수 있고, 차지 펌프는 DC-DC 컨버터의 일종으로서, 입력 전압보다 높거나 혹은 그라운드 전압보다 낮은 전압을 생성한다.
본 개시의 기술적 사상은 차지 펌프 회로를 포함하는 메모리 장치에 관한 것으로서, 다량의 피크 전류가 발생하는 것을 방지할 수 있고, 차지 펌프 회로에서 소모되는 전력을 감소시킬 수 있는 메모리 장치를 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 메모리 셀 어레이에 전압을 공급하는 전압 생성기를 포함하고, 전압 생성기는, n개의 펌프 유닛들을 포함하고 펌프 유닛들 중 입력 전압을 공급받은 펌프 유닛들의 개수에 따라 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로, 펌프 전압을 전압 생성기의 외부로 출력하는 스위칭 회로 및, 펌프 전류에 대한 대응하는 신호를 수신하여 구동하는 펌프 유닛의 수를 제어하는 스테이지 제어 신호를 생성하는 스테이지 제어 동작을 수행하는 스테이지 컨트롤러를 포함하고, n은 2 이상의 자연수일 수 있다.
본 개시의 기술적 사상의 일 측면에 따른 메모리 장치는, 복수의 펌프 유닛들을 포함하고 복수의 펌프 유닛들 중 입력 전압을 공급받은 펌프 유닛들의 개수에 따라 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로, 펌프 전압 및 상기 펌프 전류를 외부로 출력하는 스위칭 회로, 및 스위칭 회로로부터 펌프 전류에 대응하는 신호를 수신하여 차지 펌프 회로의 스테이지를 제어하는 스테이지 제어 신호를 생성하는 스테이지 컨트롤러를 포함하고, 차지 펌프 회로의 스테이지가 증가될수록 복수의 펌프 유닛들 중 입력 전압을 공급받는 펌프 유닛의 수가 증가될 수 있다.
본 개시의 기술적 사상의 일 측면에 따른 메모리 장치는, 복수의 펌프 유닛들을 포함하고 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로, 및 복수의 펌프 유닛들 중 동작하는 펌프 유닛의 수를 제어하는 스테이지 제어 동작을 수행하는 스테이지 컨트롤러를 포함하고, 스테이지 컨트롤러는, 펌프 전류에 대응하는 신호를 수신하여 상기 펌프 전류에 대응되는 복사 전압을 생성하는 펌프 전류 복사 회로, 복사 전압과 기준 전압을 비교한 결과로서 비교 신호를 출력하는 펌프 전류 검출부 및 비교 신호에 기초하여 상기 차지 펌프 회로의 스테이지를 제어하는 스테이지 제어 신호를 생성하는 스테이지 제어 신호 생성부를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 차지 펌프 회로에서 출력되는 펌프 전류를 센싱하여 차지 펌프 회로의 스테이지를 조절하므로, 프로그램 동작, 독출 동작 및 소거 동작을 수행할 때 다량의 피크 전류가 발생되는 것을 방지할 수 있다.
또한, 차지 펌프 회로에서 출력되는 펌프 전류를 센싱하여 차지 펌프 회로의 스테이지를 조절하므로, 동작을 수행할 때 펌프 전류에 크기에 따라 불필요한 전력 소모를 감소시키거나 동작 속도를 증가시킬 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 차지 펌프 회로를 포함하는 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치의 전압 생성기를 설명하기 위한 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 차지 펌프 회로를 설명하기 위한 블록도이다.
도 4는 본 개시의 예시적 실시 예에 따른 펌프 유닛을 설명하기 위한 블록도이다.
도 5는 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러를 설명하기 위한 블록도이다.
도 6은 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러의 동작을 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시 예에 따른 전압 생성기에 포함된 스위칭 회로, 펌프 전류 복사 회로 및 펌프 전류 검출부를 나타낸 회로도이다.
도 8은 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러의 동작을 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 전압 생성기를 설명하기 위한 블록도이다.
도 10는 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러를 설명하기 위한 블록도이다.
도 11은 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치의 전압 생성기를 설명하기 위한 블록도이다.
도 13은 본 개시의 예시적 실시 예에 따른 차지 펌프 회로가 채용된 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 차지 펌프 회로를 포함하는 메모리 장치를 설명하기 위한 블록도이다.
메모리 장치(10)는, 예를 들면, 낸드 플래시 메모리 장치일 수 있다. 하지만, 본 개시에 따른 메모리 장치(10)는 낸드 플래시 메모리 장치에 제한되지 않는다. 예를 들면, 메모리 장치(10)는 노아 플래시 메모리 장치, 저항성 램(Resistive Random Access Memory: RRAM) 장치, 상변화 메모리(Phase-Change Memory: PRAM) 장치, 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치, 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 장치, 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), 또는 그와 같은 것으로 구성될 수 있다. 또한, 본 개시에 따른 메모리 장치(10)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 예를 들어, 메모리 장치(10)는 3차원 어레이 구조를 갖는 수직 낸드 플래시 메모리 장치일 수 있다. 본 개시는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 장치에도 모두 적용 가능하다.
도 1을 참조하면, 메모리 장치(10)는 전압 생성기(100), 로우 디코더(200), 메모리 셀 어레이(300), 페이지 버퍼 회로(400), 및 제어 로직(500)을 포함한다. 도 1에는 도시되지 않았으나, 메모리 장치(10)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다. 또한, 도시되지는 않았으나, 메모리 장치(10)는 메모리 셀 어레이(300)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
전압 생성기(100)는 외부 장치(예를 들면, 메모리 제어기, 호스트 등)로부터 제공되는 외부 전압(EVC)을 공급받을 수 있다. 전압 생성기(100)는 전압 제어 신호(CTRL_vol)에 기초하여, 외부 전압(EVC)으로부터 메모리 셀 어레이(300)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 내부 전압들(IVC)을 생성할 수 있다. 예를 들어, 전압 생성기(100)는 워드라인 전압, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(100)는 전압 제어 신호(CTRL_vol)에 기반하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다. 또한, 전압 생성기(100)는 전압 제어 신호(CTRL_vol)에 기반하여 비트라인 전압을 더 생성할 수 있다.
전압 생성기(100)는 차지 펌프 회로(110) 및 스테이지 컨트롤러(130)를 포함할 수 있다. 차지 펌프 회로(110)는 외부 장치로부터 제공되는 외부 전압(EVC)을 공급받을 수 있고, 외부 전압(EVC)으로부터 펌프 전압을 생성할 수 있다. 차지 펌프 회로(110)는 외부 전압(EVC)을 각각 공급받는 복수의 펌프 유닛들을 포함할 수 있고, 스테이지에 따라 복수의 펌프 유닛들 중 외부 전압(EVC)을 공급받는 펌프 유닛의 수가 달라질 수 있다. 예를 들어, 제1 스테이지에서는 하나의 펌프 유닛이 외부 전압(EVC)을 공급받을 수 있고, 제2 스테이지에서는 2개의 펌프 유닛이 외부 전압(EVC)을 공급받을 수 있다.
스테이지 컨트롤러(130)는 차지 펌프 회로(110)에서 생성된 펌프 전류의 크기에 기초하여, 차지 펌프 회로(110)의 스테이지를 제어할 수 있다. 다만, 본 도면에서는 스테이지 컨트롤러(130)가 전압 생성기(100)에 포함되도록 도시되었으나, 본 개시에 따른 메모리 장치(10)는 이에 한정되지 않는다. 예를 들어, 스테이지 컨트롤러(130)는 제어 로직(500)에 포함될 수도 있다.
본 개시에 따른 메모리 장치(10)의 전압 생성기(100)는 차지 펌프 회로(110) 및 스테이지 컨트롤러(130)를 포함할 수 있다. 따라서, 차지 펌프 회로(110)의 스테이지를 조절함으로써 동작 시 다량의 피크 전류가 발생되는 것을 방지할 수 있다. 또한, 메모리 장치(10)의 전압 생성기(100)는 차지 펌프 회로(110)에서 출력되는 펌프 전류를 센싱하여 차지 펌프 회로(110)의 스테이지를 조절하므로, 동작을 수행할 때 불필요한 전력 소모가 감소될 수 있고, 동작 속도가 증가될 수 있다.
로우 디코더(200)는 로우 어드레스(X-ADDR)에 응답하여, 메모리 블록들(BLK1~BLKz) 중 하나를 선택할 수 있다. 로우 디코더(200)는 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 또한, 로우 디코더(200)는 전압 생성기(100)로부터 내부 전압(IVC)을 제공 받아, 메모리 블록의 워드라인에 메모리 동작 수행을 위한 전압을 전달할 수 있다. 예를 들어, 소거 동작 시 로우 디코더(200)는 선택 워드라인에 소거 전압과 검증 전압을, 비선택 워드라인에는 패스 전압을 전달할 수 있다.
메모리 셀 어레이(300)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(300)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀 일수 있다. 메모리 셀 어레이(300)는 스트링 선택 라인들(SSL), 워드라인들(WL), 그라운드 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(300)는 스트링 선택 라인들(SSL), 워드라인들(WL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(200)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼 회로(400)에 연결될 수 있다.
메모리 셀 어레이(300)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하고, 각 메모리 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 메모리 셀 어레이(300)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell, QLC)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 메모리 블록들(BLK1~BLKz) 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록일 수 있다.
페이지 버퍼 회로(400)는 메모리 장치(10) 외부와 데이터(DATA)를 송수신할 수 있다. 페이지 버퍼 회로(400)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 일부 비트라인을 선택할 수 있다. 페이지 버퍼 회로(400)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다.
제어 로직(500)은 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기초로, 메모리 셀 어레이(300)에 데이터(DATA)를 프로그램, 메모리 셀 어레이(300)로부터 데이터(DATA)를 독출, 또는 메모리 셀 어레이(300)에 저장된 데이터(DATA)를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 예를 들어, 제어 로직(500)은 메모리 장치(10) 외부의 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 수신할 수 있다. 이로써, 제어 로직(500)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치의 전압 생성기를 설명하기 위한 블록도이다.
도 2를 참조하면, 전압 생성기(100)는 차지 펌프 회로(110), 스위칭 회로(120) 및 스테이지 컨트롤러(130)를 포함할 수 있다. 차지 펌프 회로(110)는 복수의 펌프 유닛들(111)을 포함할 수 있다.
차지 펌프 회로(110)에는 외부로부터 입력 전압(V_in)이 제공될 수 있고, 입력 전류(I_in)가 제공될 수 있다. 이 때, 입력 전압(V_in)은 도 1의 외부 전압(EVC)일 수 있다. 차지 펌프 회로(110)는 입력 전압(V_in)을 승압하여 펌프 전압(V_pump)을 출력할 수 있다. 이 때, 차지 펌프 회로(110)는 펌프 전압(V_pump)을 출력하도록 펌프 전류(I_pump)를 생성할 수 있다.
차지 펌프 회로(110)는 수신된 스테이지 제어 신호(SCS)에 따라, 동작하는 스테이지가 변경될 수 있다. 복수의 펌프 유닛들(111) 각각에는 입력 전압(V_in)이 인가될 수 있고, 차지 펌프 회로(110)의 스테이지에 따라 복수의 펌프 유닛들(111) 중 입력 전압(V_in)이 인가되는 펌프 유닛의 수가 달라질 수 있다. 즉, 차지 펌프 회로(110)의 스테이지에 따라 복수의 펌프 유닛들(111) 중 동작하는 펌프 유닛의 수가 달라질 수 있다. 예를 들어, 제1 스테이지에서는 하나의 펌프 유닛이 동작하고, 제2 스테이지에서는 2개의 펌프 유닛들이 동작할 수 있다.
스위칭 회로(120)는 차지 펌프 회로(110)로부터 출력된 펌프 전압(V_pump)을 출력 전압(V_out)을 외부로 출력할 수 있다. 예를 들어, 스위칭 회로(120)는 제어 로직(예를 들어, 도 1의 500)으로부터 제어 신호(예를 들어, 도 1의 CTRL_vol)를 수신하여, 펌프 전압(V_pump)을 출력 전압(V_out)으로 출력할 수 있다. 이 때, 스위칭 회로(120)는 출력 전압(V_out)을 출력하도록 출력 전류(I_out)를 생성할 수 있다.
메모리 장치가 프로그램 동작, 독출 동작 및 소거 동작 중 하나의 동작을 시작하면, 메모리 어레이 셀에 포함된 셀을 차징하기 위해 출력 전압(V_out) 및 출력 전류(I_out)가 전압 생성기(100) 외부로 출력될 수 있다. 예를 들어, 차징되는 메모리 셀들은 커패시터로 표현될 수 있다. 차지 펌프 회로(110)의 차징 동작이 완료되어 안정화 단계에 도달하면, 출력 전압(V_out)은 타겟 전압에 도달할 수 있고, 출력 전류(I_out)는 감소하여 특정 값으로 안정화될 수 있다.
스테이지 컨트롤러(130)는 스위칭 회로(120)로부터 펌프 전류(I_pump)에 대응하는 신호(SIP)를 수신할 수 있다. 스테이지 컨트롤러(130)는 펌프 전류(I_pump)에 대응하는 신호(SIP)로부터 펌프 전류(I_pump)의 크기에 대한 정보를 획득할 수 있다. 스테이지 컨트롤러(130)는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 차지 펌프 회로(110)의 스테이지를 제어할 수 있다. 스테이지 컨트롤러(130)는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 차지 펌프 회로(110)로 스테이지 제어 신호(SCS)를 출력할 수 있다. 스테이지 컨트롤러(130)의 구성에 대해서는 도 3에서 후술하겠다.
도 3은 본 개시의 예시적 실시 예에 따른 차지 펌프 회로를 설명하기 위한 블록도이다.
도 2 및 도 3을 참조하면, 차지 펌프 회로(110)는 복수의 펌프 유닛들(111_1~111_n) 및 복수의 전압 스위치들(112_1~112_n)을 포함할 수 있다. 이 때, n은 3이상의 자연수일 수 있다. 복수의 펌프 유닛들(111_1~111_n)은 서로 연속적으로 연결될 수 있다. 복수의 펌프 유닛들(111_1~111_n) 각각의 내부 구성에 대해서는 도 4에서 후술하겠다.
복수의 전압 스위치들(112_1~112_n)은 각각 대응되는 펌프 유닛에 입력 전압(V_in)이 인가되도록 스위칭될 수 있다. 복수의 전압 스위치들(112_1~112_n) 각각에는 대응되는 스위칭 신호(SCSC1~SCSCn)가 인가되어, 복수의 전압 스위치들(112_1~112_n)의 온/오프 동작이 제어될 수 있다. 이 때, 스테이지 컨트롤러(130)로부터 수신되는 스테이지 제어 신호(SCS)에 따라, 각각의 전압 스위치들(112_1~112_n)에 제공되는 스위칭 신호(SCSC1~SCSCn)가 변경될 수 있다.
일 실시예에서, 스테이지 제어 신호(SCS)는 n-비트 코드(SCSC1~SCSCn)로 구성될 수 있고, 각 비트들은 복수의 전압 스위치들(112_1~112_n) 중 서로 다른 하나의 전압 스위치에 대응될 수 있다. 예를 들어, 스테이지 제어 신호(SCS) 중 제1 코드(SCSC1)는 제1 전압 스위치(112_1)에 제공되고, 제2 코드(SCSC1)는 제2 전압 스위치(112_2)에 제공되고, 제n 코드(SCSCn)는 제n 전압 스위치(112_n)에 제공될 수 있다.
일 실시예에서, 스테이지 제어 신호(SCS)는 n-비트 코드로 구성되지 않고, 차지 펌프 회로(110)의 스테이지를 증가시키는 스테이지 업 신호 및 차지 펌프 회로(110)의 스테이지를 감소시키는 스테이지 다운 신호를 포함할 수 있다. 차지 펌프 회로(110)는 스테이지 업 신호가 수신되면 동작하는 펌프 유닛의 수를 하나 증가시키고, 스테이지 다운 신호가 수신되면 동작하는 펌프 유닛의 수를 하나 감소시킬 수 있다.
차지 펌프 회로(110)는 수신된 스테이지 제어 신호(SCS)에 따라, 동작하는 스테이지가 변경될 수 있다. 차지 펌프 회로(110)의 스테이지에 따라 복수의 펌프 유닛들(111_1~111_n) 중 입력 전압(V_in)이 인가되는 펌프 유닛의 수가 달라질 수 있다. 예를 들어, 제1 스테이지에서는 제1 펌프 유닛(111_1)에 입력 전압(V_in)이 인가되어 하나의 펌프 유닛이 구동될 수 있다. 제2 스테이지에서는 제1 펌프 유닛(111_1) 및 제2 펌프 유닛(111_2)에 입력 전압(V_in)이 인가되어 2개의 펌프 유닛들이 구동될 수 있다. 제n 스테이지에서는 제1 내지 제n 펌프 유닛(111_1~111_n)에 입력 전압(V_in)이 인가되어, n개의 펌프 유닛들이 구동될 수 있다.
구동하는 펌프 유닛의 수가 많아질수록, 차지 펌프 회로(110)는 상대적으로 많은 양의 펌프 전류(I_pump)를 출력하면서 타겟 레벨의 고전압을 생성할 수 있다. 따라서, 구동하는 펌프 유닛의 수가 많아질수록, 펌프 전압(V_pump)이 타겟 레벨에 도달하는 데에 걸리는 시간(예를 들어, 셋업 시간(set up time))이 감소될 수 있다.
반면, 구동하는 펌프 유닛의 수가 많아질수록, 차지 펌프 회로(110)에서의 소비 전력이 증가할 수 있다. 또한, 구동하는 펌프 유닛의 수가 많아질수록 차지 펌프 회로(110)로 입력되는 입력 전류(I_in)의 피크값이 커질 수 있다. 따라서, 메모리 장치에 전력을 제공하는 구성 요소의 동작이 불안정해질 수 있고, 메모리 장치에 제공되는 입력 전압(V_in)도 불안정해질 수 있다.
본 개시에 따른 메모리 장치는, 스테이지 제어 신호(SCS)에 따라 차지 펌프 회로(110)에 포함된 복수의 펌프 유닛들(111_1~111_n) 중 동작하는 펌프 유닛의 수를 조절하므로, 경우에 따라 불필요한 전력 소모를 방지하거나, 과도하게 셋업 시간이 길어지는 것을 방지하여 동작 속도를 증가시킬 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 펌프 유닛을 설명하기 위한 블록도이다. 도 4의 펌프 유닛에 입력 전압(V_in)이 제공되는 경우를 도시한 것이다. 도 4에 도시한 실시 예에 따른 펌프 유닛은 단지 예시적인 것이며, 도 4에 도시된 실시예와 다른 다양한 형태로 펌프 유닛이 구현될 수 있음은 물론이다. 또한, 도 4에서는 도 3의 제1 펌프 유닛을 도시하였으나, 도 3의 제2 내지 제n 펌프 유닛에도 동일한 설명이 적용될 수 있음은 물론이다.
도 4를 참조하면, 제1 펌프 유닛(111_1)은, 복수의 트랜지스터들(Q0~Q4)과 복수의 커패시터들(C0~C4)을 포함할 수 있다. 복수의 트랜지스터들(Q0~Q4)은 NMOS 트랜지스터일 수 있으며, 드레인 단자와 게이트 단자가 서로 연결되어 다이오드로 동작할 수 있다. 도 4에서는 제1 펌프 유닛(111_1)이 5개의 트랜지스터들(Q0~Q4)과 5개의 커패시터들(C0~C4)을 포함하는 것으로 도시하였으나, 본 개시의 펌프 유닛은 이에 한정되지 않으며, 트랜지스터들 및 커패시터들의 수는 달라질 수 있다.
출력단에 연결되는 출력 커패시터(C0)를 제외한 제1 내지 제4 커패시터들(C1~C4)을 통해 제1 클럭 신호(CLK1) 또는 제2 클럭 신호(CLK2)가 입력될 수 있다. 일 실시예에서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 서로 상보적인 특성을 가질 수 있다.
첫 번째 반 주기 동안 제1 클럭 신호(CLK1)는 로우(Low) 값을 갖고 제2 클럭 신호(CLK2)가 하이(High) 레벨을 가질 수 있으며, 제1 커패시터(C1)가 입력 전압(V_in)에 의해 충전될 수 있다. 다음 반 주기 동안 제1 클럭 신호(CLK1)는 하이 레벨을 갖고, 제2 클럭 신호(CLK2)는 로우 레벨을 가질 수 있으며, 제1 클럭 신호(CLK1)에 의해 제1 커패시터(C1)의 전압이 입력 전압(V_in)의 두 배로 증가할 수 있다. 또한, 제1 트랜지스터(Q1)는 오프되고 제2 트랜지스터(Q2)가 온되어 제2 커패시터(C2)의 전압이 입력 전압(V_in)의 두 배로 증가할 수 있다.
다음 반 주기에서 다시 제1 클럭 신호(CLK1)가 로우 레벨을 갖고 제2 클럭 신호(CLK2)가 하이 레벨을 갖도록 설정되면, 제2 클럭 신호(CLK2)에 의해 제2 커패시터(C2)의 전압이 입력 전압(V_in)의 세 배로 증가하고 제3 커패시터(C3)가 제2 커패시터(C2)의 전압에 의해 충전될 수 있다. 이러한 과정을 거쳐서 입력 전압(V_in)을 증폭시켜 제1 펌프 전압(V_pump1)을 생성할 수 있다. 즉, 제1 펌프 유닛(111_1)에 포함되는 트랜지스터의 개수가 i개이면, 제1 펌프 전압(V_pump1)은 입력 전압(V_in)의 i배일 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러를 설명하기 위한 블록도이다.
도 2 및 도 5를 참조하면, 스테이지 컨트롤러(130)는 펌프 전류 복사 회로(131), 펌프 전류 검출부(132) 및 스테이지 제어 신호 생성부(133)를 포함할 수 있다.
펌프 전류 복사 회로(131)는 스위칭 회로(120)로부터 펌프 전류(I_pump)에 대응하는 신호(SIP)를 수신할 수 있다. 펌프 전류 복사 회로(131)는 펌프 전류(I_pump)에 대응하는 신호(SIP)에 기초하여, 펌프 전류(I_pump)의 크기에 대응하는 복사 전압(VR)을 생성할 수 있다. 일 실시예에서, 펌프 전류 복사 회로(131)는 전류 미러 회로 및 전류-전압 변환 회로를 포함할 수 있다. 예를 들어, 펌프 전류 복사 회로(131)의 전류-전압 변환 회로는 가변 저항(R)을 포함할 수 있고, 복사 전압(VR)은 가변 저항(R)의 크기에 비례할 수 있다.
펌프 전류 검출부(132)는 펌프 전류 복사 회로(131)로부터 출력된 복사 전압(VR)을 수신할 수 있다. 펌프 전류 검출부(132)는 복사 전압(VR)을 기준 전압(Vref)과 비교하고, 비교 결과로서 비교 신호(CS)를 생성할 수 있다. 일 실시예에서, 펌프 전류 검출부(132)는 아날로그-디지털 컨버터(analog-digital converter, ADC)로 구현될 수 있다. 이 때, 상기 기준 전압(Vref)은, 외부로부터 제공될 수도 있고, 또는 펌프 전류 검출부(132) 내부에서 생성될 수도 있다.
예를 들어, 펌프 전류 검출부(132)는 복사 전압(VR)이 기준 전압(Vref)보다 큰 경우에는 제1 레벨(예를 들어, 하이 레벨)의 비교 신호(CS)를 출력할 수 있고, 복사 전압(VR)이 기준 전압(Vref) 이하인 경우에는 제2 레벨(예를 들어, 로우 레벨)의 비교 신호(CS)를 출력할 수 있다. 다만, 본 개시에 따른 펌프 전류 검출부(132)의 동작은 이에 한정되지 않으며, 복사 전압(VR)이 기준 전압(Vref)보다 큰 경우에는 로우 레벨의 비교 신호(CS)를 출력할 수도 있고, 복사 전압(VR)이 기준 전압(Vref) 이하인 경우에는 하이 레벨의 비교 신호(CS)를 출력할 수 있다.
일 실시예에서, 펌프 전류 검출부(132)는 하나의 기준 전압이 아닌 복수의 기준 전압들(예를 들어, Vref1, Vref2)을 복사 전압(VR)과 비교한 결과를 비교 신호(CS)로 출력할 수도 있다.
스테이지 제어 신호 생성부(133)는 펌프 전류 검출부(132)로부터 비교 신호(CS)를 수신하여, 스테이지 제어 신호(SCS)를 출력할 수 있다. 이 때, 스테이지 제어 신호 생성부(133)는 동작 구간에 따라 스테이지 제어 신호(SCS)를 출력 동작이 달라질 수 있다. 스테이지 컨트롤러(130)의 제어 동작은 미리 지정된 제1 기준 시간(tp1)을 기준으로 제1 구간에서의 동작 및 제2 구간에서의 동작으로 나눠질 수 있다. 일 실시예에서, 차지 펌프 회로(110)는 제1 구간동안 메모리 셀을 차징하는 차징 동작을 수행하고, 제2 구간 동안은 차징 동작을 마무리 할 수 있다.
일 실시예에서, 메모리 장치의 동작이 시작된 후 메모리 셀들이차징되는 제1 구간에서, 스테이지 제어 신호 생성부(133)는 제1 레벨(예를 들어, 하이 레벨)에서 제2 레벨(예를 들어, 로우 레벨)로 변화하는 비교 신호(CS)를 수신하는 경우에 스테이지를 증가시키는 스테이지 제어 신호(SCS)를 출력할 수 있다. 반면, 제1 구간 이후의 제2 구간(예를 들어, 도 6의 tp1 이 후)에서, 스테이지 제어 신호 생성부(133)는 제1 레벨에서 제2 레벨로 변화하는 비교 신호(CS)를 수신하는 경우에는 스테이지를 감소시키는 스테이지 제어 신호(SCS)를 출력할 수 있다.
일 실시예에서, 스테이지 제어 신호 생성부(133)는 제2 구간의 시작 시점인 제1 기준 시간(tp1)에 대한 정보를 외부로부터 수신할 수 있다. 예를 들어, 제1 기준 시간(tp1)에 대응되는 데이터가 스테이지 제어 신호 생성부(133)에 저장될 수 있고, 미리 저장된 제1 기준 시간(tp1)에 대한 데이터에 기초하여 제1 구간의 동작 및 제2 구간의 동작을 나누어 수행할 수 있다. 일 실시예에서, 스테이지 제어 신호 생성부(133)는 제2 구간의 시작 시점인 제1 기준 시간(tp1)을 검출할 수 있다. 예를 들어, 스테이지 제어 신호 생성부(133)는 제1 기준 시간(tp1)을, 차지 펌프 회로(예를 들어, 도 4의 110)의 스테이지가 최대 스테이지(예를 들어, 제n 스테이지)에 도달한 시점을 검출함으로써 획득할 수 있다. 다만, 상기 스테이지 제어 신호 생성부(133)의 동작은 예시적인 것이며, 이에 한정되지는 않는다.
본 개시에 따른 메모리 장치는, 차지 펌프 회로에서 출력되는 펌프 전류(I_pump)의 크기에 기초하여 차지 펌프 회로의 스테이지를 변화시킬 수 있다. 따라서, 메모리 장치는, 펌프 전류(I_pump)의 크기가 불충분한 경우를 센싱하여, 스테이지를 증가시킴으로써 펌프 전류(I_pump)를 증가시킬 수 있다. 또한, 메모리 장치는, 차지 펌프 회로가 펌프 전압(V_pump)을 생성하는 동작을 시작하는 시점부터 높은 스테이지로 동작할 필요 없이, 펌프 전류(I_pump)의 크기를 확인한 후 스테이지를 조절할 수 있으므로, 불필요한 전력 소모를 방지할 수 있다. 또한, 메모리 장치는, 제2 구간에서 차지 펌프 회로의 스테이지를 낮춤으로써, 불필요한 전력 소모를 방지할 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러의 동작을 설명하기 위한 도면이다. 도 6은 시간에 따른 펌프 전류의 변화를 나타내는 그래프로서, 펌프 전류의 크기에 따른 스테이지 변화를 설명하기 위한 도면이다. 비교 예에 따른 차지 펌프 회로는 스테이지의 변화 없이 제(K+2) 스테이지로 동작한다. 도 6에 도시된 스테이지 컨트롤러의 동작은 예시적인 것이며 이에 한정되지 않는다.
도 2, 도 5 및 도 6을 참조하면, 본 개시에 따른 차지 펌프 회로(110)가 동작을 시작할 때에는 미리 정해진 제K 스테이지로 동작할 수 있다. 이 때, K는 임의의 수로 1이상의 자연수 일 수 있다.
스테이지 컨트롤러(130)는 차지 펌프 회로(110)의 스테이지를 제어할 수 있고, 스테이지 컨트롤러(130)의 제어 동작은 제1 기준 시간(tp1)을 기준으로 제1 구간(P1)에서의 동작 및 제2 구간(P2)에서의 동작으로 나눠질 수 있다. 차지 펌프 회로(110)는 제1 구간(P1)동안 메모리 셀을 차징하는 차징 동작을 수행하고, 제2 구간(P2) 동안은 차징 동작을 마무리 할 수 있다.
스테이지 컨트롤러(130)에는 상기 제1 기준 시간(tp1)에 대응되는 데이터가 미리 저장될 수 있다. 또는, 스테이지 컨트롤러(130)는 제1 기준 시간(tp1)을 검출할 수 있다. 스테이지 컨트롤러(130)는 상기 제1 기준 시간(tp1)을 기준으로 스테이지 제어 신호(SCS)를 출력할 수 있다. 일 실시예에서, 스테이지 제어 신호(SCS)는 스테이지 업 신호(SCS_UP) 및 스테이지 다운 신호(SCS_DOWN)를 포함할 수 있고, 스테이지 컨트롤러(130)는 제1 구간(P1)에서는 스테이지 업 신호(SCS_UP)를 출력하고, 제2 구간(P2)에서는 스테이지 다운 신호(SCS_DOWN)를 출력할 수 있다.
차지 펌프 회로(110)가 동작을 시작하면, 펌프 전류(I_pump)의 크기가 피크 전류(I_peak)까지 증가할 수 있다. 본 개시에 따른 차지 펌프 회로(110)는 K개의 펌프 유닛이 동작하고 비교에 따른 차지 펌프 회로는 (K+2)개의 펌프 유닛이 동작하므로, 본 개시에 따른 차지 펌프 회로(110)의 피크 전류(I_peak)는 비교 예에 따른 차지 펌프 회로의 피크 전류(Ic_peak)보다 크기가 작을 수 있다. 따라서, 본 개시에 따른 메모리 장치 내부에서 발생된 과도한 피크 전류로 인해 메모리 장치 외부의 장치가 손상되는 것을 방지할 수 있고, 입력 전압이 메모리 장치로 안정적으로 제공될 수 있다.
펌프 전류(I_pump)의 크기는 피크 전류(I_peak)에 도달한 이후에 점점 감소하여 제1 시간(t1)에 기준 전류에 도달할 수 있다. 제1 시간(t1)에서, 펌프 전류 복사 회로(131)는 펌프 전류(I_pump)에 대응하는 신호(SIP)에 기초하여, 펌프 전류(I_pump)의 크기에 대응하는 복사 전압(VR)을 생성할 수 있다. 이 때, 복사 전압(VR)의 크기는 기준 전압(Vref)의 크기와 동일할 수 있다. 복사 전압(VR)이 점차 감소하여 기준 전압(Vref)에 도달하였으므로 펌프 전류 검출부(132)는, 하이 레벨의 비교 신호(CS)에서 로우 레벨의 비교 신호(CS)를 출력할 수 있다. 스테이지 제어 신호 생성부(133)는 하이 레벨에서 로우 레벨로 변화하는 비교 신호(CS)를 수신하여, 스테이지를 증가시키는 스테이지 업 신호(SCS_UP)를 출력할 수 있다. 차지 펌프 회로(110)는 스테이지 업 신호(SCS_UP)를 수신하여, 제(K+1) 스테이지로 동작할 수 있다. 차지 펌프 회로(110)의 스테이지가 증가됨에 따라, 펌프 전류(I_pump)의 크기가 다시 일정 크기까지 증가할 수 있다.
펌프 전류(I_pump)의 크기는 다시 감소할 수 있고, 제2 시간(t2)에 기준 전류에 도달할 수 있다. 펌프 전류 복사 회로(131)는 펌프 전류(I_pump)에 대응하는 신호(SIP)에 기초하여, 펌프 전류(I_pump)의 크기에 대응하는 복사 전압(VR)을 생성할 수 있다. 제2 시간(t2)에서, 복사 전압(VR)의 크기는 기준 전압(Vref)의 크기와 동일할 수 있다. 복사 전압(VR)이 점차 감소하여 기준 전압(Vref)에 도달하였으므로, 펌프 전류 검출부(132)는 하이 레벨의 비교 신호(CS)에서 로우 레벨의 비교 신호(CS)를 출력할 수 있다. 스테이지 제어 신호 생성부(133)는 비교 신호(CS)를 수신하여, 스테이지를 증가시키는 스테이지 업 신호(SCS_UP)를 출력할 수 있다. 차지 펌프 회로(110)는 스테이지 업 신호(SCS_UP)를 수신하여, 제(K+2) 스테이지로 동작할 수 있다. 차지 펌프 회로(110)의 스테이지가 증가됨에 따라, 펌프 전류(I_pump)의 크기가 다시 일정 크기까지 증가할 수 있다. 제1 구간(P1)에서는 차지 펌프 회로(110)가 차징 동작을 수행 중이므로, 스테이지 컨트롤러(130)는 펌프 전류(I_pump)가 기준 전류 이상의 크기를 가질 수 있도록 제어하여 펌프 전압(V_pump)이 타겟 전압에 도달하는 셋업 타임을 감소시킬 수 있다.
제2 구간(P2)에서의 제3 시간(t3)에, 펌프 전류(I_pump)의 크기는 다시 감소하여 기준 전류에 도달할 수 있다. 펌프 전류 복사 회로(131)는 펌프 전류(I_pump)에 대응하는 신호(SIP)에 기초하여, 펌프 전류(I_pump)의 크기에 대응하는 복사 전압(VR)을 생성할 수 있다. 제3 시간(t3)에서, 복사 전압(VR)의 크기는 기준 전압(Vref)의 크기와 동일할 수 있다. 복사 전압(VR)이 점차 감소하여 기준 전압(Vref)에 도달하였으므로, 펌프 전류 검출부(132)는 하이 레벨의 비교 신호(CS)에서 로우 레벨의 비교 신호(CS)를 출력할 수 있다. 스테이지 제어 신호 생성부(133)는 비교 신호(CS)를 수신하여, 스테이지를 감소시키는 스테이지 다운 신호(SCS_DOWN)를 출력할 수 있다. 차지 펌프 회로(110)는 스테이지 다운 신호(SCS_DOWN)를 수신하여, 제(K+1) 스테이지로 동작할 수 있다. 제2 구간은, 차지 펌프 회로(110)의 차징 동작이 마무리되는 단계이므로, 스테이지 컨트롤러(130)는 구동하는 펌프 유닛의 수가 감소하도록 차지 펌프 회로(110)의 스테이지를 제어하여, 소모되는 전력을 감소시킬 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 전압 생성기에 포함된 스위칭 회로, 펌프 전류 복사 회로 및 펌프 전류 검출부를 나타낸 회로도이다. 도 7의 회로도는 도 6에서의 스테이지 컨트롤러의 동작에 대응되는 예시적인 구성이다. 따라서, 본 개시에 따른 전압 생성기는 이에 한정되지 않으며, 다양한 회로 구성이 가능함은 자명할 것이다.
도 5 및 도 7을 참조하면, 스위칭 회로(120)는 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 스위칭 회로(120)는 M개의 트랜지스터를 포함할 수 있다. 이 때, M은 2이상의 자연수일 수 있다.
펌프 전류 복사 회로(131)는 펌프 전류(I_pump)에 대응하는 신호(SIP)를 수신하여 펌프 전류(I_pump)를 1/M배 하여 복사하는 전류 미러 회로(131_1) 및 복사된 전류(1/M? I_pump)를 복사 전압(VR)으로 변환하는 전류-전압 변환 회로(131_2)를 포함할 수 있다.
전류 미러 회로(131_1)는 스위칭 회로(120)의 양단에 연결되어, 스위칭 회로(120)의 양단 사이의 전압을 펌프 전류(I_pump)에 대응하는 신호(SIP)로서 수신할 수 있다. 일 실시예에서, 전류 미러 회로(131_1)는 2개의 트랜지스터 및 하나의 연산 증폭기를 포함할 수 있다. 다만, 전류 미러 회로의 구성은 이에 한정되는 것은 아니며, 전류 미러 회로(131_1)는 펌프 전류(I_pump)를 1/M배하여 출력할 수 있는 다양한 회로 구성이 가능할 것이다.
일 실시예에서, 전류-전압 변환 회로(131_2)는 접지 전원에 연결된 가변 저항(R)으로 구현될 수 있다. 상기 가변 저항(R)은 제어 로직(예를 들어, 도 1의 500)의 제어에 따라 그 크기가 가변될 수 있다. 예를 들어, 전류 미러 회로(131_1)의 오프 셋을 보상하기 위해 저항(R)의 크기가 조절될 수 있다. 또는 예를 들어, 도 10에서 후술되는 바와 같이 메모리 셀 어레이(예를 들어, 도 1의 300)에 포함된 페일 메모리 셀을 검출하기 위해 저항(R)의 크기가 조절될 수 있다.
펌프 전류 검출부(132)는, 일 실시예에서, ADC로 구현될 수 있다. 예를 들어, 펌프 전류 검출부(132)는, 2개의 비교기들(COMP1, COMP2) 및 S-R 래치를 포함할 수 있다.
제1 비교기(COMP1)에는 복사 전압(VR) 및 제1 기준 전압(Vref1)이 입력될 수 있고, 제2 비교기(COMP2)에는 복사 전압(VR) 및 제2 기준 전압(Vref2)이 입력될 수 있다. 이 때, 제1 기준 전압(Vref1) 및 제2 기준 전압(Vref2)은 도 5의 기준 전압(Vref)보다 일정한 크기에 오프셋만큼 크거나 작을 수 있다. 예를 들어, 제1 기준 전압(Vref1)은 기준 전압(Vref)보다 오프셋만큼 클 수 있고, 제2 기준 전압(Vref2)은 기준 전압(Vref)보다 오프셋만큼 작을 수 있다.
제1 비교기(COMP1)는 복사 전압(VR)이 제1 기준 전압(Vref1)보다 크면 하이 레벨의 신호를 출력할 수 있고, 제1 기준 전압(Vref1)보다 작으면 로우 레벨의 신호를 출력할 수 있다. 제2 비교기(COMP2)는 복사 전압(VR)이 제2 기준 전압(Vref2)보다 크면 로우 레벨의 신호를 출력할 수 있고, 제2 기준 전압(Vref2)보다 작으면 하이 레벨의 신호를 출력할 수 있다.
S-R 래치는 제1 비교기(COMP1) 및 제2 비교기(COMP2)로부터 각각 출력된 신호를 수신하여 비교 신호(CS)를 출력할 수 있다. 예를 들어, S-R 래치가 제1 비교기(COMP1)로부터 로우 레벨의 신호를 수신하고 제2 비교기(COMP2)로부터 하이 레벨의 신호를 수신하는 경우, 즉, 복사 전압(VR)이 제2 기준 전압(Vref2)보다 작은 경우에, S-R 래치는 로우 레벨의 비교 신호(CS)를 출력할 수 있다. S-R 래치가 제1 비교기(COMP1)로부터 하이 레벨의 신호를 수신하고 제2 비교기(COMP2)로부터 로우 레벨의 신호를 수신하는 경우, 즉, 복사 전압(VR)이 제1 기준 전압(Vref1)보다 큰 경우에, S-R 래치는 하이 레벨의 비교 신호(CS)를 출력할 수 있다. S-R 래치가 제1 비교기(COMP1)로부터 로우 레벨의 신호를 수신하고 제2 비교기(COMP2)로부터 로우 레벨의 신호를 수신하는 경우, 즉, 복사 전압(VR)이 제1 기준 전압(Vref1)보다 작고 제2 기준 전압(Vref2)보다 큰 경우에, S-R 래치는 이전에 출력된 비교 신호(CS)의 레벨과 동일한 레벨의 비교 신호(CS)를 출력할 수 있다.
따라서, 펌프 전류 검출부(132)는 복사 전압(VR)이 제2 기준 전압(Vref2)보다 작은 경우에는 로우 레벨의 비교 신호(CS)를 출력하고, 복사 전압(VR)이 제1 기준 전압(Vref1)보다 큰 경우에는 하이 레벨의 비교 신호(CS)를 출력하고, 복사 전압(VR)이 제1 기준 전압(Vref1)과 제2 기준 전압(Vref2) 사이의 값을 갖는 경우에는, 이전에 출력된 비교 신호(CS)의 레벨과 동일한 레벨의 비교 신호(CS)를 출력할 수 있다. 일 실시예예서, 스테이지 제어 신호 생성부(133)는 하이 레벨에서 로우 레벨로 변하는 비교 신호(CS)를 수신할 때, 스테이지 제어 신호(SCS)를 출력할 수 있다.
도 7에 도시된 펌프 전류 검출부(132)는 2개의 비교기들(COMP1, COMP2)을 포함함으로써, 기준 전압(Vref)으로부터 일정 오프셋만큼의 변화는 센싱되지 않도록 구현할 수 있다. 다만, 본 개시에 따른 펌프 전류 검출부(132)는 하나의 비교기를 포함할 수도 있으며, 하나의 비교기에는 복사 전압(VR) 및 기준 전압(Vref)이 입력되도록 구현되어, 복사 전압(VR)이 기준 전압(Vref)보다 클 때 하이 레벨을 갖고, 복사 전압(VR) 및 기준 전압(Vref)보다 작을 때 로우 레벨을 갖도록 구현될 수도 있다.
도 8은 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러의 동작을 설명하기 위한 도면이다. 도 8은 도 7과 비교하여, 펌프 전류 검출부가 복사 전압(VR)을 복수의 기준 전압들(Vref1, Vref2)과 비교하여 비교 신호(CS)를 출력하는 방식의 차이가 있다.
도 5 및 도 8을 참조하면, 펌프 전류 검출부(132)는 아날로그 신호 형태의 복사 전압(VR)을 수신하고, 복사 전압(VR) 및 복수의 기준 전압들(Vref1, Vref2)를 비교할 수 있다. 도 8에는 2개의 기준 전압들이 도시되었으나, 본 개시에 따른 펌프 전류 검출부는 복사 전압(VR) 및 3개 이상의 기준 전압들을 비교할 수도 있다.
예를 들어, 펌프 전류 검출부(132)가 복사 전압(VR)을 수신하여 2-bit의 비교 신호(CS)를 출력할 수 있다. 복사 전압(VR)이 제1 기준 전압(Vref1)보다 클 경우에 펌프 전류 검출부(132)는 11의 비교 신호(CS)를 출력할 수 있고, 복사 전압(VR)이 제2 기준 전압(Vref2)보다 작을 경우에 펌프 전류 검출부(132)는 01 비교 신호(CS)를 출력할 수 있다. 복사 전압(VR)이 제1 기준 전압(Vref1) 및 제2 기준 전압(Vref2) 사이의 값을 가질 경우에 펌프 전류 검출부(132)는 10의 비교 신호(CS)를 출력할 수 있다.
제1 기준 시간(tp1)이 경과되기 이전인 제1 구간에서 스테이지 제어 신호 생성부(133)는 11의 비교 신호(CS)를 수신하는 경우에 차지 펌프 회로(예를 들어, 도 2의 110)가 제1 스테이지로 동작하도록 스테이지 제어 신호(SCS)를 생성할 수 있다. 제1 구간에서 스테이지 제어 신호 생성부(133)는 10의 비교 신호(CS)를 수신하는 경우에 차지 펌프 회로(110)가 제2 스테이지로 동작하도록 스테이지 제어 신호(SCS)를 생성할 수 있다. 또한 제1 구간에서, 스테이지 제어 신호 생성부(133)는 01의 비교 신호(CS)를 수신하는 경우에 차지 펌프 회로(110)가 제3 스테이지로 동작하도록 스테이지 제어 신호(SCS)를 생성할 수 있다. 즉, 제1 구간에서는 복사 전압(VR)의 크기에 따라 각각 대응되는 스테이지가 미리 정해져 있을 수 있다.
본 개시에 따른 스테이지 컨트롤러(130)는 도 7 및 도 8에 도시된 구성 외에도 다양한 방식으로 펌프 전류에 대응되는 복사 전압(VR)의 크기에 따라 스테이지를 제어할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 전압 생성기를 설명하기 위한 블록도이다. 도 9에서는, 도 2에서와 동일한 구성에 대해서 중복 설명을 생략하겠다.
도 9를 참조하면, 전압 생성기(100a)는 차지 펌프 회로(110), 스위칭 회로(120) 및 스테이지 컨트롤러(130a)를 포함할 수 있다. 차지 펌프 회로(110)는 복수의 펌프 유닛들(111)을 포함할 수 있고, 스테이지에 따라 구동하는 펌프 유닛의 수가 달라질 수 있다.
스테이지 컨트롤러(130a)는 외부로부터 수신된 스테이지 컨트롤러 제어 신호(CSC)에 응답하여, 스테이지 제어 동작을 종료할 수 있다. 일 실시예에서, 메모리 셀에 대한 동작(예를 들어, 프로그램 동작, 독출 동작 및 소거 동작 중 하나의 동작)이 완료되면, 스테이지 컨트롤러(130a)는 스테이지 컨트롤러 제어 신호(CSC)를 수신할 수 있고, 차지 펌프 회로에 대한 스테이지 제어 동작이 불필요해 지므로 스테이지 제어 동작을 종료하여 전력 소모를 방지할 수 있다.
일 실시예에서, 외부로부터 수신된 스테이지 컨트롤러 제어 신호(CSC)에 응답하여, 스테이지 제어 동작을 종료하고, 에러 검출 동작을 수행할 수 있다. 스테이지 컨트롤러(130a)의 스테이지 제어 동작은 도 2의 스테이지 컨트롤러(130)의 스테이지 제어 동작과 동일할 수 있다. 일 실시예에서, 메모리 셀에 대한 동작이 완료되면, 스테이지 컨트롤러 제어 신호(CSC)가 수신될 수 있고, 스테이지 컨트롤러(130a)는 에러 검출 동작을 수행할 수 있다. 스테이지 컨트롤러 제어 신호(CSC)는 도 1의 전압 제어 신호(CTRL_vol)에 포함될 수 있다. 스테이지 컨트롤러(130a)는 스위칭 회로(120)로부터 펌프 전류(I_pump)에 대응하는 신호(SIP)를 수신할 수 있다. 스테이지 컨트롤러(130a)는 펌프 전류(I_pump)에 대응하는 신호(SIP)로부터 펌프 전류(I_pump)의 크기에 대한 정보를 획득할 수 있다.
스테이지 컨트롤러(130a)는 펌프 전류(I_pump)가 기준 전류보다 크게 흐르는 경우에는, 에러가 발생된 것으로 판단할 수 있다. 예를 들어, 프로그램 동작, 독출 동작 및 소거 동작 중 하나의 동작이 수행되는 메모리 셀들에 페일 메모리 셀이 포함되는 경우에는, 펌프 전류(I_pump)가 기준 전류보다 크게 발생될 수 있고, 스테이지 컨트롤러(130a)는 에러가 발생된 것으로 판단할 수 있다. 또는, 예를 들어, 차지 펌프 회로(110)나 스위칭 회로(120)에 포함되는 불량 트랜지스터에 의해 손실 전류가 발생되는 경우에는 펌프 전류(I_pump)가 기준 전류보다 크게 발생될 수 있고, 스테이지 컨트롤러(130a)는 에러가 발생된 것으로 판단할 수 있다.
스테이지 컨트롤러(130a)는 에러가 검출되면, 제어 로직(예를 들어, 도 1의 500)으로 에러 검출 신호(EDS)를 출력할 수 있다. 일 실시예에서, 제어 로직(500)은 에러 검출 신호(EDS)를 수신하여, 동작 중인 메모리 셀들 중에 페일 메모리 셀이 포함된 것으로 판단하고, 페일 메모리 셀이 포함된 메모리 블록을 배드 블록 처리할 수 있다. 스테이지 컨트롤러(130a)의 구성에 대해서는 도 10에서 후술하겠다.
도 10는 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러를 설명하기 위한 블록도이다. 도 11은 본 개시의 예시적 실시 예에 따른 스테이지 컨트롤러의 동작을 설명하기 위한 도면이다. 도 10은 스테이지 컨트롤러가 에러 검출 동작을 제3 구간(P3에서 수행하는 것을 설명하기 위한 도면이다. 도 11은 정상적인 메모리 셀들에 대한 프로그램 동작에서 시간에 따른 펌프 전류의 변화를 나타내는 그래프로서, 도 6에서의 펌프 전류의 크기에 따라 스테이지를 제어할 때, 시간에 따른 펌프 전류의 변화 그래프와 동일하다. 도 11에서는 메모리 장치가 프로그램 동작을 수행하는 경우에 대해 예시적으로 설명하나, 독출 동작 또는 소거 동작을 수행할 때에도 동일한 설명이 적용될 수 있다.
도 9 내지 도 11을 참조하면, 스테이지 컨트롤러(130a)는 펌프 전류 복사 회로(131a), 펌프 전류 검출부(132a) 및 스테이지 제어 신호 생성부(133a)를 포함할 수 있다. 메모리 셀에 대한 프로그램 동작이 완료되면, 제2 기준 시점(tp2)에 스테이지 컨트롤러(130a)는 스테이지 컨트롤러 제어 신호(CSC)를 수신할 수 있다. 스테이지 컨트롤러(130a)는 스테이지 컨트롤러 제어 신호(CSC)에 응답하여, 제2 기준 시점(tp2) 이 후 제3 구간(P3)에서 에러 검출 동작을 수행할 수 있다.
에러가 검출되지 않는 경우에는, 제3 구간(P3)에서의 펌프 전류(I_pump)의 크기가 다른 구간에서의 펌프 전류(I_pump)의 크기보다 상대적으로 낮아진 상태로 안정화될 수 있다. 예를 들어, 프로그램 된 메모리 셀들에 페일 메모리 셀이 포함되지 않은 경우에는, 펌프 전류(I_pump)의 크기가 상대적으로 낮아진 상태로 안정화될 수 있다. 반면, 프로그램 된 메모리 셀들에 페일 메모리 셀이 포함되는 경우에는 손실 전류가 발생되어, 에러가 검출되지 않는 경우보다 상대적으로 펌프 전류(I_pump)의 크기가 커질 수 있다. 도 11에서는 페일 메모리 셀이 포함되는 경우에 대해서만 도시되어 있으나 본 개시는 이에 한정되지 않는다. 예를 들어, 스위칭 회로에 불량 트랜지스터가 포함되는 경우에는 손실 전류가 발생되어, 에러가 검출되지 않는 경우보다 상대적으로 펌프 전류(I_pump)의 크기가 커질 수 있다.펌프 전류 복사 회로(131a)는 스위칭 회로(120)로부터 펌프 전류(I_pump)에 대응하는 신호(SIP)를 수신할 수 있다. 펌프 전류 복사 회로(131a)는 펌프 전류(I_pump)에 대응하는 신호(SIP)에 기초하여, 펌프 전류(I_pump)의 크기에 대응하는 복사 전압(VR_f)을 생성할 수 있다.
일 실시예에서, 펌프 전류 복사 회로(131a)는 전류 미러 회로 및 전류-전압 변환 회로를 포함할 수 있고, 전류-전압 변환 회로는 접지 전원에 연결된 가변 저항(R_f)으로 구현될 수 있다. 스테이지 제어 동작 후 에러 검출 동작이 시작되면 펌프 전류 복사 회로(131a)의 가변 저항(R_f)의 크기가 상대적으로 증가될 수 있다. 즉, 스테이지 컨트롤러 제어 신호(CSC)에 응답하여, 펌프 전류 복사 회로(131a)는 증가된 가변 저항(R_f)을 포함할 수 있다.
스테이지 컨트롤러(130a)가 스테이지 제어 동작을 수행할 때(예를 들어, 제1 구간(P1) 및 제2 구간(P2))에 비하여 에러 검출 동작을 수행할 때(예를 들어, 제3 구간(P3))의 펌프 전류(I_pump)의 크기가 상대적으로 작아질 수 있다. 따라서, 스테이지 컨트롤러(130a)가 에러 검출 동작을 수행할 때에는 펌프 전류 검출부(132a)에서 복사 전압(VR_f)의 검출이 용이하도록 펌프 전류 복사 회로(131a)의 가변 저항이 증가될 수 있다.
펌프 전류 검출부(132a)는 펌프 전류 복사 회로(131a)로부터 출력된 복사 전압(VR_f)을 수신할 수 있다. 펌프 전류 검출부(132a)는 복사 전압(VR_f)을 기준 전압(Vref_f)과 비교하고, 비교 결과로서 비교 신호(CS_f)를 생성할 수 있다. 스테이지 컨트롤러(130a)가 스테이지 제어 동작을 수행할 때(제1 구간(P1) 및 제2 구간(P2))에 비하여 에러 검출 동작을 수행할 때(제3 구간(P3)의 펌프 전류(I_pump)의 크기가 상대적으로 작아지므로, 복사 전압(VR_f)의 검출이 용이하도록 에러 검출 동작을 수행할 때의 기준 전압(Vref_f)은, 스테이지 제어 동작을 수행할 때의 기준 전압에 비하여 낮아질 수 있다. 이 때, 기준 전압(Vref_f)은 정상적인 메모리 셀을 프로그램한 후의 펌프 전류(I_pump)의 크기의 최대값에 대응되는 전압 값일 수 있다. 상기 기준 전압(Vref_f)은, 외부로부터 제공될 수도 있고, 또는 펌프 전류 검출부(132a) 내부에서 생성될 수도 있다.
예를 들어, 펌프 전류 검출부(132a)는 복사 전압(VR_f)이 기준 전압(Vref_f)보다 큰 경우에는 하이 레벨의 비교 신호(CS_f)를 출력할 수 있고, 복사 전압(VR_f)이 기준 전압(Vref_f) 이하인 경우에는 로우 레벨의 비교 신호(CS_f)를 출력할 수 있다. 다만, 본 개시에 따른 펌프 전류 검출부(132a)의 동작은 이에 한정되지 않으며, 복사 전압(VR_f)이 기준 전압(Vref_f)보다 큰 경우에는 로우 레벨의 비교 신호(CS_f)를 출력할 수도 있고, 복사 전압(VR_f)이 기준 전압(Vref_f) 이하인 경우에는 하이 레벨의 비교 신호(CS_f)를 출력할 수 있다.
스테이지 제어 신호 생성부(133a)는 펌프 전류 검출부(132a)로부터 비교 신호(CS_f)를 수신하여, 에러 검출 신호(EDS)를 출력할 수 있다. 예를 들어, 복사 전압(VR_f)이 기준 전압(Vref_f)보다 큰 경우에, 스테이지 제어 신호 생성부(133a)는 하이 레벨의 비교 신호(CS_f)를 수신할 수 있고, 에러 검출 신호(EDS)를 제어 로직(예를 들어, 도 1의 500)으로 출력할 수 있다.
도 10에서는 스테이지 컨트롤러(130a)가 에러 검출 동작을 수행함에 따라, 펌프 전류 복사 회로(131a)에 포함된 가변 저항(R_f)의 크기가 증가되고, 펌프 전류 검출부(132a)에서의 기준 전압(Vref_f)의 크기가 감소되는 것으로 설명하였으나, 본 개시는 이에 한정되는 것은 아니다. 스테이지 컨트롤러(130a)가 에러 검출 동작을 수행함에 따라, 펌프 전류 복사 회로(131a)에 포함된 가변 저항(R_f)의 크기가 증가되거나, 또는 펌프 전류 검출부(132a)에서의 기준 전압(Vref_f)의 크기가 감소될 수도 있다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치의 전압 생성기를 설명하기 위한 블록도이다. 도 12에서는, 도 2에서와 동일한 구성에 대해서 중복 설명을 생략하겠다.
도 12를 참조하면, 전압 생성기(100b)는 전압 차지 펌프 회로(110), 스위칭 회로(120), 스테이지 컨트롤러(130b) 및 펌프 클록 생성기(140b)를 포함할 수 있다. 전압 차지 펌프 회로(110)는 복수의 펌프 유닛들(111)을 포함할 수 있다. 다만, 본 개시는 도 12에 한정되지 않으며, 스테이지 컨트롤러(130b) 및 펌프 클록 생성기(140b)는 전압 생성기(100b) 외부의 메모리 장치의 구성일 수 있다.
스테이지 컨트롤러(130b)는 스위칭 회로(120)로부터 펌프 전류(I_pump)에 대응하는 신호(SIP)를 수신할 수 있다. 스테이지 컨트롤러(130b)는 펌프 전류(I_pump)에 대응하는 신호(SIP)로부터 펌프 전류(I_pump)의 크기에 대한 정보를 획득할 수 있다.
스테이지 컨트롤러(130b)는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 전압 차지 펌프 회로(110)의 스테이지를 제어할 수 있다. 스테이지 컨트롤러(130b)는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 전압 차지 펌프 회로(110)로 스테이지 제어 신호(SCS)를 출력할 수 있다. 또한, 스테이지 컨트롤러(130b)는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 전압 차지 펌프 회로(110)로 제공되는 펌프 클럭 신호(PCLK)의 주파수를 제어할 수 있다. 스테이지 컨트롤러(130b)는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 펌프 클럭 생성기(140b)로 클록 제어 신호(CCLK)를 출력할 수 있다. 일 실시예에서, 스테이지 컨트롤러(130b)에 포함된 스테이지 제어 신호 생성부는 펌프 전류(I_pump)의 크기에 대한 정보에 기초하여 펌프 클럭 생성기(140b)로 클록 제어 신호(CCLK)를 출력할 수 있다.
펌프 클럭 생성기(140b)는 펌프 클럭 신호(PCLK)를 생성하고, 펌프 클럭 신호(PCLK)를 차지 펌프 회로(110b)에 제공할 수 있다. 예를 들어, 펌프 클럭 신호(PCLK)는 도 4의 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 포함할 수 있다.
일 실시예에서, 펌프 클럭 생성기(140b)는 오실레이터일 수 있다. 펌프 클럭 생성기(140b)는 스테이지 컨트롤러(130b)으로부터 클록 제어 신호(CCLK)를 수신하고, 클록 제어 신호(CCLK)에 따라 펌프 클럭 신호(PCLK)의 주파수를 조절할 수 있다. 예를 들어, 펌프 클럭 생성기(140b)는 클록 제어 신호(CCLK)에 따라 기본 주파수로부터 정수 배 증가되거나 또는 감소된 주파수를 갖는 펌프 클럭 신호(PCLK)를 생성할 수 있다.
펌프 클럭 신호(PCLK)의 주파수가 높아질수록, 차지 펌프 회로(110)는 상대적으로 많은 양의 펌프 전류(I_pump)를 출력하면서 타겟 레벨의 고전압을 생성할 수 있다. 따라서, 구동하는 펌프 유닛의 수가 많아질수록, 펌프 전압(V_pump)이 타겟 레벨에 도달하는 데에 걸리는 시간인 셋업 시간이 감소될 수 있다. 반면, 펌프 클럭 신호(PCLK)의 주파수가 높아질수록, 차지 펌프 회로(110)에서의 소비 전력이 증가할 수 있다.
본 개시에 따른 메모리 장치는, 펌프 전류(I_pump)를 센싱함으로써, 차지 펌프 회로(110)의 스테이지를 조절하는 동시에, 차지 펌프 회로(110)에 제공되는 펌프 클럭 신호(PCLK)를 조절할 수 있으므로, 경우에 따라 불필요한 전력 소모를 방지하거나, 과도하게 셋업 시간이 길어지는 것을 방지하여 동작 속도를 증가시킬 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 차지 펌프 회로가 채용된 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 13을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 12을 참조하여 상술된 실시 예들을 이용하여 구현될 수 있다. 메모리 장치들(1230, 1240, 1250) 각각은 차지 펌프 회로(1232) 및 차지 펌프 회로(1232)의 스테이지를 제어하는 스테이지 컨트롤러(1234)를 구비할 수 있다. 이에 따라, SSD 시스템(1000)은 동작(예를 들어, 프로그램 동작, 독출 동작 및 소거 동작 중 하나의 동작)을 수행할 때 펌프 전류에 크기에 따라 불필요한 전력 소모를 감소시키거나 동작 속도를 증가시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명하였으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b: 전압 생성기
110, 110b: 차지 펌프 회로
120: 스위칭 회로
130, 130a, 130b: 스테이지 컨트롤러
140b: 펌프 클록 생성기

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 전압을 공급하는 전압 생성기;를 포함하고,
    상기 전압 생성기는,
    n개의 펌프 유닛들을 포함하고, 상기 펌프 유닛들 중 입력 전압을 공급받은 펌프 유닛들의 개수에 따라 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로;
    상기 펌프 전압을 상기 전압 생성기의 외부로 출력하는 스위칭 회로; 및
    상기 펌프 전류에 대응하는 신호를 수신하여 구동하는 펌프 유닛의 수를 제어하는 스테이지 제어 신호를 생성하는 스테이지 제어 동작을 수행하는 스테이지 컨트롤러;를 포함하고,
    상기 n은 2 이상의 자연수인 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 차지 펌프 회로는 상기 n개의 펌프 유닛들 각각에 상기 입력 전압을 인가하기 위한 n개의 전압 스위치들을 더 포함하고,
    상기 전압 스위치들은 상기 스테이지 제어 신호에 응답하여, 스위칭되는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 스테이지 컨트롤러는,
    상기 펌프 전류에 대응하는 신호를 수신하여 상기 펌프 전류에 대응되는 복사 전압을 생성하는 펌프 전류 복사 회로;
    상기 복사 전압과 기준 전압을 비교한 결과로서 비교 신호를 출력하는 펌프 전류 검출부; 및
    상기 비교 신호에 기초하여, 상기 스테이지 제어 신호를 생성하는 스테이지 제어 신호 생성부;를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 펌프 전류 복사 회로는, 접지 전원에 연결된 가변 저항을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서,
    상기 펌프 전류 검출부는,
    상기 복사 전압을 제1 기준 전압 및 상기 제1 기준 전압의 레벨보다 낮은레벨을 갖는 제2 기준 전압과 비교한 결과를 상기 비교 신호로 출력하는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 스테이지 제어 신호는, 상기 스테이지를 증가시키는 스테이지 업 신호 및 상기 스테이지를 감소시키는 스테이지 다운 신호를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서,
    상기 차지 펌프 회로에 펌프 클럭 신호를 제공하는 펌프 클럭 생성기를 더 포함하고,
    상기 스테이지 컨트롤러는, 상기 펌프 전류에 대응하는 신호를 수신하여 상기 펌프 클럭 생성기를 제어하는 클럭 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 클럭 제어 신호에 따라, 상기 펌프 클럭 신호의 주파수가 달라지는 것을 특징으로 하는 메모리 장치.
  9. 제1 항에 있어서,
    상기 스테이지 컨트롤러는, 상기 스테이지 컨트롤러의 외부로부터 스테이지 컨트롤러 제어 신호가 수신되면, 상기 스테이지 제어 동작을 종료하는 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서,
    상기 스테이지 컨트롤러는, 상기 스테이지 컨트롤러의 외부로부터 스테이지 컨트롤러 제어 신호가 수신되면, 상기 펌프 전류에 대응하는 신호에 기초하여, 상기 메모리 셀 어레이 및 상기 전압 생성기 중 하나에 발생된 에러를 검출하는 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  11. 제10 항에 있어서,
    상기 스테이지 컨트롤러 제어 신호는 상기 메모리 셀들에 대한 동작이 완료되면, 상기 스테이지 컨트롤러로 입력되는 것을 특징으로 하는 메모리 장치.
  12. 복수의 펌프 유닛들을 포함하고, 상기 복수의 펌프 유닛들 중 입력 전압을 공급받은 펌프 유닛들의 개수에 따라 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로;
    상기 펌프 전압 및 상기 펌프 전류를 외부로 출력하는 스위칭 회로; 및
    상기 스위칭 회로로부터 상기 펌프 전류에 대응하는 신호를 수신하여 상기 차지 펌프 회로의 스테이지를 제어하는 스테이지 제어 신호를 생성하는 스테이지 컨트롤러;를 포함하고,
    상기 차지 펌프 회로의 스테이지가 증가될수록 상기 복수의 펌프 유닛들 중 상기 입력 전압을 공급받는 펌프 유닛의 수가 증가되는 것을 특징으로 하는 메모리 장치.
  13. 제12 항에 있어서,
    상기 차지 펌프 회로는 상기 복수의 펌프 유닛들 각각에 상기 입력 전압을 인가하는 전압 스위치들을 더 포함하고,
    상기 전압 스위치들은 상기 스테이지 제어 신호에 응답하여, 스위칭되는 것을 특징으로 하는 메모리 장치.
  14. 제12 항에 있어서,
    상기 스테이지 컨트롤러는,
    상기 펌프 전류에 대응하는 신호를 수신하여 상기 펌프 전류에 대응되는 복사 전압을 생성하는 펌프 전류 복사 회로;
    상기 복사 전압과 기준 전압을 비교한 결과로서 비교 신호를 출력하는 펌프 전류 검출부; 및
    상기 비교 신호에 기초하여, 상기 스테이지 제어 신호를 생성하는 스테이지 제어 신호 생성부;를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 복수의 펌프 유닛들을 포함하고, 펌프 전압 및 펌프 전류를 출력하는 차지 펌프 회로; 및
    상기 복수의 펌프 유닛들 중 동작하는 펌프 유닛의 수를 제어하는 스테이지 제어 동작을 수행하는 스테이지 컨트롤러;를 포함하고,
    상기 스테이지 컨트롤러는,
    상기 펌프 전류에 대응하는 신호를 수신하여 상기 펌프 전류에 대응되는 복사 전압을 생성하는 펌프 전류 복사 회로;
    상기 복사 전압과 기준 전압을 비교한 결과로서 비교 신호를 출력하는 펌프 전류 검출부; 및
    상기 비교 신호에 기초하여, 상기 차지 펌프 회로의 스테이지를 제어하는 스테이지 제어 신호를 생성하는 스테이지 제어 신호 생성부;를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15 항에 있어서,
    상기 차지 펌프 회로에 서로 다른 주파수를 갖는 펌프 클럭 신호들을 제공하는 펌프 클럭 생성기를 더 포함하고,
    상기 스테이지 제어 신호 생성부는, 상기 펌프 전류에 대응하는 신호를 수신하여 상기 펌프 클럭 생성기를 제어하는 클럭 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  17. 제15 항에 있어서,
    상기 스테이지 컨트롤러는 상기 스테이지 컨트롤러의 외부로부터 스테이지 컨트롤러 제어 신호가 수신되면 상기 스테이지 제어 동작을 종료하고, 상기 펌프 전류에 대응하는 신호에 기초하여 페일 메모리 셀을 검출하는 에러 검출 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  18. 제17 항에 있어서,
    상기 스테이지 제어 신호 생성부는, 상기 비교 신호에 기초하여, 에러 검출 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  19. 제17 항에 있어서,
    상기 펌프 전류 복사 회로는 접지 전원에 연결된 저항을 포함하고,
    상기 스테이지 제어 동작을 수행할 때의 상기 저항의 값보다 상기 페일 검출 동작을 수행할 때의 상기 저항의 값이 큰 것을 특징으로 메모리 장치.
  20. 제17 항에 있어서,
    상기 스테이지 제어 동작을 수행할 때의 상기 기준 전압의 레벨보다 상기 에러 검출 동작을 수행할 때의 상기 기준 전압의 레벨이 낮은 것을 특징으로 메모리 장치.
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