KR100673170B1 - 향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거동작 제어 방법 - Google Patents

향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거동작 제어 방법 Download PDF

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Abstract

본 발명은 향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거 동작 제어 방법에 관한 것으로, 본 발명에 따른 플래쉬 메모리 장치는, 로컬 워드 라인들과 비트 라인들을 공유하는 복수의 메모리 셀들을 각각 포함하는 메모리 셀 블록들; 로우 어드레스 신호를 디코딩하고, 그 디코딩된 신호를 출력하는 X-디코더; 디코딩된 신호에 응답하여 메모리 셀 블록들 중 일부를 선택하고, 그 선택된 메모리 셀 블록의 로컬 워드 라인들을 대응하는 글로벌 워드 라인들에 각각 연결하는 블록 선택부; 및 리드 명령, 프로그램 명령, 및 소거 명령 중 하나에 응답하여 워드 라인 바이어스 전압들을 발생하고, 디코딩된 신호에 응답하여 글로벌 워드 라인들에 워드 라인 바이어스 전압들을 각각 공급하는 고전압 발생기를 포함한다. 바람직하게, 고전압 발생기는 소거 명령에 응답하여 포지티브 값을 각각 가지는 워드 라인 바이어스 전압들을 발생하여, 글로벌 워드 라인들 전체에 각각 공급한다. 본 발명은 패스 게이트의 누설 전류에 의한 선택되지 않은 메모리 셀 블록의 쉘로우 이레이즈 현상을 방지할 수 있다.
패스 게이트 회로, 고전압 발생기, 워드 라인 바이어스 전압, 소거용 벌크 전압

Description

향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거 동작 제어 방법{Flash memory device with improved erase function and method for controlling erase operation of the same}
도 1은 종래의 플래쉬 메모리 장치의 소거 동작을 설명하기 위한 메모리 셀들과 패스(pass) 게이트들의 회로도이다.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리 장치의 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이, 블록 선택부, 제2 바이어스 전압 발생기 및 X-디코더를 상세히 나타내는 도면이다.
도 4는 도 3에 도시된 메모리 셀들, 패스 게이트들, 및 바이어스 전압 선택부를 상세히 나타내는 도면이다.
도 5a는 도 4에 도시된 패스 게이트의 단면도를 나타내는 도면이다.
도 5b는 도 4에 도시된 워드 라인의 바이어스 전압 변화에 따른 패스 게이트의 에너지 전위의 변화를 나타내는 도면이다.
도 6은 본 발명의 다른 일실시예에 따른 플래쉬 메모리 장치의 블록도이다.
도 7은 도 6에 도시된 메모리 셀 어레이, 블록 선택부, 제2 바이어스 전압 발생기, 제2 벌크 전압 발생기 및 X-디코더를 상세히 나타내는 도면이다.
도 8은 도 7에 도시된 메모리 셀들, 패스 게이트들, 바이어스 전압 선택부, 및 벌크 전압 선택부를 상세히 나타내는 도면이다.
도 9a는 도 8에 도시된 패스 게이트의 단면도를 나타내는 도면이다.
도 9b는 도 8에 도시된 워드 라인의 바이어스 전압 및 벌크 전압의 변화에 따른 패스 게이트의 에너지 전위를 나타내는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200 : 플래쉬 메모리 장치 110, 210 : 메모리 셀 어레이
120, 220 : 입력 버퍼 130, 230 : 제어 로직 회로
140, 240 : 고전압 발생기 150, 250 : X-디코더
160, 260 : 블록 선택부 170, 270 : 페이지 버퍼
180, 280 : Y-디코더 190, 290 : 데이터 입출력 버퍼
40 : 벌크 전압 발생기 50, 242 : 제1 바이어스 전압 발생기
60, 243 : 제2 바이어스 전압 발생기
241 : 제1 벌크 전압 발생기 244 : 제2 벌크 전압 발생기
본 발명은 반도체 메모리 장치 및 그 동작 제어 방법에 관한 것으로서, 특히, 플래쉬 메모리 장치 및 그 소거 동작 제어 방법에 관한 것이다.
일반적으로 플래쉬 메모리 장치는 소량의 정보를 고속으로 저장하는데 주로 사용되는 노아(NOR) 타입과 대량의 정보를 저장하는데 주로 사용되는 낸드(NAND) 타입으로 구분된다. 또, 플래쉬 메모리 장치는 리드(read) 동작, 프로그램 동작 및 소거(erase) 동작을 수행한다. 특히, 낸드 타입 플래쉬 메모리 장치의 프로그램 동작 및 소거 동작은 메모리 셀의 P-웰(well)과 플로팅 게이트 사이의 절연 막에서 일어나는 FN 터널링(Fowler-Nordheim tunneling)에 의해 실행된다. 즉, 상기 FN 터널링에 의해 메모리 셀의 플로팅 게이트에 전자가 주입됨으로써, 플래쉬 메모리 장치의 프로그램 동작이 이루어진다. 상기 프로그램 동작에서는, 메모리 셀 블록에 포함되는 복수의 메모리 셀들 중 선택된 셀들만이 프로그램된다. 또, 플래쉬 메모리 장치의 소거 동작은 상기 FN 터널링에 의해 메모리 셀의 플로팅 게이트에 존재하는 전자가 P-웰에 방출됨으로써 실행된다. 상기 소거 동작에서는, 메모리 셀 블록에 포함되는 전체 메모리 셀들에 저장된 데이터들이 동시에 소거된다. 즉, 상기 소거 동작은 메모리 셀 블록 단위로 실행된다.
도 1은 종래의 플래쉬 메모리 장치의 소거 동작을 설명하기 위한 메모리 셀들과 패스(pass) 게이트들의 회로도이다. 도 1을 참고하면, 소거 동작시, 글로벌 워드 라인(GWL)에는 0V의 바이어스 전압(Vb)이 인가되고, 메모리 셀들(CA1-CAn, CB1-CBn)(n은 정수)의 P-웰에는 20V의 벌크 전압(VBK1)이 인가된다. 상기 메모리 셀들(CA1-CAn, CB1-CBn)의 소스들과 드레인들은 플로팅(floating) 상태로 된다. 또, 선택된(즉, 소거될) 메모리 셀 블록(A)의 로컬(local) 워드 라인(WL1)과 상기 글로벌 워드 라인(GWL) 사이에 연결된 NMOS 트랜지스터(NM1)의 게이트에는 전압(Vcc) 레벨의 블록 선택 신호(BKSEL1)가 입력된다. 또, 상기 NMOS 트랜지스터(NM1)의 기판(substrate)(미도시)에는 0V의 벌크 전압(VBK2)이 인가된다. 상기 NMOS 트랜지스 터(NM1)는 상기 블록 선택 신호(BKSEL1)에 응답하여 턴 온되고, 상기 로컬 워드 라인(WL1)을 상기 글로벌 워드 라인(GWL)에 연결한다. 결국, 상기 로컬 워드 라인(WL1)의 전압이 0V로 되고, 상기 로컬 워드 라인(WL1)에 연결된 상기 메모리 셀들(CA1-CAn)의 컨트롤 게이트들(미도시)과 상기 메모리 셀들(CA1-CAn)의 P-웰들 사이에는 각각 20V의 전압 차가 발생된다. 따라서 상기 메모리 셀들(CA1-CAn)의 플로팅 게이트들의 전자들이 상기 P-웰들에 방출되어, 상기 메모리 셀 블록(A)의 소거 동작이 이루어진다.
한편, 선택되지 않은(즉, 소거되지 않을) 메모리 셀 블록(B)의 로컬 워드 라인(WL2)과 상기 글로벌 워드 라인(GWL) 사이에 연결된 NMOS 트랜지스터(NM2)의 게이트에는 0V의 블록 선택 신호(BKSEL2)가 입력된다. 또, 상기 NMOS 트랜지스터(NM2)의 기판에는 0V의 벌크 전압(VBK2)이 인가된다. 상기 NMOS 트랜지스터(NM2)는 상기 블록 선택 신호(BKSEL2)에 응답하여 턴 오프되고, 상기 로컬 워드 라인(WL2)을 상기 글로벌 워드 라인(GWL)으로부터 분리시킨다. 그 결과 상기 로컬 워드 라인(WL2)이 플로팅 상태로 된다. 이 후, 용량성 커플링(capacitive coupling) 현상에 의해, 상기 로컬 워드 라인(WL2)에는 상기 메모리 셀들(CB1-CBn)의 P-웰들에 인가된 20V의 상기 벌크 전압(VBK1)이 유기되어, 상기 로컬 워드 라인(WL2)의 전압 레벨이 19V 정도까지 부스팅(boosting)된다. 따라서 상기 로컬 워드 라인(WL2)과 상기 메모리 셀들(CB1-CBn)의 P-웰들 사이에는 1V 정도의 미세한 전압 차가 발생되어, 상기 메모리 셀들(CB1-CBn)의 플로팅 게이트들로부터 전자들이 방출되지 않는다. 결국 상기 메모리 셀 블록(A)의 소거 동작이 이루어지는 동안, 상기 메모리 셀 블록(B)의 소거 동작은 실행되지 않는다. 그러나, 상기 NMOS 트랜지스터(NM2)가 오프되더라도, 상기 NMOS 트랜지스터(NM2)에서 누설 전류(leakage current)가 발생될 수 있다. 따라서 상기 벌크 전압(VBK1)에 가까운 전압 레벨로 부스팅 된 상기 로컬 워드 라인(WL2)의 전압 레벨이 점차 감소될 수 있다. 그 결과, 상기 메모리 셀들(CB1-CBn)의 컨트롤 게이트들과 P-웰들 사이의 전압 차가 증가되어, 소거되지 말아야 할 상기 메모리 셀들(CB1-CBn)의 플로팅 게이트들에서 소량의 전자들이 방출되는 현상(즉, 쉘로우 이레이즈(shallow erase))이 발생되는 문제점이 있다. 이러한 쉘로우 이레이즈와 같은 소거 디스터번스(disturbance)는 플래쉬 메모리 장치에 포함되는 메모리 셀 블록의 수가 증가할 때 더욱 심각해진다. 예를 들어, 메모리 셀 블록들이 하나씩 소거 동작을 수행할 때마다 소거되지 말아야 할 메모리 셀 블록의 메모리 셀들에는 상기 쉘로우 이레이즈 현상이 반복적으로 발생하게 된다. 결국, 해당 메모리 셀들의 문턱(threshold) 전압들이 점차적으로 감소되어, 리드(read) 동작시 패일(fail)이 발생되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소거 동작시 글로벌 워드 라인에 포지티브의 바이어스 전압을 공급함으로써, 패스 게이트의 누설 전류에 의한 선택되지 않은 메모리 셀 블록의 쉘로우 이레이즈 현상을 방지할 수 있는 플래쉬 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소거 동작시 글로벌 워드 라인에 포지티브의 바이어스 전압을 공급함으로써, 패스 게이트의 누설 전류에 의한 선 택되지 않은 메모리 셀 블록의 쉘로우 이레이즈 현상을 방지할 수 있는 플래쉬 메모리 장치의 소거 동작 제어 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는, 로컬 워드 라인들과 비트 라인들을 공유하는 복수의 메모리 셀들을 각각 포함하는 메모리 셀 블록들; 로우 어드레스 신호를 디코딩하고, 그 디코딩된 신호를 출력하는 X-디코더; 디코딩된 신호에 응답하여 메모리 셀 블록들 중 일부를 선택하고, 그 선택된 메모리 셀 블록의 로컬 워드 라인들을 대응하는 글로벌 워드 라인들에 각각 연결하는 블록 선택부; 및 리드 명령, 프로그램 명령, 및 소거 명령 중 하나에 응답하여 워드 라인 바이어스 전압들을 발생하고, 디코딩된 신호에 응답하여 글로벌 워드 라인들에 워드 라인 바이어스 전압들을 각각 공급하는 고전압 발생기를 포함한다. 바람직하게, 고전압 발생기는 소거 명령에 응답하여 포지티브(positive) 값을 각각 가지는 워드 라인 바이어스 전압들을 발생하여, 글로벌 워드 라인들 전체에 각각 공급한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 소거 동작 제어 방법은, 소거 명령과 로우 어드레스 신호에 응답하여 포지티브 값을 각각 가지는 워드 라인 바이어스 전압들을 글로벌 워드 라인들에 각각 공급하는 단계; 메모리 셀 블록들 전체의 메모리 셀들에 벌크 전압을 공급하는 단계; 글로벌 드레인 선택 라인과 글로벌 소스 선택 라인에 그라운드 전압을 공급하여 메모리 셀들의 드레인들과 소스들을 플로우팅시키는 단계; 및 로우 어드레스 신호에 응답하여 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록의 로컬 워드 라인들을 글로벌 워드 라인들에 연결하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리 장치의 블록도이다. 도 2를 참고하면, 플래쉬 메모리 장치(100)는 메모리 셀 어레이(110), 입력 버퍼(120), 제어 로직 회로(130), 고전압 발생기(140), X-디코더(150), 블록 선택부(160), 페이지 버퍼(170), Y-디코더(180), 및 데이터 입출력 버퍼(190)를 포함한다. 상기 메모리 셀 어레이(110)는 각각 복수의 메모리 셀들(미도시)을 포함하는 메모리 셀 블록들(MB1-MBK)(K는 정수)을 포함한다. 상기 입력 버퍼(120)는 커맨드 신호(CMD) 또는 어드레스 신호(ADD)를 수신하여 상기 제어 로직 회로(130)에 출력한다. 상기 제어 로직 회로(130)는 외부 제어 신호들(/WE, /RE, ALE, CLE)에 응답하여 상기 커맨드 신호(CMD) 또는 상기 어드레스 신호(ADD)를 수신한다. 상기 제어 로직 회로(130)는 상기 커맨드 신호(CMD)에 응답하여 리드 명령(READ), 프로그램 명령(PGM), 및 소거 명령(ERS) 중 하나를 발생한다. 또, 상기 제어 로직 회로(130)는 상기 어드레스 신호(ADD)에 기초하여, 로우 어드레스 신호(RADD)와 칼럼 어드레스 신호(CADD)를 발생한다.
상기 고전압 발생기(140)는 벌크 전압 발생기(40), 제1 바이어스 전압 발생 기(50), 및 제2 바이어스 전압 발생기(60)를 포함한다. 상기 벌크 전압 발생기(40)는 상기 리드 명령(READ), 상기 프로그램 명령(PGM), 및 상기 소거 명령(ERS) 중 하나에 응답하여 벌크 전압(VCB)을 발생하고, 상기 벌크 전압(VCB)을 상기 메모리 셀들의 P-웰에 공급한다. 좀 더 상세하게는, 상기 리드 명령(READ) 또는 상기 프로그램 명령(PGM)에 응답하여, 상기 벌크 전압 발생기(40)가 상기 벌크 전압(VCB)을 저전압(예를 들어, 0V) 레벨로 발생한다. 또, 상기 소거 명령(ERS)에 응답하여 상기 벌크 전압 발생기(40)가 상기 벌크 전압(VCB)을 고전압(예를 들어, 20V) 레벨로 발생한다.
상기 제1 바이어스 전압 발생기(50)는 상기 리드 명령(READ), 상기 프로그램 명령(PGM), 및 상기 소거 명령(ERS) 중 하나에 응답하여 드레인 바이어스 전압(VGD)과 소스 바이어스 전압(VGS)을 발생하고, 상기 드레인 바이어스 전압(VGD)을 글로벌 드레인 선택 라인(GDSL)에 공급하고, 상기 소스 바이어스 전압(VGS)을 글로벌 소스 선택 라인(GSSL)에 공급한다. 좀 더 상세하게는, 상기 리드 명령(READ)에 응답하여, 상기 제1 바이어스 전압 발생기(50)가 상기 드레인 바이어스 전압(VGD)과 상기 소스 바이어스 전압(VGS)을 고전압(예를 들어, 4.5V) 레벨로 발생한다. 또, 상기 프로그램 명령(PGM)에 응답하여, 상기 제1 바이어스 전압 발생기(50)가 상기 드레인 바이어스 전압(VGD)을 내부 전압(VCC, 미도시) 레벨로 발생하고, 상기 소스 바이어 스 전압(VGS)을 상기 저전압 레벨로 발생한다. 또, 상기 소거 명령(ERS)에 응답하여, 상기 제1 바이어스 전압 발생기(50)가 상기 드레인 바이어스 전압(VGD)과 상기 소스 바이어스 전압(VGS)을 상기 저전압 레벨로 발생한다.
상기 제2 바이어스 전압 발생기(60)는 상기 리드 명령(READ), 상기 프로그램 명령(PGM), 및 상기 소거 명령(ERS) 중 하나와 디코딩 신호(DEC)에 응답하여 워드 라인 바이어스 전압들(VWF1-VWFJ)(J는 정수) 또는 워드 라인 바이어스 전압들(VWS1-VWSJ)(J는 정수) 또는 워드 라인 바이어스 전압들(VWT1-VWTJ)(J는 정수)을 발생하여, 글로벌 워드 라인들(GWL1-GWLJ)(J는 정수)에 공급한다. 좀 더 상세하게는, 상기 리드 명령(READ)에 응답하여, 상기 제2 바이어스 전압 발생기(60)가 워드 라인 바이어스 전압들(VWF1-VWFJ)을 발생한다. 또, 상기 프로그램 명령(PGM)에 응답하여 상기 제2 바이어스 전압 발생기(60)가 상기 워드 라인 바이어스 전압들(VWS1-VWSJ)을 발생한다. 또, 상기 소거 명령(ERS)에 응답하여 상기 제2 바이어스 전압 발생기(60)가 상기 워드 라인 바이어스 전압들(VWT1-VWTJ)을 발생한다.
상기 X-디코더(150)는 상기 로우 어드레스 신호(RADD)를 디코딩하여, 상기 디코딩 신호(DEC)를 출력한다. 상기 블록 선택부(160)는 상기 디코딩 신호(DEC)에 응답하여, 상기 메모리 셀 블록들(MB1-MBK) 중 하나 또는 일부를 선택하고, 그 선택된 메모리 셀 블록(또는 메모리 셀 블록들)의 로컬 워드 라인들(WL11-WL1J, 도 3 참고)을 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 연결시킨다. 또, 상기 블록 선택부(160)는 상기 선택된 메모리 셀 블록의 드레인 선택 라인(DSL1-DSLK 중 하나, 도 3 참고)을 상기 글로벌 드레인 선택 라인(GDSL)에 연결하고, 상기 선택된 메모리 셀 블록의 소스 선택 라인(SSL1-SSLK 중 하나, 도 3 참고)을 상기 글로벌 소스 선택 라인(GSSL)에 연결한다. 상기 페이지 버퍼(170), 상기 Y-디코더(180), 및 상기 데이터 입출력 버퍼(190)의 구성 및 구체적인 동작은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로, 이에 대한 상세한 설명을 생략하기로 한다.
도 3은 도 2에 도시된 메모리 셀 어레이, 블록 선택부, 제2 바이어스 전압 발생기 및 X-디코더를 상세히 나타내는 도면이다. 도 3을 참고하면, 메모리 셀 어레이(110)의 메모리 셀 블록(MB1)은 메모리 셀들(M111-M1JT)(J,T는 정수), 드레인 선택 트랜지스터(DST1), 및 소스 선택 트랜지스터(SST1)를 포함한다. 상기 메모리 셀들(M111-M1JT)은 비트 라인들(BL1-BLT)(T는 정수), 로컬 워드 라인들(WL11-WL1J)(J는 정수), 및 공통 소스 라인(CSL1)을 공유한다. 즉, 상기 메모리 셀들(M111-M11T)은 상기 드레인 선택 트랜지스터(들)(DST1)를 통하여 상기 비트 라인들(BL1-BLT)에 각각 연결되고, 상기 메모리 셀들(M1J1-M1JT)은 상기 소스 선택 트랜지스터(들)(SST1)를 통하여 상기 공통 소스 라인(CSL1)에 연결된다. 또, 상기 메모리 셀들(M111-M1JT)의 게이트들은 상기 로컬 워드 라인들(WL11-WL1J)에 연결된다. 한편, 상기 드레인 선택 트랜지스터(들)(DST1)의 게이트들은 로컬 드레인 선택 라인(DSL1)에 연결되고, 상기 소스 선택 트랜지스터(들)(SST1)의 게이트들은 로컬 소스 선택 라인(SSL1)에 연결된다.
상기 메모리 셀 어레이(110)의 메모리 셀 블록들(MB2-MBK)의 구성은 상기 메모리 셀 블록(MB1)의 구성과 유사하므로, 그 상세한 설명은 생략된다. 상기 블록 선택부(160)는 블록 스위치부(161)와 패스(pass) 게이트 회로들(PG1-PGK)(K는 정수)을 포함한다. 상기 블록 스위치부(161)는 상기 X-디코더(150)로부터 수신되는 디코딩 신호(DEC)에 응답하여 블록 선택 신호들(BSEL1-BSELK)(K는 정수)을 출력한다. 상기 패스 게이트 회로들(PG1-PGK)은 상기 메모리 셀 블록들(MB1-MBK)에 각각 하나씩 대응하게 배치되고, 상기 블록 선택 신호들(BSEL1-BSELK)에 각각 응답하여 인에이블되거나 또는 디세이블된다.
상기 패스 게이트 회로들(PG1-PGK) 각각은 복수의 패스 게이트들을 포함한다. 예를 들어, 상기 패스 게이트 회로(PG1)는 패스 게이트들(GD1, G11-G1J, GS1)을 포함한다. 상기 패스 게이트 회로들(PG2-PGK)의 구성 및 구체적인 동작은 상기 패스 게이트 회로(PG1)와 유사하므로, 상기 패스 게이트 회로(PG1)의 동작을 중심으로 설명하기로 한다. 바람직하게, 상기 패스 게이트들(GD1, G11-G1J, GS1)은 NMOS 트랜지스터들로 구현될 수 있다. 이하, 상기 패스 게이트들(GD1, G11-G1J, GS1)이 NMOS 트랜지스터들로서 참조된다. NMOS 트랜지스터들(GD1, G11-G1J, GS1)의 게이트들에는 상기 블록 선택 신호(BSEL1)가 입력된다. 상기 NMOS 트랜지스터(GD1)의 소스는 글로벌 드레인 선택 라인(GDSL)에 연결되고, 그 드레인은 상기 로컬 드레인 선택 라인(DSL1)에 연결된다. 상기 NMOS 트랜지스터들(G11-G1J)의 소스들은 글로벌 워드 라인들(GWL1-GWLJ)에 각각 연결되고, 그 드레인들은 상기 로컬 워드 라인들(WL11-WL1J)에 각각 연결된다. 상기 NMOS 트랜지스터(GS1)의 소스는 글로벌 소스 선택 라인(GSSL)에 연결되고, 그 드레인은 상기 로컬 소스 선택 라인(SSL1)에 연결된다. 상기 NMOS 트랜지스터들(GD1, G11-G1J, GS1)은 상기 블록 선택 신호(BSEL1)에 응답하여 동시에 턴 온되거나 또는 오프된다. 좀 더 상세하게는, 상기 블록 선택 신호(BSEL1)가 인에이블될 때 상기 NMOS 트랜지스터들(GD1, G11-G1J, GS1)이 턴 온되고, 상기 블록 선택 신호(BSEL1)가 디세이블될 때 상기 NMOS 트랜지스터들(GD1, G11-G1J, GS1)이 턴 오프된다. 상기 NMOS 트랜지스터들(GD1, G11-G1J, GS1)이 턴 온될 때, 상기 글로벌 드레인 선택 라인(GDSL)이 상기 로컬 드레인 선택 라인(DSL1)에, 상기 글로벌 소스 선택 라인(GSSL)이 상기 로컬 소스 선택 라인(SSL1)에, 및 상기 글로벌 워드 라인들(GWL1-GWLJ)이 상기 로컬 워드 라인들(WL11-WL1J)에 각각 연결된다.
제2 바이어스 전압 발생기(60)는 제1 내지 제3 펌프 회로들(61, 62, 63)과 바이어스 전압 선택부(64)를 포함한다. 상기 제1 펌프 회로(61)는 리드 명령(READ)에 응답하여 리드 전압들(VRD1, VRD2)을 발생한다. 바람직하게, 상기 리드 전압(VRD1)은 고전압(예를 들어, 4.5V) 레벨을 가지며, 상기 리드 전압(VRD2)은 저전압(예를 들어, 0V) 레벨을 갖는다. 상기 메모리 셀 어레이(110)의 리드 동작시, 상기 리드 전압(VRD1)은 선택되지 않은 메모리 셀들(즉, 독출되지 않을 메모리 셀들)의 게이트들이 연결되는 로컬 워드 라인에 공급되고, 상기 리드 전압(VRD2)은 선택된 메모리 셀들(즉, 독출될 메모리 셀들)의 게이트들이 연결되는 로컬 워드 라인에 공급된다.
상기 제2 펌프 회로(62)는 프로그램 명령(PGM)에 응답하여 프로그램 전압들 (VPG, VPS)을 발생한다. 바람직하게, 상기 프로그램 전압들(VPG, VPS)은 각각 고전압 레벨(예를 들어, VPG=18V, VPS=10V)을 가진다. 상기 메모리 셀 어레이(110)의 프로그램 동작시, 상기 프로그램 전압(VPG)은 프로그램될 메모리 셀들의 게이트들이 연결되는 로컬 워드 라인에 공급되고, 상기 프로그램(또는 패스(pass)) 전압(VPS)은 프로그램되지 않을 메모리 셀들의 게이트들이 연결되는 로컬 워드 라인에 공급된다. 또, 상기 제3 펌프 회로(63)는 소거 명령(ERS)에 응답하여 소거 전압(VERS)을 발생한다. 바람직하게, 상기 소거 전압(VERS)은 포지티브(positive) 값을 가지며, 아래의 수학식으로 표현될 수 있다.
VCB - VERS ≥ 15V,
(VCB는 소거 동작시 메모리 셀의 P-웰에 공급되는 벌크 전압, VERS는 소거 전압)
상기 바이어스 전압 선택부(64)는 상기 X-디코더(150)로부터 수신되는 디코딩 신호(DEC)에 응답하여 상기 리드 전압들(VRD1, VRD2)을 선택하여 워드 라인 바이어스 전압들(VWF1-VWFJ)로서 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 출력하거나 또는 상기 프로그램 전압들(VPG, VPS)을 선택하여 워드 라인 바이어스 전압들(VWS1-VWSJ)(J는 정수)로서 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 출력하거나 또는 상기 소거 전압(VERS)을 선택하여 워드 라인 바이어스 전압들(VWT1-VWTJ)로서 상기 글 로벌 워드 라인들(GWL1-GWLJ)에 각각 출력한다. 상기 제1 내지 제3 펌프 회로들(61, 62, 63)의 구체적인 구성 및 동작 설명은 본 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 생략하기로 한다.
도 4는 도 3에 도시된 메모리 셀들, 패스 게이트들, 및 바이어스 전압 선택부를 상세히 나타내는 도면이다. 도 4를 참고하면, 바이어스 전압 선택부(64)는 선택 신호 발생기(65)와 선택 회로들(S1-SJ)(J는 정수)을 포함한다. 상기 선택 신호 발생기(65)는 디코딩 신호(DEC)에 기초하여 선택 신호들(SL1-SLJ)을 발생한다. 상기 선택 회로들(S1-SJ)은 글로벌 워드 라인들(GWL1-GWLJ)에 각각 연결되는 스위치들(SW11-SW15,..., SWJ1-SWJ5)을 각각 포함한다. 상기 선택회로들(S1-SJ)은 리드 전압들(VRD1, VRD2), 프로그램 전압들(VPG, VPS), 및 소거 전압(VERS)을 각각 수신하고, 상기 선택 신호들(SL1-SLJ)에 응답하여 워드 라인 바이어스 전압들(VWF1-VWFJ 또는 VWS1-VWSJ 또는 VWT1-VWTJ)을 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 출력한다. 이를 좀 더 상세하게 설명하면, 예를 들어, 상기 선택 회로(S1)의 상기 스위치들(SW11-SW15)은 상기 리드 전압들(VRD1, VRD2), 상기 프로그램 전압들(VPG, VPS), 및 소거 전압(VERS)과, 상기 글로벌 워드 라인(GWL1) 사이에 각각 연결된다. 상기 스위치들(SW11-SW15)은 상기 선택 신호(SL1)의 비트들(B1-B5)의 로직 값들에 따라 각각 온 또는 오프된다. 여기에서, 상기 스위치들(SW11-SW15)이 NMOS 트랜지스터들로 구현된 경우, 상기 비트들(B1-B5)의 로직 값들이 1일 때 상기 스위치들(SW11-SW15)이 온된다. 또, 비트들(B1-B5)의 로직 값들이 0일 때 상기 스위치들(SW11-SW15)이 오프된다.
예를 들어, 상기 스위치들(SW11, SW12) 중 하나가 온될 때, 상기 리드 전압들(VRD1, VRD2) 중 하나가 상기 워드 라인 바이어스 전압(VWF1)으로서 상기 글로벌 워드 라인(GWL1)에 입력된다. 또, 상기 스위치들(SW13, SW14) 중 하나가 온될 때, 상기 프로그램 전압들(VPG, VPS) 중 하나가 상기 워드 라인 바이어스 전압(VWS1)으로서 상기 글로벌 워드 라인(GWL1)에 입력된다. 도, 상기 스위치(SW15)가 온될 때, 상기 소거 전압(VERS)이 상기 워드 라인 바이어스 전압(VWT1)으로서 상기 글로벌 워드 라인(GWL1)에 입력된다. 이 때, 상기 선택 신호 발생기(65)가 비트들(B1-B5) 중 하나의 로직 값을 1로, 나머지 비트들의 로직 값들을 0으로 발생하므로, 상기 스위치들(SW11-SW15) 중 하나가 온되고, 나머지들은 오프된다. 그 결과, 상기 리드 전압들(VRD1, VRD2), 상기 프로그램 전압들(VPG, VPS), 및 상기 소거 전압(VERS) 중 하나가 상기 글로벌 워드 라인(GWL1)에 인가된다. 상기 선택 회로들(S2-SJ)의 구성 및 구체적인 동작은 상술한 선택 회로(S1)와 유사하다.
도 4에서는 상기 선택 회로들(S1-SJ)이 5개의 스위치들을 각각 포함하는 것으로 도시되어 있지만, 상기 선택 회로들(S1-SJ)이 워드 라인 바이어스 전압들(VWF1-VWFJ 또는 VWS1-VWSJ 또는 VWT1-VWTJ)을 각각 출력하는 한, 상기 선택 회로들(S1-SJ)의 구성은 다양하게 변경될 수 있다.
도 4에서는 도면의 간략화를 위해, 글로벌 워드 라인들(GWL1, GWLJ)에 연결되는 NMOS 트랜지스터들(G11, GK1, G1J, GKJ), 로컬 워드 라인들(WL11, WL1J, WLK1, WLKJ), 및 메모리 셀들(M111, M11T, M1J1, M1JT, MK11, MK1T, MKJ1, MKJT)만이 도시된다. 상기 로컬 워드 라인(WL11)에는 상기 메모리 셀들(M111-M11T)의 게이트들이 연결되고, 상기 로컬 워드 라인(WL1J)에는 상기 메모리 셀들(M1J1-M1JT)의 게이트들이 연결된다. 또, 상기 로컬 워드 라인(WLK1)에는 상기 메모리 셀들(MK11-MK1T)의 게이트들이 연결되고, 상기 로컬 워드 라인(WLKJ)에는 상기 메모리 셀들(MKJ1-MKJT)의 게이트들이 연결된다. 상기 NMOS 트랜지스터(G11)의 소스와 드레인은 상기 글로벌 워드 라인(GWL1)과 상기 로컬 워드 라인(WL11)에 각각 연결되고, 상기 NMOS 트랜지스터(GK1)의 소스와 드레인은 상기 글로벌 워드 라인(GWL1)과 상기 로컬 워드 라인(WLK1)에 각각 연결된다. 또, 상기 NMOS 트랜지스터(G1J)의 소스와 드레인은 상기 글로벌 워드 라인(GWLJ)과 상기 로컬 워드 라인(WL1J)에 각각 연결되고, 상기 NMOS 트랜지스터(GKJ)의 소스와 드레인은 상기 글로벌 워드 라인(GWLJ)과 상기 로컬 워드 라인(WLKJ)에 각각 연결된다.
다음으로, 도 2 내지 도 4를 참고하여, 상기 플래쉬 메모리 장치(100)의 소거 동작을 좀 더 상세히 설명한다. 먼저, 제어 로직 회로(130)가 외부 제어 신호들(/WE, /RE, ALE, CLE)과 커맨드 신호(CMD)에 응답하여 소거 명령(ERS)을 발생하고, 어드레스 신호(ADD)에 기초하여 로우 어드레스 신호(RADD)를 발생한다. 상기 소거 명령(ERS)에 응답하여 고전압 발생기(140)의 벌크 전압 발생기(40)가 벌크 전압 (VCB)을 고전압(예를 들어, 20V) 레벨로 발생하여, 메모리 셀 블록들(MB1-MBK)의 메모리 셀들에 공급한다. 또, 상기 고전압 발생기(140)의 제1 바이어스 전압 발생기(50)가 상기 소거 명령(ERS)에 응답하여 드레인 바이어스 전압(VGD)과 상기 소스 바이어스 전압(VGS)을 저전압(예를 들어, 0V) 레벨로 발생한다. 따라서 상기 드레인 바이어스 전압(VGD)이 글로벌 드레인 선택 라인(GDSL)에 공급되고, 상기 소스 바이어스 전압(VGS)이 글로벌 소스 선택 라인(GSSL)에 공급된다. 한편, X-디코더(150)는 상기 로우 어드레스 신호(RADD)를 디코딩하고, 디코딩 신호(DEC)를 출력한다. 상기 고전압 발생기(140)의 제2 바이어스 전압 발생기(60)는 상기 소거 명령(ERS)과 상기 디코딩 신호(DEC)에 응답하여, 상기 워드 라인 바이어스 전압들(VWT1-VWTJ)을 발생하여, 글로벌 워드 라인들(GWL1-GWLJ)에 각각 공급한다. 좀 더 상세하게는, 상기 제2 바이어스 전압 발생기(60)의 제3 펌프 회로(63)가 상기 소거 명령(ERS)에 응답하여 포지티브 값을 가지는 소거 전압(VERS)을 발생한다. 예를 들어, 상기 소거 전압(VERS)은 소거 동작시 메모리 셀의 P-웰에 공급되는 벌크 전압(VCB) 보다 작고, 포지티브 값을 가진다. 바람직하게, 소거 동작시 메모리 셀의 P-웰에 공급되는 벌크 전압(VCB)과 상기 소거 전압(VERS)간의 차가 15V 보다 크거나 또는 같도록 설정될 수 있다. 상기 제2 바이어스 전압 발생기(60)의 바이어스 전압 선택부(64)는 상기 디코딩 신호(DEC)에 응답하여, 상기 소거 전압(VERS)을 선택하여, 상기 워드 라인 바 이어스 전압들(VWT1-VWTJ)로서 출력한다. 좀 더 상세하게는, 상기 바이어스 전압 선택부(64)의 선택 신호 발생기(65)가 상기 디코딩 신호(DEC)에 응답하여, 선택 신호들(SL1-SLJ)의 비트들(B1-B5)의 값들을 모두 "00001"로 출력한다. 상기 선택 신호들(SL1-SLJ)에 각각 응답하여, 상기 바이어스 전압 선택부(64)의 선택 회로들(S1-SJ)의 스위치들(SW15-SWJ5)이 턴 온되고, 스위치들(SW11-SWJ1, SW12-SWJ1, SW13-SWJ3, SW14-SWJ4)은 모두 턴 오프된다. 따라서 상기 소거 전압(VERS)이 상기 스위치들(SW15-SWJ5)을 통하여 상기 워드 라인 바이어스 전압들(VWT1-VWTJ)로서 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 입력된다.
또, 블록 선택부(160)는 상기 디코딩 신호(DEC)에 응답하여 상기 메모리 셀 블록들(MB1-MBK) 중 하나를 선택하고, 그 선택된 메모리 셀 블록의 로컬 워드 라인들을 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 연결한다. 예를 들어, 상기 메모리 셀 블록(MB1)이 선택되는 경우, 상기 블록 선택부(160)의 블록 스위치부(161)는 상기 디코딩 신호(DEC)에 응답하여 블록 선택 신호(BSEL1)를 인에이블시키고, 블록 선택 신호들(BSEL2-BSELK)을 모두 디세이블시킨다. 그 결과 상기 블록 선택부(160)의 패스 게이트 회로(PG1)만이 인에이블되고, 패스 게이트 회로들(PG2-PGK)은 모두 디세이블된다. 좀 더 상세하게는, 상기 패스 게이트 회로(PG1)의 패스 게이트들(GD1, G11-G1J, GS1)이 동시에 턴 온되고, 상기 패스 게이트 회로들(PG2-PGK)의 패스 게이트들(GD2-GDK, G21-2J,...GK1-GKJ, GS2-GSK)이 모두 턴 오프된다. 따라서, 상기 메모리 셀 블록(MB1)의 드레인 선택 라인(DSL1)이 글로벌 드레인 선택 라인 (GDSL)에 연결되고, 소스 선택 라인(SSL1)이 글로벌 소스 선택 라인(GSSL)에 연결된다. 그 결과, 상기 드레인 선택 라인(DSL1)과 상기 소스 선택 라인(SSL1)에는 저전압 레벨의 드레인 바이어스 전압(VGD)과 소스 바이어스 전압(VGS)이 각각 입력되어, 드레인 선택 트랜지스터(DST1)와 소스 선택 트랜지스터(SST1)가 턴 오프된다. 따라서, 상기 메모리 셀 블록(MB1)의 메모리 셀들(M111-M1JT)의 드레인들과 소스들이 플로우팅 상태로 된다.
또, 상기 메모리 셀 블록(MB1)의 로컬 워드 라인들(WL11-WL1J)이 상기 글로벌 워드 라인들(GWL1-GWLJ)에 각각 연결된다. 그 결과 상기 글로벌 워드 라인들(GWL1-GWLJ)의 상기 워드 라인 바이어스 전압들(VWT1-VWTJ)이 상기 로컬 워드 라인들(WL11-WL1J)에 각각 전달된다. 따라서 상기 메모리 셀 블록(MB1)의 메모리 셀들(M111-M1JT)의 게이트들과 벌크들 사이에 (예를 들어, 15V 이상의) 전압차가 발생되고, 상기 전압차에 의해, 상기 메모리 셀들(M111-M1JT)의 플로팅 게이트들로부터 전자들이 방출되어, 상기 메모리 셀들(M111-M1JT)의 소거 동작이 이루어진다.
한편, 상기 메모리 셀 블록들(MB2-MBK)의 드레인 선택 라인들(DSL2-DSLJ)이 상기 글로벌 드레인 선택 라인(GDSL)으로부터 분리되고, 소스 선택 라인들(SSL2-SSLJ)도 상기 글로벌 소스 선택 라인(GSSL)으로부터 분리된다. 또, 상기 메모리 셀 블록들(MB2-MBK)의 로컬 워드 라인들(WL21-WL2J,...,WLK1-WLKJ)은 모두 상기 글로벌 워드 라인들(GWL1-GWLJ)로부터 분리된다. 따라서, 상기 로컬 워드 라인들(WL21-WL2J,...,WLK1-WLKJ)은 상기 메모리 셀 블록들(MB2-MBK)의 메모리 셀들에 인가되는 고전압(예를 들어, 20V) 레벨의 벌크 전압(VCB)에 의해 부스팅된다. 그 결과, 상기 로컬 워드 라인들(WL21-WL2J,...,WLK1-WLKJ)에 상기 벌크 전압(VCB)에 가까운 부스팅 전압(VBST)이 발생된다. 여기에서, 상기 메모리 셀 블록들(MB2-MBK)의 로컬 워드 라인들(WL21-WL2J,...,WLK1-WLKJ)과 상기 글로벌 워드 라인들(GWL1-GWLJ) 사이에 연결된 NMOS 트랜지스터들(G21-G2J,...,GK1-GKJ)의 동작을 도 5a 및 도 5b를 참고하여 좀 더 상세히 설명한다. 도 5a 및 도 5b에서는 상기 NMOS 트랜지스터(GK1)의 단면도와 그 에너지 전위가 도시된다. 상기 NMOS 트랜지스터들(G21-G2J,...,GK2-GKJ)의 동작은 상기 NMOS 트랜지스터(GK1)와 유사하므로 그 상세한 동작 설명은 생략하기로 한다.
도 5a에서는 상기 메모리 셀 블록(MBK)의 로컬 워드 라인(WLK1)에 연결된 패스 게이트인 NMOS 트랜지스터(GK1)의 단면도가 도시되어 있다. 상기 NMOS 트랜지스터(GK1)의 소스(72)에 포지티브 값을 가지는 상기 워드 라인 바이어스 전압(VWT1)이 입력되고, 그 게이트(74)에는 로우(예를 들어, 0V) 레벨의 블록 선택 신호(BSELK)가 입력된다. 또, 상기 NMOS 트랜지스터(GK1)의 드레인(73)에는 상기 부스팅 전압(VBST)이 입력된다. 상기 블록 선택 신호(BSELK)가 로우 레벨이므로 상기 NMOS 트랜지스터(GK1)는 턴 오프된다. 또, 상기 워드 라인 바이어스 전압(VWT1)이 포지티브 값을 가지므로, 도 5b에 도시된 것과 같이, 상기 소스(72) 영역의 에너지 전위가 Ev2와 같이 감소된다. 따라서 상기 소스(72)에서 기판(71)으로 유입되는 전자량이 감소하게 되어, 상기 드레인(73)에 연결된 상기 로컬 워드 라인(WLK1)으로 유입되는 전자량이 감소된다. 결과적으로, 상기 NMOS 트랜지스터(GK1)에서 발생되는 누설 전류가 감소되어 상기 로컬 워드 라인(WLK1)이 상기 부스팅 전압(VBST) 레벨로 유지되므로, 상기 로컬 워드 라인(WLK1)에 연결된 메모리 셀들의 데이터들이 소거되지 않는다.
한편, 상술한 것과 대조적으로, 상기 소스(72)에 0V의 상기 워드 라인 바이어스 전압(VWT1)이 입력될 경우, 도 5b에 도시된 것과 같이, 상기 소스(72) 영역의 에너지 전위가 Ev1로 증가하게 된다. 따라서, 상기 소스(72)에서 기판(71)으로 유입되는 전자량이 증가하게 되어, 상기 NMOS 트랜지스터(GK1)의 누설 전류량이 증가하게 된다. 그러므로, 상기 NMOS 트랜지스터(GK1)의 누설 전류를 줄이기 위해서는 상기 소스(72) 영역의 에너지 전위가 감소될 필요가 있다.
도 6은 본 발명의 다른 일실시예에 따른 플래쉬 메모리 장치의 블록도이다. 도 6을 참고하면, 플래쉬 메모리 장치(200)는 메모리 셀 어레이(210), 입력 버퍼(220), 제어 로직 회로(230), 고전압 발생기(240), X-디코더(250), 블록 선택부(260), 페이지 버퍼(270), Y-디코더(280), 및 데이터 입출력 버퍼(290)를 포함한다. 상기 플래쉬 메모리 장치(200)의 구성 및 구체적인 동작은 상기 고전압 발생기(240)를 제외하고 도 2를 참고하여 상술한 상기 플래쉬 메모리 장치(100)와 유사하다. 따라서 설명의 중복을 피하기 위해, 도 6에서는 상기 고전압 발생기(240)의 동작을 중심으로 설명하기로 한다. 상기 고전압 발생기(240)는 제1 벌크 전압 발생기 (241), 제1 바이어스 전압 발생기(242), 제2 바이어스 전압 발생기(243), 및 제2 벌크 전압 발생기(244)를 포함한다. 상기 제1 벌크 전압 발생기(241), 상기 제1 바이어스 전압 발생기(242), 및 상기 제2 바이어스 전압 발생기(243)의 동작은 상술한 고전압 발생기(140)의 벌크 전압 발생기(40), 제1 바이어스 전압 발생기(50), 및 제2 바이어스 전압 발생기(60)와 동일하므로, 그 상세한 설명은 생략된다. 상기 제2 벌크 전압 발생기(244)는 소거 명령(ERS)에 응답하여 소거용 벌크 전압(VSBE)과 기준 벌크 전압(VSBR) 중 하나를 상기 블록 선택부(260)에 공급한다. 좀 더 상세하게는, 상기 소거 명령(ERS)이 디세이블될 때, 즉, 리드 명령(READ) 또는 프로그램 명령(PGM)이 인에이블될 때(또는 발생될 때), 상기 제2 벌크 전압 발생기(244)가 상기 기준 벌크 전압(VSBR)을 상기 블록 선택부(260)에 공급한다. 또, 상기 소거 명령(ERS)이 인에이블될 때, 상기 제2 벌크 전압 발생기(244)가 상기 소거용 벌크 전압(VSBE)을 상기 블록 선택부(260)에 공급한다.
도 7은 도 6에 도시된 메모리 셀 어레이, 블록 선택부, 제2 바이어스 전압 발생기, 제2 벌크 전압 발생기 및 X-디코더를 상세히 나타내는 도면이다. 메모리 셀 어레이(210), 블록 선택부(260), 제2 바이어스 전압 발생기(243), 및 X-디코더(250)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 메모리 셀 어레이(110), 블록 선택부(160), 제2 바이어스 전압 발생기(60) 및 X-디코더(150)와 유사하므로, 그 상세한 설명은 생략하기로 한다. 제2 벌크 전압 발생기(244)는 제4 펌프 회로(321)와 벌크 전압 선택부(322)를 포함한다. 상기 제4 펌프 회로(321)는 상기 소거 명령(ERS)에 응답하여 소거용 벌크 전압(VSBE)을 발생한다. 바람직하게, 상기 소거용 벌크 전압(VSBE)은 네거티브 값을 가지며, 아래의 수학식으로 표현될 수 있다.
VCB - VSBE ≤ 패스 게이트의 접합 브레이크다운(junction breakdown) 전압,
(VCB는 소거 동작시 메모리 셀의 P-웰에 공급되는 벌크 전압, VSBE는 소거용 벌크 전압)
상기 제4 펌프 회로(321)의 구체적인 구성 및 동작 설명은 본 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 생략하기로 한다.
상기 벌크 전압 선택부(322)는 선택 제어 신호(SCTL)에 응답하여 상기 소거용 벌크 전압(VSBE)과 상기 기준 벌크 전압(VSBR) 중 하나를 선택하여, 상기 블록 선택부(260)의 패스 게이트 회로들(PG1-PGK) 전체에 공급한다. 좀 더 상세하게는, 상기 선택 제어 신호(SCTL)가 인에이블될 때, 상기 벌크 전압 선택부(322)가 상기 소거용 벌크 전압(VSBE)을 선택하여, 상기 패스 게이트 회로들(PG1-PGK)의 패스 게이트들(GD1-GDK, G11-G1J,...GK1-GKJ, GS1-GSK)에 공급한다. 여기에서, 상기 선택 제어 신호(SCTL)는 상기 소거 명령(ERS)이 인에이블될 때 설정된 시간 동안 인에이블되고, 상기 기준 벌크 전압(VSBR)은 상기 플래쉬 메모리 장치(200)의 벌크에 입력되는 전압으로서 그라운드 전압 레벨을 갖는다.
도 8은 도 7에 도시된 메모리 셀들, 패스 게이트들, 바이어스 전압 선택부, 및 벌크 전압 선택부를 상세히 나타내는 도면으로서, 벌크 전압 선택부(322)를 제 외한 부분들은 도 4에 도시된 것과 동일하다. 도 8을 참고하면, 벌크 전압 선택부(322)는 인버터(323)와 스위치들(SWB1, SWB2)을 포함한다. 상기 인버터(323)는 선택 제어 신호(SCTL)를 반전시키고, 반전된 선택 제어 신호(SCTLB)를 출력한다. 상기 스위치(SWB1)는 상기 선택 제어 신호(SCTL)에 응답하여 온 또는 오프되고, 온될 때 소거용 벌크 전압(VSBE)을 패스 게이트들(G11-G1J,...GK1-GKJ)에 출력한다. 또, 상기 스위치(SWB2)는 상기 반전된 선택 제어 신호(SCTLB)에 응답하여 온 또는 오프되고, 온될 때 기준 벌크 전압(VSBR)을 상기 패스 게이트들(G11-G1J,...GK1-GKJ)에 출력한다. 여기에서, 상기 패스 게이트들(G11-G1J,...GK1-GKJ)은 도 9a에 도시된 것과 같이, 트리플(triple) 웰 구조를 갖는다.
다음으로, 상기 플래쉬 메모리 장치(200)의 소거 동작을 설명한다. 예를 들어, 상기 플래쉬 메모리 장치(200)에서 메모리 셀 블록(MB1)이 소거 동작을 수행하고, 메모리 셀 블록들(MB2-MBK)이 소거 동작을 수행하지 않는 경우를 설명한다. 이 경우, 상기 플래쉬 메모리 장치(200)의 소거 동작은 상술한 상기 플래쉬 메모리 장치(100)의 소거 동작과 한 가지 차이점을 제외하고 동일하다. 상기 차이점은 상기 플래쉬 메모리 장치(200)의 소거 동작시, 고전압 발생기(240)의 제2 벌크 전압 발생기(244)가 소거 명령(ERS)에 응답하여 소거용 벌크 전압(VSBE)을 블록 선택부(260)의 패스 게이트들(즉, NMOS 트랜지스터들)(GD1-GDK, G11-G2J,...GK1-GKJ, GS1-GSK)에 더 공급하는 것이다. 여기에서, 메모리 셀 블록들(MB2-MBK)의 로컬 워드 라인들(WL21-WL2J,...,WLK1-WLKJ)과 상기 글로벌 워드 라인들(GWL1-GWLJ) 사이 에 연결된 NMOS 트랜지스터들(G21-G2J,...,GK1-GKJ)의 동작을 도 9a 및 도 9b를 참고하여 좀 더 상세히 설명한다. 도 9a 및 도 9b에서는 상기 NMOS 트랜지스터(GK1)의 단면도와 그 에너지 전위가 각각 도시된다. 상기 NMOS 트랜지스터들(G21-G2J,...,GK2-GKJ)의 동작은 상기 NMOS 트랜지스터(GK1)와 유사하므로 그 상세한 동작 설명은 생략하기로 한다.
도 9a를 참고하면, 상기 메모리 셀 블록(MBK)의 로컬 워드 라인(WLK1)에 연결된 상기 NMOS 트랜지스터(GK1)의 단면도가 도시되어 있다. 상기 NMOS 트랜지스터(GK1)는 기판(331), N-웰(332), P-웰(333), 소스(334), 드레인(335), 및 게이트(336)를 포함한다. 상기 소스(334)에는 포지티브 값을 가지는 상기 워드 라인 바이어스 전압(VWT1)이 입력되고, 상기 게이트(336)에는 로우(예를 들어, 0V) 레벨의 블록 선택 신호(BSELK)가 입력된다. 또, 상기 드레인(335)에는 부스팅 전압(VBST)이 입력된다. 상기 블록 선택 신호(BSELK)가 로우 레벨이므로 상기 NMOS 트랜지스터(GK1)는 턴 오프된다. 또, 상기 워드 라인 바이어스 전압(VWT1)이 포지티브 값을 가지므로, 도 9b에서 실선으로 도시된 Ev2와 같이 상기 소스(334) 영역의 에너지 전위가 감소된다. 또한, 상기 P-웰(333)에는 네거티브 값을 가지는 상기 소거용 벌크 전압(VSBE)이 입력되므로, 상기 P-웰(333)의 에너지 전위가 실선으로 도시된 Ev2와 같이 증가한다. 따라서 상기 소스(334)에서 상기 P-웰(333)로 유입되는 전자량이 감소하게 되어, 상기 드레인(335)에 연결된 상기 로컬 워드 라인(WLK1)으로 유입되는 전자량이 감소된다. 결과적으로, 상기 플래쉬 메모리 장치(100)의 소거 동작시 상기 NMOS 트랜지스터(GK1)에 발생되는 누설 전류 보다 상기 플래쉬 메모리 장치(200)의 소거 동작시 상기 NMOS 트랜지스터(GK1)의 누설 전류가 더 감소될 수 있다. 한편, 상기 소스(334)에 0V의 상기 워드 라인 바이어스 전압(VWT1)이 입력되고, 상기 P-웰(333)에 0V의 기준 벌크 전압(VSBR)이 입력되는 경우, 도 9b에서 점선으로 도시된 Ev1과 같이, 상기 소스(334) 영역의 에너지 전위가 증가하고, 상기 P-웰(333)의 에너지 전위가 감소하게 된다. 따라서, 상기 소스(334)에서 상기 P-웰(333)로 유입되는 전자량이 증가하게 되어, 상기 NMOS 트랜지스터(GK1)의 누설 전류량이 증가하게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 소거 동작시 글로벌 워드 라인에 포지티브의 바이어스 전압을 공급함으로써, 패스 게이트의 누설 전류에 의한 선택되지 않은 메모리 셀 블록의 쉘로우 이레이즈 현상을 방지할 수 있다.

Claims (23)

  1. 로컬 워드 라인들과 비트 라인들을 공유하는 복수의 메모리 셀들을 각각 포함하는 메모리 셀 블록들;
    로우 어드레스 신호를 디코딩하고, 그 디코딩된 신호를 출력하는 X-디코더;
    상기 디코딩된 신호에 응답하여 상기 메모리 셀 블록들 중 일부를 선택하고, 그 선택된 메모리 셀 블록의 로컬 워드 라인들을 대응하는 글로벌 워드 라인들에 각각 연결하는 블록 선택부; 및
    리드 명령, 프로그램 명령, 및 소거 명령 중 하나에 응답하여 워드 라인 바이어스 전압들을 발생하고, 상기 디코딩된 신호에 응답하여 상기 글로벌 워드 라인들에 상기 워드 라인 바이어스 전압들을 각각 공급하는 고전압 발생기를 포함하고,
    상기 고전압 발생기는 상기 소거 명령에 응답하여 포지티브(positive) 값을 각각 가지는 상기 워드 라인 바이어스 전압들을 발생하여, 상기 글로벌 워드 라인들 전체에 각각 공급하는 플래쉬 메모리 장치.
  2. 제1항에 있어서,
    상기 고전압 발생기는 리드 명령, 프로그램 명령, 및 소거 명령 중 하나에 응답하여 메모리 셀의 벌크 전압, 드레인 바이어스 전압, 및 소스 바이어스 전압을 더 발생하는 플래쉬 메모리 장치.
  3. 제2항에 있어서,
    상기 고전압 발생기가 상기 소거 명령에 응답하여 발생하는 상기 워드 라인 바이어스 전압들은 상기 고전압 발생기가 상기 소거 명령에 응답하여 발생하는 상기 메모리 셀의 벌크 전압 보다 작고, 상기 두 전압들간의 차는 15V 보다 크거나 같은 플래쉬 메모리 장치.
  4. 제2항에 있어서, 상기 블록 선택부는,
    상기 디코딩된 신호에 응답하여 블록 선택 신호들을 발생하는 블록 스위치부; 및
    상기 메모리 셀 블록들에 각각 대응하게 배치되고, 상기 블록 선택 신호들에 각각 응답하여 인에이블 또는 디세이블되는 패스 게이트 회로들을 포함하고,
    상기 패스 게이트 회로들 각각은 인에이블될 때 상기 글로벌 워드 라인들을 대응하는 메모리 셀 블록의 로컬 워드 라인들에 각각 연결하는 플래쉬 메모리 장치.
  5. 제4항에 있어서,
    상기 패스 게이트 회로들 각각은, 상기 글로벌 워드 라인들과 대응하는 메모리 셀 블록의 로컬 워드 라인들 사이에 각각 연결되고, 상기 블록 선택 신호들 중 하나에 응답하여 동시에 온 또는 오프되는 패스 게이트들을 포함하는 플래쉬 메모리 장치.
  6. 제5항에 있어서,
    상기 패스 게이트들 각각은 단일의 웰 구조를 가지는 MOS 트랜지스터인 플래쉬 메모리 장치.
  7. 제5항에 있어서,
    상기 패스 게이트들 각각은 트리플(triple) 웰 구조를 가지는 MOS 트랜지스터인 플래쉬 메모리 장치.
  8. 제7항에 있어서,
    상기 고전압 발생기는 상기 소거 명령에 응답하여 상기 패스 게이트 회로들 전체의 상기 패스 게이트들 각각의 상기 트리플 웰들 중 일부에 소거용 벌크 전압을 더 공급하는 플래쉬 메모리 장치.
  9. 제8항에 있어서,
    상기 소거용 벌크 전압은 네거티브(negative) 값을 가지는 플래쉬 메모리 장치.
  10. 제9항에 있어서,
    상기 소거용 벌크 전압은 상기 고전압 발생기가 상기 소거 명령에 응답하여 발생하는 상기 메모리 셀의 벌크 전압 보다 작고, 상기 두 전압들간의 차는 상기 패스 게이트들 각각의 접합 브레이크다운(junction breakdown) 전압 보다 작거나 같은 플래쉬 메모리 장치.
  11. 제1항에 있어서, 상기 고전압 발생기는,
    상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나와 상기 디코딩된 신호에 응답하여 드레인 바이어스 전압과 소스 바이어스 전압을 발생하는 제1 바이어스 전압 발생기;
    상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나와 상기 디코딩된 신호에 응답하여 리드 전압들 또는 프로그램 전압들 또는 소거 전압을 상기 워드 라인 바이어스 전압들로서 발생하고, 상기 워드 라인 바이어스 전압들을 상기 글로벌 워드 라인들에 각각 공급하는 제2 바이어스 전압 발생기; 및
    상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나에 응답하여 메모리 셀의 벌크 전압을 발생하는 벌크 전압 발생기를 포함하고,
    상기 소거 전압은 포지티브 값을 가지며, 상기 벌크 전압 발생기가 상기 소거 명령에 응답하여 발생하는 상기 메모리 셀의 벌크 전압 보다 작고, 상기 두 전압들간의 차는 15V 보다 크거나 같은 플래쉬 메모리 장치.
  12. 제11항에 있어서, 상기 제2 바이어스 전압 발생기는,
    상기 리드 명령에 응답하여 상기 리드 전압들을 발생하는 제1 펌프 회로;
    상기 프로그램 명령에 응답하여 상기 프로그램 전압들을 발생하는 제2 펌프 회로;
    상기 소거 명령에 응답하여 상기 소거 전압을 발생하는 제3 펌프 회로; 및
    상기 디코딩된 신호에 응답하여 상기 리드 전압들 또는 상기 프로그램 전압들 또는 상기 소거 전압을 선택하고, 그 선택된 전압을 상기 워드 라인 바이어스 전압들로서 상기 글로벌 워드 라인들에 각각 출력하는 바이어스 전압 선택부를 포함하는 플래쉬 메모리 장치.
  13. 제12항에 있어서, 상기 바이어스 전압 선택부는,
    상기 디코딩된 신호에 기초하여 선택 신호들을 발생하는 선택 신호 발생기; 및
    상기 글로벌 워드 라인들에 각각 연결되고, 상기 선택 신호들에 응답하여 상기 리드 전압들, 상기 프로그램 전압들, 및 상기 소거 전압 중 하나를 대응하는 글로벌 워드 라인에 각각 출력하는 선택 회로들을 포함하는 플래쉬 메모리 장치.
  14. 제7항에 있어서, 상기 고전압 발생기는,
    상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나와 상기 디코딩된 신호에 응답하여 드레인 바이어스 전압과 소스 바이어스 전압을 발생하는 제1 바이어스 전압 발생기;
    상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나와 상기 디코딩된 신호에 응답하여 리드 전압들 또는 프로그램 전압들 또는 소거 전압을 상기 워드 라인 바이어스 전압들로서 발생하고, 상기 워드 라인 바이어스 전압들을 상기 글로벌 워드 라인들에 각각 공급하는 제2 바이어스 전압 발생기; 및
    상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나에 응답하여 메모리 셀의 벌크 전압을 발생하는 벌크 전압 발생기를 포함하고,
    상기 소거 전압은 포지티브 값을 가지며, 상기 벌크 전압 발생기가 상기 소거 명령에 응답하여 발생하는 상기 메모리 셀의 벌크 전압 보다 작고, 상기 두 전압들간의 차는 15V 보다 크거나 같은 플래쉬 메모리 장치.
  15. 제14항에 있어서,
    상기 고전압 발생기는 상기 소거 명령에 응답하여, 네거티브 값을 가지며 상기 벌크 전압 발생기가 상기 소거 명령에 응답하여 발생하는 상기 메모리 셀의 벌크 전압과의 차가 상기 패스 게이트들 각각의 접합 브레이크다운 전압 보다 작거나 같은 소거용 벌크 전압을 발생하여, 상기 패스 게이트 회로들 전체의 상기 패스 게이트들 각각의 상기 트리플 웰들 중 일부에 공급하는 추가의(additional) 벌크 전압 발생기를 더 포함하는 플래쉬 메모리 장치.
  16. 제15항에 있어서, 상기 추가의 벌크 전압 발생기는,
    상기 소거 명령에 응답하여 상기 소거용 벌크 전압을 발생하는 펌프 회로; 및
    기준 벌크 전압을 수신하고, 선택 제어 신호에 응답하여 상기 기준 벌크 전 압과 상기 소거용 벌크 전압 중 하나를 선택하고, 그 선택된 전압을 상기 패스 게이트 회로들 전체의 상기 패스 게이트들 각각의 상기 트리플 웰들 중 일부에 출력하는 벌크 전압 선택부를 포함하는 플래쉬 메모리 장치.
  17. 제16항에 있어서,
    상기 소거 명령이 인에이블될 때 상기 선택 제어 신호가 인에이블되고,
    상기 선택 제어 신호가 인에이블될 때 상기 벌크 전압 선택부가 상기 소거용 벌크 전압을 선택하고, 상기 선택 제어 신호가 디세이블될 때 상기 벌크 전압 선택부가 상기 기준 벌크 전압을 선택하는 플래쉬 메모리 장치.
  18. 플래쉬 메모리 장치의 소거 동작 제어 방법에 있어서,
    소거 명령과 로우 어드레스 신호에 응답하여 포지티브 값을 각각 가지는 워드 라인 바이어스 전압들을 글로벌 워드 라인들에 각각 공급하는 단계;
    메모리 셀 블록들 전체의 메모리 셀들에 벌크 전압을 공급하는 단계;
    글로벌 드레인 선택 라인과 글로벌 소스 선택 라인에 그라운드 전압을 공급하여 상기 메모리 셀들의 드레인들과 소스들을 플로우팅시키는 단계; 및
    상기 로우 어드레스 신호에 응답하여 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록의 로컬 워드 라인들을 상기 글로벌 워드 라인들에 연결하는 단계를 포함하는 플래쉬 메모리 장치의 소거 동작 제어 방법.
  19. 제18항에 있어서, 상기 워드 라인 바이어스 전압들의 공급 단계는,
    상기 로우 어드레스 신호를 디코딩하고, 그 디코딩된 신호를 출력하는 단계;
    상기 소거 명령에 응답하여 포지티브 값을 가지는 소거 전압을 발생하는 단계; 및
    상기 디코딩된 신호에 응답하여 상기 소거 전압을 상기 워드 라인 바이어스 전압들로서 상기 글로벌 워드 라인들에 각각 출력하는 단계를 포함하는 플래쉬 메모리 장치의 소거 동작 제어 방법.
  20. 제19항에 있어서,
    상기 소거 전압은 상기 메모리 셀들에 공급되는 벌크 전압 보다 작고, 상기 벌크 전압과 상기 소거 전압간의 차가 15V 보다 크거나 같은 플래쉬 메모리 장치의 소거 동작 제어 방법.
  21. 제18항에 있어서, 상기 메모리 셀 블록 선택 및 워드 라인 연결 단계는,
    상기 로우 어드레스 신호를 디코딩하고, 그 디코딩된 신호를 출력하는 단계;
    상기 디코딩된 신호에 응답하여 블록 선택 신호들을 출력하는 단계; 및
    상기 블록 선택 신호들에 응답하여 상기 글로벌 워드 라인들과 상기 메모리 셀 블록들 사이에 각각 배치되는 패스 게이트 회로들 중 하나를 인에이블시켜, 상기 글로벌 워드 라인들과 상기 메모리 셀 블록들 중 하나의 로컬 워드 라인들을 연결시키는 단계를 포함하는 플래쉬 메모리 장치의 소거 동작 제어 방법.
  22. 제21항에 있어서,
    상기 패스 게이트 회로들 각각에 포함되는 패스 게이트들인, 트리플 웰 구조를 가지는 MOS 트랜지스터들의 트리플 웰들 중 일부에 소거용 벌크 전압을 공급하는 단계를 더 포함하는 플래쉬 메모리 장치의 소거 동작 제어 방법.
  23. 제22항에 있어서,
    상기 소거용 벌크 전압은 네거티브 값을 가지며, 상기 메모리 셀들에 공급되는 벌크 전압과의 차가 상기 패스 게이트들 각각의 접합 브레이크다운 전압 보다 작거나 같은 플래쉬 메모리 장치의 소거 동작 제어 방법.
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