JP2005025824A - 不揮発性半導体記憶装置及びこれを用いた電子装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数ずつのワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配置されたセルアレイと、前記セルアレイのワード線を選択駆動するロウデコーダと、前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、データ書き込み及び消去のシーケンス制御を行うコントローラとを有し、前記コントローラにより制御されて前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線が第1の消去禁止電圧にプリチャージされ、残りの非選択ワード線が前記第1の消去禁止電圧と異なる第2の消去禁止電圧にプリチャージされる。
【選択図】 図2
Description
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置とこれを用いた電子装置に関する。
【0002】
【従来の技術】
現在知られているEEPROMの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その1つであるNAND型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したMANDセルユニットを配列して構成される。NANDセルユニット内のメモリセルは、隣接するもの同士でソース,ドレイン拡散層を共有する。従って、NAND型フラッシュメモリの大容量化のためには、NANDセルユニット内のメモリセル数を増やすことが有効である。これによって、ワード線を共有する複数のNANDセルユニットからなるブロックの容量が増加する。ブロックは通常データ一括消去の単位となるから、ブロック容量増加により、NAND型フラッシュメモリのデータ消去単位が大きくなる。
【0003】
NAND型フラッシュメモリのブロック内に、容量の小さいデータしか書き込まれないとすると、ブロックの残りが無駄な領域になってしまう。そこで実際には、ブロックが更にいくつかの領域に分割されてデータが管理されることがある。しかし、ブロック単位でデータ消去を行う方式では、データ書き換えに無駄な時間がかかってしまう。具体的に例えば、ブロック内にデータAの領域とデータBの領域が設定されたとする。データBをデータCに書き換えるためには、少なくとも一回のブロック消去動作と、データAとデータCの書込みが必要となる。すなわち、データCを書き込むために、ブロック全体を一旦消去する結果、データAの書込み動作が必要となり、これが処理時間のオーバーヘッドとなる。
【0004】
この様なデータ書き換え動作のオーバーヘッドを解消するためには、ブロックのデータ消去動作をワード線単位(即ちページ単位)で選択的に行う方式が有効である。ブロック内の選択的なデータ消去は、非選択領域のワード線をフローティングとし、選択された領域のワード線に0Vを与え、セルアレイが形成されたp型ウェルに消去電圧を与えることにより可能である。これにより、選択領域のメモリセルでは、浮遊ゲートとチャネル間でFNトンネリングによる電荷放電が起こり、しきい値の低い消去状態(データ“1”状態)が得られる。非選択領域では、ワード線(制御ゲート)がフローティングであるから、p型ウェルに印加される消去電圧の上昇に伴って、容量カップリングによりワード線が電圧上昇して、消去禁止状態となる。これにより、ブロック内においてデータ書き換えの必要のある領域のみデータの書き換えが可能になる(例えば、特許文献1,2参照)。
【0005】
しかし、この選択消去方式では、非選択領域内のセルの消去禁止状態が一様ではなく、選択領域に隣接するページのセルには大きな消去ストレスがかかるという問題がある。この点を具体的に図9及び図10を用いて説明する。図9及び図10は、選択的データ消去を行う場合のNANDセルユニット内の電圧関係を示している。ワード線WL0−3の範囲が選択ページであり、ワード線WL4−7の範囲が非選択ページである。図9は、p型ウェルに消去電圧Vera(=20V)を印加する直前の状態であり、選択ワード線WL0−3は0Vに、非選択ワード線WL4−7は、Vdd−Vtn(Vtnは、ワード線駆動電圧を転送する転送トランジスタのしきい値電圧)まで充電されてフローティング状態となる。
【0006】
この状態から、p型ウェルに消去電圧Veraを印加すると、図10の電圧関係となる。非選択領域のうち、選択ワード線に隣接するワード線WL4は、消去電圧Veraの印加によって、Vdd−Vtn+βVera(β:カップリング係数)というフローティング状態の電圧になる。その他の非選択ワード線WL5−7は、Vdd−Vtn+αVera(α:カップリング係数)というフローティング状態の電圧になる。カップリング係数α,βは、β<αなる関係を持つ。その理由を、図11を用いて説明する。
【0007】
図11に示すように、ワード線WLiのメモリセルに着目したとき、カップリング係数は、制御ゲートと浮遊ゲートがもつカップリング容量C1〜C4とそれぞれの電位で決まる。非選択ワード線WL4−7のうち、ワード線WL4は、隣に0Vが印加される選択ワード線WL3がある。このために、他の非選択ワード線WL5−7よりもカップリングによる電位上昇が抑えられる結果、β<αなる関係が得られる。言い換えれば、非選択ワード線の内、選択ワード線に隣接する一つが十分に高い電圧に昇圧されない。そのためそのワード線に沿ったメモリセルではp型ウェルと制御ゲートとの間の電圧が大きくなり、大きな消去ストレスがかかる。
【0008】
図11において、微細化により、一本のワード線がもつ容量のうち、隣接ワード線とのカップリング容量C1が占める割合は増加傾向にある。このため上記のようなワード線単位の消去動作を行うと、選択ワード線に隣接する非選択ワード線に接続されたメモリセルへの消去ストレスが大きくなる傾向にある。結果として、ワード線単位の消去動作の回数の制限が厳しくなったり、あるいは、実施できなくなる可能性がある。
【0009】
【特許文献1】
特開平10−302488公報
【特許文献2】
米国特許第6107658明細書
【0010】
【発明が解決しようとする課題】
以上のように、NAND型フラッシュメモリにおいて、ブロック内の選択的データ消去を行うと、非選択領域内の選択領域に隣接するワード線に沿ったセルに大きな消去ストレスがかかるという問題がある。
この発明は、消去ストレスを低減した選択的データ消去を可能とした不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【0011】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、互いに交差する複数ずつのワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配置されたセルアレイと、前記セルアレイのワード線を選択駆動するロウデコーダと、前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、データ書き込み及び消去のシーケンス制御を行うコントローラとを有し、前記コントローラにより制御されて前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線が第1の消去禁止電圧にプリチャージされ、残りの非選択ワード線が前記第1の消去禁止電圧と異なる第2の消去禁止電圧にプリチャージされる。
【0012】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は一実施の形態によるNAND型フラッシュメモリの機能ブロック構成を示している。セルアレイ1は、複数の浮遊ゲート型メモリセルMCをマトリクス配列して構成される。ロウデコーダ(ワード線駆動回路を含む)2は、セルアレイ1のワード線及び選択ゲート線を駆動する。センスアンプ回路3は、1ページ分のセンスアンプとデータ保持回路を備えて、セルアレイ1のページ単位のデータ書き込み及び読み出しを行うページバッファを構成する。
【0013】
センスアンプ回路3の1ページ分の読み出しデータは、カラムデコーダ(カラムゲート)4により選択されて、I/Oバッファ5を介して外部I/O端子に出力される。I/O端子から供給される書き込みデータは、カラムデコーダ4により選択されてセンスアンプ回路3にロードされる。センスアンプ回路3には1ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。アドレス信号はI/Oバッファ5を介して入力され、アドレス保持回路6を介してロウデコーダ2及びカラムデコーダ3に転送される。
【0014】
コントローラ7は、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を出力する。更にこれらの内部タイミング信号に基づいて、コントローラ7は、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。高電圧発生回路8は、コントローラ7により制御されて、データ書き込みや消去に用いられる種々の高電圧Vppを発生する。
【0015】
図2は、セルアレイ1とロウデコーダ2の詳細な構成を示している。セルアレイ1は、複数個(図の例では8個)の浮遊ゲート型メモリセルMC0−MC7を持つNANDセルユニットNUを配列して構成される。具体的にNANDセルユニットNUは、複数のメモリセルMC0−MC7が直列接続されたセルストリングと、その一端側セルのドレインとビット線BLとの間に配置された選択ゲートトランジスタSG1と、他端側セルのソースとソース線CELSRCとの間に配置された選択ゲートトランジスタSG2を有する。
【0016】
各メモリセルMC0−MC7の制御ゲートは、ワード線WL0−WL7に接続され、選択ゲートトランジスタSG1,SG2のゲートは、ワード線WL0−WL7と並行する選択ゲート線SGD,SGSに接続される。一本のワード線に沿った複数のメモリセルの集合が1ページとなる。ワード線方向に並ぶ複数のNANDセルユニットの集合が1ブロックとなる。図2のセルアレイは、ビット線方向に複数のブロックBLK0〜BLKiを有する。また図2では、1ブロックがビット線方向に二つの領域(以下、サブブロックという)G0,G1に分けられ、これらがデータ消去単位となる場合を示している。サブブロックG0,G1はそれぞれ、ワード線WL0−3,WL4−7の範囲のメモリセル集合である。
【0017】
ロウデコーダ2は、全ブロックに共通に用いられるワード線駆動回路(WL−DRV)27、ビット線側選択ゲート線を駆動する選択ゲート線駆動回路(SGD−DRV)25及び、ソース線側選択ゲート線を駆動する選択ゲート線駆動回路(SGS−DRV)26を有する。これらの駆動回路25−27の出力駆動電圧をそれぞれ選択されたブロックのワード線WL0−7及び選択ゲート線SGD,SGSに転送するために、各ブロック毎に、ブロックデコーダ23と、これにより選択されてオン駆動されるMNOSトランジスタからなる転送トランジスタアレイ21を有する。
【0018】
選択ブロックの転送トランジスタアレイ21のゲートには、転送トランジスタドライバ(VRDEC−DRV)24が出力する高電圧VRDECがレベルシフタ22によりレベル変換されて供給される。転送トランジスタアレイ21、ブロックデコーダ23及びレベルシフタ22は、各ブロック毎に設けられるため、図2においてはこれらを、ブロックを示す破線の範囲内に示している。
【0019】
ワード線駆動回路27は、1ブロック内のワード線数分のドライバWL−DRV0〜WL−DRV7を有する。これらの各ドライバの出力端子CG0〜CG7に得られる駆動電圧が、選択されたブロックのワード線WL0〜WL7に転送トランジスタアレイ21を介して供給される。ワード線駆動回路27には、サブブロックアドレスRGAに基づいてブロック内のサブブロックG0,G1を選択するための選択信号S0,S1を出力するサブブロックデコーダ28が設けられている。
【0020】
ワード線駆動回路27のうち、サブブロックG0内のサブブロックG1に隣接するワード線WL3と、サブブロックG1内のサブブロックG0に隣接するワード線WL4を駆動するためのドライバWL−DRV3,WL−DRV4は、他と異なる構成を有する。これは、サブブロック単位のデータ消去を行うとき、ワード線WL3,WL4は、これら以外のワード線とは異なり、選択サブブロック(即ち選択ワード線)に隣接する非選択ワード線となり得るからである。以下では、サブブロック単位のデータ消去モードにおいて、選択ワード線に隣接する非選択ワード線を、“隣接・非選択ワード線”という。
【0021】
ドライバWL−DRV3,WL−DRV4は、タイミング信号Eeraとサブブロック選択信号S0,S1に基づいて、選択ワード線での消去動作に先立って、隣接・非選択ワード線に対して残りの非選択ワード線とは異なるプリチャージ電圧Verapreを出力できるように構成されている。このプリチャージ電圧Verapreは、図1に示す高電圧発生回路8から出力される高電圧の一つである。転送トランジスタドライバ24にも、高電圧発生回路8から出力される高電圧の一つであるプリチャージ電圧Verapre+Vtnが与えられる。
【0022】
図3はワード線駆動回路27のより具体的な構成を示している。各ドライバWL−DRV0〜7は、同様の構成の出力回路31を持つ。出力回路31は、プルアップ用PMOSトランジスタMP1とプルダウン用NMOSトランジスタMN1を有する。PMOSトランジスタMP1と出力端子の間には、電圧制限用のDタイプNMOSトランジスタMN2が挿入されている。出力回路31を選択駆動するANDゲート32は、ブロックBLKのサブブロックG0側対応のドライバWL−DRV0〜3では、選択信号S0とタイミング信号VddVの論理により出力回路31を駆動し、サブブロックG1側対応のドライバWL−DRV4〜7では、選択信号S1と電圧VddVの論理により出力回路31を駆動するようになっている。
【0023】
各ワード線ドライバの出力回路31は、端子CGに、選択的に電源電圧Vdd又は接地電位Vss(=0V)を出力する。出力接地電位Vssは選択されたサブブロックのワード線に消去許可電圧として与えられる。出力電源電圧Vddは、非選択サブブロックのワード線に消去禁止電圧Vdd−Vtnを与えるために用いられる。
【0024】
サブブロックG0,G1の境界に位置するワード線WL3,WL4を駆動するためのドライバWL−DRV3,4には、出力回路31に加えて、隣接・非選択ワード線を、残りの非選択ワード線とは異なる消去禁止電圧に設定するための回路が付加されている。具体的に、プリチャージ電圧(消去禁止電圧)Verapreを端子CG3,CG4に転送するためのNMOSトランジスタMN3からなる転送ゲート36と、これを選択的に駆動するためのANDゲート33及びレベルシフタ34を有する。隣接・非選択ワード線にプリチャージされる消去禁止電圧Verapreは、残りの非選択ワード線にプリチャージされる消去禁止電圧Vdd−Vtnより高い。
【0025】
サブブロックG0側の境界ワード線用ドライバWL−DRV3では、ANDゲート33の出力GA0は、選択信号S1とプリチャージタイミング信号Epreの論理積により転送トランジスタMN3を駆動する。サブブロックG1側の境界ワード線用ドライバWL−DRV4では、ANDゲート33の出力GA1は、選択信号S0とタイミング信号Epreの論理により転送トランジスタMN3を駆動する。
また、出力GA0及びGA1は、プルダウン用NMOSトランジスタMN1を駆動するNORゲート35に入力される。
【0026】
なお、図2及び図3では、ワード線駆動回路27は、データ消去に関係する部分のみ示している。データ書き込み動作では、選択ワード線には昇圧された書き込み電圧Vpgmを印加し、非選択ワード線には書き込み電圧より低い中間電圧Vpassを印加する。データ読み出し動作では、選択ワード線に0V(通常読み出し時)或いはベリファイ電圧(ベリファイ読み出し時)を印加し、非選択ワード線にはデータによらずセルをオンさせるパス電圧Vreadを印加する。従って図では省略したが、ワード線駆動回路27の各端子CG0−CG7には、これらの各動作モードに応じたワード線駆動電圧を発生するためのドライバが必要になる。
【0027】
次に、図4のタイミング図を参照してデータ消去動作を説明する。図4では、セルアレイ1のある選択ブロック内のサブブロックG0(ワード線WL0〜3の範囲)のデータ消去を行う場合について、コントローラ7により制御される複数の消去サイクルのうちの1サイクルを示している。このとき、非選択サブブロックG1のワード線WL4−7のうち、ワード線WL4が選択ワード線WL3に隣接するため、“隣接・非選択ワード線”である。サブブロックG0は、選択アドレスRGA=“0”により選択される。このとき、ワード線駆動回路27に入るサブブロック選択信号は、S0=“1”,S1=“0”となる。選択アドレスが確定した後、時刻E0で、活性化信号RDECが“H”となり、ブロックデコーダ23が活性化される。同時にタイミング信号Epreが“H”になり、高電圧発生回路からはプリチャージ電圧Verapre,Verapre+Vtn(Vtnは、転送トランジスタアレイ21のトランジスタしきい値)が出力される。
【0028】
時刻E0〜E1が、第1のワード線プリチャージ期間である。選択信号S0=“1”(=“H”)とタイミング信号Epre=“H”とにより、ドライバWL−DRV4において、ANDゲート33の出力がGA1=“H”、従ってレベルシフタ34が“H”出力状態となる。レベルシフタ34の“H”出力は、Verapre+Vtn以上であり、これによりドライバWL−DRV4では転送トランジスタMN3がオン駆動されて、出力端子CG4には、プリチャージ電圧Verapreが出力される。
【0029】
このとき、ドライバWL−DRV3では、ANDゲート33の出力がGA0=“L”、従ってレベルシフタ34が“L”出力状態であり、またANDゲート32の出力が“L”であって、端子CG3は0Vである。残りのドライバWL−DRV0〜3,WL−DRV5〜7においても、この期間ANDゲート32の出力が“L”であり、出力端子CG0〜3,CG5〜7は0Vである。
【0030】
選択ブロックについては、ブロックデコーダ23の出力が“H”であり、これによりレベルシフタ22がオンして、転送トランジスタアレイ21のゲートTGに、Verapre+Vtn以上の電圧が与えられる。従って、ワード線駆動回路27の出力端子CG4に出力されたプリチャージ電圧Verapreは、転送トランジスタアレイ21で電圧降下することなく、隣接・非選択ワード線WL4に転送される。残りのワード線は全て0Vである。
【0031】
この第1のワード線プリチャージ期間の選択ブロック内のあるNANDセルユニットについて電圧関係を示すと、図5のようになる。ここでは、プリチャージ電圧Verapre=5Vとして、非選択サブブロック内の隣接・非選択ワード線WL4のみが5Vにプリチャージされることを示している。
【0032】
次に、時刻E1で転送トランジスタドライバ24の出力VRDECがVddになり、選択ブロックの転送トランジスタアレイ21のゲートTGもVRDECと共にVddまで放電される。時刻E2において活性化信号RDECが”L”になり、全部のブロックデコーダ23が非選択状態となる。したがって、ワード線WL4に転送された電圧は以後、フローティング状態で保持される。
【0033】
時刻E3に、タイミング信号Epreが“L”になる。これにより、ドライバWL−DRV4ではレベルシフタ34が“L”出力状態となり、端子CG4はVerapreから0Vに切り替わる。
時刻E4でタイミング信号VddVが”H”になると、選択サブブロックG0側のドライバWL−DRV0〜3では、ANDゲート32の出力が“L”であり、端子CG0〜3には0Vが出力される。サブブロックG1側のドライバWL−DRV4〜7では、ANDゲート32の出力が“H”となり、端子CG4〜7にはVddが出力される。
【0034】
その後、時刻E5で再び活性化信号RDECが“H”になり、第2のワード線プリチャージ期間に入る。即ち、ブロックデコーダ23が選択状態になり、選択ブロックの転送トランジスタアレイ21のゲートTGにVddが印加される。このとき端子CG4はVddであり、これにつながるワード線WL4はVerapreにプリチャージされているため、対応する転送トランジスタはオフ状態のままであり、ワード線WL4はVerapreに保持される。非選択サブブロックG1の残りの非選択ワード線WL5〜7は、端子CG5〜CG7の電圧Vddにより、Vdd−Vtnまで充電されてフローティング状態となる。実際にはワード線WL4のフローティング電圧は、隣接するワード線WL5の充電により、少し上昇する。
【0035】
即ち、消去電圧Veraの印加直前において、図6に示すように、非選択サブブロックG1のうち、隣接・非選択ワード線WL4は、Verapreのフローティング状態に、残りの非選択ワード線WL5−7は、Vdd−Vtnのフローティング状態になる。言い換えれば、非選択ワード線WL4−7のうち、隣接・非選択ワード線WL4と他の非選択ワード線WL5−7とは、異なる消去禁止電圧VerapreとVdd−Vtn(但し、Verapre>Vdd−Vt)に設定されたフローティング状態になる。選択ブロックG0のワード線WL0−WL3は全て0V(即ち次の消去動作での消去許可電圧)である。
【0036】
時刻E6で消去電圧Veraが、セルアレイが形成されたp型ウェルに印加される。この消去動作時に状態を図7に示す。ワード線が0Vである選択ページ(選択サブブロックG0)では、FNトンネリングにより浮遊ゲートからチャネルへの電荷放電が生じ、データが消去される。即ち選択ブロックG0の全てのメモリセルが“1”データになる。
【0037】
非選択ページ(非選択サブブロックG1)においては、ワード線WL4〜7は、p型ウェルからの容量カップリングにより電位が上昇する。このうち、隣接・非選択ワード線WL4は、Verapreから電位上昇であり、残りの非選択ワード線WL5〜7は、Vdd−Vtnからの電位上昇となる。隣接・非選択ワード線WL4は、カップリング係数βで電位が上昇し、他の非選択ワード線WL5〜7は異なるカップリング係数αで電位が上昇する。
【0038】
前述のように、βVera<αVeraであるが、この実施の形態においては、隣接・非選択ワード線WL4の初期電圧をプリチャージ動作で予め他より高くしている。したがって、Verapre+βVera=Vdd−Vt+αVeraを満たすように、プリチャージ電圧Verapreを設定すれば、図7の消去時の非選択ページの全てのワード線WL4〜7を実質同じ消去禁止電圧とすることができる。以上により、隣接・非選択ワード線WL4につながるメモリセルに従来のような大きな消去ストレスがかかることは防止される。
【0039】
一定の消去電圧印加後、時刻E7で消去電圧Veraを下げ、時刻E8でタイミング信号VddVを“H”に、最後に活性化信号RDECを“L”にして、消去動作が終了する。通常データ消去は、以上に説明した消去動作とその消去状態を確認するベリファイ読み出しを1サイクルとして、複数の消去サイクルが実行される。
【0040】
図8は、消去後のベリファイ読み出し動作の電圧関係を示している。ここでは、ソース線CELSRCからビット線BLにセル電流を流して、読み出しを行う例を示している。従ってソース線CELSRCにVdd、ソース線側選択ゲート線SGS及び非選択領域のワード線WL4〜7にパス電圧Vreadが与えられ、選択領域のワード線WL0〜3にはベリファイ判定電圧である0Vが与えられる。選択領域のメモリセルが全て消去されて、しきい値が負になっていれば、図に破線で示すようにセル電流Icellが流れる。このセル電流によりビット線を充電すると、ビット線には、着目セルの負のしきい値の絶対値相当の電圧が現れる。このビット線電圧をセンスアップで検出してデータ消去を確認することができる。
【0041】
以上のようにこの実施の形態のNAND型フラッシュメモリにおいては、サブブロック単位の消去動作に際して、非選択サブブロック内の選択サブブロックに隣接する隣接・非選択ワード線に選択的にプリチャージを行うことによって、そのワード線につながるメモリセルでの消去ストレスを緩和することができる。これによって、微細化が進みワード線間のカップリングの影響が大きくなっても、ストレスの小さいサブブロック単位の消去動作が可能になる。
【0042】
なお実施の形態では、一つのブロックがビット線方向に二つのサブブロックに分けられているが、3つ或いはそれ以上のサブブロックに分けて、同様に各サブブロック単位でのデータ消去を可能とすることができる。またサブブロックの大きさは、1ページであってもよい。
また実施の形態では、NAND型フラッシュメモリを説明したが、NOR型、DINOR型等、他のフラッシュメモリにもこの発明を適用することが可能である。
【0043】
次に、上記各実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図12は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ101を示す。電子カードは、ディジタルスチルカメラ101の記録媒体として用いられるメモリカード61である。メモリカード61は、先の各実施の形態で説明した不揮発性半導体装置が集積化され封止されたICパッケージPK1を有する。
【0044】
ディジタルスチルカメラ101のケースには、カードスロット102と、このカードスロット102に接続された、図示しない回路基板が収納されている。メモリカード61は、カードスロット102に取り外し可能に装着される。メモリカード61は、カードスロット102に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のICカードである場合、カードスロット102に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【0045】
図13は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ103により集光されて撮像装置104に入力される。撮像装置104は例えばCMOSイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器(AMP)により増幅された後、A/Dコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路105に入力され、例えば自動露出制御(AE)、自動ホワイトバランス制御(AWB)、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【0046】
画像をモニターする場合、カメラ信号処理回路105から出力された信号はビデオ信号処理回路106に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばNTSC(National Television System Committee)を挙げることができる。ビデオ信号は、表示信号処理回路107を介して、ディジタルスチルカメラ101に取り付けられた表示部108に出力される。表示部108は例えば液晶モニターである。
【0047】
ビデオ信号は、ビデオドライバ109を介してビデオ出力端子110に与えられる。ディジタルスチルカメラ101により撮像された画像は、ビデオ出力端子110を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部108以外でも表示することができる。撮像装置104、アナログ増幅器(AMP)、A/Dコンバータ(A/D)、カメラ信号処理回路105は、マイクロコンピュータ111により制御される。
【0048】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン112を操作者が押す。これにより、マイクロコンピュータ111が、メモリコントローラ113を制御し、カメラ信号処理回路105から出力された信号がフレーム画像としてビデオメモリ114に書き込まれる。ビデオメモリ114に書き込まれたフレーム画像は、圧縮/伸張処理回路115により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース116を介してカードスロット102に装着されているメモリカード61に記録される。
【0049】
記録した画像を再生する場合、メモリカード61に記録されている画像を、カードインタフェース116を介して読み出し、圧縮/伸張処理回路115により伸張した後、ビデオメモリ114に書き込む。書き込まれた画像はビデオ信号処理回路106に入力され、画像をモニターする場合と同様に、表示部108や画像機器に映し出される。
【0050】
なおこの構成では、回路基板100上に、カードスロット102、撮像装置104、アナログ増幅器(AMP)、A/Dコンバータ(A/D)、カメラ信号処理回路105、ビデオ信号処理回路106、メモリコントローラ113、ビデオメモリ114、圧縮/伸張処理回路115、及びカードインタフェース116が実装される。
但しカードスロット102については、回路基板100上に実装される必要はなく、コネクタケーブル等により回路基板100に接続されるようにしてもよい。
【0051】
回路基板100上には更に、電源回路117が実装される。電源回路117は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路117として、DC−DCコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ118、表示部108にも供給される。
【0052】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図14A−14Jに示すような他の各種電子機器に適用することができる。即ち、図14Aに示すビデオカメラ、図14Bに示すテレビジョン、図14Cに示すオーディオ機器、図14Dに示すゲーム機器、図14Eに示す電子楽器、図14Fに示す携帯電話、図14Gに示すパーソナルコンピュータ、図14Hに示すパーソナルディジタルアシスタント(PDA)、図14Iに示すヴォイスレコーダ、図14Jに示すPCカード等に、上記電子カードを用いることができる。
【0053】
【発明の効果】
以上述べたようにこの発明によれば、消去ストレスを低減した選択的データ消去を可能とした不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図2】同フラッシュメモリのセルアレイ及びロウデコーダの構成を示す図である。
【図3】ロウデコーダのワード線駆動回路の具体構成を示す図である。
【図4】同フラッシュメモリのデータ消去動作を説明するためのタイミング図である。
【図5】同フラッシュメモリのデータ消去サイクルにおける第1のワード線プリチャージ時のNANDセルユニット内の電圧関係を示す図である。
【図6】同データ消去サイクルにおける第2のワード線プリチャージ時のNANDセルユニット内の電圧関係を示す図である。
【図7】同データ消去サイクルにおけるデータ消去時のNANDセルユニット内の電圧関係を示す図である。
【図8】同データ消去サイクルにおけるベリファイ時のNANDセルユニット内の電圧関係を示す図である。
【図9】従来の選択消去の場合の消去電圧印加前のNANDセルユニット内の電圧関係を示す図である。
【図10】従来の選択消去の場合の消去電圧印加時のNANDセルユニット内の電圧関係を示す図である。
【図11】NANDセルユニット内のメモリセル間の容量結合を示す図である。
【図12】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図13】同ディジタルスチルカメラの内部構成を示す図である。
【図14A】ビデオカメラに適用した実施の形態を示す図である。
【図14B】テレビジョンに適用した実施の形態を示す図である。
【図14C】オーディオ機器に適用した実施の形態を示す図である。
【図14D】ゲーム機器に適用した実施の形態を示す図である。
【図14E】電子楽器に適用した実施の形態を示す図である。
【図14F】携帯電話に適用した実施の形態を示す図である。
【図14G】パーソナルコンピュータに適用した実施の形態を示す図である。
【図14H】パーソナルディジタルアシスタント(PDA)に適用した実施の形態を示す図である。
【図14I】ヴォイスレコーダに適用した実施の形態を示す図である。
【図14J】PCカードに適用した実施の形態を示す図である。
【符号の説明】
1…セルアレイ、2…ロウデコーダ、3…センスアンプ回路、4…カラムデコーダ、5…I/Oバッファ、6…アドレス保持回路、7…コントローラ、8…高電圧発生回路、21…転送トランジスタアレイ、22…レベルシフタ、23…ブロックデコーダ、24…転送ゲートドライバ、25,26…選択ゲート線ドライバ、27…ワード線駆動回路、28…サブブロックデコーダ、31…出力回路、36…転送ゲート、BLK0−BLKi…ブロック、G0,G1…サブブロック。
Claims (17)
- 互いに交差する複数ずつのワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配置されたセルアレイと、
前記セルアレイのワード線を選択駆動するロウデコーダと、
前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、
データ書き込み及び消去のシーケンス制御を行うコントローラとを有し、
前記コントローラにより制御されて前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線が第1の消去禁止電圧にプリチャージされ、残りの非選択ワード線が前記第1の消去禁止電圧と異なる第2の消去禁止電圧にプリチャージされることを特徴とする不揮発性半導体記憶装置。 - 前記データ消去サイクルは、
前記隣接・非選択ワード線を第1の消去禁止電圧にプリチャージする第1のプリチャージ期間と、
第1のプリチャージ期間の後、前記隣接・非選択ワード線を第1の消去禁止電圧に保持した状態で、残りの非選択ワード線を第1の消去禁止電圧より低い第2の消去禁止電圧にプリチャージする第2のプリチャージ期間と、
第2のプリチャージ期間の後、前記選択ワード線に消去許可電圧を印加し且つ、前記セルアレイが形成された半導体ウェルに消去電圧を印加して、前記選択ワード線に沿ったメモリセルのデータ消去を行う消去期間とを有することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記セルアレイは、マトリクス配列された複数のNANDセルユニットを有し、各NANDセルユニットはそれぞれ異なるワード線により駆動される複数個のメモリセルが直列接続されたセルストリングと、このセルストリングの一端をビット線に接続するための、前記ワード線と並行する第1の選択ゲート線により駆動される第1の選択ゲートトランジスタと、前記セルストリングの他端をソース線に接続するための、前記ワード線と並行する第2の選択ゲート線により駆動される第2の選択ゲートトランジスタとを有することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記セルアレイは、ワード線方向に並ぶ複数のNANDセルユニットの集合である少なくとも一つのブロックを有し、前記ブロックはビット線方向に少なくとも二つのサブブロックに分けられて、サブブロック単位でデータ消去が行われることを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 前記データ消去サイクルは、
非選択サブブロックの中の選択サブブロックに隣接する隣接・非選択ワード線を第1の消去禁止電圧にプリチャージする第1のプリチャージ期間と、
第1のプリチャージ期間の後、前記隣接・非選択ワード線を第1の消去禁止電圧に保持した状態で、残りの非選択ワード線を第1の消去禁止電圧より低い第2の消去禁止電圧にプリチャージする第2のプリチャージ期間と、
第2のプリチャージ期間の後、前記選択サブブロックのワード線に消去許可電圧を印加し且つ、前記セルアレイが形成された半導体ウェルに消去電圧を印加して、前記選択サブブロック内のメモリセルのデータ消去を行う消去期間とを有することを特徴とする請求項4記載の不揮発性半導体記憶装置。 - 前記ロウデコーダは、
ブロック内の各ワード線に必要な駆動電圧を出力するための複数のワード線ドライバを備えたワード線駆動回路と、
前記各ワード線ドライバが出力する駆動電圧をワード線に転送するための複数の転送トランジスタを配列した転送トランジスタアレイとを有することを特徴とする請求項5記載の不揮発性半導体記憶装置。 - 前記複数のワード線ドライバはそれぞれ、選択されたワード線に前記消去許可電圧を与え、非選択ワード線に前記第2の消去禁止電圧を与えるための出力回路を備え、
前記複数のワード線ドライバのうち、各サブブロックの境界に位置するワード線対応のワード線ドライバは、前記出力回路に加えて、サブブロック選択信号とタイミング信号に基づいて対応するワード線に前記第1の消去禁止電圧を転送するための転送ゲートを有することを特徴とする請求項6記載の不揮発性半導体記憶装置。 - 前記データ消去サイクルは、前記消去期間の後、前記選択サブブロックのワード線にベリファイ判定電圧、前記非選択サブブロックのワード線にセルデータによらずメモリセルをオンさせるパス電圧を印加し、ソース線からビット線に向かって流れるセル電流を検出するベリファイ読み出し期間を有することを特徴とする請求項5記載の不揮発性半導体記憶装置。
- マトリクス配列された複数のNANDセルユニットを有し、各NANDセルユニットはそれぞれ異なるワード線により駆動される複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたセルストリングと、このセルストリングの一端をビット線に接続するための、前記ワード線と並行する第1の選択ゲート線により駆動される第1の選択ゲートトランジスタと、前記セルストリングの他端をソース線に接続するための、前記ワード線と並行する第2の選択ゲート線により駆動される第2の選択ゲートトランジスタとを有するセルアレイと、
前記セルアレイのワード線を選択駆動すると共に、前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線に第1の消去禁止電圧をプリチャージし、残りの非選択ワード線に前記第1の消去禁止電圧と異なる第2の消去禁止電圧をプリチャージするロウデコーダと、
前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、
前記セルアレイのデータ書き込み及び消去のシーケンス制御を行うコントローラと、を有することを特徴とする不揮発性半導体記憶装置。 - 前記セルアレイは、ワード線方向に並ぶ複数のNANDセルユニットの集合である少なくとも一つのブロックを有し、前記ブロックはビット線方向に少なくとも二つのサブブロックに分けられて、サブブロック単位でデータ消去が行われることを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記コントローラにより制御されるデータ消去サイクルは、
前記隣接・非選択ワード線を第1の消去禁止電圧にプリチャージする第1のプリチャージ期間と、
第1のプリチャージ期間の後、前記隣接・非選択ワード線を第1の消去禁止電圧に保持した状態で、残りの非選択ワード線を第1の消去禁止電圧より低い第2の消去禁止電圧にプリチャージする第2のプリチャージ期間と、
第2のプリチャージ期間の後、前記選択ワード線に消去許可電圧を印加し且つ、前記セルアレイが形成された半導体ウェルに消去電圧を印加して、前記選択ワード線に沿ったメモリセルのデータ消去を行う消去期間とを有することを特徴とする請求項9記載の不揮発性半導体記憶装置。 - 前記コントローラにより制御されるデータ消去サイクルは、前記消去期間の後、前記選択サブブロックのワード線にベリファイ判定電圧、前記非選択サブブロックのワード線にセルデータによらずメモリセルをオンさせるパス電圧を印加し、ソース線からビット線に向かって流れるセル電流を検出するベリファイ読み出し期間を有することを特徴とする請求項11記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、
前記ブロック内の各ワード線に必要な駆動電圧を出力するための複数のワード線ドライバを備えたワード線駆動回路と、
前記各ワード線ドライバが出力する駆動電圧をワード線に転送するための複数の転送トランジスタを配列した転送トランジスタアレイとを有することを特徴とする請求項10記載の不揮発性半導体記憶装置。 - 前記複数のワード線ドライバはそれぞれ、選択されたワード線に前記消去許可電圧を与え、非選択ワード線に前記第2の消去禁止電圧を与えるための出力回路を備え、
前記複数のワード線ドライバのうち、各サブブロックの境界に位置するワード線対応のワード線ドライバは、前記出力回路に加えて、サブブロック選択信号とタイミング信号に基づいて対応するワード線に前記第1の消去禁止電圧を転送するための転送ゲートを有することを特徴とする請求項13記載の不揮発性半導体記憶装置。 - 請求項1乃至14のいずれかに記載の不揮発性半導体記憶装置が搭載された電子カード。
- カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項15記載の前記電子カードと、を有する電子装置。 - 前記電子装置は、ディジタルカメラである請求項16記載の電子装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003188537A JP4156986B2 (ja) | 2003-06-30 | 2003-06-30 | 不揮発性半導体記憶装置 |
US10/862,538 US6967874B2 (en) | 2003-06-30 | 2004-06-08 | Non-volatile semiconductor memory device and electric device with the same |
KR1020040049565A KR100619201B1 (ko) | 2003-06-30 | 2004-06-29 | 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003188537A JP4156986B2 (ja) | 2003-06-30 | 2003-06-30 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005025824A true JP2005025824A (ja) | 2005-01-27 |
JP4156986B2 JP4156986B2 (ja) | 2008-09-24 |
Family
ID=34074311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003188537A Expired - Fee Related JP4156986B2 (ja) | 2003-06-30 | 2003-06-30 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6967874B2 (ja) |
JP (1) | JP4156986B2 (ja) |
KR (1) | KR100619201B1 (ja) |
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KR100619201B1 (ko) | 2006-09-08 |
US20050018489A1 (en) | 2005-01-27 |
JP4156986B2 (ja) | 2008-09-24 |
KR20050002622A (ko) | 2005-01-07 |
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