JP2013196743A - 半導体記憶装置 - Google Patents

Abstract

【課題】 面積の削減が可能な半導体記憶装置を提供する。
【解決手段】 複数のメモリユニットは、第１、第２端の間に直列接続された第１トランジスタ(SDTr)と複数のメモリセルトランジスタ(MTr)と第２トランジスタ(SSTr)とを各々が含み、各々の１つのメモリセルトランジスタは制御ゲート電極を接続され、第１端においてビット線に接続されている。第１、第３ドライバ(SGDSEL,SGSSEL)は第１、第２トランジスタに印加される電圧を出力する。第２、第４ドライバ(SGDUSEL,SGSUSEL)は非選択の第１、第２トランジスタに印加される電圧を出力する。選択回路(92)は、複数メモリユニットの各第１トランジスタのゲート電極を第１ドライバに選択的に接続し、第２ドライバに選択的に接続し、複数メモリユニットの各第２トランジスタのゲート電極を第３ドライバに選択的に接続し、第４ドライバに選択的に接続する。
【選択図】 図８

Description

本発明の実施形態は、半導体記憶装置に関する。

ＢｉＣＳ技術の製造プロセスを用いて製造された３次元構造のＮＡＮＤ型フラッシュメモリが知られている。このようなメモリでは、ワード線を複数のメモリストリング間で共有する構造にすることによって、ワード線選択用のトランジスタの数を減らし、その領域の面積の削減が図られる。一方、選択ゲートのための配線は、メモリストリングごとに設けられる。ワード線を共有する複数メモリストリングはまた同じビット線にも接続されているので、そのような複数メモリストリングのうちの１つを選択できるようにするためである。こうして、ワード線共有によるさまざまなディスターブを抑えて所望の動作の実現が図られる。

特開２０１１−４４２２２号公報

周辺回路の面積の削減が可能な半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、複数のメモリユニットと、ビット線と、第１乃至第４ドライバと、選択回路と、を具備する。複数のメモリユニットは、第１および第２端の間に直列接続された第１トランジスタと複数のメモリセルトランジスタと第２トランジスタとを各々が具備し、各々の１つのメモリセルトランジスタは制御ゲート電極を相互に接続されている。ビット線は、前記複数のメモリユニットの前記第１端に共通に接続されている。第１ドライバは、前記第１トランジスタに印加される電圧を出力する。第２ドライバは、非選択の第１トランジスタに印加される電圧を出力する。第３ドライバは、前記第２トランジスタに印加される電圧を出力する。第４ドライバは、非選択の第２トランジスタに印加される電圧を出力する。選択回路は、前記複数のメモリユニットの各々の前記第１トランジスタのゲート電極を個別に前記第１ドライバに選択的に接続し、前記第２ドライバに選択的に接続し、前記複数のメモリユニットの各々の前記第２トランジスタのゲート電極を個別に前記第３ドライバに選択的に接続し、前記第４ドライバに選択的に接続する。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの一部の斜視図。 第１実施形態に係るメモリセルアレイの一部の回路図。 第１実施形態に係るメモリセルトランジスタの断面図。 第１実施形態に係るメモリセルの状態と対応するデータとの関係を示す図。 参考用の半導体記憶装置の回路図。 半導体記憶装置の別の回路図。 第１実施形態に係る半導体記憶装置の回路図。 第２実施形態に係る半導体記憶装置の回路図。 第３実施形態に係る半導体記憶装置の回路図。 第３実施形態のメモリブロックを模式的に示す図。 第３実施形態での読み出しの際の主要部の電圧を示している。 第３実施形態での書き込みの際の主要部の電圧を示している。 第３実施形態での消去の際の主要部の電圧を示している。 第４実施形態に係る半導体記憶装置の回路図。 第５実施形態に係る半導体記憶装置を概念的に示す図。 第５実施形態に係る半導体記憶装置の断面図。 第５実施形態に係る半導体記憶装置の例を概念的に示す斜視図。 第５実施形態に係る半導体記憶装置の例を概念的に示す斜視図。 第５実施形態に係る半導体記憶装置の例を概念的に示す斜視図。 第５実施形態に係る半導体記憶装置の例を概念的に示す斜視図。

以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１０のブロック図である。各機能ブロックが、以下の具体例のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。

図１に示されるように、半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、およびコアドライバ９を含んでいる。

半導体記憶装置１０は、複数のメモリセルアレイ１を含んでいる。図１は、２つのメモリセルアレイ１を例示するが、１または３以上のメモリセルアレイ１が含まれていてもよい。メモリセルアレイは、プレーンと称される場合がある。２つのプレーンを区別する場合は、各プレーンをプレーン０、プレーン１と称する。メモリセルアレイ１は、複数のメモリブロック（以下、単にブロックと称する場合がある）を含んでいる。各ブロックは、複数のメモリセル、ワード線ＷＬ、ビット線ＢＬ等を含んでいる。特定の複数のメモリセルまたはその記憶空間はページを構成する。データはページ単位で読み出され、また書き込まれる。メモリセルアレイ１の詳細は後述する。

ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート制御信号に基づいて、特定のブロックやワード線を選択する。

データ回路・ページバッファ３は、読み出し時にはメモリセルアレイ１からデータを読み出し、読み出されたデータを一時的に保持する。また、データ回路・ページバッファ３は、書き込み時には半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプを含み、対応するビット線ＢＬにメモリセルアレイ１から読み出されたデータを増幅する。半導体記憶装置１０は、１つのメモリセルにおいて２ビット以上のデータを保持可能に構成されている。例えば、半導体記憶装置１０は、１メモリセル当たり２ビットのデータを保持できる。そのために、データ回路・ページバッファ３は、３つのデータキャッシュ３ｂを含んでいる。第１のデータキャッシュ３ｂは、下位（lower）ページデータおよび上位（upper）ページデータの一方を保持し、第２のデータキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を保持する。下位ページデータは、関連する複数メモリセルの各２ビットデータのうちの下位ビットの集合からなる。上位ページデータは、関連する複数メモリセルの各２ビットデータのうちの上位ビットの集合からなる。第３のデータキャッシュ３ｂは、例えば、書き込みの一部であるベリファイ読み出しの結果に基づいて特定のメモリセルに再書き込みされる一時的なデータを保持する。

カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。

制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドの指示に基づいて、所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、コア動作に必要な種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬの制御を行うためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データの半導体記憶装置１０の外部からの入力または半導体記憶装置１０の外部への出力を制御する。

メモリセルアレイ１は、図２、図３に示される構造を有する。図２は、第１実施形態に係るメモリセルアレイの一部の斜視図である。図３は、第１実施形態に係るメモリセルアレイ１の一部の回路図である。図２、図３に示されるように、メモリセルアレイ１は、複数のビット線ＢＬと、複数のソース線ＳＬと、複数のメモリブロック（ブロック）ＭＢを有する。ソース線ＳＬはロウ方向に延びる。ビット線ＢＬは、カラム方向に延びる。カラム方向はロウ方向に直交する。複数のブロックＭＢが、所定のピッチをもってカラム方向に沿って並んでいる。ブロックＭＢは、ロウ方向およびカラム方向に沿って行列状に配列された複数のメモリユニットＭＵを有する。ブロックＭＢにおいて、１本のビット線ＢＬには、複数のメモリユニットＭＵが接続されている。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。メモリストリングＭＳは、基板ｓｕｂの積層方向に沿って上方に位置する。メモリストリングＭＳは、直列接続されたｎ個（ｎは例えば１６）のメモリセルトランジスタ（セルトランジスタ）ＭＴｒ_０〜ＭＴｒ_１５およびバックゲートトランジスタＢＴｒを含んでいる。添え字付きの参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、参照符号の末尾の添え字が省略された記載が用いられ、この記載は全ての添え字付きの参照符号を指すものとする。セルトランジスタＭＴｒ_０〜ＭＴｒ_７は、この順で、積層方向に沿って基板ｓｕｂに近づく方向に並ぶ。セルトランジスタＭＴｒ_８〜ＭＴｒ_１５は、この順で、積層方向に沿って基板ｓｕｂから離れる方向に沿って並ぶ。セルトランジスタＭＴｒは、後に詳述するように、半導体柱ＳＰ、半導体柱ＳＰの表面の絶縁膜、ワード線（制御ゲート）ＷＬをそれぞれ含む。

バックゲートトランジスタＢＴｒは、最下層のセルトランジスタＭＴｒ_７、ＭＴｒ_８の間に接続されている。したがって、セルトランジスタＭＴｒ_０〜ＭＴｒ_１５、およびバックゲートトランジスタＢＴｒは、カラム方向および積層方向からなる平面に沿ってＵ字形状を構成する。このようにセルトランジスタＭＴｒが設けられる結果、セルトランジスタＭＴｒは、カラム方向および積層方向からなる平面、およびカラム方向およびロウ方向からなる平面の両方に沿って行列状に配列する。

選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、セルトランジスタＭＴｒ_０、ＭＴｒ_１５の積層方向に沿った上方に位置する。トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの一端（メモリセルＭＴｒ_０のソース）に接続されている。トランジスタＳＤＴｒのソースは、メモリストリングＭＳの他端（メモリセルＭＴｒ_１５のドレイン）に接続されている。トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。トランジスタＳＳＴｒの一端は、ソース線ＳＬに接続される。

各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各セルトランジスタＭＴｒ_０のゲートは、ワード線ＷＬ_０に共通に接続されている。同様に、１つのブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各セルトランジスタＭＴｒ_１〜ＭＴｒ_１５の各ゲートは、それぞれワード線ＷＬ_１〜ＷＬ_１５に共通に接続されている。ワード線ＷＬは、ロウ方向に延びる。バックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。

各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各ドレイン側選択ゲートトランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＬに共通に接続されている。カラム方向に沿って並ぶ複数のメモリユニットＭＵの各選択ゲートトランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。選択ゲート線ＳＧＤＬはロウ方向に延びる。

各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各ソース側選択ゲートトランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬに共通接続されている。カラム方向に沿って並ぶ２つのメモリユニットＭＵのソースは、同じソース線ＳＬに接続されている。１つのブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各選択ゲートトランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。選択ゲート線ＳＧＳＬおよびソース線ＳＬは、ロウ方向に延びる。

セルトランジスタＭＴｒは、図４に示す構造を有する。図４は、第１実施形態に係るセルトランジスタの断面図である。ワード線（ゲート）ＷＬは、例えばポリシリコンあるいはポリサイドからなる。複数のワード線ＷＬおよびその間の絶縁膜ＩＮ３を貫く孔が形成されている。孔の表面には、メモリゲート絶縁層ＩＮ２が形成されており、孔の中に半導体柱ＳＰが形成されている。半導体柱ＳＰは、積層方向に延び、ロウ方向およびカラム方向からなる平面に沿って行列状に並び、例えば不純物を導入された半導体（例えばシリコン）からなる。半導体柱ＳＰ中には、ソース／ドレイン領域が形成されており、隣接するセルトランジスタＭＴｒ同士のソース／ドレイン領域は接続されている。

絶縁層ＩＮ２は、ブロック絶縁層ＩＮ２ａ、電荷蓄積層ＩＮ２ｂ、トンネル絶縁層ＩＮ２ｃを含んでいる。ブロック絶縁層ＩＮ２ａは、例えば酸化シリコン（ＳｉＯ_２）からなる。電荷蓄積層ＩＮ２ｂは、ブロック絶縁層ＩＮ２ａ上に形成される。電荷絶縁層ＩＮ２ｂは、電荷を蓄積し、セルトランジスタＭＴｒのデータを保持するために用いられる。電荷蓄積層ＩＮ２ｂは、例えば窒化シリコン（ＳｉＮ）からなる。トンネル絶縁層ＩＮ２ｃは、電荷蓄積層ＩＮ２ｂ上に形成される。トンネル絶縁層ＩＮ２ｃは、例えば酸化シリコンからなる。ワード線ＷＬの電位および電荷蓄積層ＩＮ２ｂ中のキャリアの個数に応じて半導体柱ＳＰを流れるセル電流が変化し、これを利用してセルトランジスタＭＴｒはデータを不揮発に記憶する。

図５は、第１実施形態に係る半導体記憶装置１０でのデータの記憶を示している。具体的には、図５は、セルトランジスタの種々の状態と対応するデータとの関係の例を示している。特に、図５は、１つのセルトランジスタが２ビットデータを保持する例を示している。２ビット／セルのデータを記憶するために、セルトランジスタＭＴｒは４つの可変の閾値電圧を有し得る。セルトランジスタＭＴｒは、その電荷蓄積層ＩＮ２ｂ中のキャリアの量の制御を通じて、所望の閾値電圧Ｖｔを有するように制御される。実際には、セルトランジスタＭＴｒ相互間の特性のばらつきに起因して、同じ閾値電圧Ｖｔを付与された複数のセルトランジスタＭＴｒであっても、閾値電圧Ｖｔはばらついて図５に示されるように分布を有する。最も低い電圧の分布Ｅは、セルトランジスタＭＴｒに対する消去の実行によって得られる。分布Ａ〜ＣはセルトランジスタＭＴｒに対する書き込みによって得られる。

２ビット／セルのデータを記憶するために、２ビットが２つのページアドレスにそれぞれ対応づけられる。すなわち、下位ページのデータと上位ページのデータが１つのメモリセルによって保持される。図５は、分布Ｅ、Ａ、Ｂ、Ｃと、各分布に対応する下位ページデータおよび上位ページデータとの関係を示している。すなわち、例えば下位ページのデータ“１”は、分布Ｅと分布Ａに対応し、下位ページのデータ“０”は分布Ｂと分布Ｃに対応する。上位ページのデータ“１”は分布Ｅと分布Ｃに対応し、上位ページのデータ“０”は分布Ａと分布Ｂに対応する。

このような対応づけにより、下位ページのビットについては、電圧ＶＢＲをワード線ＷＬに印加することを通じた読み出しによって、“１”および”０”のいずれのデータが保持されているかが判定されることが可能である。すなわち、分布Ｅまたは分布Ａに含まれる閾値電圧を有するセルトランジスタＭＴｒは、電圧ＶＢＲをワード線ＷＬにおいて受け取るとオンする。この結果、セル電流がセルトランジスタＭＴｒを介してビット線ＢＬからソース線ＳＬに向かって流れる。一方、分布Ｂまたは分布Ｃに含まれる閾値電圧を有するセルトランジスタＭＴｒは、電圧ＶＢＲをワード線ＷＬにおいて受け取ってもオンせず、セル電流が流れない。このようなセル電流の違いが、センスアンプ３ａにより検出され、読み出し対象のセルトランジスタＭＴｒが下位ビットにおいて“０” データを保持しているか“１”データを保持しているかが判定される。

上位ページのビットについては、電圧ＶＡＲとＶＣＲをワード線ＷＬに印加することを通じて読み出されたセル電流に対してデータ回路・ページバッファ３中で所定の演算を行うことによって、データが識別される。すなわち、閾値電圧が電圧ＶＡＲとＶＣＲの間にあると判定されたセルトランジスタＭＴｒは上位ビットにおいて“０”データを保持すると判定され、閾値電圧が電圧ＶＡＲより低いまたは電圧ＶＣＲより高いと判定されたセルトランジスタＭＴｒは上位ビットにおいて“１”データを保持すると判定される。電圧ＶＲＥＡＤは、セルトランジスタＭＴｒを、その保持データによらずにオンさせる電圧である。

次に、図１〜図５の構成の半導体記憶装置１０を実現するための回路について説明する。まず、参考のために、半導体記憶装置１０を実現するための回路を図６を参照して説明する。図６は、最も平易に構成された回路を示している。

図６に示されるように、各メモリセルアレイは、ｋ個のブロックＭＢ_０〜ＭＢ_ｋ−１が示されている。ビット線ＢＬ_０〜ＢＬ_ｍ−１（ｍは例えば６４Ｋ）は、同じプレーン中の全ブロックＭＢにわたる。各ビット線ＢＬは、対応する１つのセンスアンプ３ａと接続されている。図６は、簡略化のために、ワード線はＷＬ_０〜ＷＬ_ｎ−１の一部のみを表示している。また、バックゲート線ＢＧについては、ワード線ＷＬと同様の構成でバックゲート制御線が存在するが、図６では省略されている。

上記のように、ロウ方向に沿って並ぶ複数のメモリストリングＭＳ、すなわちビット線ＢＬ_０〜ＢＬ_ｍ−１に接続される複数のメモリストリングＭＳはワード線ＷＬ_０〜ＷＬ_ｎ−１を共有する。具体的には、ロウ方向（図６では左右方向に対応）に沿って並ぶ複数のセルトランジスタＭＴｒ_０は、同じワード線ＷＬ_０に接続される。ワード線ＷＬ_１〜ＷＬ_ｎ−１についても同じである。ワード線ＷＬの共有される大きさは、ワード線ＷＬの物理的な長さに対応する。ページの大きさは、このワード線ＷＬの長さと等しい場合もあれば、これの半分、あるいは整数倍の場合もある。例えばワード線ＷＬを共有するセルトランジスタＭＴｒ（またはその記憶空間）の組が１ページに相当する。上記のように、半導体記憶装置１０は、ページ単位でメモリセルにアクセスする。また、上記のように、ロウ方向に沿って並ぶ複数の選択ゲートトランジスタＳＤＴｒも選択ゲート線ＳＧＤＬを共有し、ロウ方向に沿って並ぶ複数の選択ゲートトランジスタＳＳＴｒも選択ゲート線ＳＳＤＬを共有する。ロウ方向に沿って並びかつワード線ＷＬ、選択ゲート線ＳＧＤＬ、選択ゲート線ＳＧＳＬを共有する複数のメモリユニットＭＵ（メモリストリングＭＳと選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒ）は、１つの単位を構成し、この単位を例えばストリングと称する。各ブロックＭＢ中には、ｉ個（ｉは例えば１２）のストリングが設けられている。

ブロックＭＢ内では、ストリング０〜ストリングｉ−１もワード線ＷＬを共有する。すなわち、各ブロックＭＢにおいて、ストリング０〜ストリングｉ−１の各ワード線ＷＬ_０は、相互に接続されている。ワード線ＷＬ_１〜ＷＬ_ｎ−１についても同じである。したがって、１つのビット線ＢＬに複数のメモリユニットＭＵが接続され、しかもこれらのメモリユニットＭＵＳはワード線ＷＬも共有する。このことは、あるワード線ＷＬを選択すると、このワード線ＷＬと接続され且つ同じビット線ＢＬに接続された複数のメモリユニットＭＵ中の複数セルトランジスタＭＴｒが選択されることを意味する。しかし、セルトランジスタＭＴｒへのアクセスのためには、１つのワード線ＷＬと１つのビット線ＢＬの選択が、１つのセルトランジスタＭＴｒのみを選択できる必要がある。すなわち、各ビット線ＢＬについて、１つのメモリストリングＭＳのみがビット線ＢＬに接続されねばならない。そのために、選択ゲートトランジスタＳＤＴｒ、ＳＳＴｒの少なくとも一方は、複数ストリング間で独立して制御されることが可能な必要がある。そこで、ストリング０〜ストリングｉ−１のために、ドレイン側選択ゲート線ＳＧＤＬ_０〜ＳＧＤＬ_ｉ−１がそれぞれ設けられ、ソース側選択ゲート線ＳＧＳＬ_０〜ＳＧＳＬ_ｉ−１がそれぞれ設けられている。こうして、１つのビット線ＢＬに選択ゲートトランジスタＳＤＴｒを介して１つのメモリストリングＭＳのみが接続されるとともにソース線ＳＬに選択ゲートトランジスタＳＳＴｒを介してこの１つのメモリストリングＭＳが接続されることが可能になっている。

ロウデコーダ２は、複数のブロックデコーダＢＤおよび複数の駆動トランジスタユニット２ｂを含んでいる。各ブロックＭＢに対して、１つのブロックデコーダＢＤおよび１つの駆動トランジスタユニット２ｂが設けられている。駆動トランジスタユニット２ｂは、ｎ個のＷＬ駆動トランジスタＷＤＴｒ_０〜ＷＤＴｒ_ｎ−１、ｉ個のＳＧＤＬ駆動トランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１、ｉ個のＳＧＳＬ駆動トランジスタＳＳＤＴｒ_０〜ＳＳＤＴｒ_ｉ−１を含んでいる。ワード線ＷＬ_０〜ＷＬ_ｎ−１は、それぞれ、ＷＬ駆動トランジスタＷＤＴｒ_０〜ＷＤＴｒ_ｎ−１を介してＣＧ線ＣＧ_０〜ＣＧ_ｎ−１と接続されている。ストリング０用の選択ゲート線ＳＧＤＬ_０、ＳＧＳＬ_０は、それぞれトランジスタＳＤＤＴｒ_０およびＳＳＤＴｒ_０を介してＳＧＤ線ＳＧＤ_０およびＳＧＳ線ＳＧＳ_０に接続されている。同様に、ストリングＸ（Ｘは０〜ｉ−１の整数）用の選択ゲート線ＳＧＤＬａ_Ｘ、ＳＧＳＬ_Ｘは、それぞれ、トランジスタＳＤＤＴｒ_ＸおよびＳＳＤＴｒ_Ｘを介してＳＧＤ線ＳＧＤ_ＸおよびＳＧＳ線ＳＧＳ_Ｘに接続されている。ブロックＭＢ_０中の全トランジスタＷＤＴｒ、ＳＤＤＴｒ、ＳＳＤＴｒのゲートは、ブロックデコーダＢＤ_０からブロック選択信号ＢＬＫＳＥＬ_０を受け取る。同様に、ブロックＭＢ_Ｙ（Ｙは０〜ｋ−１の整数）中の全トランジスタＷＤＴｒ、ＳＤＤＴｒ、ＳＳＤＴｒのゲートは、ブロックデコーダＢＤ_Ｙからブロック選択信号ＢＬＫＳＥＬ_Ｙを受け取る。選択されたブロックＭＢの選択ゲート線ＳＧＤＬ、ＳＧＳＬ、ワード線ＷＬには、それぞれ、後述のドライバからの電圧がトランジスタＳＤＤＴｒ、ＳＳＤＴｒ、ＷＤＴｒを介して転送される。

選択ゲート線ＳＧＤＬ、ＳＧＳＬ、ワード線ＷＬは、それぞれトランジスタＵＴｒを介して信号ＵＳＧを受け取る。ブロックＭＢ_０中の全トランジスタＵＴｒのゲートは、ブロックデコーダＢＤ_０からブロック選択信号／ＢＬＫＳＥＬ_０を受け取る。記号「／」は否定論理を意味する。同様に、ブロックＭＢ_Ｙ中の全トランジスタＵＴｒのゲートは、ブロックデコーダＢＤ_Ｙからブロック選択信号／ＢＬＫＳＥＬ_Ｙを受け取る。

ブロックデコーダＢＤは、アドレス・コマンドレジスタ７から、ブロックアドレス信号ＲＡＢを受け取る。ブロックデコーダＢＤは、信号ＲＡＢをデコードする。デコードに基づいて選択されたブロックデコーダＢＤは、対応する信号ＢＬＫＳＥＬを有効論理にして、特定のブロックＭＢが選択される。選択ブロックＭＢ中のトランジスタＵＴｒはオフとされる。一方、非選択ブロックＭＢでは、トランジスタＵＴｒがオンし、選択ゲート線ＳＧＤＬ、ＳＧＳＬ、ワード線ＷＬに信号ＵＳＧ（例えば０Ｖ）が印加される。

以下の説明では、メモリセルアレイ１、および対応するロウデコーダ２の一部、および対応するデータ回路・ページバッファ３（特にセンスアンプ３ａ）の組をメモリコアＭＣと称する。したがって、本例では、半導体記憶装置１０は２つのメモリコアＭＣ_０、ＭＣ_１を有している。コアドライバ９は、２つのメモリコアＭＣの両方に供する。

コアドライバ９は、ｉ個のＳＧＤドライバＳＧＤｄｒｖ_０〜ＳＧＤｄｒｖ_ｉ−１、およびｉ個のＳＧＳドライバＳＧＳｄｒｖ_０〜ＳＧＳｄｒｖ_ｉ−１を含んでいる。ＳＧＤドライバＳＧＤｄｒｖ_０〜ＳＧＤｄｒｖ_ｉ−１は選択ゲート線ＳＧＤＬをそれぞれ駆動するためのものである。ＳＧＳドライバＳＧＳｄｒｖ_０〜ＳＧＳｄｒｖ_ｉ−１は選択ゲート線ＳＧＳＬをそれぞれ駆動するためのものである。ＳＧＤドライバＳＧＤｄｒｖ_０〜ＳＧＤｄｒｖ_ｉ−１は、各メモリコアＭＣのＳＧＤ線ＳＧＤ_０〜ＳＧＤ_ｉ−１とそれぞれ接続されている。ＳＧＳドライバＳＧＳｄｒｖ_０〜ＳＧＳｄｒｖ_ｉ−１は、各メモリコアＭＣのＳＧＳ線ＳＧＳ_０〜ＳＧＳ_ｉ−１とそれぞれ接続されている。上記のように、複数のメモリユニットＭＵが１つのビット線ＢＬを共有し、かつそのような複数のメモリユニットＭＵはワード線ＷＬも共有する。このため、セルトランジスタＭＴｒへのアクセスの際に、１つのビット線ＢＬに１つのメモリストリングＭＳのみが接続されるために、メモリユニットＭＵが個別に、対応するメモリストリングＭＳをビット線ＢＬに接続または非接続できることが必要である。そのために、ブロックＭＢ中のストリング数ｉと同数のＳＧＤドライバＳＧＤｄｒｖおよびＳＧＳドライバＳＧＳｄｒｖの対が設けられている。読み出しおよび書き込みの場合は、選択ストリングのためのＳＧＤドライバＳＧＤｄｒｖおよびＳＧＳドライバＳＧＳｄｒｖは、選択ゲート線ＳＧＤＬ、ＳＧＳＬに動作に応じて定まる印加されるベき電圧を出力する。非選択ストリングのためのＳＧＤドライバＳＧＤｄｒｖおよびＳＧＳドライバＳＧＳｄｒｖは、０Ｖあるいは比較的低い電圧を出力する。消去の場合は、全てのＳＧＤドライバＳＧＤｄｒｖおよびＳＧＳドライバＳＧＳｄｒｖが、選択ゲート線ＳＧＤＬ、ＳＧＳＬに動作に応じて定まる印加されるベき電圧を出力する。または、全ストリングのためのＳＧＤドライバＳＧＤｄｒｖのみ、あるいは全ストリングのためのＳＧＳドライバＳＧＳｄｒｖのみが電圧を出力するようにされてもよい。

コアドライバ９は、また、ＣＧドライバＣＧｄｒｖ_０〜ＣＧｄｒｖ_ｎ−１、複数の選択回路９１を含んでいる。選択回路９１は各メモリコアＭＣに１つ設けられている。ＣＧドライバＣＧｄｒｖ_０〜ＣＧｄｒｖ_ｎ−１は、電圧発生回路８からの電圧に基づいてワード線ＷＬに印加されるべき種々の電圧を出力する。選択回路９１は、１つのメモリストリングＭＳ中のセルトランジスタＭＴｒの数ｎと同数の転送トランジスタ９１ｂを含んでいる。ｎ個のトランジスタ９１ｂは、それぞれＣＧドライバＣＧｄｒｖ_０〜ＣＧｄｒｖ_ｎ−１をＣＧ線ＣＧ_０〜ＣＧ_ｎ−１と選択的に接続する。トランジスタ９１ｂのゲートは、変換回路９１ａから制御信号を受け取る。変換回路９１ａは、電圧ＶＧＣＧを受け取るとともに、制御回路５から所定の制御信号を受け取る。所定の制御信号とは、例えば、メモリコアＭＣ_０またはＭＣ_１を選択するためのアドレス関連の信号や、変換回路９１ａの出力タイミングを制御するためのタイミング信号などである。変換回路９１ａは、受け取った制御信号に基づいて定まるトランジスタ９１ｂのゲートに、このトランジスタをオンさせるための電圧を印加する。変換回路９１ａはこのような機能のためのロジック回路およびレベルシフタ等を含んでいる。ある期間中に１つのメモリコアＭＣのみが動作すればよい場合、選択されたメモリコアＭＣのＣＧ線ＣＧのみがＣＧドライバＣＧｄｒｖに接続されれば十分である。そのような場合に、変換回路９１ａによって、ＣＧドライバＣＧｄｒｖが選択メモリコアＭＣにのみ接続されることが可能である。

図７は、半導体記憶装置１０を実現するための回路の別の例を示している。図７は、ＳＧＤドライバＳＧＤｄｒｖおよびＳＧＳドライバＳＧＳｄｒｖとＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳとの接続も選択回路９１で制御される例を示す。選択回路９１は、さらにｉ×２個の転送トランジスタ９１ｂを含んでいる。ＳＧＤドライバＳＧＤｄｒｖ_０〜ＳＧＤｄｒｖ_ｉ−１は、それぞれ、ｉ個の転送トランジスタ９１ｂを介して、ＳＧＤ線ＳＧＤ_０〜ＳＧＤ_ｉ−１と接続されている。ＳＧＳドライバＳＧＳｄｒｖ_０〜ＳＧＳｄｒｖ_ｉ−１は、それぞれ、ｉ個の転送トランジスタ９１ｂを介して、ＳＧＳ線ＳＧＳ_０〜ＳＧＳ_ｉ−１と接続されている。ＣＧ線ＣＧと同様に、ある期間中に１つのメモリコアＭＣのみが動作すればよい場合に、選択されたメモリコアＭＣのＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳのみがＳＧＤドライバＳＧＤｄｒｖおよびＳＧＳドライバＳＧＳｄｒｖに接続されることが可能になり、消費電流の抑制が可能である。

図６および図７の例は、無駄な消費電流を流さないようにしながらＣＧ線ＣＧおよびＳＧＤ線ＳＧＤ、ＳＧＳ線ＳＧＳを駆動するための構成である。しかしながら、依然、ｉ個のＳＧＤドライバ、ｉ個のＳＧＳドライバが設けられている。したがって、これらのドライバからの出力線も計ｉ×２本存在する。半導体記憶装置１０の高容量化によるストリング数ｉの増加に伴って、ＳＧＤドライバおよびＳＧＳドライバならびに関連する配線のための面積が増大する。そこで、第１実施形態に係る半導体記憶装置１０は、図８に示す構成を有する。図８は、第１実施形態に係る半導体記憶装置１０の回路図であり、図１〜図５の半導体記憶装置１０を実現するための構成を示している。

図８に示されるように、半導体記憶装置１０は、メモリコアＭＣについては、図６および図７と同じ構成を有する。すなわち、半導体記憶装置１０は、例えば２つのメモリコアＭＣ_０、ＭＣ_１を有する。各メモリコアＭＣは、メモリセルアレイ１（メモリブロックＭＢ）、ブロックデコーダＢＤ、および駆動トランジスタユニット２ｂを含んでいる。また、コアドライバ９は、図６および図７と同じＣＧドライバＣＧｄｒｖ_０〜ＣＧｄｒｖ_ｎ−１を含んでいる。ＣＧドライバＣＧｄｒｖ_０〜ＣＧｄｒｖ_ｎ−１、選択回路９１、ＣＧ線ＣＧの接続は、図６および図７を同じである。

コアドライバ９は、図６および図７のＳＧＤドライバＳＧＤｄｒｖ_０〜ＳＧＤｄｒｖ_ｉ−１に代えて、選択ＳＧＤドライバＳＧＤＳＥＬおよび非選択ＳＧＤドライバＳＧＤＵＳＥＬを含んでいる。また、コアドライバ９は、図６および図７のＳＧＳドライバＳＧＳｄｒｖ_０〜ＳＧＳｄｒｖ_ｉ−１に代えて、選択ＳＧＳドライバＳＧＳＳＥＬおよび非選択ＳＧＳドライバＳＧＳＵＳＥＬを含んでいる。選択ＳＧＤドライバＳＧＤＳＥＬ、非選択ＳＧＤドライバＳＧＤＵＳＥＬ、選択ＳＧＳドライバＳＧＳＳＥＬ、非選択ＳＧＳドライバＳＧＳＵＳＥＬの組は、半導体記憶装置１０中の全メモリコアＭＣに供する。このようにＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＤ用のドライバは計４個であり、これに対応してこれらのドライバからの出力線の数も４本である。これは、図６および図７中の２×ｉ個と対照的である。選択ＳＧＤドライバＳＧＤＳＥＬ、選択ＳＧＳドライバＳＧＳＳＥＬは、選択ゲート線ＳＧＤＬ、ＳＧＳＬに印加される種々の電圧を生成する。電圧の大きさは、半導体記憶装置１０の動作に基づいて（例えば、書き込み、読み出し、消去）相違する。書き込みのための電圧は、例えば５Ｖである。一方、非選択ＳＧＤドライバＳＧＤＵＳＥＬ、非選択ＳＧＳドライバＳＧＳＵＳＥＬは、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒをオフに維持するための電圧（例えば０Ｖ）を出力する。

コアドライバ９は、また、各メモリコアＭＣ用のＳＧ線選択回路９２を含んでいる。ＳＧ線選択回路９２は、ｉ個の転送トランジスタ９２ｃ、ｉ個の転送トランジスタ９２ｄ、ｉ個の転送トランジスタ９２ｅ、ｉ個の転送トランジスタ９２ｆ、ｉ個の変換回路９２ａ、ｉ個の変換回路９２ｂを含んでいる。転送トランジスタ９２ｃおよび転送トランジスタ９２ｄは対を構成し、ｉ対のトランジスタ９２ｃ、９２ｄが各ＳＧＤ線ＳＧＤ_０〜ＳＧＤ_ｉ−１用に設けられている。ＳＧＤ線ＳＧＤ_０は、それぞれＳＧＤ線ＳＧＤ_０用のトランジスタ９２ｃ、９２ｄを介して、ドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬと接続されている。同様に、ＳＧＤ線ＳＧＤ_Ｘは、それぞれＳＧＤ線ＳＧＤ_Ｘ用のトランジスタ９２ｃ、９２ｄを介して、ドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬと接続されている。

トランジスタ９２ｅおよびトランジスタ９２ｆは対を構成し、ｉ対のトランジスタ９２ｅ、９２ｆが各ＳＧＳ線ＳＧＳ_０〜ＳＧＳ_ｉ−１用に設けられている。ＳＧＳ線ＳＧＳ_０は、それぞれＳＧＳ_０用のトランジスタ９２ｅ、９２ｆを介して、ドライバＳＧＳＳＥＬ、ＳＧＳＵＳＥＬと接続されている。同様に、ＳＧＳ線ＳＧＳ_Ｘは、それぞれＳＧＳ線ＳＧＳ_Ｘ用の転送トランジスタ９２ｅ、９２ｆを介して、ドライバＳＧＳＳＥＬ、ＳＧＳＵＳＥＬと接続されている。

ｉ個のトランジスタ９２ｃ、９２ｅの各ゲートは、それぞれｉ個の変換回路９２ａの出力を受け取る。変換回路９２ａは、選択ブロックＭＢの中の１つの選択ストリングのための転送トランジスタ９２ｃ、９２ｅをオンさせるための電圧を出力する。そのために、変換回路９２ａは、電圧ＶＧＳＧを受け取るとともに、制御回路５から所定の制御信号を受け取る。所定の制御信号とは、例えば選択ストリングを指定するアドレス信号や、変換回路９２ａの出力タイミングを制御するためのタイミング信号などである。変換回路９２ａは、受け取った制御信号に基づいて定まる転送トランジスタ９２ｃ、９２ｅのゲートに電圧を印加する。変換回路９２ａはこのような機能のためのロジック回路およびレベルシフタ等を含んでいる。

ｉ個のトランジスタ９２ｄ、９２ｆの各ゲートは、それぞれｉ個の変換回路９２ｂの出力を受け取る。変換回路９２ｂは、選択ブロックＭＢの中の１つの選択ストリングのための転送トランジスタ９２ｄ、９２ｆをオンさせるための電圧を出力する。そのために、変換回路９２ｂは、電圧ＶＧＳＧを受け取るとともに、制御回路５から所定の制御信号を受け取る。所定の制御信号とは、例えば選択ストリングを指定するアドレス信号や、変換回路９２ｂの出力タイミングを制御するためのタイミング信号などである。変換回路９２ｂは、受け取った制御信号に基づいて定まる転送トランジスタ９２ｄ、９２ｆのゲートに電圧を印加する。変換回路９２ｂはこのような機能のためのロジック回路およびレベルシフタ等を含んでいる。

図８の回路の動作を説明する。具体的には、メモリコアＭＣ_０のストリング０が選択された例を説明する。読み出しが始まると、半導体記憶装置１０が外部より受け取ったアドレスに基づいて定まる１つのブロックデコーダＢＤ（本例では、ブロックデコーダＢＤ_０）が選択される。この結果、選択ストリング０のＷＬ駆動トランジスタＷＤＴｒ、ＳＧＤＬ駆動トランジスタＳＤＤＴｒ、ＳＧＳＬ駆動トランジスタＳＳＴｒのゲートに、これらのトランジスタをオンさせる電圧が印加される。また、ほとんど同時に所定のタイミング信号とアドレスにより、メモリコアＭＣ_０の選択回路９１が選択され、信号ＶＧＣＧが対応する転送トランジスタ９１ｂのゲートに印加される。一方、メモリコアＭＣ_１の選択回路９１は非選択状態を維持し、転送トランジスタ９１ｂはオフを維持する。

また、選択ストリング０の変換回路９２ａによって、選択ストリング０の転送トランジスタ９２ｃ、９２ｅがオンする。この結果、選択ＳＧＤドライバＳＧＤＳＥＬとＳＧＤ線ＳＧＤ_０が接続され、選択ＳＧＳドライバＳＧＳＳＥＬとＳＧＳ線ＳＧＳ_０が接続される。この時、選択ストリング０の変換回路９２ｂによって、選択ストリング０のトランジスタ９２ｄ、９２ｆはオフを維持している。一方、非選択ストリング１〜ｉ−１の変換回路９２ｂによって、非選択ストリング１〜ストリングｉ−１のトランジスタ９２ｄ、９２ｆがオンする。また、非選択ストリング１〜ｉ−１の変換回路９２ａによって、非選択ストリング１〜ストリングｉ−１のトランジスタ９２ｃ、９２ｅはオフを維持している。この結果、非選択ＳＧＤドライバＳＧＤＵＳＥＬとＳＧＤ線ＳＧＤ_１〜ＳＧＤ_ｉ−１が接続され、非選択ＳＧＳドライバＳＧＳＵＳＥＬとＳＧＳ線ＳＧＳ_１〜ＳＧＳ_ｉ−１が接続される。

次に、所定のタイミングで、ＣＧドライバＣＧｄｒｖによって、選択ワード線ＷＬに対応するＣＧ線（例えばＣＧ線ＣＧ_０）に読み出し用の電圧（例えばＶＡＲ）が印加され、非選択ワード線ＷＬに対応するＣＧ線に電圧ＶＲＥＡＤが印加される。ＣＧ線ＣＧに印加された電圧は、選択回路９１とトランジスタＷＤＴｒを介して選択ブロックＭＢのワード線ＷＬに印加される。

選択ＳＧＤドライバＳＧＤＳＥＬは選択ストリングの選択ゲート線ＳＧＤＬに印加されるべき電圧を出力し、選択ＳＧＳドライバＳＧＳＳＥＬは選択ストリングの選択ゲート線ＳＧＳＬに印加されるべき電圧を出力する。また、非選択ＳＧＤドライバＳＧＤＵＳＥＬは非選択ストリングの選択ゲート線ＳＧＤＬに印加されるべき電圧を出力し、非選択ＳＧＳドライバＳＧＳＵＳＥＬは非選択ストリングの選択ゲート線ＳＧＳＬに印加されるべき電圧を出力する。これらのドライバＳＧＤＳＥＬ、ＳＧＳＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＵＳＥＬの出力のタイミングは、同時であってもよいし、読み出しの制御方式に基づいて定まる別々のタイミングであってもよい。ドライバＳＧＤＳＥＬ、ＳＧＳＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＵＳＥＬから出力されたこれらの電圧は、ＳＧ線選択回路９２に基づいて定まる特定のＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳに印加され、次いで駆動トランジスタユニット２ｂを介して選択ブロックＭＢの選択ゲート線ＳＧＤＬ、ＳＧＳＬに印加される。すなわち、選択ＳＧＤドライバＳＧＤＳＥＬからの出力電圧は選択ゲート線ＳＧＤＬ_０に印加され、選択ＳＧＳドライバＳＧＳＳＥＬからの出力電圧は選択ゲート線ＳＧＳＬ_０に印加され、非選択ＳＧＤドライバＳＧＤＵＳＥＬからの出力電圧は選択ゲートＳＧＤＬ_１〜ＳＧＤＬ_ｉ−１に印加され、非選択ＳＧＳドライバＳＧＳＵＳＥＬからの出力電圧は選択ゲート線ＳＧＳＬ_１〜ＳＧＳＬ_ｉ−１に印加される。このようにして、メモリコアＭＣの選択ブロックＭＢ中の選択ストリング０においてのみ、選択ゲートトランジスタＳＤＴｒ、ＳＳＴｒがオンする。非選択ストリング１〜ｉ−１では、トランジスタＳＤＴｒ、ＳＳＴｒはオフを維持する。この結果、メモリコアＭＣ_０の選択ブロックＭＢ中の選択メモリストリングＭＳのみがソース線ＳＬおよび対応するビット線ＢＬに接続されて、このようなメモリストリングＭＳ中をセル電流が流れる。こうして、選択メモリストリングＭＳ_０の選択されたメモリセルのデータが読み出される。

このように、第１実施形態の半導体記憶装置１０では、ドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬが協働して、図６および図７等の１つのＳＧＤドライバＳＧＤｄｒｖを実現する。また、ドライバＳＧＳＳＥＬ、ＳＧＳＵＳＥＬが協働して、図６および図７等の１つのＳＧＳドライバＳＧＳｄｒｖを実現する。

書き込み、消去、およびその他のあらゆる動作のいずれにおいても、特定のＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳへの電圧印加の方法は、読み出しと同じである。したがって、読み出しに限らず、任意の動作において、特定のストリングを選択できる。

以上説明したように、第１実施形態に係る半導体記憶装置１０では、ドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬと選択回路９２により、特定のＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳのみが駆動される。このように、半導体記憶装置１０は、ＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳの駆動のために４つのドライバしか必要としない。この数は、図６および図７等の２×ｉ個と対照的である。したがって、ドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬからの出力線の数も、同じ割合で減少する。このため、図１〜図５の装置を実現するのに要するコアドライバ９の面積が図６および図７の例に比べて小さい。すなわち、図６および図７の例よりも小面積でかつ配線配置に余裕を有する半導体記憶装置を実現できる。

なお、第１実施形態に係る半導体記憶装置１０は、図６および図７の構成には含まれていない選択回路９２を含んでいる。しかも、選択回路９２は、各ストリング用の単位構造（トランジスタ９２ｃ、９２ｄ、９２ｅ、９２ｆおよび変換回路９２ａ、９２ｂの組）を含んでいる。このため、図８の構成の方が、図６および図７の構成よりも大きな面積を有するように感じられるかもしれない。しかしながら、選択回路９２は、簡単な論理回路とレベルシフタ、およびトランジスタを含んでいるに過ぎない。一方、図６および図７のドライバＳＧＤｄｒｖ、ＳＧＳｄｒｖは、一般に、大きな面積を有する。このため、たとえ図８の構成が選択回路９２を有するとしても、図８の構成は図６および図７よりも大幅に少ない数のドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬしか必要としないため、回路面積は大きく抑制される。さらに、メモリセルアレイ１の大容量化に伴いストリング数ｉは増加することが予想されるので、数ｉが増加するほど、第１実施形態に係る半導体記憶装置１０による面積の抑制の程度は相対的に大きくなる。

（第２実施形態）
第２実施形態は、第１実施形態の構成に加えて、選択ゲート線ＳＧＳＬが共有される例に関する。第２実施形態の半導体記憶装置１０は、第１実施形態と同じ全体の構成および構造（図１〜図５）を有する。一方、第２実施形態の半導体記憶装置１０は、図１〜図５の構造を実現するための構成が第１実施形態と異なる。具体的には、半導体記憶装置１０は、図９に示される構成を有する。図９は、第２実施形態に係る半導体記憶装置１０の回路図であり、図１〜図５の半導体記憶装置１０を実現するための構成を示している。第２実施形態の以下に説明する点以外に全ての点に対して、第１実施形態の記述が当てはまる。

図９に示されるように、各ブロックＭＢにおいて、全ストリング中の各ソース側選択ゲートトランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬ_０に共通に接続されている。このことに基づいて、駆動トランジスタユニット２ｂは、第１実施形態のｉ個のＳＧＳＬ駆動トランジスタＳＳＤＴｒに代えて１つのＳＧＳＬ駆動トランジスタＳＳＤＴｒを含んでいる。トランジスタＳＳＤＴｒは、選択ゲート線ＳＧＳＬとＳＧＳ線ＳＧＳとの間に接続されている。

また、ＳＧ線選択回路９２は、第１実施形態（図８）のｉ個の転送トランジスタ９２ｅおよびｉ個の転送トランジスタ９２ｆに代えて、１つの転送トランジスタ９２ｇおよび１つの転送トランジスタ９２ｈを含んでいる。この違いに基づいて、転送トランジスタ９２ｇは、選択ＳＧＳドライバＳＧＳＳＥＬとＳＧＳ線ＳＧＳとの間に接続されている。転送トランジスタ９２ｈは、非選択ＳＧＳドライバＳＧＳＵＳＥＬとＳＧＳ線ＳＧＳとの間に接続されている。転送トランジスタ９２ｇ、９２ｈの各ゲートは、それぞれ変換回路９２ｊ、９２ｌの出力を受け取る。変換回路９２ｊ、９２ｌは、それぞれ変換回路９２ａ、９２ｂと同様の特徴を有する。すなわち、変換回路９２ｊ、９２ｌは、制御回路５からの制御信号に基づいて、それぞれ転送トランジスタ９２ｇ、９２ｈのゲートに電圧を印加し、そのためのロジック回路およびレベルシフタ等を含んでいる。

図１〜図５のような半導体記憶装置１０を実現するには、読み出しについては、１つのビット線ＢＬとソース線ＳＬとの間に１つのメモリストリングＭＳのみを介した電流経路が形成される必要がある。そのために、第１実施形態では、各ストリング中の１対のトランジスタＳＤＴｒ、ＳＳＴｒの両方が、選択されたストリングについてはオンされ、非選択のストリングについてはオフされる。すなわち、メモリストリングＭＳの両端のソース線ＳＬおよびビット線ＢＬへの接続および切断がストリングごとに制御される。しかし、１つのビット線ＢＬとソース線ＳＬとの間に１つのメモリストリングＭＳのみによる電流経路を形成するためには、各ストリング中のトランジスタＳＤＴｒのオン／オフの制御のみで足りる。

また、書き込みのためには、選択セルトランジスタＭＴｒのワード線ＷＬに所定の書き込み電圧が印加された状態で選択ゲート線ＳＧＤＬに書き込み用の電圧を印加することにより、ビット線ＢＬの電圧が選択セルトランジスタＭＴｒに印加される。接続されるビット線ＢＬを書き込まれるデータに基づいた電圧にしておくことで、選択セルトランジスタＭＴｒの電荷蓄積層ＩＮ２ｂにデータに応じて電子が注入される。さらに、消去についても、トランジスタＳＤＴｒ、ＳＳＴｒがストリングごとに個別に制御されることは必要でない。消去はブロックＭＢ全体を対象とし、ストリングを個別に選択する必要が無いからである。

したがって、２種の選択ゲートトランジスタＳＤＴｒ、ＳＳＴｒのうちのトランジスタＳＤＴｒのみが、ストリングごとに個別に制御されれば、読み出し、書き込み、消去が全て可能である。そこで、第２実施形態では、選択ゲート線ＳＧＳＬが、各ブロックＭＢ内で共有されている。選択ゲート線ＳＧＳＬに電圧が印加される必要がある場合（例えば読み出しの場合）、トランジスタ９２ｇがオンされる。そうでない場合、トランジスタ９２ｆがオンされる。

以上説明したように、第２実施形態の半導体記憶装置１０は、第１実施形態と同じく、ＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳの駆動のために、４つのドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬを含んでいる。このため、第１実施形態と同じ利点を得られる。また、第２実施形態では、各ブロックＭＢにおいて選択ゲート線ＳＧＳＬが相互に接続されている。このことに基づいて、各ブロックＭＢに選択ゲート線ＳＧＳＬのための１つのＳＧＳＬ駆動トランジスタＳＳＤＴｒが設けられ、各メモリコアＭＣにＳＧＳ線ＳＧＳのための１対の転送トランジスタ９２ｇ、９２ｈおよび変換回路９２ｊ、９２ｌが設けられる。したがって、ドライバＳＧＳＳＥＬ、ＳＧＳＵＳＥＬとＳＧＳ線ＳＧＳを接続するための構造が第１実施形態よりも簡単である。第２実施形態の構成であっても、読み出し、書き込み、消去は、影響を受けることなく、実施可能である。

（第３実施形態）
第３実施形態は、第２実施形態の構成に加えて一部の選択ゲートＳＧＤが共有される例に関する。第３実施形態の半導体記憶装置１０は、第１実施形態と同じ全体の構成および構造（図１〜図５）を有する。一方、第３実施形態の半導体記憶装置１０は、図１〜図５の構造を実現するための構成が第１実施形態と異なる。具体的には、半導体記憶装置１０は、図１０および図１１に示される構成を有する。図１０は、第３実施形態に係る半導体記憶装置１０の回路図であり、図１〜図５の半導体記憶装置を実現するための構成を示している。図１１は、第３実施形態に係るメモリブロックを模式的に示す図である。第３実施形態の以下に説明する点以外に全ての点に対して、第１実施形態の記述が当てはまる。

図１０に示されるように、第３実施形態は、選択ゲート線ＳＧＳＬおよびＳＧＳ線ＳＧＳについては、第２実施形態と同じ構成を有する。すなわち、各ブロックＭＢにおいて選択ゲート線ＳＧＳＬは共有されており、ＳＧＳ線ＳＧＳをドライバＳＧＳＳＥＬ、ＳＧＳＵＳＥＬに択一的に電気的に接続するための構成は第２実施形態と同じである。

一方、各メモリコアにおいて、隣接する２つのブロックＭＢの各ドレイン側選択ゲート線ＳＧＤＬ_０は相互に接続されている。図は、隣接する２つのブロックＭＢ_０、ＭＢ_１のみ例示している。同様に、隣接する２つのブロックＭＢの各選択ゲートＳＧＤ_Ｘは、相互に接続されている。選択ゲート線ＳＧＤＬの共有に基づいて、ＳＧＤＬ駆動トランジスタＳＤＤＴｒ_０は、選択ゲート線ＳＧＤＬ_０を共有しかつ隣接する２つのブロックＭＢ（以下、単に隣接ブロックと称する場合がある）間で共有される。同様にＳＧＤＬ駆動トランジスタＳＤＤＴｒ_Ｘは、隣接ブロック間で共有されている。ロウデコーダ２は、隣接ブロックＭＢのための１つの駆動トランジスタユニット２ｃを含んでいる。トランジスタユニット２ｃは、ｉ個のＳＧＤＬ駆動トランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１を含んでいる。代わりに、トランジスタユニット２ａは、トランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１を含んでいない。トランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１の各々の一端は、それぞれ、選択ゲート線ＳＧＤＬ_０〜ＳＧＤＬ_ｉ−１と接続されている。トランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１の各々の一端は、また、対応するトランジスタＵＴｒを介して信号ＵＳＧを受け取る。

トランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１の各々の他端は、対応する１つの転送トランジスタ９２ｃを介して選択ＳＧＤドライバＳＧＤＳＥＬの出力に接続され、また、対応する１つの転送トランジスタ９２ｄを介して非選択ＳＧＤドライバＳＧＤＵＳＥＬの出力に接続されている。

ブロックＭＢ_０、ＭＢ_１のトランジスタＳＤＤＴｒ_０〜ＳＤＤＴｒ_ｉ−１の各々のゲートは、ＳＧＤブロックデコーダＢＤ_０１からブロック選択信号ＢＬＫＳＥＬ_０１を受け取る。ブロックＭＢ_０、ＭＢ_１のトランジスタＵＴｒのゲートは、ＳＧＤブロックデコーダＢＤ_０１から信号／ＢＬＫＳＥＬ_０１を受け取る。ＳＧＤブロックデコーダＢＤ_０１は、ブロックＭＢ_０、ＭＢ_１の各ブロックデコーダＢＤ_０、ＢＤ_１から、それぞれ信号ＨＩＴ０、ＨＩＴ１を受け取る。信号ＨＩＴ０、ＨＩＴ１は、それぞれブロックＭＢ_０、ＭＢ_１が選択されている時に有効論理（ハイレベル）となり、ブロック選択信号ＢＬＫＳＥＬ_０およびＢＬＫＳＥＬ_１とそれぞれ同一の信号である。ＳＧＤブロックデコーダＢＤ_０１は、信号ＨＩＴ０、ＨＩＴ１のいずれかが有効論理であると、ブロック選択信号ＢＬＫＳＥＬ_０１を出力する。すなわち、ＳＧＤブロックデコーダＢＤ_０１は、信号ＨＩＴ０、ＨＩＴ１のＯＲ論理をブロック選択信号ＢＬＫＳＥＬ_０１として出力する。ブロック選択信号ＢＬＫＳＥＬ_０１が有効論理であると、ＳＧＤ線ＳＧＤ_０〜ＳＧＤ１_ｉ−１の電圧が、それぞれ選択ゲート線ＳＧＤＬ_０〜ＳＧＤＬ_ｉ−１に転送される。残りの隣接ブロック対（例えばブロックＭＢ_２、ＭＢ_３）についても同様である。

図１１も、図１０と同じ特徴を示している。ただし、図１１は、選択ゲート線ＳＧＤＬの共有以外のいくつかの点について、図１０と異なる。まず、図１１では、各セルトランジスタＭＴｒ_０と選択ゲートトランジスタＳＳＴｒとの間には、トランジスタＳＴｒが接続されている。トランジスタＳＴｒのゲートは信号線ＷＬＤＳと接続されている。各セルトランジスタＭＴｒ_１５とソース側選択トランジスタＳＤＴｒとの間には、トランジスタＤＴｒが接続されている。トランジスタＤＴｒのゲートは信号線ＷＬＤＤと接続されている。各セルトランジスタＭＴｒ_７とバックゲートトランジスタＢＴｒとの間にはトランジスタＢＳＴｒが接続されている。セルトランジスタＭＴｒ_８とバックゲートトランジスタＢＴｒとの間にも別のトランジスタＢＳＴｒが接続されている。各トランジスタＢＳＴｒのゲートは信号線ＷＬＢＳと接続されている。

図１０と同様に、ブロックＭＢ_０中の全選択ゲートトランジスタＳＳＴｒの各ゲートは、ソース側選択ゲート線ＳＧＳＬ_０（０）に接続されている。ブロックＭＢ_１中の全選択ゲートトランジスタＳＳＴｒの各ゲートは、ソース側選択ゲート線ＳＧＳＬ_０（１）に接続されている。また、ブロック０、ブロック１の各ストリング０の選択ゲートトランジスタＳＤＴｒの各ゲートは、選択ゲート線ＳＧＤＬ_０に共通に接続されている。同様に、ブロックＭＢ_０、ＭＢ_１の各ストリング１の選択ゲートトランジスタＳＤＴｒの各ゲートは、選択ゲート線ＳＧＤＬ_１に共通に接続されている。その他のストリングについても同様である。また、ブロックＭＢ_０、ＭＢ_１以外のブロックについても同様である。

このように、選択ゲート線ＳＧＤＬは、相違するブロックＭＢ間で共有されている。同じブロックＭＢ中の相違するストリング間で共有されることはできない。なぜなら、書き込みは、読み出しと異なって、選択ゲートトランジスタＳＤＴｒのみで特定のストリングのへビット線電位が転送されるからである。すなわち、仮に、例えば、ブロックＭＢ_０のストリング０の選択ゲート線ＳＧＤＬと、同じくブロックＭＢ_０のストリングｉ−１が共有されているとすると、それらの２つのストリング中のワード線ＷＬを相互接続されている２つのセルトランジスタＭＴｒの両方に書き込みが生じてしまう。

一方、第３実施形態によれば、従来と同じ選択性での読み出し、書き込み、消去が可能である。図１２〜図１４は、それぞれ第３実施形態の半導体記憶装置１０での読み出し、書き込み、消去の際の主要部の電圧を示している。図１２は、ブロックＭＢ_０のストリング０のセルトランジスタＭＴｒ_０の読み出しの例を示している。図１２に示されるように、選択ブロックＭＢ_０中の全選択ゲートトランジスタＳＳＴｒは、ゲートにおいて電圧ＶＳＧを受け取ってオンし、非選択ブロックＭＢ_１中の全選択ゲートトランジスタＳＳＴｒはゲートにおいて０Ｖを受け取ってオフを維持する。また、隣接ブロックＭＢ_０、ＭＢ_１中のストリング０の選択ゲートトランジスタＳＤＴｒはゲートにおいて電圧ＶＳＧを受け取ってオンする。一方、他のストリングの選択ゲートトランジスタＳＤＴｒはゲートにおいて０Ｖを受け取ってオフを維持する。また、選択ブロックＭＢ_０中の選択セルトランジスタＭＴｒ_０のみゲートにおいて適切な読み出し電圧ＶＳＥＬ（電圧ＶＡＲ、ＶＢＲ、ＶＣＲ等）を受け取る。一方、選択ブロックＭＢ_０中の非選択セルトランジスタＭＴｒおよびトランジスタＳＴｒ、ＤＴｒ、ＢＳＴｒ、ＢＴｒはゲートにおいて電圧ＶＲＥＡＤを受け取ってオンする。非選択ブロックＭＢ_１中のセルトランジスタＭＴｒ、トランジスタＳＴｒ、ＤＴｒ、ＢＳＴｒ、ＢＴｒは各ゲートにおいて電圧ＦＬＴを受け取ってオフを維持する。

このような電圧印加の結果、ビット線ＢＬとソース線ＳＬとの間には、選択ブロックＭＢ_０中の選択ストリング０を介した電流経路のみが形成される。選択ブロックＭＢ_０中のストリング１においても選択ゲートトランジスタＳＳＴｒはオンする。しかしながら、選択ブロックＭＢ_０中の非選択ストリング１の選択ゲートトランジスタＳＤＴｒはオフを維持するので、選択ブロックＭＢ_０中の非選択ストリング１を介したビット線ＢＬおよびソース線ＳＬ間の電流経路は形成されない。また、非選択ブロックＭＢ_１中のストリング０においても選択ゲートトランジスタＳＤＴｒはオンする。しかしながら、非選択ブロックＭＢ_１中のストリング０の選択トランジスタＳＳＴｒはオフを維持するので、非選択ブロックＭＢ_１中のストリング０を介したビット線ＢＬおよびソース線ＳＬ間の電流経路は形成されない。よって、選択メモリブロックＭＢ_０の選択ストリング０の選択セルトランジスタＭＴｒ_０に保持されているデータに応じた電圧（例えば１．６Ｖまたは１．１Ｖ）が対応するビット線ＢＬ上に現れる。

図１３は、ブロックＭＢ_０のストリング０のセルトランジスタＭＴｒ_０への書き込みの例を示している。図１３に示されるように、選択および非選択ブロックＭＢ中の全選択ゲートトランジスタＳＳＴｒは、ゲートにおいて０Ｖを受け取りオフを維持する。また、隣接ブロックＭＢ_０、ＭＢ_１中のストリング０の選択ゲートトランジスタＳＤＴｒはゲートにおいて電圧ＶＳＧＤを受け取る。一方、他のストリングの選択ゲートトランジスタＳＤＴｒはゲートにおいて０Ｖを受け取ってオフを維持する。また、選択ブロックＭＢ_０中の選択セルトランジスタＭＴｒ０のみゲートにおいてプログラム電圧ＶＰＧＭを受け取る。一方、選択ブロックＭＢ_０中の非選択セルトランジスタＭＴｒ、トランジスタＢＳＴｒ、ＢＴｒは電圧ＶＰＡＳＳを受け取ってオンする。また、選択ブロックＭＢ_０中のトランジスタＳＴｒ、ＤＴｒは電圧ＶＧＰを受け取ってオンする。非選択ブロックＭＢ_１では、セルトランジスタＭＴｒおよびトランジスタＳＴｒ、ＤＴｒ、ＢＳＴｒ、ＢＴｒは各ゲートにおいて電圧ＦＬＴを受け取りオフを維持する。また、ソース線ＳＬに書き込みのための電圧（例えば２．２Ｖ）が印加されるとともに、ビット線ＢＬに、書き込まれるデータに応じた電圧（例えば３．８Ｖまたは１．５Ｖが印加される。

このような電圧印加の結果、選択ブロックＭＢ_０中の選択ストリング０においてのみ、各トランジスタＭＴｒ、ＳＤＴｒ、ＳＳＴｒ、ＳＴｒ、ＤＴｒ、ＢＳＴｒ、ＢＴｒの各ゲートに書き込みに必要な種々の電圧が印加される。選択ブロックＭＢ_０の非選択ストリング１でも、ビット線ＢＬおよびソース線ＳＬに書き込みのための電圧が印加されるが、選択ゲート線ＳＧＤＬには、書き込みに必要な電圧ＶＳＧＤは印加されない。また、非選択ブロックＭＢ_１のストリング０でも選択ゲート線ＳＧＤＬに書き込みに必要な電圧が印加されるが、そのトランジスタＭＴｒ、ＳＴｒ、ＤＴｒ、ＢＳＴｒはオフを維持するので、非選択ブロックＭＢ_１のストリング０への書き込みは起こらない。こうして、選択ブロックＭＢ０中の選択ストリング０でのみ書き込みが起こる。

図１４は、ブロックＭＢ_０の消去の例を示している。図１４に示されるように、選択ブロックＭＢ_０中の全選択ゲートトランジスタＳＳＴｒは、ゲートにおいて消去のための電圧（例えば１２Ｖ）を受け取る。また、選択ブロックＭＢ_０中の全選択ゲートトランジスタＳＤＴｒは、ゲートにおいて消去のための電圧（例えば２０Ｖ）を受け取る。また、選択ブロックＭＢ_０において、全てのワード線ＷＬは０Ｖにされ、信号線ＷＬＤＳ、ＷＬＤＤ、ＷＬＢＳおよびバックゲート線ＢＧは消去のための電圧（例えば７Ｖ）にされる。さらに、ビット線ＢＬおよびソース線ＳＬも消去のための電圧（例えばともに２０Ｖ）にされる。このような電圧印加の結果、選択メモリブロックＭＢ０のデータが消去される。

一方、ブロックＭＢ_０と対をなす非選択ブロックＭＢ_１の全選択ゲートトランジスタＳＤＴｒも、ゲートにおいて消去のための電圧を受け取る。しかしながら、非選択ブロックＭＢ_１では、全選択ゲートトランジスタＳＳＴｒは、消去のための電圧ではない電圧（例えば電圧ＦＬＴ）を受け取り、ワード線ＷＬ、信号線ＷＬＤＳ、ＷＬＤＤ、ＷＬＢＳ、バックゲート線ＢＧも消去のための電圧ではない電圧（例えば電圧ＦＬＴ）を受け取る。このため、非選択ブロックＭＢ_１中のデータは消去されない。

以上説明したように、第３実施形態の半導体記憶装置１０は、第１実施形態と同じく、ＳＧ線駆動のために、４つのドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬを含んでいる。このため、第１実施形態と同じ利点を得られる。また、第３実施形態の半導体記憶装置１０は、第２実施形態と同じく、各ブロックＭＢにおいて選択ゲート線ＳＧＳＬが相互に接続されている。このため、第２実施形態と同じ利点を得られる。さらに、第３実施形態の半導体記憶装置１０では、隣接するブロックＭＢの同じストリングが選択ゲート線ＳＧＤＬを共有する。このことに基づいて、ＳＧＤＬ駆動トランジスタＳＤＤＴｒも共有される。よって、ブロックデコーダ２の構造が簡略化される。第３実施形態の構成であっても、読み出し、書き込み、消去は、影響を受けることなく、実施可能である。

（第４実施形態）
第４実施形態は、第１実施形態に基づいており、各ストリングについてのドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬとＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳの個別制御に関する。第４実施形態の半導体記憶装置１０は、第１実施形態と同じ全体の構成および構造（図１〜図５）を有する。一方、第４実施形態の半導体記憶装置１０は、図１〜図５の構造を実現するための構成が第１実施形態と異なる。具体的には、半導体記憶装置１０は、図１５に示される構成を有する。図１５は、第４実施形態に係る半導体記憶装置１０の回路図であり、図１〜図５の半導体記憶装置１０を実現するための構成を示している。第４実施形態の以下に説明する点以外に全ての点に対して、第１実施形態の記述が当てはまる。

図１５に示されるように、ｉ個の転送トランジスタ９２ｅのゲートは、第１実施形態での変換回路９２ａの出力に代えて、それぞれ、ｉ個の変換回路９２ｏの出力を受け取る。各変換回路９２ｏは、信号ＶＧＳＧを受け取る。ｉ個の制御部９２ｏのうちの信号ＶＧＳＧに基づいて定まるいずれかが、信号を出力する。

ｉ個の転送トランジスタ９２ｆのゲートは、第１実施形態での変換回路９２ｂの出力に代えて、それぞれ、ｉ個の変換回路９２ｐの出力を受け取る。各変換回路９２ｐは、信号ＶＧＳＧを受け取る。ｉ個の変換回路９２ｐのうちの信号ＶＧＳＧに基づいて定まるいずれかが、信号を出力する。

以上のような構成により、各ストリングについて、ＳＧＤ線ＳＧＤ用のドライバＳＧＤＳＥＬまたはＳＧＤＵＳＥＬとの接続と、ＳＧＳ線ＳＧＳ用のドライバＳＧＳＳＥＬまたはＳＧＳＵＳＥＬとの接続とが独立して行われることが可能である。これは第１実施形態では、各ストリングについて、ＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳの両方に選択用電圧を印加するか、非選択用電圧を印加するかの選択肢しか存在しなかったのと対照的である。この結果、読み出し、書き込み、消去の各々について、選択ストリングの選択ゲート線ＳＧＤＬ、ＳＧＳＬのそれぞれに対して、所望の電圧を印加できる。このことは、例えば、選択ストリングについて、ＳＧＤ線ＳＧＤには選択ＳＧＤドライバＳＧＤＳＥＬの出力を印加し、ＳＧＳ線ＳＧＳには非選択ＳＧＳドライバＳＧＳＵＳＥＬの出力を印加するということを可能にする。このことは、ひいては、例えばＧＩＤＬを通じた消去を可能にする。

以上説明したように、第４実施形態の半導体記憶装置１０は、第１実施形態と同じく、ＳＧＤ線ＳＧＤおよびＳＧＳ線ＳＧＳの駆動のために、４つのドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬを含んでいる。このため、第１実施形態と同じ利点を得られる。また、第４実施形態によれば、ストリングごとに、選択ゲート線ＳＧＤＬ、ＳＧＳＬのそれぞれに対して独立して選択された選択用ドライバ（ＳＧＤＳＥＬまたはＳＧＳＳＥＬ）または非選択用ドライバ（ＳＧＤＵＳＥＬまたはＳＧＳＵＳＥＬ）の出力を印加できる。こうして、高い自由度の制御を実現できる。

（第５実施形態）
第５実施形態は、第１〜第４実施形態に係る半導体記憶装置１０の構造に関し、第１〜第４実施形態のうちの任意のものと同じ回路構成を有する。

図１６は、第５実施形態に係る半導体記憶装置１０を概念的に示している。図１６では、メモリコアＭＣ中の選択回路９１およびＳＧ線選択回路９２以外の要素は、省略されている。しかしながら、メモリコアＭＣは、第１〜第４実施形態と同じ要素および接続を有する。また、選択回路９１およびＳＧ線選択回路９２の詳細は、第１〜第４実施形態の任意のものと同じである。選択回路９１およびＳＧ線選択回路９２は、メモリコアＭＣの積層方向に沿った下方に設けられている。

図１７は、第５実施形態に係る半導体記憶装置１０の断面図である。図１７に示されるように、第５実施形態に係る半導体記憶装置１０は、図２の構造に代えて、基板ｓｕｂとバックゲート線ＢＧとの間に、選択回路９１およびＳＧ線選択回路９２を実現するためのトランジスタＴｒ、配線層Ｍ０、Ｍ１、プラグＣＳ、Ｖ１を含んでいる。トランジスタＴｒは、選択回路９１およびＳＧ線選択回路９２に含まれるトランジスタである。トランジスタＴｒは、基板ｓｕｂの表面の活性領域ＡＡ内に形成され、ソース／ドレイン領域（図示せず）、ゲート電極ＧＣ等を有する。基板ｓｕｂの上方には、配線層Ｍ０が形成されている。配線層Ｍ０は、導電性のプラグＣＳを介してゲート電極ＧＣおよび活性領域ＡＡ（ソース／ドレイン領域）に接続されている。配線層Ｍ０の上方には、配線層Ｍ１が設けられている。配線層Ｍ１は、プラグＶ１を介して配線層Ｍ０と接続されている。

周辺回路領域にも、周辺回路（ブロックデコーダＢＤ等）を構成するトランジスタＴｒ、配線層Ｍ０、Ｍ１、プラグＣＳ、Ｖ１等が形成されている。配線層Ｍ０、Ｍ１は、メモリコア領域および周辺回路領域に亘り、周辺回路領域とメモリコア領域とを電気的に接続する。周辺回路領域において、配線層Ｍ１は、プラグＣＰ０、配線層Ｄ０、プラグＣＰ１、配線層Ｄ１、プラグＣＰ２を介して最上の配線層Ｄ２に電気的に接続されている。配線層Ｄ０、Ｄ１は、メモリコア領域において、それぞれソース線ＳＬおよびビット線ＢＬを実現する。なお、図１７において要素が設けられていない個所は、層間絶縁膜により埋め込まれている。

図１８〜図２１は、第５実施形態に係る半導体記憶装置１０の例を概念的に示す斜視図である。図１８〜図２１は、ドライバＳＧＤＳＥＬ、ＳＧＤＵＳＥＬ、ＳＧＳＳＥＬ、ＳＧＳＵＳＥＬのうちドライバＳＧＤＳＥＬについてのみ示している。しかしながら、残りのドライバおよび関連する経路についても同様に形成されている。また、図１８〜図２１は、ＳＧ線選択回路９２および選択回路９１のうち、ＳＧ線選択回路９２のみを示しているが、選択回路９１も同様に形成されている。

図１８は、ブロックデコーダＢＤとＳＧＤ駆動トランジスタＳＤＤＴｒとの間にＳＧ線選択回路９２（および選択回路９１）が配置された例を示している。図１８に示されるように、ＳＧ線選択回路９２は、メモリブロックＭＢの下方に形成されている。ドライバＳＧＤＳＥＬの出力（出力ＳＧＤＳＥＬと称する場合がある）のための経路は、周辺回路領域から配線層Ｄ０、Ｄ１、Ｄ２等によって、ブロックデコーダＢＤを超えてメモリコア（ブロックＭＢ）の手前まで配線され、そこから配線層Ｍ１によりＳＧ線選択回路９２の上方まで配線される。出力ＳＧＤＳＥＬの経路のための配線層Ｍ１は、プラグＶ１、配線層Ｍ０、プラグＣＳによって転送トランジスタ９２ｃの一端（ソース／ドレイン領域の一方）に接続される。転送トランジスタ９２ｃのゲートは、例えばＭ０配線層によって、変換回路９２ａを構成するトランジスタのソース／ドレイン領域に接続されている。転送トランジスタ９２ｃの他端（ソース／ドレイン領域の他方）からの経路すなわちＳＧＤ線ＳＧＤは、プラグＶ１、配線層Ｍ０、プラグＣＳ、配線層Ｍ１によって、駆動トランジスタＳＤＤＴｒの上方まで配線される。駆動トランジスタＳＤＤＴｒは、ブロックデコーダＢＤとともにブロックＭＢを挟むように、ブロックＭＢの外側に位置する。ＳＧＤ線ＳＧＤのための配線層Ｍ１は、そこで、プラグＶ１、配線層Ｍ０、プラグＣＳによって駆動トランジスタＳＤＤＴｒの一端に接続される。駆動トランジスタＳＤＤＴｒの他端からの経路すなわち選択ゲート線ＳＧＤＬのための経路は、ブロックＭＢ内へと引き込まれる。ブロック選択信号ＢＬＫＳＥＬ（および／ＢＬＫＳＥＬ）は、例えば配線層Ｍ０によって、ブロックデコーダＢＤから駆動トランジスタＳＤＤＴｒへと配線され、そこで、駆動トランジスタＳＤＤＴｒのゲートに接続される。このように、信号ＢＬＫＳＥＬ（および／ＢＬＫＳＥＬ）は、メモリブロックＭＢの下をわたって周辺回路領域から駆動トランジスタＳＤＤＴｒのある位置まで配線される必要がある。なお、出力ＳＧＤＳＥＬのための経路およびＳＧＤ線ＳＧＤのための経路は、配線層Ｍ１による実現に限定されない。これらは、配線層Ｍ０、または配線層Ｍ０、Ｍ１の組により実現されてもよい。

図１９は、図１８の例を第３実施形態に適用した例を示している。図１９に示されるように、駆動トランジスタＳＤＤＴｒは、ブロックＭＢ_０、ＭＢ_１の間に位置する。選択ゲート線ＳＧＤＬのための経路は、駆動トランジスタＳＤＤＴｒから、ブロックＭＢ_０、ＭＢ_１内へと引き込まれている。

図２０は、図１８および図１９と異なり、駆動トランジスタＳＤＤＴｒが、ブロックデコーダＢＤとＳＧ線選択回路９２（および選択回路９１）との間に配置された例を示している。図２０に示されるように、出力ＳＧＤＳＥＬのための経路は、例えば配線Ｍ１によって、ＳＧＤ駆動トランジスタＳＤＤＴｒを超えて、転送トランジスタ９２ｃの一端まで配線される。ＳＧ線選択回路９２はブロックＭＢの下方に位置する。転送トランジスタ９２ｃの他端からの経路すなわちＳＧＤ線ＳＧＤのための経路は例えば配線層Ｍ１によって、駆動トランジスタＳＤＤＴｒの上方まで配線され、そこで駆動トランジスタＳＤＤＴｒの一端に接続される。転送トランジスタ９２ｃの他端からの経路すなわちＳＧＤ線ＳＧＤＬのための経路はブロックＭＢ内に引き込まれる。

図２１は、ＳＧＤ線ＳＧＤのための経路が図２０と異なる。図２１に示されるように、ＳＧＤ線ＳＧＤのための経路は、転送トランジスタ９２ｃの他端から、駆動トランジスタＳＤＤＴｒとは反対の方向に向かってブロックＭＢの外側まで配線される。そこで、ＳＧＤ線ＳＧＤのための経路は、プラグによってブロックＭＢの上方まで引き出され、例えば配線層Ｄ２によってブロックＭＢの上方を亘ってブロックＭＢの反対側まで配線される。ＳＧＤ線ＳＧＤのための経路は、次いで、駆動トランジスタＳＤＤＴｒの一端に接続される。

図１８〜図２１の構造は、相互に組み合わせることも可能である。

以上説明したように、第５実施形態の半導体記憶装置１０によれば、選択回路９１およびＳＧ線選択回路９２がブロックＭＢの下方に設けられる。このため、第１〜第４実施形態において選択回路９１およびＳＧ線選択回路９２が周辺回路領域に含まれることを回避し、半導体記憶装置１０の面積の増大を防ぐことができる。また、第５実施形態によれば、第１〜第４実施形態のうちの第５実施形態と組み合わされたものによって得られる利点を得られる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、３ａ…センスアンプ、３ｂ…データキャッシュ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＭＢ…ブロック、ＭＵ…メモリユニット、
ＭＳ…メモリストリング、ＳＤＴｒ、ＳＳＴｒ…選択ゲートトランジスタ、ＭＴｒ…メモリセルトランジスタ、ＳＧＤＬ、ＳＧＳＬ…選択ゲート線、ＳＰ…半導体柱、ＢＤ…ブロックデコーダ、２ｂ、２ｃ…駆動トランジスタユニット、ＷＤＴｒ…ＷＬ駆動トランジスタ、ＳＤＤＴｒ…ＳＧＤＬ駆動トランジスタ、ＳＳＤＴｒ…ＳＧＳＬ駆動トランジスタ、
ＵＴｒ…トランジスタ、ＭＣ…メモリコア、ＳＧＤ線…ＳＧＤ、ＳＧＳ線…ＳＧＳ、９１…選択回路、９１ａ…変換回路、９１ｂ、９２ｃ、９２ｄ、９２ｅ、９２ｆ、９２ｇ、９２ｈ…転送トランジスタ、９２…ＳＧ線選択回路、９２ａ、９２ｂ、９２ｊ、９２ｌ、９２ｏ、９２ｐ…変換回路、ＣＧｄｒｖ…ＣＧドライバ、ＳＧＤＳＥＬ…選択ＳＧＤドライバ、ＳＧＤＵＳＥＬ…非選択ＳＧＤドライバ、ＳＧＳＳＥＬ…選択ＳＧＳドライバ、ＳＧＳＵＳＥＬ…非選択ＳＧＳドライバ、ＢＤ_０１…ＳＧＤブロックデコーダ、ＳＴｒ、ＤＴｒ、ＢＳＴｒ、Ｔｒ…トランジスタ、ＷＬＤＳ、ＷＬＤＤ、ＷＬＢＳ…信号線、Ｍ０、Ｍ１…配線層、ＣＳ…プラグ、Ｖ１…プラグ、ＡＡ…活性領域。

Claims (5)

1. 第１および第２端の間に直列接続された第１トランジスタと複数のメモリセルトランジスタと第２トランジスタとを各々が具備する複数のメモリユニットであって、前記複数のメモリユニットの各々の１つのメモリセルトランジスタは制御ゲート電極を相互に接続されている、複数のメモリユニットと、
   前記複数のメモリユニットの前記第１端に共通に接続されたビット線と、
   前記第１トランジスタに印加される電圧を出力する第１ドライバと、
   非選択の第１トランジスタに印加される電圧を出力する第２ドライバと、
   前記第２トランジスタに印加される電圧を出力する第３ドライバと、
   非選択の第２トランジスタに印加される電圧を出力する第４ドライバと、
   前記複数のメモリユニットの各々の前記第１トランジスタのゲート電極を個別に前記第１ドライバに選択的に接続し、前記第２ドライバに選択的に接続し、前記複数のメモリユニットの各々の前記第２トランジスタのゲート電極を個別に前記第３ドライバに選択的に接続し、前記第４ドライバに選択的に接続する選択回路と、
   を具備することを特徴とする半導体記憶装置。
2. 前記選択回路が、前記複数のメモリユニットのうちの選択されたメモリユニットの前記第１トランジスタのゲート電極および前記第２トランジスタのゲート電極をそれぞれ前記第１ドライバおよび前記第３ドライバに接続し、前記複数のメモリユニットのうちの選択されていないメモリユニットの前記第１トランジスタのゲート電極および前記第２トランジスタのゲート電極をそれぞれ前記第２ドライバおよび前記第４ドライバに接続する、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数のメモリユニットの各々の前記第２トランジスタの前記ゲート電極は相互に接続されており、
   前記選択回路は、前記相互に接続された前記第２トランジスタの前記ゲート電極を、前記第３ドライバに選択的に接続し、前記第４ドライバに選択的に接続する、
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 第１、第２端の間に直列接続された第１トランジスタと複数のメモリセルトランジスタと第２トランジスタとを各々が具備する複数の第２メモリユニットをさらに具備し、
   前記複数の第２メモリユニットの各々の少なくとも１つのメモリセルトランジスタは制御ゲート電極を相互に接続され、
   前記複数の第２メモリユニットは前記第１端を前記ビット線に共通に接続され、
   前記複数のメモリユニットの１つの第１トランジスタのゲート電極は前記複数の第２メモリユニットの１つの第１トランジスタのゲート電極と接続されており、
   前記選択回路は、前記接続された前記第１トランジスタの前記ゲート電極を、前記第１ドライバに選択的に接続し、前記第２ドライバに選択的に接続する、
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記選択回路が、基板と前記メモリユニットとの間の配線およびトランジスタを具備する、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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