JP2011044222A

JP2011044222A - Ｎａｎｄ型フラッシュメモリ

Info

Publication number: JP2011044222A
Application number: JP2010123222A
Authority: JP
Inventors: Toshifumi Hashimoto; 寿文橋本; Noboru Shibata; 昇柴田; Toshiki Hisada; 俊記久田; Tsuneo Inaba; 恒夫稲場
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-07-22
Filing date: 2010-05-28
Publication date: 2011-03-03
Also published as: US8274826B2; US20110019477A1

Abstract

【課題】チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑える。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１及び第２メモリプレーン１１Ａ，１１Ｂ間に配置され、第１ＮＡＮＤブロックＢＫｉ内の第１ワード線ＷＬ０〜ＷＬｎ及び第３ＮＡＮＤブロックＢＫｉ内の第２ワード線ＷＬ０〜ＷＬｎに共通接続される第１転送トランジスタ１８と、第１メモリプレーン１１Ａの第２メモリプレーン１１Ｂ側とは反対側の第１端に配置され、第２ＮＡＮＤブロックＢＫ（ｉ＋１）内の第３ワード線ＷＬ０〜ＷＬｎに接続される第２転送トランジスタ１８と、第２メモリプレーン１１Ｂの第１メモリプレーン１１Ａ側とは反対側の第２端に配置され、第４ＮＡＮＤブロックＢＫ（ｉ＋１）内の第４ワード線ＷＬ０〜ＷＬｎに接続される第３転送トランジスタ１８とを備える。
【選択図】図７

Description

実施形態は、ＮＡＮＤ型フラッシュメモリに関する。

ＮＡＮＤ型フラッシュメモリは、ファイルメモリ、モバイルメモリ、さらに近年ではノートパソコンのＨＤＤの置き換え(ＳＳＤ： solid state drive)として使用され始めている。ここで、ファイルメモリとは、メモリカード、ＵＳＢ、デジタル機器などに単体で組み込まれるときのＮＡＮＤ型フラッシュメモリのことであり、モバイルメモリとは、携帯電話に搭載するＭＣＰ(multi chip package)のように複数種類（ＮＯＲ型フラッシュメモリなど）のメモリを組み合わせて使用するときのＮＡＮＤ型フラッシュメモリのことである。

このような状況の下、ＮＡＮＤ型フラッシュメモリには、メモリ容量の増大が求められている。そのために、１チップ内のメモリ容量としては、例えば、１２８ギガビット、さらにはそれ以上の製品の開発を行う必要がある。

しかし、１チップ内のメモリ容量が増大し、メモリセルが微細化されると、メモリセルアレイ上に配置されるワード線が細くかつ長くなる。結果として、チップパフォーマンス（書き込み／消去／読み出し速度など）が劣化する。

ところで、コンベンショナルなＮＡＮＤ型フラッシュメモリでは、メモリセルアレイの一端又は両端にロウデコーダを配置するフロアプランが採用される（例えば、特許文献１を参照）。

このフロアプランにおいて、上述のチップパフォーマンスの劣化を防ぐとなると、１つのメモリセルアレイを複数のメモリプレーン(memory plane)に分割し、ワード線を短くするしかない。

しかし、メモリプレーンの数が増えると、これに付随してロウデコーダの数も増えることになるため、チップ面積が増大する、という問題が発生する。

特開２０００−７６８８０号公報

実施形態は、メモリ容量の増大により１チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑える技術について提案する。

実施形態によれば、ＮＡＮＤ型フラッシュメモリは、第１及び第２ＮＡＮＤブロックを有する第１メモリプレーンと、第３及び第４ＮＡＮＤブロックを有する第２メモリプレーンと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１及び第２メモリプレーン間に配置され、前記第１電位転送端子が前記第１ＮＡＮＤブロック内の第１ワード線及び前記第３ＮＡＮＤブロック内の第２ワード線に共通接続される第１転送トランジスタと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１メモリプレーンの前記第２メモリプレーン側とは反対側の第１端に配置され、前記第１電位転送端子が前記第２ＮＡＮＤブロック内の第３ワード線に接続される第２転送トランジスタと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第２メモリプレーンの前記第１メモリプレーン側とは反対側の第２端に配置され、前記第１電位転送端子が前記第４ＮＡＮＤブロック内の第４ワード線に接続される第３転送トランジスタとを備える。

実施形態によれば、ＮＡＮＤ型フラッシュメモリは、第１及び第２ＮＡＮＤブロックを有する第１メモリプレーンと、第３及び第４ＮＡＮＤブロックを有し、前記第１メモリプレーンの横に並んで配置される第２メモリプレーンと、第５及び第６ＮＡＮＤブロックを有し、前記第２メモリプレーンの横に並んで配置される第３メモリプレーンと、第７及び第８ＮＡＮＤブロックを有し、前記第３メモリプレーンの横に並んで配置される第４メモリプレーンと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１及び第２メモリプレーン間に配置され、前記第１電位転送端子が前記第１ＮＡＮＤブロック内の第１ワード線及び前記第３ＮＡＮＤブロック内の第２ワード線に共通接続される第１転送トランジスタと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第２及び第３メモリプレーン間に配置され、前記第１電位転送端子が前記第４ＮＡＮＤブロック内の第３ワード線及び前記第６ＮＡＮＤブロック内の第４ワード線に共通接続される第２転送トランジスタと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第３及び第４メモリプレーン間に配置され、前記第１電位転送端子が前記第５ＮＡＮＤブロック内の第５ワード線及び前記第７ＮＡＮＤブロック内の第６ワード線に共通接続される第３転送トランジスタと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１メモリプレーンの前記第２メモリプレーン側とは反対側の第１端に配置され、前記第１電位転送端子が前記第２ＮＡＮＤブロック内の第７ワード線に接続される第４転送トランジスタと、制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第４メモリプレーンの前記第３メモリプレーン側とは反対側の第２端に配置され、前記第１電位転送端子が前記第８ＮＡＮＤブロック内の第８ワード線に接続される第５転送トランジスタとを備える。

第１基本構成を示す図。第２基本構成を示す図。ＮＡＮＤ型フラッシュメモリの全体を示す図。ＮＡＮＤブロックを示す図。ロウデコーダのレイアウトの第１例を示す図。ロウデコーダのレイアウトの第２例を示す図。ロウデコーダのレイアウトの第３例を示す図。ロウデコーダのレイアウトの第４例を示す図。ロウデコーダのレイアウトの第５例を示す図。ロウデコーダのレイアウトの第６例を示す図。ロウデコーダのレイアウトの第７例を示す図。ロウデコーダのレイアウトの第８例を示す図。ロウデコーダのレイアウトの第９例を示す図。ロウデコーダのレイアウトの第１０例を示す図。ロウデコーダのレイアウトの第１１例を示す図。ロウデコーダのレイアウトの第１２例を示す図。ロウデコーダのレイアウトの第１３例を示す図。ロウデコーダのレイアウトの第１４例を示す図。ＮＡＮＤ型フラッシュメモリを示す図。時定数を制御する回路の第１例を示す図。時定数を制御する回路の第２例を示す図。時定数を制御する回路の第３例を示す図。書き込み時のタイミングを示す図。選択ワード線の電位を示す図。フロアプランの第１例を示す図。フロアプランの第２例を示す図。フロアプランの第３例を示す図。フロアプランの第４例を示す図。ＭＯＮＯＳ型メモリセルを示す図。ＮＡＮＤ型フラッシュメモリを用いた製品を示す図。共有ロウデコーダを示す図。フックアップエリアの第１例を示す図。フックアップエリアの第１例を示す図。フックアップエリアの第１例を示す図。フックアップエリアの第２例を示す図。フックアップエリアの第２例を示す図。フックアップエリアの第２例を示す図。転送トランジスタを示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。ロウデコーダのレイアウトの他の例を示す図。制御信号線のレイアウトの第１例を示す図。図４３のエリアＸを詳細に示す図。図４３のＸＬＶ−ＸＬＶ線に沿う断面図。図４３のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。制御信号線のレイアウトの第２例を示す図。図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図。制御信号線のレイアウトの第３例を示す図。図５０のＬＩ−ＬＩ線に沿う断面図。図５０のＬＩＩ−ＬＩＩ線に沿う断面図。

以下、図面を参照しながら実施形態を説明する。

１．基本構成
実施形態は、ＮＡＮＤ型フラッシュメモリの大容量化に適したフロアプラン、具体的には、１チップ内のメモリプレーン数が増えたときのロウデコーダのレイアウトに関する。

図１は、第１基本構成を示している。

第１メモリプレーンは、第１及び第２ＮＡＮＤブロックを有し、第２メモリプレーンは、第３及び第４ＮＡＮＤブロックを有する。

第１転送トランジスタは、第１及び第２メモリプレーン間に配置され、第１ＮＡＮＤブロック内の第１ワード線及び第３ＮＡＮＤブロック内の第２ワード線に共通接続される。

第２転送トランジスタは、第１メモリプレーンの第２メモリプレーン側とは反対側の第１端に配置され、第２ＮＡＮＤブロック内の第３ワード線に接続される。第３転送トランジスタは、第２メモリプレーンの第１メモリプレーン側とは反対側の第２端に配置され、第４ＮＡＮＤブロック内の第４ワード線に接続される。

この第１基本構成によれば、第１転送トランジスタは、第１ＮＡＮＤブロック内の第１ワード線及び第３ＮＡＮＤブロック内の第２ワード線に共有されるため、１チップ内のメモリプレーン数が増えたときのロウデコーダ数の増加を抑えることができる。

但し、この場合、第１転送トランジスタに接続される負荷は、ワード線２本分となるのに対して、第２及び第３転送トランジスタに接続される負荷は、それぞれワード線１本分となる。

この負荷の相違は、ワード線に電位を転送するときの時定数の相違となり、電位の転送速度がワード線ごとに異なることになる。

そこで、例えば、第１及び第２ワード線に電位を転送するときの時定数を制御する第１ドライバを第１転送トランジスタに接続し、第３ワード線に電位を転送するときの時定数を制御する第２ドライバを第２転送トランジスタに接続し、第４ワード線に電位を転送するときの時定数を制御する第３ドライバを第３転送トランジスタに接続する。

これにより、電位の転送速度をワード線ごとに制御し、全てのワード線において電位の転送速度の均一化を図ることができる。

ところで、第２転送トランジスタを制御する制御信号を生成する第２デコードブロックは、第２転送トランジスタの近傍である第１メモリプレーンの第１端に配置され、第３転送トランジスタを制御する制御信号を生成する第３デコードブロックは、第３転送トランジスタの近傍である第２メモリプレーンの第２端に配置される。

これに対し、第１転送トランジスタを制御する制御信号を生成する第１デコードブロックは、第１転送トランジスタの近傍である第１及び第２メモリプレーン間ではなく、第１及び第２端のうちの１つに配置される。これは、メモリの大容量化が進むと、第１及び第２メモリプレーン間に第１デコードブロックを配置するスペースが確保できなくなるためである。

この場合、第１転送トランジスタと第１デコードブロックとを接続する制御信号線は、第１、第２、第３及び第４ＮＡＮＤブロックのうちの１つの上に配置される。また、制御信号線は、その制御信号線とは関係ない第２及び第４ＮＡＮＤブロック上に配置するのが好ましい。

図２は、第２基本構成を示している。

第１メモリプレーンは、第１及び第２ＮＡＮＤブロックを有する。第２メモリプレーンは、第３及び第４ＮＡＮＤブロックを有し、第１メモリプレーンの横に並んで配置される。第３メモリプレーンは、第５及び第６ＮＡＮＤブロックを有し、第２メモリプレーンの横に並んで配置される。第４メモリプレーンは、第７及び第８ＮＡＮＤブロックを有し、第３メモリプレーンの横に並んで配置される。

第２転送トランジスタは、第２及び第３メモリプレーン間に配置され、第４ＮＡＮＤブロック内の第３ワード線及び第６ＮＡＮＤブロック内の第４ワード線に共通接続される。

第３転送トランジスタは、第３及び第４メモリプレーン間に配置され、第５ＮＡＮＤブロック内の第５ワード線及び第７ＮＡＮＤブロック内の第６ワード線に共通接続される。

第４転送トランジスタは、第１メモリプレーンの第２メモリプレーン側とは反対側の第１端に配置され、第２ＮＡＮＤブロック内の第７ワード線に接続される。

第５転送トランジスタは、第４メモリプレーンの第３メモリプレーン側とは反対側の第２端に配置され、第８ＮＡＮＤブロック内の第８ワード線に接続される。

この第２基本構成によれば、第１転送トランジスタは、第１ＮＡＮＤブロック内の第１ワード線及び第３ＮＡＮＤブロック内の第２ワード線に共有され、第２転送トランジスタは、第４ＮＡＮＤブロック内の第３ワード線及び第６ＮＡＮＤブロック内の第４ワード線に共有され、第３転送トランジスタは、第５ＮＡＮＤブロック内の第５ワード線及び第７ＮＡＮＤブロック内の第６ワード線に共有される。

従って、メモリ容量の増大により１チップ内のメモリプレーン数が増えたときのロウデコーダ数の増加を抑えることができる。

２．実施形態
ＮＡＮＤ型フラッシュメモリの実施形態を説明する。

(1) 全体図
図３は、ＮＡＮＤ型フラッシュメモリを示している。

メモリセルアレイ１１は、複数のＮＡＮＤブロックＢＫ０，ＢＫ１，・・・ＢＬｊから構成される。複数のＮＡＮＤブロックＢＫ０，ＢＫ１，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。

ロウデコーダ１２は、メモリセルアレイ１１の第１方向の一端に配置され、ビット線制御回路１３は、メモリセルアレイ１１の第２方向の一端に配置される。

アドレス信号は、アドレスバッファ１４を経由して、ロウデコーダ１２及びビット線制御回路１３に入力される。アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。データの入出力は、データ入出力バッファ１５を用いて行われる。

ロウデコーダ１２は、ブロックアドレス信号に基づいて、複数のＮＡＮＤブロックＢＫ０，ＢＫ１，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロックＢＫｉ内の複数のワード線のうちの１つを選択する。

ビット線制御回路１３は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。また、ビット線制御回路１３は、センスアンプ及びデータラッチ回路を含む。データラッチ回路は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。

昇圧回路１６は、読み出し／書き込み／消去に必要な電位を生成し、これを、ロウデコーダ１２、ビット線制御回路１３及び基板電位制御回路１７に転送する。

基板電位制御回路１７は、半導体基板の電位を制御する。

例えば、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電位を動作モードに応じて制御する。

(2) ＮＡＮＤブロック
図４は、ＮＡＮＤブロックを示している。

メモリセルアレイ１１内のＮＡＮＤブロックＢＫｉは、第１方向に並んで配置される複数のセルユニットから構成される。複数のセルユニットの各々は、直列接続された複数のメモリセルＭＣ０，ＭＣ１，…ＭＣｎ−１，ＭＣｎからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴＳ，ＳＴＤとから構成される。

セレクトゲートトランジスタＳＴＳは、ソース線ＣＥＬＳＲＣに接続され、セレクトゲートトランジスタＳＴＤは、ビット線ＢＬ０，ＢＬ１，…ＢＬｍに接続される。

メモリセルＭＣ０，ＭＣ１，…ＭＣｎ−１，ＭＣｎのコントロールゲートは、ワード線ＷＬ０，ＷＬ１，…ＷＬｎ−１，ＷＬｎに接続され、セレクトゲートトランジスタＳＴＳ，ＳＴＤのゲートは、セレクトゲート線ＳＧＳ，ＳＧＤに接続される。

ワード線ＷＬ０，ＷＬ１，…ＷＬｎ−１，ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、第１方向に延び、その一端は、ロウデコーダ１２内の転送トランジスタブロック１８を経由して、電位転送線ＣＧ０，ＣＧ１，…ＣＧｎ−１，ＣＧｎ及び電位転送線ＣＧＳ，ＣＧＤに接続される。

転送トランジスタブロック１８は、例えば、ＮチャネルＭＯＳトランジスタとしての転送トランジスタから構成される。転送トランジスタのゲートは、レベルシフタ１９からの転送制御信号ＴＧにより制御される。

(3) ロウデコーダのレイアウト
A. 第１例（比較例）
図５は、ロウデコーダのレイアウトの第１例を示している。

このレイアウトの特徴は、メモリセルアレイ１１の第１方向の両端にそれぞれロウデコーダ１２を配置した点にある。

メモリセルアレイ１１は、第２方向に並んで配置される２つのＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）を有する。

ＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイ１１の左側に配置されるロウデコーダ１２に接続される。また、ＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイ１１の右側に配置されるロウデコーダ１２に接続される。

ロウデコーダ１２は、ワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤに接続される転送トランジスタブロック１８、セレクトゲート線ＳＧＳに接続される転送トランジスタ２２及びセレクトゲート線ＳＧＤに接続される転送トランジスタ２３を有する。

また、ロウデコーダ１２は、低電圧デコーダ１９ａ及び高電圧デコーダ１９ｂを有する。低電圧デコーダ１９ａは、ＮＡＮＤゲート２０とインバータ２１とから構成され、ロウアドレス信号Ａｄｄに基づいて制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎを出力する。

制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎの値は、相補関係にある。

高電圧デコーダ１９ｂは、レベルシフタとしての機能を有し、制御信号ＲＤＥＣＡＤの電位レベルを高くして、転送制御信号ＴＧを出力する。

ＮＡＮＤブロックＢＫｉが選択されるとき、ＮＡＮＤブロックＢＫｉに接続されるロウデコーダ１２内のＮＡＮＤゲート２０に入力されるロウアドレス信号Ａｄｄの全てが“Ｈ”になり、転送制御信号ＴＧが“Ｈ”になるため、転送トランジスタブロック１８は、オンになる。また、制御信号ＲＤＥＣＡＤｎは、“Ｌ”になるため、転送トランジスタ２２，２３は、オフになる。

この時、非選択のＮＡＮＤブロックＢＫ（ｉ＋１）に接続されるロウデコーダ１２では、ＮＡＮＤゲート２０に入力されるロウアドレス信号Ａｄｄの全てが“Ｈ”になることはないため、転送制御信号ＴＧが“Ｌ”になり、転送トランジスタブロック１８は、オフになる。また、制御信号ＲＤＥＣＡＤｎは、“Ｈ”になるため、転送トランジスタ２２，２３は、オンになる。

転送トランジスタ２２，２３がオンになることにより、セレクトゲート線ＳＧＳ，ＳＧＤは、信号線ＵＳＧＳ，ＵＳＧＤにそれぞれ電気的に接続される。

このレイアウトでは、メモリセルアレイ１１の両側にそれぞれロウデコーダ１２を配置するため、メモリセルアレイ１１の片側にロウデコーダ１２を配置する場合に比べて、配線の複雑化を防止できる。

しかし、メモリセルアレイの大容量化が進み、メモリセルが微細化されると、ワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤが細く、かつ、その長さＬも長くなるため、チップパフォーマンスが劣化する。

一方、このレイアウトにおいて、チップパフォーマンスの劣化を防ぐとなると、メモリセルアレイ１１を複数のメモリプレーンに分割し、ワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤを短くするしかない。

しかし、メモリプレーンの数が増えると、これに付随してロウデコーダ１２の数も増えることになるため、チップ面積が増大する、という問題が新たに発生する。

B. 第２例（比較例）
図６は、ロウデコーダのレイアウトの第２例を示している。

第２例は、第１例の変形例である。

このレイアウトの特徴は、第１例と同様に、メモリセルアレイ１１の第１方向の両端にそれぞれロウデコーダ１２を配置した点にある。

ＮＡＮＤブロックＢＫｉ内の偶数番目のワード線ＷＬ０，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイ１１の左側に配置されるロウデコーダ１２に接続される。また、ＮＡＮＤブロックＢＫｉ内の奇数番目のワード線ＷＬ１，…は、メモリセルアレイ１１の右側に配置されるロウデコーダ１２に接続される。

ＮＡＮＤブロックＢＫ（ｉ＋１）内の奇数番目のワード線ＷＬ１，…及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイ１１の右側に配置されるロウデコーダ１２に接続される。また、ＮＡＮＤブロックＢＫ（ｉ＋１）内の偶数番目のワード線ＷＬ０，…ＷＬｎは、メモリセルアレイ１１の左側に配置されるロウデコーダ１２に接続される。

このレイアウトでは、１つのＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０，ＷＬ１，…ＷＬｎの一部は、その左側に存在するロウデコーダ１２により駆動され、他の一部は、その右側に存在するロウデコーダ１２により駆動される。

この場合、例えば、１本のビット線ＢＬｋに接続されるメモリセルＭＣ０，ＭＣ１に関して、ロウデコーダ１２からの距離Ｌ１，Ｌ２が異なることになるため、１つのＮＡＮＤＮＡＮＤブロックＢＫｉ内でメモリセルのアクセス特性に差異が生じる。この差異は、チップパフォーマンスの劣化の一因になる。

また、このレイアウトは、第１例と同じ問題も有する。

C. 第３例（実施例）
図７は、ロウデコーダのレイアウトの第３例を示している。

このレイアウトの特徴は、２つのメモリプレーン１１Ａ，１１Ｂの間にロウデコーダ１２−１を配置した点にある。

メモリプレーン１１Ａ，１１Ｂは、第１方向に並んで配置され、それぞれ、第２方向に並んで配置される２つのＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）を有する。

メモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリプレーン１１Ａ，１１Ｂの間に配置されるロウデコーダ１２−１に接続される。

メモリプレーン１１ＡのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリプレーン１１Ａの左側に配置されるロウデコーダ１２に接続される。

メモリプレーン１１ＢのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリプレーン１１Ｂの右側に配置されるロウデコーダ１２に接続される。

ロウデコーダ１２，１２−１は、それぞれ、ワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤに接続される転送トランジスタブロック１８、セレクトゲート線ＳＧＳに接続される転送トランジスタ２２及びセレクトゲート線ＳＧＤに接続される転送トランジスタ２３を有する。

また、ロウデコーダ１２，１２−２は、それぞれ、低電圧デコーダ１９ａ及び高電圧デコーダ１９ｂを有する。低電圧デコーダ１９ａは、ＮＡＮＤゲート２０とインバータ２１とから構成され、ロウアドレス信号Ａｄｄに基づいて制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎを出力する。

ＮＡＮＤブロックＢＫｉが選択されるとき、ＮＡＮＤブロックＢＫｉに接続されるロウデコーダ１２−２内のＮＡＮＤゲート２０に入力されるロウアドレス信号Ａｄｄの全てが“Ｈ”になり、転送制御信号ＴＧが“Ｈ”になるため、ロウデコーダ１２−１内の転送トランジスタブロック１８は、オンになる。また、制御信号ＲＤＥＣＡＤｎは、“Ｌ”になるため、ロウデコーダ１２−１内の転送トランジスタ２２，２３は、オフになる。

このレイアウトでは、ロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂ内の２つのＮＡＮＤブロックＢＫｉに共有されるため、メモリプレーン数が増えたときのロウデコーダ数の増加を抑えることができる。

ロウデコーダ１２−２は、メモリプレーン１１Ｂの右側に設けられているが、これに代えて、メモリプレーン１１Ａの左側に設けてもよい。

２つのロウデコーダ１２−１，１２−２は、制御信号線ＣＬにより接続される。制御信号線ＣＬは、ＮＡＮＤブロックＢＫｉ上に配置してもよいし、ＮＡＮＤブロックＢＫ（ｉ＋１）上に配置してもよい。

このように、第３例によれば、ロウデコーダ１２−１がメモリプレーン１１Ａ，１１Ｂ内の２つのＮＡＮＤブロックＢＫｉに共有されるため、ロウデコーダ数の増加によるチップ面積の増大なしに、チップパフォーマンスを向上させることができる。

D. 第４例（実施例）
図８は、ロウデコーダのレイアウトの第４例を示している。

第４例は、第３例の変形例である。

このレイアウトの特徴は、第３例と同様に、２つのメモリプレーン１１Ａ，１１Ｂの間にロウデコーダ１２−１を配置した点にある。

第４例が第３例と異なる点は、ロウデコーダ１２−１，１２−２の構成のみである。その他の構成については、第３例と第４例とで完全に同じであるため、その説明については省略する。

ロウデコーダ１２−１は、ワード線ＷＬ０，ＷＬ１，…ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤに接続される転送トランジスタブロック１８、セレクトゲート線ＳＧＳに接続される転送トランジスタ２２及びセレクトゲート線ＳＧＤに接続される転送トランジスタ２３を有する。また、ロウデコーダ１２−１は、高電圧デコーダ１９ｂ及びインバータ２１を有する。

ロウデコーダ１２−２は、低電圧デコーダ１９ａを有する。低電圧デコーダ１９ａは、ＮＡＮＤゲート２０とから構成され、ロウアドレス信号Ａｄｄに基づいて制御信号ＲＤＥＣＡＤを出力する。

制御信号ＲＤＥＣＡＤをインバータ２１により反転させた制御信号ＲＤＥＣＡＤｎは、高電圧デコーダ１９ｂに入力される。高電圧デコーダ１９ｂは、転送制御信号ＴＧを出力する。

このレイアウトでは、高電圧デコーダ１９ｂ及びインバータ２１を、メモリプレーン１１Ａ，１１Ｂの間に配置することにより、制御信号線ＣＬの数を、第３例で必要とされる２本から１本に削減することができる。

但し、メモリプレーン１１Ａ，１１Ｂの間に配置する回路数が増加するため、第３例のレイアウトを採用するか、第４例のレイアウトを採用するかは、チップパフォーマンスや、チップ全体の面積などを考慮して決定する。

尚、制御信号線ＣＬは、ＮＡＮＤブロックＢＫｉ上に配置してもよいし、ＮＡＮＤブロックＢＫ（ｉ＋１）上に配置してもよい。

E. 第５例（実施例）
図９は、ロウデコーダのレイアウトの第５例を示している。

第５例は、ロウデコーダ１２−２の位置に関する。

ＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）は、図７のＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）に対応する。ロウデコーダ１２，１２−１，１２−２のレイアウトに関しては、ＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）と、ＮＡＮＤブロックＢＫ（ｉ＋２），ＢＫ（ｉ＋３）とで同じである。

２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫｉに共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｂの右側に配置される。

同様に、２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫ（ｉ＋２）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｂの右側に配置される。

第５例では、ロウデコーダ１２−２の全ては、メモリプレーン１１Ｂの右側にまとめて配置される。但し、これに代えて、ロウデコーダ１２−２の全てを、メモリプレーン１１Ａの左側にまとめて配置してもよい。

このように、ロウデコーダ１２−２を一箇所にまとめることにより、ロウデコーダを効率よく配置することができ、結果として、チップ面積の縮小を図ることができる。

尚、第５例は、図８のレイアウトにも適用できる。この場合、図９の制御信号線ＣＬの数が１本になる。

F. 第６例（実施例）
図１０は、ロウデコーダのレイアウトの第６例を示している。

第６例も、ロウデコーダ１２−２の位置に関する。

これに対し、２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫ（ｉ＋２）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ａの左側に配置される。

第６例では、ロウデコーダ１２−２の一部は、メモリプレーン１１Ｂの右側に配置され、残りは、メモリプレーン１１Ａの左側に配置される。即ち、ロウデコーダ１２−２は、メモリプレーン１１Ａ，１１Ｂの両側にそれぞれ配置される。

このように、ロウデコーダ１２−２を左右に分散させることにより、ロウデコーダを効率よく配置することができ、結果として、チップ面積の縮小を図ることができる。

尚、第６例は、図８のレイアウトにも適用できる。この場合、図１０の制御信号線ＣＬの数が１本になる。

G. 第７例（実施例）
図１１は、ロウデコーダのレイアウトの第７例を示している。

第７例は、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとの順番に関する。

２つのメモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫｉ内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

メモリプレーン１１ＡのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線及びセレクトゲート線は、メモリプレーン１１Ａの左側のロウデコーダ１２に接続される。

メモリプレーン１１ＢのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線及びセレクトゲート線は、メモリプレーン１１Ｂの右側のロウデコーダ１２に接続される。

また、２つのメモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫ（ｉ＋２）内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

メモリプレーン１１ＡのＮＡＮＤブロックＢＫ（ｉ＋３）内のワード線及びセレクトゲート線は、メモリプレーン１１Ａの左側のロウデコーダ１２に接続される。

メモリプレーン１１ＢのＮＡＮＤブロックＢＫ（ｉ＋３）内のワード線及びセレクトゲート線は、メモリプレーン１１Ｂの右側のロウデコーダ１２に接続される。

第７例では、上述のレイアウトが第２方向に繰り返される。

即ち、第７例では、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとが交互に配置される。

このように、ＮＡＮＤブロックの順番を規則的にすることで、配線の複雑化が抑えられるため、結果として、チップ面積の縮小を図ることができる。

尚、第７例では、第５例及び第６例におけるロウデコーダ１２−２を省略している。但し、第５例又は第６例のロウデコーダ１２−２を第７例に適用することは可能である。

H. 第８例（実施例）
図１２は、ロウデコーダのレイアウトの第８例を示している。

第８例も、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとの順番に関する。

メモリプレーン１１ＡのＮＡＮＤブロックＢＫ（ｉ＋２）内のワード線及びセレクトゲート線は、メモリプレーン１１Ａの左側のロウデコーダ１２に接続される。

メモリプレーン１１ＢのＮＡＮＤブロックＢＫ（ｉ＋２）内のワード線及びセレクトゲート線は、メモリプレーン１１Ｂの右側のロウデコーダ１２に接続される。

また、２つのメモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫ（ｉ＋３）内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

第８例では、上述のレイアウトが第２方向に繰り返される。

即ち、第８例では、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとが２つ単位で交互に配置される。

尚、第８例では、第５例及び第６例におけるロウデコーダ１２−２を省略している。但し、第５例又は第６例のロウデコーダ１２−２を第８例に適用することは可能である。

I. 第９例（実施例）
図１３は、ロウデコーダのレイアウトの第９例を示している。

第９例も、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとの順番に関する。

メモリプレーン１１ＡのＮＡＮＤブロックＢＫｉ内のワード線及びセレクトゲート線は、メモリプレーン１１Ａの左側のロウデコーダ１２に接続される。

メモリプレーン１１ＢのＮＡＮＤブロックＢＫｉ内のワード線及びセレクトゲート線は、メモリプレーン１１Ｂの右側のロウデコーダ１２に接続される。

２つのメモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

２つのメモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫ（ｉ＋２）内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

第９例では、上述のレイアウトが第２方向に繰り返される。

即ち、第９例では、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとが２つ単位で交互に配置される。

尚、第９例では、第５例及び第６例におけるロウデコーダ１２−２を省略している。但し、第５例又は第６例のロウデコーダ１２−２を第９例に適用することは可能である。

J. 第１０例（実施例）
図１４は、ロウデコーダのレイアウトの第１０例を示している。

第１０例も、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとの順番に関する。

第１０例では、上述のレイアウトが第２方向に繰り返される。

即ち、第１０例では、ロウデコーダを共有するＮＡＮＤブロックとロウデコーダを共有しないＮＡＮＤブロックとが２つ単位で交互に配置される。

尚、第１０例では、第５例及び第６例におけるロウデコーダ１２−２を省略している。但し、第５例又は第６例のロウデコーダ１２−２を第１０例に適用することは可能である。

K. 第１１例（実施例）
図１５は、ロウデコーダのレイアウトの第１１例を示している。

第１１例は、４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄを有するときのレイアウトに関する。

２つのメモリプレーン１１Ａ，１１Ｂは、それぞれ、４つのＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１），ＢＫ（ｉ＋２），ＢＫ（ｉ＋３）を有する。これらのレイアウトは、第７例と同じである。

但し、ＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１），ＢＫ（ｉ＋２），ＢＫ（ｉ＋３）のレイアウトは、第８例乃至第１０例のうちの１つと同じであってもよい。

また、２つのメモリプレーン１１Ｃ，１１Ｄは、それぞれ、４つのＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１），ＢＫ（ｉ＋２），ＢＫ（ｉ＋３）を有する。これらのレイアウトは、第７例と同じである。

第１１例は、例えば、第７例のレイアウトの横にさらに第７例のレイアウトと同じレイアウトを追加したものである。

このように、メモリプレーン数を４つにすることで、ワード線及びセレクトゲート線が長くなることによるチップパフォーマンスの劣化を抑えることができる。

L. 第１２例（実施例）
図１６は、ロウデコーダのレイアウトの第１２例を示している。

第１２例は、第１１例の変形例である。

このレイアウトの特徴は、２つのメモリプレーン１１Ｂ，１１Ｃの間のロウデコーダを、これらメモリプレーンのＮＡＮＤブロックで共有されるロウデコーダ１２−１とした点にある。

２つのメモリプレーン１１Ｂ，１１ＣのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

また、２つのメモリプレーン１１Ｂ，１１ＣのＮＡＮＤブロックＢＫ（ｉ＋３）内のワード線及びセレクトゲート線は、それらの間のロウデコーダ１２−１に共通接続される。

その他の構成は、第１１例と同じであるため、ここでは、その説明を省略する。

このように、メモリプレーン数を４つにし、かつ、真ん中の２つのメモリプレーン１１Ｂ，１１Ｃの間のロウデコーダを、これらメモリプレーンのＮＡＮＤブロックで共有されるロウデコーダ１２−１とすることで、チップパフォーマンスの向上とチップ面積の縮小とを同時に実現できる。

M. 第１３例（実施例）
図１７は、ロウデコーダのレイアウトの第１３例を示している。

第１３例は、第１２例のレイアウトに、さらにロウデコーダ１２−２を追加した点に特徴を有する。

２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫｉに共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｄの右側に配置される。

同様に、２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫ（ｉ＋２）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｄの右側に配置される。

また、２つのメモリプレーン１１Ｂ，１１Ｃ内のＮＡＮＤブロックＢＫ（ｉ＋１）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ｂ，１１Ｃの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｄの右側に配置される。

同様に、２つのメモリプレーン１１Ｂ，１１Ｃ内のＮＡＮＤブロックＢＫ（ｉ＋３）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ｂ，１１Ｃの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｄの右側に配置される。

さらに、２つのメモリプレーン１１Ｃ，１１Ｄ内のＮＡＮＤブロックＢＫｉに共有されるロウデコーダ１２−１は、メモリプレーン１１Ｃ，１１Ｄの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｄの右側に配置される。

同様に、２つのメモリプレーン１１Ｃ，１１Ｄ内のＮＡＮＤブロックＢＫ（ｉ＋２）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ｃ，１１Ｄの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ｄの右側に配置される。

第１３例では、ロウデコーダ１２−２の全ては、メモリプレーン１１Ｄの右側にまとめて配置される。但し、これに代えて、ロウデコーダ１２−２の全てを、メモリプレーン１１Ａの左側にまとめて配置してもよい。

尚、第１３例は、図７及び図８のレイアウトの双方に適用できる。即ち、制御信号線ＣＬの数が２本のときは、図７に対応し、１本のときは、図８に対応する。

N. 第１４例（実施例）
図１８は、ロウデコーダのレイアウトの第１４例を示している。

第１４例も、第１２例のレイアウトに、さらにロウデコーダ１２−２を追加した点に特徴を有する。

２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫｉに共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ａの左側に配置される。

同様に、２つのメモリプレーン１１Ａ，１１Ｂ内のＮＡＮＤブロックＢＫ（ｉ＋２）に共有されるロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂの間に配置され、ロウデコーダ１２−２は、メモリプレーン１１Ａの左側に配置される。

第１４例では、ロウデコーダ１２−２の一部は、メモリプレーン１１Ｄの右側に配置され、残りは、メモリプレーン１１Ａの左側に配置される。即ち、ロウデコーダ１２−２は、メモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの両側にそれぞれ配置される。

尚、第１４例は、図７及び図８のレイアウトの双方に適用できる。即ち、制御信号線ＣＬの数が２本のときは、図７に対応し、１本のときは、図８に対応する。

O. まとめ
以上、第３例乃至第１４例のレイアウトによれば、メモリ容量の増大により１チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑える、という課題を解決することができる。

(4) 時定数を制御する回路
実施形態に係わるロウデコーダのレイアウトでは、１つのＮＡＮＤブロック内のワード線（１本分）を駆動するロウデコーダと、２つのＮＡＮＤブロック内のワード線（２本分）を駆動するロウデコーダとの２種類が存在する。

この負荷の相違は、ワード線に電位を転送するときの時定数の相違となり、そのままでは、電位の転送速度がワード線ごとに異なることになる。

そこで、例えば、ワード線に電位を転送するときの時定数を制御するドライバを新たに設け、電位の転送速度をワード線ごとに制御し、全てのワード線において電位の転送速度の均一化を図る。

図１９は、ＮＡＮＤ型フラッシュメモリの例を示している。

メモリプレーン１１Ａ，１１Ｂ及びロウデコーダ１２の構成は、図７と同じである。これらの構成は、図７で既に説明したので、図７と同じ符号を用いることで、ここではその説明を省略する。

電位転送線ＣＧ０，ＣＧ１，…ＣＧｎは、転送トランジスタブロック１８を介して、ワード線ＷＬ０、ＷＬ１，…ＷＬｎに接続される。また、電位転送線ＣＧ０，ＣＧ１，…ＣＧｎは、第２方向に延び、その一端は、ドライバ２４ａ，２４ｂ，２４ｃに接続される。

ドライバ２４ａ，２４ｂ，２４ｃは、昇圧回路１６により生成された電位をワード線ＷＬ０、ＷＬ１，…ＷＬｎに転送するときの時定数を制御する。

具体的には、ＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０、ＷＬ１，…ＷＬｎを駆動するときの負荷は、ＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線ＷＬ０、ＷＬ１，…ＷＬｎを駆動するときの負荷の約２倍となる。

そこで、例えば、ドライバ２４ａ，２４ｃは、ＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０、ＷＬ１，…ＷＬｎを駆動するときの負荷を大きくし、ドライバ２４ｂは、ＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線ＷＬ０、ＷＬ１，…ＷＬｎを駆動するときの負荷を小さくする。

これにより、ワード線ＷＬ０、ＷＬ１，…ＷＬｎに電位を転送するときの負荷を、全てのＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）で同じにし、全てのＮＡＮＤブロックＢＫｉ，ＢＫ（ｉ＋１）において、ワード線ＷＬ０、ＷＬ１，…ＷＬｎへの電位の転送速度を均一にする。

図２０乃至図２２は、時定数を制御する回路の例を示している。

図２０の例では、ドライバ２４ａ，２４ｂ，２４ｃは、スイッチ素子（ＭＯＳトランジスタ）Ｔと抵抗素子Ｒ１とから構成される。

ワード線に電位を転送するときの時定数を大きくしたいならば、制御信号φを“Ｌ”とし、昇圧回路１６とロウデコーダ１２との間に抵抗素子Ｒ１が直列に接続されるようにすればよい。また、ワード線に電位を転送するときの時定数を小さくしたいならば、制御信号φを“Ｈ”とし、昇圧回路１６とロウデコーダ１２とを直接接続すればよい。

図２１の例では、ドライバ２４ａ，２４ｂ，２４ｃは、スイッチ素子（ＭＯＳトランジスタ）Ｔと抵抗素子Ｒ１，Ｒ２とから構成される。

抵抗素子Ｒ１，Ｒ２の抵抗値は、同じでもよいし、異なっていてもよい。

ワード線に電位を転送するときの時定数を大きくしたいならば、制御信号φを“Ｌ”とし、昇圧回路１６とロウデコーダ１２との間に抵抗素子Ｒ１が直列に接続されるようにすればよい。また、ワード線に電位を転送するときの時定数を小さくしたいならば、制御信号φを“Ｈ”とし、昇圧回路１６とロウデコーダ１２との間に抵抗素子Ｒ１，Ｒ２が並列に接続されるようにすればよい。

図２２の例では、ドライバ２４ａ，２４ｂ，２４ｃは、スイッチ素子（ＭＯＳトランジスタ）Ｔと抵抗素子Ｒ１，Ｒ２とから構成される。

ワード線に電位を転送するときの時定数を大きくしたいならば、制御信号φを“Ｌ”とし、昇圧回路１６とロウデコーダ１２との間に抵抗素子Ｒ１，Ｒ２が直列に接続されるようにすればよい。また、ワード線に電位を転送するときの時定数を小さくしたいならば、制御信号φを“Ｈ”とし、昇圧回路１６とロウデコーダ１２との間に抵抗素子Ｒ２が直列に接続されるようにすればよい。

図２３は、書き込み時のタイミングチャートを示している。

書き込み対象となるメモリセルを含まない非選択ブロックでは、転送制御信号ＴＧ、セレクトゲート線ＳＧＳ，ＳＧＤの電位、及び、全ワード線の電位は、それぞれ、０Ｖである。これに対し、書き込み対象となるメモリセルを含む選択ブロックでは、転送制御信号ＴＧ、セレクトゲート線ＳＧＳ，ＳＧＤの電位、及び、選択／非選択ワード線の電位を、それぞれ、０Ｖから上昇させなければならない。

特に、書き込み対象となるメモリセルが接続される選択ワード線の電位は、０Ｖから１０Ｖへ、１０Ｖから２０Ｖへと、２段階で、２０Ｖにする。

ここで、図２４に示すように、非選択ブロックとしてのＮＡＮＤブロックＢＫ（ｉ＋１）が選択された場合、１つのロウデコーダは、１つのＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線を駆動すればよいため、制御信号φを“Ｌ”とする。

制御信号φは、図２０乃至図２２の制御信号φに相当する。

この時、例えば、図１９のドライバ２４ａ，２４ｃは、ＮＡＮＤブロックＢＫ（ｉ＋１）内のワード線に電位を転送するときの時定数を制御する。

従って、選択ワード線の電位が１０Ｖから２０Ｖになるまでの時間は、Ｔ１となる。

これに対し、選択ブロックとしてのＮＡＮＤブロックＢＫｉが選択された場合、１つのロウデコーダは、２つのメモリプレーンのＮＡＮＤブロックＢＫｉ内のワード線を駆動しなければならない。

このため、図２４に示すように、制御信号φが“Ｌ”のままだと、選択ワード線の電位が１０Ｖから２０Ｖになるまでの時間は、Ｔ１よりも長いＴ２になる（Ｔ１＜Ｔ２）。

従って、選択ブロックとしてのＮＡＮＤブロックＢＫｉが選択された場合、制御信号φを“Ｈ”にする。

この時、例えば、図１９のドライバ２４ｂは、ＮＡＮＤブロックＢＫｉ内のワード線に電位を転送するときの時定数を制御する。

このように、ワード線に電位を転送するときの時定数をワード線ごとに制御することにより、全てのワード線において電位の転送速度を均一にすることができる。

この効果は、上述のように、特に、書き込み時に高電位が印加される選択ワード線に対して有効である。即ち、選択ワード線の時定数をそれ以外のワード線の時定数よりも小さくしたうえで、書き込みに必要とされる電位を全ワード線に転送する。

(5) 時定数を制御する回路の応用例
近年、ＮＡＮＤ型フラッシュメモリにおいて、微細加工を目的として、ダブルパターニング技術（側壁加工技術：sidewall patterning technique）が良く使用される。

例えば、この技術は、ワード線のライン＆スペースパターンに適用される。

しかし、ダブルパターニング技術で形成されたワード線は、その形状に周期的なばらつきを有することが知られている。具体的には、偶数番目のワード線と奇数番目のワード線とで断面形状の相違が生じるため、これを偶奇ばらつきと称している。

この偶奇ばらつきは、ワード線の抵抗値のばらつきとなる。

また、これ以外にも、プロセス上の理由などにより、ワード線ごとに、抵抗値及び容量値のばらつきが生じる。

このようなばらつきは、ワード線に電位を転送するときの時定数のばらつきとなるとなるため、実施形態に係わる時定数を制御する回路を適用し、全ワード線において、電位の転送速度の均一化を図ることは有効である。

例えば、チップ製造時に、このようなばらつきを検証するステップを設ける。

そして、チップごとに、どのようなばらつきが発生しているかを認識したうえで、実施形態に係わる時定数を制御する回路を用いて、ワード線に電位を転送するときの時定数をワード線ごとに制御する。

ところで、ワード線の抵抗値及び容量値のばらつきを解消するコンベンショナルな技術としては、選択ワード線に対する書き込み時の初期電位を選択ワード線の位置に応じて変化させる技術、消去時のワード線の電位をワード線ごとに適切な電位に設定する技術などが知られている。

しかし、これらの技術は、いずれも、動作モード（書き込み／消去など）に応じて、ワード線ごとに、適切な電位をトリミングしなければならないため、制御プログラムが複雑化する問題がある。

これに対し、実施形態に係わる時定数を制御する回路を用いれば、ワード線ごとに時定数を制御することにより、ワード線ごとに適切な電位をトリミングする必要がなくなり、ワード線の抵抗値及び容量値のばらつきの問題を容易に解消できる。

(6) フロアプラン
実施形態のレイアウトの適用に有効なチップフロアプランについて説明する。

図２５は、フロアプランの第１例を示している。

チップ２５上には、８つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが配置される。上側の４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄは、例えば、図１６のレイアウトを有する。また、下側の４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄも、例えば、図１６のレイアウトを有する。

上側の４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄと下側の４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄとの間には、周辺回路２６が配置される。

また、チップ２５の左端には、周辺回路２６及びパッド２７が配置される。

図２６は、フロアプランの第２例を示している。

上側の４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄと下側の４つのメモリプレーン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄとの間には、パッド２７が配置される。

また、チップ２５の左端には、周辺回路２６が配置される。

図２７は、フロアプランの第３例を示している。

チップ２５上には、８つのメモリプレーン１１Ａ，１１Ｂが配置される。左上、右上、左下、右下に、それぞれある２つのメモリプレーン１１Ａ，１１Ｂは、例えば、図１１のレイアウトを有する。

左上、右上、左下、右下に、それぞれある２つのメモリプレーン１１Ａ，１１Ｂの間には、周辺回路２６が配置される。

また、チップ２５の下端には、パッド２７が配置される。

図２８は、フロアプランの第４例を示している。

左上にある２つのメモリプレーン１１Ａ，１１Ｂと左下にある２つのメモリプレーン１１Ａ，１１Ｂとの間には、周辺回路２６が配置される。同様に、右上にある２つのメモリプレーン１１Ａ，１１Ｂと右下にある２つのメモリプレーン１１Ａ，１１Ｂとの間には、周辺回路２６が配置される。

また、左上及び左下にある４つのメモリプレーン１１Ａ，１１Ｂと右上及び右下にある４つのメモリプレーン１１Ａ，１１Ｂとの間には、パッド２７が配置される。

以上の第１例乃至第４例のフロアプランは、それぞれ、メモリの大容量化を図るのに適している。例えば、１つのメモリプレーンのメモリ容量を１６ギガビットとすれば、１チップで１２８ギガビットのメモリ容量を実現することができる。

３．適用例
実施形態は、ロウデコーダのレイアウトを提案するものであり、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ構造やメモリセル構造などに限定されることはなく、様々な種類のＮＡＮＤ型フラッシュメモリに適用可能である。

例えば、メモリセルアレイ構造に関しては、二次元構造、三次元構造（BiCS-NAND: Bit Cost Scalability-NAND など）のいずれにも適用可能である。

また、メモリセル構造に関しては、フローティングゲート型、ＭＯＮＯＳ(Metal/ oxide/ nitride/ oxide/ silicon）型、ＳＯＮＯＳ(silicon/ oxide/ nitride/ oxide/ silicon）型のいずれにも適用可能である。

ＭＯＮＯＳ型又はＳＯＮＯＳ型とは、電荷蓄積層が電荷トラップ機能を有する絶縁体から構成される不揮発性メモリセルのことである。

図２９は、ＭＯＮＯＳ型メモリセルを示している。

半導体基板（アクティブエリア）３１内には、ソース／ドレイン拡散層３２が配置される。ソース／ドレイン拡散層３２間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）３３、電荷蓄積層３４、ブロック絶縁膜３５及びコントロールゲート電極（ワード線ＷＬ）３６が配置される。

ブロック絶縁膜３５は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電率(high-k)材料などから構成される。

また、実施形態のＮＡＮＤ型フラッシュメモリは、２値(2-level)タイプ及び多値(multi-level)タイプのいずれにも適用可能である。

実施形態のＮＡＮＤ型フラッシュメモリが適用されるシステムの例を説明する。

図３０は、ＮＡＮＤ型フラッシュメモリを用いた製品の一例を示している。

パッケージ４１内には、回路基板(circuit board)４２、複数の半導体チップ４３，４４，４５が配置される。回路基板４２と半導体チップ４３，４４，４５とは、ボンディングワイヤ４６により電気的に接続される。但し、ボンディングワイヤ４６に代えて、又は、ボンディングワイヤ４６と共に、半導体基板を貫通するスルーシリコンビアを用いても構わない。

半導体チップ４３，４４，４５のうちの少なくとも一つは、実施形態のＮＡＮＤ型フラッシュメモリである。また、半導体チップ４３，４４，４５の一つは、実施形態のＮＡＮＤ型フラッシュメモリを制御するコントローラである。

本例では、パッケージ４１内には、３つの半導体チップ４３，４４，４５が配置されるが、４つ以上の半導体チップを配置してもよい。

４．フックアップエリア
(1) フックアップエリアについて
実施形態のＮＡＮＤ型フラッシュメモリの特徴の一つは、例えば、図３１に示すように、２つのメモリプレーン１１Ａ，１１Ｂの間にロウデコーダ１２−１の転送トランジスタブロック１８を配置した点にある。

ここで問題となるのが、２つのメモリプレーン１１Ａ，１１Ｂ内の複数のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ―１），ＷＬｎと転送トランジスタブロック１８とのフックアップエリア内での接続である。具体的には、１つのメモリプレーン内の１本のワード線に１つの転送トランジスタを接続するが、転送トランジスタのサイズは、複数のワード線のピッチよりも非常に大きい。このため、例えば、１つのＮＡＮＤブロックＢＫｉ（ｉ＝０，１，２，３）の第２方向の幅Ｑ内には、１〜２個程度の転送トランジスタのみが配置される。

従って、例えば、図３１の転送トランジスタブロック１８が実際に半導体チップ上に配置されたとき、その転送トランジスタブロック１８は、複数の転送トランジスタが第１方向に並んだレイアウトを有することになる。

このような転送トランジスタブロックのレイアウトを前提として、複数のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ―１），ＷＬｎと転送トランジスタブロック１８との接続をとろうとすると、第一に、複数のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ―１），ＷＬｎを同一メタル層Ｍ０内の複数の導電線ＬＬ０，ＬＬ１，…ＬＬ（ｎ―１），ＬＬｎに接続し、第二に、複数の導電線ＬＬ０，ＬＬ１，…ＬＬ（ｎ―１），ＬＬｎを第１及び第２方向に引き回し（リードし）、第三に、複数の導電線ＬＬ０，ＬＬ１，…ＬＬ（ｎ―１），ＬＬｎをそれぞれ第１方向に並んだ複数の転送トランジスタに接続しなければならない。

しかし、１つのロウデコーダ１２−１が２つのメモリプレーン１１Ａ，１１Ｂにより共有されるため、２つのメモリプレーン１１Ａ，１１Ｂ内の同一番号を有する２本のワード線ＷＬｋ（ｋ＝０，１、…ｎ−１，ｎ）は、それらに共通の導電線ＬＬｋを介して１つの転送トランジスタに接続しなければならず、結果として、２つのメモリプレーン１１Ａ，１１Ｂ内の複数のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ―１），ＷＬｎと転送トランジスタブロック１８との接続が困難になる。

このような問題を解消するために、ここでは、フックアップエリアの構造、即ち、２つのメモリプレーン１１Ａ，１１Ｂ内の複数のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ―１），ＷＬｎと転送トランジスタブロック１８との接続技術について提案する。

(2) 第１例
図３２Ａ乃至図３２Ｃは、フックアップエリアの構造の第１例を示している。

本例では、ＮＡＮＤブロックＢＫｉ（ｉ＝０，１）の第２方向の幅Ｑ内に、１個の転送トランジスタを配置する。また、ＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０，…ＷＬ７の数を８本とし、ＮＡＮＤブロックＢＫｉに対応する転送トランジスタブロックは、第１方向に並んだ８個の転送トランジスタ１８−０，…１８−７を備える。

また、本例では、各々の転送トランジスタの向きは、２つの拡散層を結ぶ方向（チャネル長方向）が第２方向となるが、これに限られることはない。例えば、２つの拡散層を結ぶ方向が第１方向であってもよい。

このような転送トランジスタアレイにおいて、各々の転送トランジスタの第１方向の一端（本例では左側端部）に、第２方向に延びる補助接続線(Sub-interconnect line)Ｐ０，…Ｐ７を配置する。

補助接続線Ｐ０，…Ｐ７は、例えば、転送トランジスタ１８−０，…１８−７のゲート電極Ｇと同じ導電層内に形成される。即ち、転送トランジスタ１８−０，…１８−７のゲート電極Ｇと補助接続線Ｐ０，…Ｐ７とは、同じ構造を有する。例えば、転送トランジスタ１８−０，…１８−７のゲート電極Ｇが導電性ポリシリコンを含むときは、補助接続線Ｐ０，…Ｐ７も導電性ポリシリコンを含む。

そして、２つのメモリプレーン内の２つのＮＡＮＤブロックＢＫｉ（ｉ＝０，１）内の８本のワード線ＷＬ０，…ＷＬ７は、コンタクトプラグＣＰＸを介して、同一メタル層Ｍ０内の８本の導電線ＬＬ０，…ＬＬ７に接続される。

ここで重要な点は、８本の導電線ＬＬ０，…ＬＬ７が転送トランジスタ１８−０，…１８−７上を第１方向にまっすぐに延びている点にある。

即ち、導電線ＬＬ０，…ＬＬ７の一端を、転送トランジスタブロックの一端側のメモリプレーン内のワード線ＷＬ０，…ＷＬ７に接続し、導電線ＬＬ０，…ＬＬ７の他端を、転送トランジスタブロックの他端側のメモリプレーン内のワード線ＷＬ０，…ＷＬ７に接続することが、容易に行える。

また、導電線ＬＬ０，…ＬＬ７と転送トランジスタ１８−０，…１８−７との接続は、補助接続線Ｐ０，…Ｐ７を用いて行われる。

第一に、導電線ＬＬｋ（ｋ＝０，…７）を、第２方向に延びる補助接続線Ｐｋに接続し、第二に、補助接続線Ｐｋを、第１方向に延びる導電線ＬＬφｋに接続し、第三に、導電線ＬＬφｋを転送トランジスタ１８−ｋの拡散層に接続する。ここで、導電線ＬＬφｋは、導電線ＬＬ０，…ＬＬ７と同じ導電層内に形成される。

このようなフックアップエリアの構造によれば、１個の転送トランジスタ１８−ｋに１個の補助導電線Ｐｋを設けることにより、８本の導電線ＬＬ０，…ＬＬ７を第１方向にまっすぐに延ばすことができ、２つのメモリプレーン内のワード線ＷＬ０，…ＷＬ７と転送トランジスタ１８−０，…１８−７との接続が容易化される。

(3) 第２例
図３３Ａ乃至図３３Ｃは、フックアップエリアの構造の第２例を示している。

第２例は、第１例の変形例である。

第２例の特徴は、補助導電線Ｐ０，…Ｐ７の位置にあり、その他については、第１例と同じである。以下では、第１例と異なる点のみを説明し、第１例と同じ点については、図３２Ａ乃至図３２Ｃと同じ符号を付すことによりその説明を省略する。

第２例では、例えば、左側から偶数番目の転送トランジスタ１８−ｋ(even)（ｋ(even)＝０，２，４，６）の右側端部に、第２方向に延びる補助接続線Ｐｋ(even)を配置する。また、左側から奇数番目の転送トランジスタ１８−ｋ(odd)（ｋ(odd)＝１，３，５，７）の左側端部に、第２方向に延びる補助接続線Ｐｋ(odd)を配置する。

従って、２本の補助導電線Ｐｋ(even)，Ｐｋ(even)＋１（ｋ(even)＝０，２，４，６）が２つの転送トランジスタ１８−ｋ(even)，１８−ｋ(even)＋１との間で互いに隣接することになる。

このような構造においても、２つのメモリプレーン内の２つのＮＡＮＤブロックＢＫｉ（ｉ＝０，１）内の８本のワード線ＷＬ０，…ＷＬ７は、コンタクトプラグＣＰＸを介して、同一メタル層Ｍ０内の８本の導電線ＬＬ０，…ＬＬ７に接続される。

第一に、導電線ＬＬｋ（ｋ＝０，…７）を、第２方向に延びる補助接続線Ｐｋに接続し、第二に、補助接続線Ｐｋを、第１方向に延びる導電線ＬＬφｋに接続し、第三に、導電線ＬＬφｋを転送トランジスタ１８−ｋの拡散層に接続する。

このようなフックアップエリアの構造によれば、第１例と同様に、１個の転送トランジスタ１８−ｋに１個の補助導電線Ｐｋを設けることにより、８本の導電線ＬＬ０，…ＬＬ７を第１方向にまっすぐに延ばすことができ、２つのメモリプレーン内のワード線ＷＬ０，…ＷＬ７と転送トランジスタ１８−０，…１８−７との接続が容易化される。

(4) 転送トランジスタの構造例
図３４は、転送トランジスタの構造例を示している。

半導体基板５１内には、例えば、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層５２が形成される。

素子分離絶縁層５２により取り囲まれた素子領域（アクティブエリア）ＡＡ内には、転送トランジスタ１８−ｋが形成される。転送トランジスタ１８−ｋは、ＦＥＴ(Field Effect Transistor)である。素子領域ＡＡ内の半導体基板５１内には、２つのソース／ドレイン拡散層が形成される。２つのソース／ドレイン拡散層間のチャネル上には、ゲート絶縁層を介してゲート電極Ｇが形成される。

導電線ＬＬｋは、補助接続線Ｐｋに接続される。補助接続線Ｐｋは、導電線ＬＬφｋを介して、転送トランジスタ１８−ｋの２つのソース／ドレイン拡散層のうちの１つに接続される。

(5) まとめ
以上のように、２つのメモリプレーンの間に転送トランジスタブロックを配置し、この転送トランジスタブロックを２つのメモリプレーンで共有するとき、上述のようなフックアップエリアの構造を採用すると、複数のワード線を容易に複数の転送トランジスタに接続することができる。

また、このような補助接続線を用いたフックアップエリアの構造は、１つの転送トランジスタブロックを２つのメモリプレーンで共有する実施形態に係わるＮＡＮＤ型フラッシュメモリに適用すると非常に効果的である。

５．メモリプレーン上の制御信号線のレイアウト
(1) 制御信号線について
実施形態のＮＡＮＤ型フラッシュメモリでは、例えば、図７の例に示すように、２つのメモリプレーン１１Ａ，１１Ｂの間にロウデコーダ１２−１が配置され、メモリプレーン１１Ｂの右端部にロウデコーダ１２−２が配置される。

ロウデコーダ１２−２は、ロウデコーダ１２−１内の転送トランジスタ１８，２２，２３のオン／オフを制御する制御信号ＲＤＥＣＡＤｎ，ＴＧを生成するため、これらの制御信号ＲＤＥＣＡＤｎ，ＴＧを転送する制御信号線ＣＬをメモリプレーン１１Ｂ上に配置しなければならない。

しかし、制御信号線ＣＬのレイアウトによっては、メモリ動作（例えば、消去動作）に支障をきたす恐れが生じる。

即ち、メモリプレーン上にはソース線が配置され、例えば、消去動作時には、非選択のメモリセルのフローティングゲートの電位を、ウェル及びソース線（これらを高電位にするものと仮定する）とのカップリングによって上昇させ、誤消去を防止する。しかし、制御信号線ＣＬが所定のワード線（ページ）のみを覆っていると、消去動作時に、そのページ内のメモリセルのフローティングゲートの電位の上昇が不十分になり、誤消去が発生する可能性が増大する。

そこで、このような状況を考慮して、以下では、メモリプレーン上の制御信号線のレイアウトを提案する。

(2) メモリプレーン上に制御信号線が配置される他の例について
実施形態のＮＡＮＤ型フラッシュメモリでは、制御信号線がメモリプレーン上に配置される。但し、上述の実施形態以外にも、制御信号線がメモリプレーン上に配置される場合がある。以下では、その場合について説明する。

A. 第１例
図３５は、メモリプレーン上に制御信号線が配置される他の例を示している。

メモリプレーン１１Ａ，１１Ｂは、第１方向に並んで配置され、それぞれ、第２方向に並んで配置される４つのＮＡＮＤブロックＢＫｉ（ｉ＝０，１，２，３）を有する。

メモリプレーン１１Ａ，１１ＢのＮＡＮＤブロックＢＫｉ内のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ−１），ＷＬｎは、メモリプレーン１１Ａ，１１Ｂの間に配置されるロウデコーダ１２−１内の転送トランジスタブロック１８に接続される。

ロウデコーダ（１つのＮＡＮＤブロックに対応する部分）１２−１は、例えば、図７のロウデコーダ１２−１と同じ構成を有していてもよい。

転送トランジスタブロック１８内の転送トランジスタのゲート電極は、制御信号線ＣＬｉを介して、ロウデコーダ１２−２内のレベルシフタ１９ｂに接続される。制御信号線ＣＬｉは、メモリプレーン１１Ｂ上に配置される。

ロウデコーダ（１つのＮＡＮＤブロックに対応する部分）１２−２は、例えば、図７のロウデコーダ１２−２と同じ構成を有していてもよい。

尚、ロウデコーダ（１つのＮＡＮＤブロックに対応する部分）１２−１，１２−２が図７のロウデコーダ１２−１，１２−２と同じ構成を有しているとき、例えば、図３６に示すように、メモリプレーン１１Ｂ上に配置される制御信号線ＣＬｉは、２本である。

また、制御信号線ＣＬｉは、ＮＡＮＤブロックＢＫｉ上に配置してもよいし、ＮＡＮＤブロックＢＫｉとは異なるＮＡＮＤブロック上に配置してもよい。

このように、ロウデコーダ１２−１がメモリプレーン１１Ａ，１１Ｂ内の２つのＮＡＮＤブロックＢＫｉに共有されるため、ロウデコーダ数の増加によるチップ面積の増大なしに、チップパフォーマンスを向上させることができる。

B. 第２例
図３７は、メモリプレーン上に制御信号線が配置される他の例を示している。

メモリプレーン１１Ａ，１１Ｂの奇数番目のＮＡＮＤブロックＢＫ１，ＢＫ３内のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ−１），ＷＬｎは、メモリプレーン１１Ａ，１１Ｂの間に配置されるロウデコーダ１２−１内の転送トランジスタブロック１８に接続される。

メモリプレーン１１Ａの偶数番目のＮＡＮＤブロックＢＫ０，ＢＫ２内のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ−１），ＷＬｎは、メモリプレーン１１Ａの左側に配置されるロウデコーダ１２−１内の転送トランジスタブロック１８に接続され、メモリプレーン１１Ｂの偶数番目のＮＡＮＤブロックＢＫ０，ＢＫ２内のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｎ−１），ＷＬｎは、メモリプレーン１１Ｂの右側に配置されるロウデコーダ１２−１内の転送トランジスタブロック１８に接続される。

転送トランジスタブロック１８内の転送トランジスタのゲート電極は、制御信号線ＣＬｉを介して、ロウデコーダ１２−２内のレベルシフタ１９ｂに接続される。

メモリプレーン１１Ａ，１１Ｂ間のロウデコーダ１２−１内の転送トランジスタのゲート電極は、メモリプレーン１１Ｂ上の制御信号線ＣＬ１，ＣＬ３を介して、メモリプレーン１１Ｂの右側のロウデコーダ１２−２内のレベルシフタ１９ｂに接続される。

メモリプレーン１１Ａの左側のロウデコーダ１２−１内の転送トランジスタのゲート電極は、制御信号線ＣＬ０，ＣＬ２を介して、メモリプレーン１１Ａの左側のロウデコーダ１２−２内のレベルシフタ１９ｂに接続される。メモリプレーン１１Ｂの右側のロウデコーダ１２−１内の転送トランジスタのゲート電極は、メモリプレーン１１Ａ，１１Ｂ上の制御信号線ＣＬ０，ＣＬ２を介して、メモリプレーン１１Ａの左側のロウデコーダ１２−２内のレベルシフタ１９ｂに接続される。

尚、ロウデコーダ（１つのＮＡＮＤブロックに対応する部分）１２−１，１２−２が図７のロウデコーダ１２−１，１２−２と同じ構成を有しているとき、例えば、図３８に示すように、メモリプレーン１１Ｂ上に配置される制御信号線ＣＬは、２本である。

このレイアウトでは、メモリプレーン１１Ａ，１１Ｂ間のロウデコーダ１２−１は、メモリプレーン１１Ａ，１１Ｂ内の２つのＮＡＮＤブロックＢＫｉ（ｉ＝１，３）に共有されるため、メモリプレーン数が増えたときのロウデコーダ数の増加を抑えることができる。

メモリプレーン１１Ａ，１１Ｂ間のロウデコーダ１２−１は、メモリプレーン１１Ｂの右側のロウデコーダ１２−２に接続されるが、これに代えて、メモリプレーン１１Ａの左側のロウデコーダ１２−２に接続してもよい。この時、メモリプレーン１１Ａの左側のロウデコーダ１２−１及びメモリプレーン１１Ｂの右側のロウデコーダ１２−１は、それぞれ、メモリプレーン１１Ｂの右側のロウデコーダ１２−２に接続される。

このように、メモリプレーン１１Ａ，１１Ｂ間のロウデコーダ１２−１が、メモリプレーン１１Ａ，１１Ｂ内の２つのＮＡＮＤブロックＢＫｉ（ｉ＝１，３）に共有されるため、ロウデコーダ数の増加によるチップ面積の増大なしに、チップパフォーマンスを向上させることができる。

C. 第３例
図３９は、メモリプレーン上に制御信号線が配置される他の例を示している。

この例は、図３７の例の変形例である。

この例が図３７の例と異なる点は、レベルシフタ１９ｂの位置にある。具体的には、レベルシフタ１９ｂは、メモリプレーン１１Ｂの右側のロウデコーダ１２−２内のみに配置される。その他の点については、図３７の例と同じであるため、ここではその詳細な説明を省略する。

尚、ロウデコーダ（１つのＮＡＮＤブロックに対応する部分）１２−１，１２−２が図７のロウデコーダ１２−１，１２−２と同じ構成を有しているとき、例えば、図４０に示すように、メモリプレーン１１Ｂ上に配置される制御信号線ＣＬは、２本である。

第３例によれば、第２例と同じ効果を得ることができる。

D. 第４例
図４１は、メモリプレーン上に制御信号線が配置される他の例を示している。

この例は、図３９の例の変形例である。

この例が図３９の例と異なる点は、メモリプレーン数にある。具体的には、メモリプレーン１１は、１つとし、ＮＡＮＤブロックＢＫ０，ＢＫ２内のワード線は、メモリプレーン１１の第１端に配置される転送トランジスタブロック１８に接続され、ＮＡＮＤブロックＢＫ１，ＢＫ３内のワード線は、メモリプレーン１１の第２端に配置される転送トランジスタブロック１８に接続される。

メモリプレーン１１に対応する全てのレベルシフタ（デコードブロック）１９ｂは、メモリプレーン１１の第１端に配置される。メモリプレーン１１の第２端に配置される転送トランジスタブロック１８の制御端子とレベルシフタ１９ｂとを接続する制御信号線は、メモリプレーン上に配置される。

その他の点については、図３９の例と同じであるため、ここではその詳細な説明を省略する。

尚、ロウデコーダ（１つのＮＡＮＤブロックに対応する部分）１２−１，１２−２が図７のロウデコーダ１２−１，１２−２と同じ構成を有しているとき、例えば、図４２に示すように、メモリプレーン１１上に配置される制御信号線ＣＬは、２本である。

第４例によれば、第３例と同じ効果を得ることができる。

(3) メモリプレーン上の制御信号線のレイアウト
A. 第１例
図４３は、メモリプレーン上の制御信号線のレイアウトの第１例を示している。図４４は、図４３のエリアＸを詳細に示す図である。

この例では、制御信号線ＣＬは、第１方向（ワード線ＷＬ０〜ＷＬ７が延びる方向）に蛇行して延びる。具体的には、制御信号線ＣＬは、第１方向に延び、シャントエリアＳＨ内において第２方向（ワード線ＷＬ０〜ＷＬ７が延びる方向に交差する方向）にシフトする。このシフト量は、ワード線ＷＬ０〜ＷＬ７のピッチ以上、例えば、ワード線ＷＬ０〜ＷＬ７のピッチの３〜５倍である。

また、制御信号線ＣＬは、例えば、ＮＡＮＤブロックＢＫ０，ＢＫ１ｂの左側から奇数番目のシャントエリアＳＨ内において下方向にシフトした後、ＮＡＮＤブロックＢＫ０，ＢＫ１ｂの左側から偶数番目のシャントエリアＳＨ内において上方向にシフトし、元の位置に戻る。

その結果、制御信号線ＣＬの振幅は、ＮＡＮＤブロックＢＫ０，ＢＫ１ｂの第２方向の幅Ｑよりも小さい。

ここで、シャントエリアＳＨとは、半導体基板（Ｐ型ウェル領域、Ｎ型ウェル領域を含む）又はワード線とそれらの上層にある金属配線とのコンタクトをとるエリアのことをいうものとする。

制御信号線ＣＬは、例えば、図３５乃至図４２に対応して、１つのＮＡＮＤブロック上に２本配置される。制御信号線ＣＬのうちの１つは、制御信号ＲＤＥＣＡＤｎを転送し、他の１つは、制御信号ＴＧを転送する。制御信号ＲＤＥＣＡＤｎ，ＴＧは、図３６、図３８、図４０及び図４２のそれと同じである。

ＮＡＮＤブロックＢＫ０上の制御信号線ＣＬとＮＡＮＤブロックＢＫ１上の制御信号線ＣＬとの間には、複数のソース線ＳＬが配置される。複数のソース線ＳＬは、第１方向に延び、ＮＡＮＤブロックＢＫ０，ＢＫ１内の複数のＮＡＮＤストリングのソース拡散層に接続される。

複数のソース線ＳＬは、互いに接続されるため、その実質的な幅（第２方向の幅）は、Ｈ（１ＮＡＮＤストリング以上）となり、複数のソース線ＳＬの低抵抗化によるソース電位の安定化に寄与する。

ＮＡＮＤストリングのソース拡散層は、２本のソース側セレクトゲート線ＳＧＳの間に存在する。ＮＡＮＤストリングのドレイン拡散層は、２本のドレイン側セレクトゲート線ＳＧＤの間に存在する。

図４５は、図４３のＸＬＶ−ＸＬＶ線に沿う断面図、図４６は、図４３のＸＬＶＩ−ＸＬＶＩ線に沿う断面図である。

Ｐ型半導体基板４１内には、Ｎ型ウェル領域４２及びＰ型ウェル領域４３が形成される。Ｐ型ウェル領域４３内には、第２方向に直列接続される複数のメモリセルを有するＮＡＮＤストリングが形成される。ＮＡＮＤストリングの一端には、ソース側セレクトトランジスタが配置され、他端には、ドレイン側セレクトトランジスタが配置される。

複数のメモリセルは、フローティングゲートとコントロールゲートのスタックゲート構造を有する。複数のメモリセルのコントロールゲートは、複数のワード線ＷＬである。ソース側セレクトトランジスタのゲートは、ソース側セレクトゲート線ＳＧＳである。また、ドレイン側セレクトトランジスタのゲートは、ドレイン側セレクトゲート線ＳＧＤである。

ＮＡＮＤストリングのソース拡散層は、ソース線ＳＬに接続され、ＮＡＮＤストリングのドレイン拡散層は、ビット線ＢＬに接続される。

本例によれば、制御信号線ＣＬは、図４５の断面図では、メモリセルグループＧ１上に存在するが、図４６の断面図では、メモリセルグループＧ２上に存在する。

従って、例えば、消去動作時に、非選択のメモリセルのフローティングゲートの電位を、Ｐ型ウェル領域４３及びソース線ＳＬ（これらを高電位にするものと仮定する）とのカップリングによって上昇させるとき、非選択のメモリセルの誤消去を防止できる。

即ち、制御信号線ＣＬが所定のワード線（ページ）ＷＬのみを覆うことがなく、例えば、図４５及び図４６のメモリセルグループＧ１，Ｇ２については、制御信号線ＣＬに覆われる割合は、約５０％となる。言い換えれば、残りの約５０％は、制御信号線ＣＬがソース線ＳＬに覆われるため、消去動作時に、そのページ内の非選択のメモリセルのフローティングゲートの電位を十分に上昇させることができる。

B. 第２例
図４７は、メモリプレーン上の制御信号線のレイアウトの第２例を示している。

第２例では、第１例と同様に、制御信号線ＣＬは、第１方向（ワード線ＷＬ０〜ＷＬ７が延びる方向）に蛇行して延びる。即ち、制御信号線ＣＬは、第１方向に延び、シャントエリアＳＨ内において第２方向（ワード線ＷＬ０〜ＷＬ７が延びる方向に交差する方向）にシフトする。但し、第２例では、シフト方法が第１例と異なる。

例えば、制御信号線ＣＬは、ＮＡＮＤブロックＢＫ０，ＢＫ１ｂの左側から１番目及び２番目のシャントエリアＳＨ内においてそれぞれ下方向にシフトした後、４番目及び５番目のシャントエリアＳＨ内においてそれぞれ上方向にシフトし、元の位置に戻る。

制御信号線ＣＬの蛇行構造（シフト方法）は、第１例及び第２例に限られるものではなく、様々な変形が可能である。重要な点は、制御信号線ＣＬをシャントエリアＳＨ内においてシフトさせる点にある。

レイアウトの詳細については、シフト方法を除き、第１例（図４４）と同じであるため、ここでは、その説明を省略する。

図４８は、図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図、図４９は、図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図である。

本例によれば、制御信号線ＣＬは、図４８の断面図では、メモリセルグループＧ２上に存在するが、図４９の断面図では、メモリセルグループＧ３上に存在する。

即ち、制御信号線ＣＬが所定のワード線（ページ）ＷＬのみを覆うことがなく、例えば、図４８及び図４９のメモリセルグループＧ２，Ｇ３については、制御信号線ＣＬに覆われる割合は、３０〜３５％となる。言い換えれば、残りの７０〜６５％は、制御信号線ＣＬがソース線ＳＬに覆われるため、消去動作時に、そのページ内の非選択のメモリセルのフローティングゲートの電位を十分に上昇させることができる。

尚、制御信号線ＣＬは、例えば、図３５乃至図４２に対応して、１つのＮＡＮＤブロック上に２本配置される。

C. 第３例
図５０は、メモリプレーン上の制御信号線のレイアウトの第３例を示している。

第３例では、第１例と同様に、制御信号線ＣＬは、第１方向（ワード線ＷＬ０〜ＷＬ７が延びる方向）に蛇行して延びる。即ち、制御信号線ＣＬは、第１方向に延び、シャントエリアＳＨ内において第２方向（ワード線ＷＬ０〜ＷＬ７が延びる方向に交差する方向）にシフトする。

但し、第３例では、制御信号線ＣＬの振幅を最大にしている点が第１例と異なる。

例えば、制御信号線ＣＬは、ＮＡＮＤブロックＢＫ０，ＢＫ１ｂの左側から１番目〜９番目のシャントエリアＳＨ内においてそれぞれ下方向にシフトした後、１１番目〜１９番目のシャントエリアＳＨ内においてそれぞれ上方向にシフトし、元の位置に戻る。

その結果、制御信号線ＣＬの振幅は、最大となる。

但し、制御信号線ＣＬの最大振幅は、ソース線コンタクトエリアＳＣ及びビット線コンタクトエリアＢＣを考慮すると、ＮＡＮＤブロックＢＫ０，ＢＫ１ｂの第２方向の幅Ｑよりも小さいことが必要である。

図５１は、図５０のＬＩ−ＬＩ線に沿う断面図、図５２は、図５０のＬＩＩ−ＬＩＩ線に沿う断面図である。

本例によれば、制御信号線ＣＬは、図５１の断面図では、メモリセルグループＧ１上に存在するが、図５２の断面図では、メモリセルグループＧ６上に存在する。

即ち、制御信号線ＣＬが所定のワード線（ページ）ＷＬのみを覆うことがなく、例えば、図５１及び図５２のメモリセルグループＧ１，Ｇ６については、制御信号線ＣＬに覆われる割合は、約１０％となる。言い換えれば、残りの約９０％は、制御信号線ＣＬがソース線ＳＬに覆われるため、消去動作時に、そのページ内の非選択のメモリセルのフローティングゲートの電位を十分に上昇させることができる。

(4) まとめ
以上、実施形態の制御信号線のレイアウトによれば、制御信号線ＣＬが所定のワード線（ページ）のみを覆うことがないため、メモリ動作を安定化することができる。但し、制御信号線の蛇行の程度（振幅）とソース線の実質的な幅（ソース線の抵抗値）とは、トレードオフの関係にある。従って、制御信号線の振幅は、ソース線の抵抗値とメモリ動作の安定化との観点から最適値を選択する。

６．むすび
実施形態によれば、メモリ容量の増大により１チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑えることができる。

実施形態は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

１１：メモリセルアレイ、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ：メモリプレーン、１２，１２−１，１２−２：ロウデコーダ、１３：ビット線制御回路、１４：アドレスバッファ、１５：データ入出力バッファ、１６：昇圧回路、１７：基板電位制御回路、１８：転送トランジスタブロック、１９：レベルシフタ、２０：ＮＡＮＤゲート、２１：インバータ、２２，２３：転送トランジスタ、２４ａ，２４ｂ，２４ｃ：ドライバ、２５：チップ、２６：周辺回路、２７：パッド。

Claims

第１及び第２ＮＡＮＤブロックを有する第１メモリプレーンと、
第３及び第４ＮＡＮＤブロックを有する第２メモリプレーンと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１及び第２メモリプレーン間に配置され、前記第１電位転送端子が前記第１ＮＡＮＤブロック内の第１ワード線及び前記第３ＮＡＮＤブロック内の第２ワード線に共通接続される第１転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１メモリプレーンの前記第２メモリプレーン側とは反対側の第１端に配置され、前記第１電位転送端子が前記第２ＮＡＮＤブロック内の第３ワード線に接続される第２転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第２メモリプレーンの前記第１メモリプレーン側とは反対側の第２端に配置され、前記第１電位転送端子が前記第４ＮＡＮＤブロック内の第４ワード線に接続される第３転送トランジスタと
を具備することを特徴とするＮＡＮＤ型フラッシュメモリ。
前記第１転送トランジスタの前記第２電位転送端子に接続され、前記第１及び第２ワード線に電位を転送するときの時定数を制御する第１ドライバと、前記第２転送トランジスタの前記第２電位転送端子に接続され、前記第３ワード線に電位を転送するときの時定数を制御する第２ドライバと、前記第３転送トランジスタの前記第２電位転送端子に接続され、前記第４ワード線に電位を転送するときの時定数を制御する第３ドライバとをさらに具備することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
前記第１及び第２端のうちの１つに配置され、前記第１転送トランジスタの前記制御端子に印加する制御信号を生成する第１デコードブロックと、前記第１端に配置され、前記第２転送トランジスタの前記制御端子に印加する制御信号を生成する第２デコードブロックと、前記第２端に配置され、前記第３転送トランジスタの前記制御端子に印加する制御信号を生成する第３デコードブロックとをさらに具備することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
前記第１転送トランジスタの前記制御端子と前記第１デコードブロックとを接続する制御信号線は、前記第１、第２、第３及び第４ＮＡＮＤブロックのうちの１つの上にレイアウトされることを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
第１及び第２ＮＡＮＤブロックを有する第１メモリプレーンと、
第３及び第４ＮＡＮＤブロックを有し、前記第１メモリプレーンの横に並んで配置される第２メモリプレーンと、
第５及び第６ＮＡＮＤブロックを有し、前記第２メモリプレーンの横に並んで配置される第３メモリプレーンと、
第７及び第８ＮＡＮＤブロックを有し、前記第３メモリプレーンの横に並んで配置される第４メモリプレーンと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１及び第２メモリプレーン間に配置され、前記第１電位転送端子が前記第１ＮＡＮＤブロック内の第１ワード線及び前記第３ＮＡＮＤブロック内の第２ワード線に共通接続される第１転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第２及び第３メモリプレーン間に配置され、前記第１電位転送端子が前記第４ＮＡＮＤブロック内の第３ワード線及び前記第６ＮＡＮＤブロック内の第４ワード線に共通接続される第２転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第３及び第４メモリプレーン間に配置され、前記第１電位転送端子が前記第５ＮＡＮＤブロック内の第５ワード線及び前記第７ＮＡＮＤブロック内の第６ワード線に共通接続される第３転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第１メモリプレーンの前記第２メモリプレーン側とは反対側の第１端に配置され、前記第１電位転送端子が前記第２ＮＡＮＤブロック内の第７ワード線に接続される第４転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記第４メモリプレーンの前記第３メモリプレーン側とは反対側の第２端に配置され、前記第１電位転送端子が前記第８ＮＡＮＤブロック内の第８ワード線に接続される第５転送トランジスタと
を具備することを特徴とするＮＡＮＤ型フラッシュメモリ。
第１方向に延びる第１ワード線を有する第１ＮＡＮＤブロック及び前記第１方向に延びる第２ワード線を有する第２ＮＡＮＤブロックを有し、前記第１及び第２ＮＡＮＤブロックが前記第１方向に交差する第２方向に並んで配置されるメモリプレーンと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記メモリプレーンの前記第１方向の第１端に配置され、前記第１電位転送端子が前記第１ワード線に接続される第１転送トランジスタと、
制御端子、第１電位転送端子及び第２電位転送端子を有し、前記メモリプレーンの前記第１方向の第２端に配置され、前記第１電位転送端子が前記第２ワード線に接続される第２転送トランジスタと、
前記第１端に配置され、前記第１転送トランジスタの前記制御端子に印加する制御信号を生成する第１デコードブロックと、
前記第１端に配置され、前記第２転送トランジスタの前記制御端子に印加する制御信号を生成する第２デコードブロックと
を具備することを特徴とするＮＡＮＤ型フラッシュメモリ。