KR20110133323A - 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다. 불휘발성 메모리 장치는 기판 및 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 프로그램 방법은 선택된 적어도 하나의 비트 라인에 제 1 양전압을 인가하는 단계, 비선택된 적어도 하나의 비트 라인에 제 2 양전압을 인가하는 단계, 선택된 스트링 선택 라인에 제 3 양전압을 인가하는 단계, 비선택된 스트링 선택 라인에 제 4 양전압을 인가하는 단계, 그리고 워드 라인들에 프로그램 동작 전압을 인가하는 단계로 구성된다.

Description

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, PROGRAMMING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.

본 발명의 실시 예에 따른 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 프로그램 방법은 선택된 적어도 하나의 비트 라인에 제 1 양전압을 인가하고; 비선택된 적어도 하나의 비트 라인에 제 2 양전압을 인가하고; 선택된 스트링 선택 라인에 제 3 양전압을 인가하고; 비선택된 스트링 선택 라인에 제 4 양전압을 인가하고; 그리고 워드 라인들에 프로그램 동작 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 기판으로부터 동일한 높이에 위치한 메모리 셀들에 연결된 워드 라인들 중 일부는 공통으로 연결되고, 상기 프로그램 동작 전압은 상기 공통으로 연결된 워드 라인들에 인가된다.

실시 예로서, 상기 제 4 양전압은 상기 제 3 양전압보다 낮은 레벨을 갖는다.

실시 예로서, 상기 제 1 양전압은 상기 제 2 양전압보다 낮은 레벨을 갖는다.

실시 예로서, 상기 제 1 양전압은 상기 제 4 양전압과 같은 레벨을 갖는다.

실시 예로서, 상기 비선택된 스트링 선택 라인에 상기 제 4 양전압을 인가한 후에, 상기 비선택된 스트링 선택 라인에 접지 전압을 인가하는 것을 더 포함한다.

실시 예로서, 상기 프로그램 동작 전압은 상기 비선택된 스트링 선택 라인에 접지 전압이 인가된 후에 상기 워드 라인들에 인가된다.

실시 예로서, 상기 비선택된 스트링 선택 라인에 상기 제 4 양전압이 인가될 때, 상기 선택된 비트 라인에 상기 제 1 양전압보다 낮은 레벨을 갖는 제 5 양전압을 인가하는 것을 더 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 읽기 및 쓰기 회로; 그리고 워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 어드레스 디코더를 포함하고, 프로그램 동작 시에, 상기 읽기 및 쓰기 회로는 상기 비트 라인들 중 선택된 비트 라인에 제 1 양전압을 인가하고 그리고 비선택된 비트 라인에 제 2 양전압을 인가하도록 구성되고, 프로그램 동작 시에, 상기 어드레스 디코더는 상기 선택 라인들 중 선택된 선택 라인에 제 3 양전압을 인가하고, 비선택된 선택 라인에 제 4 양전압을 인가하고, 그리고 상기 워드 라인들에 프로그램 동작 전압을 인가하도록 구성된다.

본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 읽기 및 쓰기 회로; 그리고 워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 어드레스 디코더를 포함하고, 프로그램 동작 시에, 상기 읽기 및 쓰기 회로는 상기 비트 라인들 중 선택된 비트 라인에 제 1 양전압을 인가하고 그리고 비선택된 비트 라인에 제 2 양전압을 인가하도록 구성되고, 프로그램 동작 시에, 상기 어드레스 디코더는 상기 선택 라인들 중 선택된 선택 라인에 제 3 양전압을 인가하고, 비선택된 선택 라인에 제 4 양전압을 인가하고, 그리고 상기 워드 라인들에 프로그램 동작 전압을 인가하도록 구성된다.

본 발명에 의하면, 프로그램 동작 시에 선택 비트 라인에 양의 전압이 인가된다. 따라서, 채널 전압 및 비트 라인 전압의 차이에 의한 누설이 감소되며, 불휘발성 메모리 장치의 신뢰성이 향상된다.

도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7 및 도 8은 도 6의 메모리 블록의 프로그램 전압 조건의 제 1 실시 예를 보여주는 테이블들이다.
도 9는 도 1의 불휘발성 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 10은 도 9의 프로그램 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 11 및 도 12는 도 10의 전압 변화에 기반한 프로그램 전압 조건들을 각각 보여주는 테이블들이다.
도 13은 도 1의 불휘발성 메모리 장치의 프로그램 방법의 제 2 실시 예를 보여주는 순서도이다.
도 14는 도 13의 프로그램 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 15 및 도 16은 도 14의 전압 변화에 기반한 프로그램 전압 조건들을 각각 보여주는 테이블들이다.
도 17은 도 13의 프로그램 방법에 따른 전압 변화의 제 2 실시 예를 보여주는 타이밍도이다.
도 18 및 도 19는 도 17의 전압 변화에 기반한 프로그램 전압 조건들을 각각 보여주는 테이블들이다.
도 20은 도 1의 읽기 및 쓰기 회로 보여주는 블록도이다.
도 21은 도 20의 페이지 버퍼들 중 하나의 제 1 실시 예를 보여주는 회로도이다.
도 22는 도 20의 페이지 버퍼들 중 하나의 제 2 실시 예를 보여주는 회로도이다.
도 23은 도 20의 페이지 버퍼들 중 하나의 제 3 실시 예를 보여주는 회로도이다.
도 24은 도 20의 페이지 버퍼들 중 하나의 제 4 실시 예를 보여주는 회로도이다.
도 25는 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 1 응용 예를 보여주는 회로도이다.
도 26은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 2 응용 예를 보여주는 회로도이다.
도 27은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 3 응용 예를 보여주는 회로도이다.
도 28은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 4 응용 예를 보여주는 회로도이다.
도 29는 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 5 응용 예를 보여주는 회로도이다.
도 30은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 6 응용 예를 보여주는 회로도이다.
도 31은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 7 응용 예를 보여주는 회로도이다.
도 32는 도 3의 메모리 블록의 다른 실시 예를 보여주는 블록도이다.
도 33은 도 2의 메모리 블록의 제 2 실시 예를 보여주는 사시도이다.
도 34는 도 33의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 35는 도 2의 메모리 블록의 제 3 실시 예를 보여주는 사시도이다.
도 36은 도 35의 메모리 블록의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 37은 도 2의 메모리 블록의 제 4 실시 예를 보여주는 사시도이다.
도 38은 도 37의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 39는 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 40은 도 39의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 41은 도 40를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.

도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.

어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수의 워드 라인들(WL) 중 대응하는 워드 라인들을 선택한다. 또한, 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전달한다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.

예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행하도록 구성된다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다.

데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함한다.

제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 플래시 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.

도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.

각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 3을 참조하여 더 상세하게 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLKi)의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 예를 들면, 기판(111)은 p-타입 웰을 둘러사는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 제 1 도전 물질(291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 3 및 도 4에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 복수의 제 1 도전 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 5를 참조하여 더 상세하게 설명된다.

도 5는 도 4의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 3 내지 도 5를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.

필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.

제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.

제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.

제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 ㅔ-타입 실리콘(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.

메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.

각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.

게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.

제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.

제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.

요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.

도 3 내지 도 5에서, 제 1 도전 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.

도 3 내지 도 5에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 제 1 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311~314)의 수 또한 조절될 것이다.

도 3 내지 도 5에서, 제 1 방향으로 신장된 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 하나의 제 1 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 제 1 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.

도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응할 것이다.

각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.

이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.

하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.

각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.

동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다.

동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다.

공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 서로 연결될 것이다.

도 6에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 그것에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 분리되고 그리고 선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 연결될 수 있다.

즉, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.

예시적으로, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL2) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.

예시적으로, 프로그램 및 읽기 동작 시에, 선택 행의 선택 워드 라인에 선택 전압이 인가되고, 비선택 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 읽기 전압(Vr)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉,프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택 행의 워드 라인 단위로 수행될 것이다.

예시적으로, 프로그램될 메모리 셀에 대응하는 비트 라인에 제 1 전압이 인가될 것이다. 그리고, 프로그램 금지될 메모리 셀에 대응하는 비트 라인에 제 2 전압이 인가될 것이다. 이하에서, 프로그램될 메모리 셀에 대응하는 비트 라인을 선택 비트 라인이라 부르기로 한다. 그리고, 프로그램 금지될 메모리 셀에 대응하는 비트 라인을 비선택 비트 라인이라 부르기로 한다.

이하에서, 프로그램 동작 시에, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 제 1 행이 선택되는 것으로 가정한다. 그리고, 제 2 비트 라인(BL2)이 선택되는 것으로 가정한다. 또한, 제 1 및 제 3 비트 라인들(BL1, BL3)이 비선택되는 것으로 가정한다.

도 7 및 도 8은 도 6의 메모리 블록의 프로그램 전압 조건의 제 1 실시 예를 보여주는 테이블들이다. 예시적으로, 제 1 행의 낸드 스트링들(NS11~NS13)의 전압 조건들이 도 7에 도시되어 있다. 그리고, 제 2 행의 낸드 스트링들(NS21~NS23)의 전압 조건들이 도 8에 도시되어 있다. 예시적으로, 제 3 행의 낸드 스트링들(NS31~NS33)의 전압 조건은 제 2 행의 낸드 스트링들(NS21~NS23)의 전압 조건과 동일할 것이다. 따라서, 제 3 행의 낸드 스트링들(NS31~NS33)의 전압 조건은 생략된다.

도 6 및 도 7을 참조하면, 선택 비트 라인(BL2)에 접지 전압(Vss)이 인가된다. 그리고, 비선택 비트 라인들(BL1, BL3)에 전원 전압(Vcc)이 인가된다.

선택 행의 스트링 선택 라인(SSL1)에 스트링 선택 라인 전압(VSSL)이 인가된다. 예를 들면, 스트링 선택 라인 전압(VSSL)은 낸드 스트링들(NS11~NS13)의 스트링 선택 트랜지스터들(SST)의 문턱 전압보다 높은 레벨을 가질 것이다.

워드 라인들(WL1~WL7)에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 인가된다. 예를 들면, 선택 워드 라인에 패스 전압(Vpass)이 인가된 후에 프로그램 전압(Vpgm)이 인가될 것이다. 비선택 워드 라인에 패스 전압(Vpass)이 인가될 것이다. 예를 들면, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 워드 라인들(WL1~WL7)에 인가되는 프로그램 동작 전압을 구성할 것이다.

접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다. 잡지 선택 라인(GSL)에 접지 전압(Vss)이 인가되므로, 낸드 스트링들(NS11~NS13)의 메모리 셀들(MC1~MC7)은 공통 소스 라인(CSL)과 전기적으로 분리된다.

워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가될 때, 낸드 스트링들(NS11~NS13)의 메모리 셀들(MC1~MC7)에 채널이 형성될 것이다. 낸드 스트링들(NS11~NS13)의 스트링 선택 트랜지스터들(SST)이 턴-온 되어 있으므로, 비트 라인들(BL1~BL3)에 셋업된 접지 전압들이 낸드 스트링들(NS11~NS13)의 메모리 셀들(MC1~MC7)의 채널들에 각각 제공될 것이다. 예를 들면, 낸드 스트링(NS12)의 메모리 셀들(MC1~MC7)의 채널에 접지 전압(Vss)이 제공될 것이다. 낸드 스트링들(NS11, NS13)의 메모리 셀들(MC1~MC7)의 채널들에 전원 전압(Vcc)이 각각 제공될 것이다.

이하에서, 선택 비트 라인(예를 들면, BL2)에 연결된 선택 행의 낸드 스트링(예를 들면, NS12)의 메모리 셀들(MC1~MC7)의 채널을 선택 채널이라 부르기로 한다. 비선택 비트 라인들(예를 들면, BL1, BL3)에 연결된 선택 행의 낸드 스트링들(예를 들면, NS11, NS13)의 메모리 셀들(MC1~MC7)의 채널들을 제 1 비선택 채널들이라 부르기로 한다.

예시적으로, 프로그램 동작 시에, 워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가될 것이다. 패스 전압(Vpass)은 고전압일 것이다. 워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가될 때, 선택 채널의 전압은 접지 전압으로 유지될 것이다.

워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가될 때, 제 1 비선택 채널들의 전압들은 패스 전압(Vpass)으로 인한 커플링의 영향에 의해 상승할 것이다. 예를 들면, 제 1 비선택 채널들의 전압들은 비선택 비트 라인들(BL1, BL3)로부터 전달되는 전압으로부터 상승할 것이다. 제 1 비선택 채널들의 전압들이 특정 레벨(예를 들면, 스트링 선택 라인 전압(VSSL) 및 스트링 선택 트랜지스터(SST)의 문턱 전압의 차이)에 도달하면, 제 1 비선택 채널들에 대응하는 스트링 선택 트랜지스터들(SST)은 턴-오프 될 것이다. 즉, 제 1 비선택 채널들은 플로팅될 것이다. 이후에, 패스 전압(Vpass)으로 인한 커플링의 영향에 의해, 제 1 비선택 채널들의 전압들은 더 상승할 것이다.

워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가된 후에, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가될 것이다. 예시적으로, 프로그램 전압(Vpgm)은 고전압일 것이다. 프로그램 전압(Vpgm)은 패스 전압(Vpass) 보다 높은 레벨을 가질 것이다.

선택 워드 라인에 프로그램 전압(Vpass)이 인가될 때, 선택 채널의 전압은 접지 전압(Vss)을 유지할 것이다. 즉, 선택 메모리 셀의 제어 게이트에 프로그램 전압(Vpgm)이 인가되고, 선택 메모리 셀의 채널에 접지 전압(Vss)이 인가될 것이다. 프로그램 전압(Vpgm) 및 접지 전압(Vss)의 전압 차이에 의해, 선택 메모리 셀에서 Fowler-Nordheim 터널링이 발생할 것이다. F-N 터널링에 의해, 선택 메모리 셀이 프로그램될 것이다.

선택 워드 라인에 프로그램 전압(Vpgm)이 인가될 때, 제 1 비선택 채널들의 전압은 프로그램 전압(Vpgm)으로 인한 커플링의 영향에 의해 상승할 것이다. 예를 들면, 제 1 비선택 채널들의 전압들은 제 1 부스팅 전압(Vboost1)에 도달할 것이다. 프로그램 전압(Vpgm) 및 제 1 부스팅 전압(Vboost1)의 차이는 F-N 터널링을 유발하지 않을 것이다. 즉, 선택 행에서, 비선택 비트 라인들(BL1, BL3)에 대응하는 메모리 셀들은 프로그램 금지될 것이다.

도 6 내지 도 8을 참조하면, 비선택 행의 낸드 스트링들(NS21~NS23)은 선택 행의 낸드 스트링들(NS11~NS13)과 비트 라인들(BL1~BL3)을 각각 공유한다. 따라서, 비선택 행의 낸드 스트링들(NS21~NS23)에 제공되는 비트 라인 전압들은 선택 행의 낸드 스트링들(NS11~NS13)에 제공되는 비트 라인 전압들과 동일하다.

비선택 행의 스트링 선택 라인(SSL2)에 접지 전압(Vss)이 인가된다.

선택 행의 낸드 스트링들(NS11~NS13) 및 비선택 행의 낸드 스트링들(NS21~NS23)은 워드 라인들(WL1~WL7)을 공유한다. 따라서, 비선택 행의 워드 라인들(WL1~WL7)의 전압들은 선택 행의 워드 라인들(WL1~WL7)의 전압들과 동일하다.

선택 행의 낸드 스트링들(NS11~NS13) 및 비선택 행의 낸드 스트링들(NS21~NS23)은 접지 선택 라인(GSL)을 공유한다. 따라서, 비선택 행의 접지 선택 라인(GSL)의 전압은 선택 행의 접지 선택 라인(GSL)의 전압과 동일하다.

비선택 행의 스트링 선택 라인(SSL)에 접지 전압(Vss)이 인가되므로, 비선택 행의 낸드 스트링들(NS21~NS23)은 비트 라인들(BL1~BL3)과 전기적으로 분리된다. 비선택 행의 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되므로, 비선택 행의 낸드 스트링들(NS21~NS23)은 공통 소스 라인(CSL)과 전기적으로 분리된다. 즉, 비선택 행의 낸드 스트링들(NS21~NS23)의 메모리 셀들(MC1~MC7)은 플로팅된다.

프로그램 동작 시에, 워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가될 것이다. 워드 라인들(WL1~WL7)에 패스 전압(Vpass)이 인가될 때, 비선택 행의 낸드 스트링들(NS21~NS23)에 채널들(이하에서, 제 2 비선택 채널들이라 부르기로 함)이 각각 형성될 것이다. 비선택 행의 낸드 스트링들(NS21~NS23)의 메모리 셀들(MC1~MC7)이 플로팅되어 있으므로, 제 2 비선택 채널들 또한 플로팅 상태이다. 따라서, 패스 전압(Vpass)으로 인한 커플링의 영향에 의해, 제 2 비선택 채널들의 전압은 상승할 것이다.

패스 전압(Vpass)이 인가된 후에, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가될 것이다. 프로그램 전압(Vpgm)으로 인한 커플링의 영향에 의해, 제 2 비선택 채널들의 전압들은 상승할 것이다. 예를 들면, 제 2 비선택 채널들의 전압들은 제 2 부스팅 전압(Vboost2)으로 상승할 것이다. 프로그램 전압(Vpgm) 및 제 2 부스팅 전압(Vboost2)의 차이는 F-N 터널링을 유발하지 않을 것이다. 따라서, 비선택 행의 낸드 스트링들(NS21~NS23)에서 프로그램이 금지될 것이다.

프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 고전압이다. 따라서, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)으로 인한 커플링의 영향에 의해 생성되는 제 2 부스팅 전압(Vboost2) 또한 고전압일 것이다. 비선택 행의 낸드 스트링들(NS21~NS23)에서, 스트링 선택 트랜지스터(SST)의 양단에 제 2 부스팅 전압(Vboost2)에 의한 전계가 형성될 것이다.

각 낸드 스트링의 스트링 선택 트랜지스터(SST)의 양단에 형성되는 전계의 크기가 증가할수록, 낸드 스트링의 채널로부터 스트링 선택 트랜지스터(SST)를 통해 비트 라인으로 누설이 발생할 확률이 증가한다. 낸드 스트링의 채널로부터 스트링 선택 트랜지스터(SST)를 통해 비트 라인으로 누설이 발생하면, 낸드 스트링의 채널 전압이 감소한다. 낸드 스트링의 채널 전압이 감소하면, 프로그램 금지된 낸드 스트링의 메모리 셀들이 소프트 프로그램될 수 있다. 즉, 각 낸드 스트링의 스트링 선택 트랜지스터(SST)의 양단에 형성되는 전계의 크기가 증가하면, 프로그램 교란이 발생될 가능성이 증가한다

예시적으로, 제 1 비트 라인(BL1)에 전원 전압(Vcc)이 인가되어 있다. 제 1 비트 라인(BL1)에 연결된 낸드 스트링(NS21)의 채널 전압은 제 2 부스팅 전압(Vboost2)이다. 따라서, 낸드 스트링(NS21)의 스트링 선택 트랜지스터(SST)의 양단에, 제 2 부스팅 전압(Vboost2) 및 전원 전압(Vcc)의 차이에 대응하는 전계가 형성될 것이다. 마찬가지로, 낸드 스트링(NS23)의 스트링 선택 트랜지스터(SST)의 양단에, 제 2 부스팅 전압(Vboost2) 및 전원 전압(Vcc)의 차이에 대응하는 전계가 형성될 것이다.

제 2 비트 라인(BL2)에 접지 전압(Vss)이 인가되어 있다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링(NS22)의 채널 전압은 제 2 부스팅 전압(Vboost2)이다. 따라서, 낸드 스트링(NS22)의 스트링 선택 트랜지스터(SST)의 양단에, 제 2 부스팅 전압(Vboost2) 및 접지 전압(Vss)의 차이에 대응하는 전계가 형성될 것이다. 이하에서, 각 낸드 스트링의 스트링 선택 트랜지스터(SST)의 양단에 형성되는 전계를 스트링 전계라 부르기로 한다.

즉, 선택 비트 라인(예를 들면, BL2)에 연결되는 비선택 행의 낸드 스트링(예를 들면, NS22)의 스트링 전계는 비선택 비트 라인(예를 들면, BL1 또는 BL3)에 연결되는 비선택 행의 낸드 스트링(예를 들면, NS21 또는 NS23)의 스트링 전계보다 크다. 따라서, 선택 비트 라인(BL2)에 연결된 비선택 행의 낸드 스트링(NS22)에서 프로그램 교란이 발생될 확률이, 비선택 비트 라인(BL1 또는 BL3)에 연결된 비선택 행의 낸드 스트링(NS21 또는 NS23)에서 프로그램 교란이 발생될 확률보다 크다.

이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 선택 비트 라인에 제 1 양전압을 인가하고, 비선택 비트 라인에 제 2 양전압을 인가하도록 구성된다.

도 9는 도 1의 불휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 순서도이다. 도 1 및 도 9를 참조하면, S110 단계에서, 선택 비트 라인에 제 1 양전압이 인가된다. 예를 들면, 선택 비트 라인에 제 1 비트 라인 전압(VBL1)이 인가될 것이다. 예를 들면, 제 1 비트 라인 전압(VBL1)은 전원 전압(Vcc) 보다 낮은 레벨을 가질 것이다. 예를 들면, 읽기 및 쓰기 회로(130)는 선택 비트 라인들에 제 1 비트 라인 전압(VBL1)을 셋업할 것이다.

S120 단계에서, 비선택 비트 라인에 제 2 양전압이 인가된다. 예를 들면, 비선택 비트 라인에 제 2 비트 라인 전압(VBL2)이 인가될 것이다. 예를 들면, 제 2 비트 라인 전압(VBL2)은 전원 전압(Vcc)일 것이다. 예를 들면, 읽기 및 쓰기 회로(130)는 비선택 비트 라인들에 제 2 비트 라인 전압(VBL2)을 셋업할 것이다.

S130 단계에서, 워드 라인들에 프로그램 동작 전압이 인가된다. 예를 들면, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들에 패스 전압(Vpass)이 인가될 것이다. 예를 들면, 어드레스 디코더(120)는 워드 라인들에 프로그램 동작 전압을 전달할 것이다.

도 10은 도 9의 프로그램 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 9 및 도 10을 참조하면, 제 1 시간(t1) 내지 제 2 시간(t2)에 비트 라인 셋업이 수행된다. 예를 들면, 비트 라인 셋업은 S110 단계 및 S120 단계와 마찬가지로 수행될 것이다. 예를 들면, 비트 라인들(BL) 중 선택 비트 라인에 제 1 비트 라인 전압(VBL1)이 인가되고, 비선택 비트 라인에 제 2 비트 라인 전압(VBL2)이 인가될 것이다.

예시적으로, 제 1 비트 라인 전압(VBL1)은 전원 전압(Vcc) 보다 낮은 레벨을 가질 것이다. 예를 들면, 제 1 비트 라인 전압(VBL1)은 0.1V 내지 0.5V 의 범위 내의 레벨을 가질 것이다. 예를 들면, 제 1 비트 라인 전압(VBL1)은 0.3V일 것이다. 예를 들면, 제 2 비트 라인 전압(VBL2)은 전원 전압(Vcc)일 것이다.

제 2 시간(t2) 내지 제 3 시간(t3)에, 채널 부스팅이 수행된다. 예를 들면, 선택 행의 낸드 스트링들에 대응하는 스트링 선택 라인(SSL)에 스트링 선택 라인 전압(VSSL)이 인가된다. 스트링 선택 라인 전압(VSSL)은 스트링 선택 트랜지스터(SST)의 문턱 전압 보다 높은 레벨을 가질 것이다. 예를 들면, 스트링 선택 라인 전압(VSSL)은 전원 전압(Vcc)일 것이다. 즉, 선택 행의 낸드 스트링들은 비트 라인들(BL)과 전기적으로 연결된다.

비선택 행의 낸드 스트링들에 대응하는 스트링 선택 라인(SSL)에 접지 전압(Vss)이 인가된다. 즉, 비선택 행의 낸드 스트링들은 비트 라인들(BL)과 전기적으로 분리된다.

선택 워드 라인 및 비선택 워드 라인들에 패스 전압(Vpass)이 인가된다. 즉, 낸드 스트링들의 메모리 셀들에 채널들이 각각 형성된다.

제 3 시간(t3)에 프로그램이 수행된다. 예를 들면, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가된다.

비트 라인 셋업 구간, 채널 부스팅 구간, 그리고 프로그램 구간에서, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다. 즉, 낸드 스트링들은 공통 소스 라인(CSL)과 전기적으로 분리된다.

도 10에서, 스트링 선택 라인 전압(VSSL) 및 패스 전압(Vpass)은 제 2 시간에 인가되는 것으로 설명되었다. 그러나, 스트링 선택 라인 전압(VSSL) 및 패스 전압(Vpass)은 제 2 시간에 인가되는 것으로 한정되지 않는다. 예를 들면, 선택 행의 낸드 스트링들에 대응하는 스트링 선택 라인(SSL)에 스트링 선택 라인 전압(VSSL)이 인가된 후, 선택 워드 라인 및 비선택 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다.

도 11 및 도 12는 도 10의 전압 변화에 기반한 프로그램 전압 조건들을 각각 보여주는 테이블들이다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 선택 행의 낸드 스트링들(NS11~NS13)의 전압 조건들이 도 11에 도시되어 있다. 그리고, 도 8을 참조하여 설명된 바와 같이, 비선택 행의 낸드 스트링들(NS21~NS23)의 전압 조건들이 도 12에 도시되어 있다.

도 10 및 도 11을 참조하면, 선택 비트 라인(BL2)에 제 1 비트 라인 전압(VBL1)이 인가되고, 비선택 비트 라인들(BL1, BL3)에 제 2 비트 라인 전압(VBL2)이 각각 인가된다. 제 1 스트링 선택 라인(SSL1)에 스트링 선택 라인 전압(VSSL)이 인가된다. 워드 라인들(WL)에 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다.

도 7을 참조하여 설명된 바와 같이, 비선택 비트 라인들(BL1, BL3)에 대응하는 낸드 스트링들(NS11, NS13)의 채널은 제 1 부스팅 전압(Vboost1)으로 부스팅될 것이다. 따라서, 비선택 비트 라인들(BL1, BL3)에 대응하는 낸드 스트링들(NS11, NS13)은 프로그램 금지될 것이다.

선택 비트 라인(BL2)에 대응하는 낸드 스트링(NS12)의 채널 전압은 제 1 비트 라인 전압(VBL1)이다. 제 1 비트 라인 전압(VBL1)은 전원 전압(Vcc) 보다 낮은 레벨을 갖는다. 따라서, 프로그램 전압(Vpgm) 및 제 1 비트 라인 전압(VBL1) 사이의 전압 차이에 의해, 선택 비트 라인(BL2)에 대응하는 낸드 스트링(NS12)에서 프로그램이 수행될 것이다.

도 10 내지 도 12를 참조하면, 선택 비트 라인(BL2)에 제 1 비트 라인 전압(VBL1)이 인가되고, 비선택 비트 라인들(BL1,BL3)에 제 2 비트 라인 전압(VBL2)이 각각 인가된다. 제 2 스트링 선택 라인(SSL2)에 접지 전압(Vss)이 인가된다. 워드 라인들(WL)에 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다.

도 8을 참조하여 설명된 바와 같이, 비선택 행의 낸드 스트링들(NS21~NS23)의 채널 전압은 제 2 부스팅 전압(Vboost2)으로 상승할 것이다. 선택 비트 라인(BL2)에 제 1 비트 라인 전압(VBL1)이 인가되어 있다. 따라서, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 스트링 전계는 제 2 부스팅 전압(Vboost2) 및 제 1 비트 라인 전압(VBL1)의 차이에 기반하여 형성된다. 도 7 및 도 8을 참조하여 설명된 전압 조건들과 비교하면, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 스트링 전계가 감소한다. 따라서, 프로그램 교란이 방지되며, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.

도 13은 도 1의 불휘발성 메모리 장치(100)의 프로그램 방법의 제 2 실시 예를 보여주는 순서도이다. 도 1 및 도 13을 참조하면, S210 단계에서, 비트 라인들이 셋업된다. 예를 들면, 도 9 내지 도 12를 참조하여 설명된 바와 마찬가지로, 선택 비트 라인들에 제 1 양전압, 즉 제 1 비트 라인 전압(VBL1)이 인가될 것이다. 비선택 비트 라인들에 제 2 양전압, 즉 제 2 비트 라인 전압(VBL2)이 인가될 것이다.

S220 단계에서, 채널이 셋업된다. 예를 들면, 프로그램될 낸드 스트링의 채널 및 프로그램 금지될 낸드 스트링의 채널은 접지 전압(Vss)보다 높은 양의 전압으로 셋업될 것이다.

S230 단계에서, 워드 라인들에 프로그램 동작 전압이 인가된다. 예를 들면, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들에 패스 전압(Vpass)이 인가될 것이다.

도 14는 도 13의 프로그램 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 13 및 도 14를 참조하면, 제 1 시간(t1) 내지 제 2 시간(t2)에 비트 라인 셋업이 수행된다. 예를 들면, 비트 라인 셋업은 S210 단계에서 설명된 바와 같이 수행될 것이다. 예를 들면, 비트 라인들(BL) 중 선택 비트 라인에 제 1 비트 라인 전압(VBL1)이 인가되고, 비선택 비트 라인에 제 2 비트 라인 전압(VBL2)이 인가될 것이다.

예시적으로, 제 1 비트 라인 전압(VBL1)은 전원 전압(Vcc) 보다 낮은 레벨을 가질 것이다. 예를 들면, 제 2 비트 라인 전압(VBL2)은 전원 전압(Vcc)일 것이다.

제 2 시간(t2) 내지 제 3 시간(t3)에, 채널 셋업이 수행된다. 예를 들면, 선택된 스트링 선택 라인(SSL), 즉 선택 행의 낸드 스트링들에 연결된 스트링 선택 라인(SSL)에 제 1 스트링 선택 라인 전압(VSSL1)이 인가될 것이다. 비선택된 스트링 선택 라인(SSL), 즉 비선택 행의 낸드 스트링들에 연결된 스트링 선택 라인(SSL)에 제 2 스트링 선택 라인 전압(VSSL2)이 인가될 것이다.

예시적으로, 제 1 스트링 선택 라인 전압(VSSL1) 및 제 2 스트링 선택 라인 전압(VSSL2)은 양전압일 것이다. 예를 들면, 제 2 스트링 선택 라인 전압(VSSL2)은 제 1 스트링 선택 라인 전압(VSSL1) 보다 낮은 레벨을 가질 것이다. 예를 들면, 제 1 스트링 선택 라인 전압(VSSL1)은 전원 전압(Vcc)일 것이다. 예를 들면, 제 2 스트링 선택 라인 전압(VSSL2)은 스트링 선택 트랜지스터(SST)를 턴-온 하는 전압일 것이다.

이때, 선택 행의 낸드 스트링들 중 선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 1 비트 라인 전압(VBL1) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 셋업될 것이다. 선택 행의 낸드 스트링들 중 비선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 2 비트 라인 전압(VBL2) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 셋업될 것이다. 비선택 행의 낸드 스트링들 중 선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 1 비트 라인 전압(VBL1) 및 제 2 스트링 선택 라인 전압(VSSL2)에 의해 셋업될 것이다. 비선택 행의 낸드 스트링들 중 비선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 2 비트 라인 전압(VBL2) 및 제 2 스트링 선택 라인 전압(VSSL2)에 의해 셋업될 것이다.

제 3 시간(t3) 내지 제 4 시간(t4)에, 채널 부스팅이 수행된다. 예를 들면, 선택 및 비선택 워드 라인들(WL)에 패스 전압(Vpass)이 인가될 것이다.

낸드 스트링들의 채널들이 제 1 및 제 2 비트 라인 전압들(VBL1, VBL2) 그리고 제 1 및 제 2 스트링 선택 라인 전압들(VSSL1, VSSL2)에 의해 양의 전압으로 셋업되어 있다. 따라서, 워드 라인들(WL)에 패스 전압(Vpass)이 인가될 때, 프로그램 금지될 낸드 스트링들의 채널 전압은 양의 전압으로부터 부스팅된다.

제 4 시간(t4)에 프로그램이 수행된다. 예를 들면, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가된다.

비트 라인 셋업 구간, 채널 셋업 구간, 채널 부스팅 구간, 그리고 프로그램 구간에서, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다. 즉, 낸드 스트링들은 공통 소스 라인(CSL)과 전기적으로 분리된다.

도 15 및 도 16은 도 14의 전압 변화에 기반한 프로그램 전압 조건들을 각각 보여주는 테이블들이다. 예시적으로, 도 11을 참조하여 설명된 바와 같이, 선택 행의 낸드 스트링들(NS11~NS13)의 전압 조건들이 도 15에 도시되어 있다. 그리고, 도 12를 참조하여 설명된 바와 같이, 비선택 행의 낸드 스트링들(NS21~NS23)의 전압 조건들이 도 16에 도시되어 있다.

도 14 및 도 15를 참조하면, 선택 비트 라인(BL2)에 제 1 비트 라인 전압(VBL1)이 인가되고, 비선택 비트 라인들(BL1, BL3)에 제 2 비트 라인 전압(VBL2)이 각각 인가된다. 제 1 스트링 선택 라인(SSL1)에 제 1 스트링 선택 라인 전압(VSSL1)이 인가된다. 제 2 스트링 선택 라인(SSL2)에 제 2 스트링 선택 라인 전압(VSSL2)이 인가된다. 워드 라인들(WL)에 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다.

도 10을 참조하여 설명된 바와 같이, 비선택 비트 라인들(BL1, BL3)에 대응하는 낸드 스트링들(NS11, NS13)의 채널은 제 1 부스팅 전압(Vboost1)으로 부스팅될 것이다. 예를 들면, 낸드 스트링들(NS11, NS13)의 채널의 전압은 제 2 비트 라인 전압(VBL2) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 셋업된 레벨로부터 부스팅될 것이다. 따라서, 비선택 비트 라인들(BL1, BL3)에 대응하는 낸드 스트링들(NS11, NS13)은 프로그램 금지될 것이다.

선택 비트 라인(BL2)에 대응하는 낸드 스트링(NS12)의 채널 전압은 제 1 비트 라인 전압(VBL1)이다. 제 1 비트 라인 전압(VBL1)은 전원 전압(Vcc) 보다 낮은 레벨을 갖는다. 또한, 제 1 비트 라인 전압(VBL1)의 레벨은 제 1 비트 라인 전압(VBL1) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 부스팅이 수행되지 않도록 설정된다. 따라서, 프로그램 전압(Vpgm) 및 제 1 비트 라인 전압(VBL1) 사이의 전압 차이에 의해, 선택 비트 라인(BL2)에 대응하는 낸드 스트링(NS12)에서 프로그램이 수행될 것이다.

도 14 내지 도 16을 참조하면, 선택 비트 라인(BL2)에 제 1 비트 라인 전압(VBL1)이 인가되고, 비선택 비트 라인들(BL1,BL3)에 제 2 비트 라인 전압(VBL2)이 각각 인가된다. 제 2 스트링 선택 라인(SSL2)에 제 2 스트링 선택 라인 전압(VSSL2)이 인가된다. 워드 라인들(WL)에 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다.

비선택 행의 낸드 스트링들(NS21~NS23)의 채널 전압은 제 3 부스팅 전압(Vboost3)으로 상승할 것이다. 예를 들면, 낸드 스트링들(NS21, NS23)의 채널 전압은 제 2 비트 라인 전압(VBL2) 및 제 2 스트링 선택 라인 전압(VSSL2)에 의해 셋업된 레벨로부터 부스팅될 것이다. 낸드 스트링(NS22)의 채널 전압은 제 1 비트 라인 전압(VBL1) 및 제 2 스트링 선택 라인 전압(VSSL2)에 의해 셋업된 레벨로부터 부스팅될 것이다. 예를 들면, 제 1 비트 라인 전압(VBL1)의 레벨은 제 1 비트 라인 전압(VBL1) 및 제 2 스트링 선택 라인 전압(VSSL2)에 의해 부스팅이 수행되도록 설정될 것이다.

예시적으로, 제 1 비트 라인 전압(VBL1)은 제 2 스트링 선택 라인 전압(VSSL2)과 동일한 레벨을 가질 것이다.

선택 비트 라인(BL2)에 제 1 비트 라인 전압(VBL1)이 인가되어 있다. 따라서, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 스트링 전계는 제 3 부스팅 전압(Vboost3) 및 제 1 비트 라인 전압(VBL1)의 차이에 기반하여 형성된다. 도 7 및 도 8을 참조하여 설명된 전압 조건들과 비교하면, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 스트링 전계가 감소한다. 따라서, 프로그램 교란이 방지되며, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.

또한, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 채널 전압은 제 1 비트 라인 전압(VBL1) 및 제 2 스트링 선택 라인 전압(VSSL2)에 의해 셋업된 레벨로부터 부스팅된다. 따라서, 낸드 스트링(NS22)의 부스팅이 안정적으로 수행되며, 낸드 스트링(NS22)에 연결된 메모리 셀들의 프로그램 교란이 방지될 것이다.

도 17은 도 13의 프로그램 방법에 따른 전압 변화의 제 2 실시 예를 보여주는 타이밍도이다. 도 13 및 도 17을 참조하면, 제 1 시간(t1) 내지 제 2 시간(t2)에 비트 라인 셋업이 수행된다. 예를 들면, 비트 라인들(BL) 중 선택 비트 라인에 제 3 비트 라인 전압(VBL3)이 인가되고, 비선택 비트 라인에 제 2 비트 라인 전압(VBL2)이 인가될 것이다.

예시적으로, 제 3 비트 라인 전압(VBL3)은 전원 전압(Vcc)일 것이다. 예를 들면, 제 2 비트 라인 전압(VBL2)은 전원 전압(Vcc)일 것이다.

제 2 시간(t2) 내지 제 3 시간(t3)에, 채널 셋업이 수행된다. 예를 들면, 선택된 스트링 선택 라인(SSL), 즉 선택 행의 낸드 스트링들에 연결된 스트링 선택 라인(SSL)에 제 1 스트링 선택 라인 전압(VSSL1)이 인가될 것이다. 비선택된 스트링 선택 라인(SSL), 즉 비선택 행의 낸드 스트링들에 연결된 스트링 선택 라인(SSL)에 제 3 스트링 선택 라인 전압(VSSL3)이 인가될 것이다.

예시적으로, 제 1 스트링 선택 라인 전압(VSSL1) 및 제 3 스트링 선택 라인 전압(VSSL3)은 양전압일 것이다. 예를 들면, 제 3 스트링 선택 라인 전압(VSSL3)은 제 1 스트링 선택 라인 전압(VSSL1)과 같은 레벨을 가질 것이다. 예를 들면, 제 1 스트링 선택 라인 전압(VSSL1)은 전원 전압(Vcc)일 것이다. 예를 들면, 제 3 스트링 선택 라인 전압(VSSL3)은 전원 전압(Vcc)일 것이다.

이때, 선택 행의 낸드 스트링들 중 선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 1 비트 라인 전압(VBL1) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 셋업될 것이다. 선택 행의 낸드 스트링들 중 비선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 2 비트 라인 전압(VBL2) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 셋업될 것이다. 비선택 행의 낸드 스트링들 중 선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 1 비트 라인 전압(VBL1) 및 제 3 스트링 선택 라인 전압(VSSL3)에 의해 셋업될 것이다. 비선택 행의 낸드 스트링들 중 비선택 비트 라인에 연결된 낸드 스트링들의 채널은 제 2 비트 라인 전압(VBL2) 및 제 3 스트링 선택 라인 전압(VSSL3)에 의해 셋업될 것이다.

제 3 시간(t3) 내지 제 4 시간(t4)에, 비선택된 스트링 선택 라인의 전압이 접지 전압(Vss)으로 방전된다. 선택된 비트 라인의 전압이 제 3 비트 라인 전압(VBL3)으로부터 제 4 비트 라인 전압(VBL4)으로 낮아진다.

제 4 시간(t4) 내지 제 5 시간(t5)에, 채널 부스팅이 수행된다. 예를 들면, 선택 및 비선택 워드 라인들(WL)에 패스 전압(Vpass)이 인가될 것이다.

낸드 스트링들의 채널들이 제 1 및 제 2 비트 라인 전압들(VBL1, VBL2) 그리고 제 1 및 제 3 스트링 선택 라인 전압들(VSSL1, VSSL3)에 의해 양의 전압으로 셋업되어 있다. 따라서, 워드 라인들(WL)에 패스 전압(Vpass)이 인가될 때, 프로그램 금지될 낸드 스트링들의 채널 전압은 양의 전압으로부터 부스팅된다.

제 5 시간(t5)에 프로그램이 수행된다. 예를 들면, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가된다.

비트 라인 셋업 구간, 채널 셋업 구간, 채널 부스팅 구간, 그리고 프로그램 구간에서, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다. 즉, 낸드 스트링들은 공통 소스 라인(CSL)과 전기적으로 분리된다.

도 18 및 도 19는 도 17의 전압 변화에 기반한 프로그램 전압 조건들을 각각 보여주는 테이블들이다. 예시적으로, 도 11을 참조하여 설명된 바와 같이, 선택 행의 낸드 스트링들(NS11~NS13)의 전압 조건들이 도 15에 도시되어 있다. 그리고, 도 12를 참조하여 설명된 바와 같이, 비선택 행의 낸드 스트링들(NS21~NS23)의 전압 조건들이 도 16에 도시되어 있다.

도 14 및 도 15를 참조하면, 선택 비트 라인(BL2)에 제 3 비트 라인 전압(VBL3)이 인가된 후에 제 4 비트 라인 전압(VBL4)이 인가되고, 비선택 비트 라인들(BL1, BL3)에 제 2 비트 라인 전압(VBL2)이 각각 인가된다. 제 1 스트링 선택 라인(SSL1)에 제 1 스트링 선택 라인 전압(VSSL1)이 인가된다. 제 2 스트링 선택 라인(SSL2)에 제 3 스트링 선택 라인 전압(VSSL3)이 인가된 후에 접지 전압(Vss)이 인가된다. 워드 라인들(WL)에 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다.

도 15를 참조하여 설명된 바와 같이, 비선택 비트 라인들(BL1, BL3)에 대응하는 낸드 스트링들(NS11, NS13)의 채널은 제 1 부스팅 전압(Vboost1)으로 부스팅될 것이다. 예를 들면, 낸드 스트링들(NS11, NS13)의 채널의 전압은 제 2 비트 라인 전압(VBL2) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 셋업된 레벨로부터 부스팅될 것이다. 따라서, 비선택 비트 라인들(BL1, BL3)에 대응하는 낸드 스트링들(NS11, NS13)은 프로그램 금지될 것이다.

선택 비트 라인(BL2)에 대응하는 낸드 스트링(NS12)의 채널 전압은 제 4 비트 라인 전압(VBL4)이다. 제 4 비트 라인 전압(VBL4)은 전원 전압(Vcc) 보다 낮은 레벨을 갖는다. 또한, 제 4 비트 라인 전압(VBL4)의 레벨은 제 4 비트 라인 전압(VBL4) 및 제 1 스트링 선택 라인 전압(VSSL1)에 의해 부스팅이 수행되지 않도록 설정된다. 따라서, 프로그램 전압(Vpgm) 및 제 4 비트 라인 전압(VBL4) 사이의 전압 차이에 의해, 선택 비트 라인(BL2)에 대응하는 낸드 스트링(NS12)에서 프로그램이 수행될 것이다.

도 17 내지 도 19를 참조하면, 선택 비트 라인(BL2)에 제 3 비트 라인 전압(VBL3)이 인가된 후에 제 4 비트 라인 전압(VBL4)이 인가되고, 비선택 비트 라인들(BL1,BL3)에 제 2 비트 라인 전압(VBL2)이 각각 인가된다. 제 2 스트링 선택 라인(SSL2)에 제 3 스트링 선택 라인 전압(VSSL3)이 인가된 후에 접지 전압(Vss)이 인가된다. 워드 라인들(WL)에 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가된다.

비선택 행의 낸드 스트링들(NS21~NS23)의 채널 전압은 제 4 부스팅 전압(Vboost4)으로 상승할 것이다. 예를 들면, 낸드 스트링들(NS21, NS23)의 채널 전압은 제 2 비트 라인 전압(VBL2) 및 제 3 스트링 선택 라인 전압(VSSL3)에 의해 셋업된 레벨로부터 부스팅될 것이다. 낸드 스트링(NS22)의 채널 전압은 제 3 비트 라인 전압(VBL3) 및 제 3 스트링 선택 라인 전압(VSSL3)에 의해 셋업된 레벨로부터 부스팅될 것이다.

패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 인가될 때, 선택 비트 라인(BL2)에 제 4 비트 라인 전압(VBL4)이 인가되어 있다. 따라서, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 스트링 전계는 제 4 부스팅 전압(Vboost3) 및 제 4 비트 라인 전압(VBL4)의 차이에 기반하여 형성된다. 도 7 및 도 8을 참조하여 설명된 전압 조건들과 비교하면, 선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 스트링 전계가 감소한다. 따라서, 프로그램 교란이 방지되며, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.

비선택된 스트링 선택 라인(SSL2)에 접지 전압(Vss)이 인가되어 있다. 따라서, 선택 비트 라인(BL2) 및 비선택 행의 낸드 스트링(NS22) 사이의 누설이 감소될 수 있다.

선택 비트 라인(BL2)에 연결되는 비선택 행의 낸드 스트링(NS22)의 채널 전압은 제 3 비트 라인 전압(VBL3) 및 제 3 스트링 선택 라인 전압(VSSL3)에 의해 셋업된 레벨로부터 부스팅된다. 따라서, 낸드 스트링(NS22)의 부스팅이 안정적으로 수행되며, 낸드 스트링(NS22)에 연결된 메모리 셀들의 프로그램 교란이 방지될 것이다.

도 20은 도 1의 읽기 및 쓰기 회로(130)를 보여주는 블록도이다. 도 20을 참조하면, 읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(131~13m)을 포함한다. 페이지 버퍼들(131~13m)은 비트 라인들(BL1~BLm) 및 데이터 라인들(DL1~DLm) 사이에 각각 연결된다.

쓰기 동작 시에, 각 페이지 버퍼는 대응하는 데이터 라인으로부터 쓰기 데이터를 수신하도록 구성된다. 각 페이지 버퍼는 수신된 쓰기 데이터를 저장한다. 저장된 쓰기 데이터에 기반하여, 각 페이지 버퍼는 대응하는 비트 라인을 셋업하도록 구성된다. 예를 들면, 수신된 쓰기 데이터가 프로그램 데이터일 때, 각 페이지 버퍼는 대응하는 비트 라인을 제 1 비트 라인 전압(VBL1)으로 셋업할 것이다. 예를 들면, 수신된 쓰기 데이터가 프로그램 금지 데이터일 때, 각 페이지 버퍼는 대응하는 비트 라인을 제 2 비트 라인 전압(VBL2)으로 셋업할 것이다.

도 21은 도 20의 페이지 버퍼들(131~13m) 중 하나의 제 1 실시 예(400)를 보여주는 회로도이다. 도 21을 참조하면, 페이지 버퍼(400)는 래치(410), 선택 회로(420), 로딩 회로(430), 센싱 회로(440), Y 게이트 회로(450), 그리고 바이어스 회로(460)를 포함한다.

래치(410)는 비트 라인 선택 회로(420), 센싱 회로(440), Y 게이트 회로(450), 그리고 바이어스 회로(460)에 연결된다. 예시적으로, 래치(410)의 제 1 노드(N1)는 선택 회로(420), Y 게이트 회로(450), 그리고 바이어스 회로(460)에 연결된다. 래치(410)의 제 2 노드(N2)는 센싱 회로(440) 및 바이어스 회로(460)에 연결된다. 쓰기 동작 시에, 래치(410)는 쓰기 데이터를 저장하도록 구성된다. 읽기 동작 시에, 래치(410)는 읽어진 데이터를 저장하도록 구성된다.

선택 회로(420)는 비트 라인(BL), 래치(410), 로딩 회로(430), 센싱 회로(440), Y 게이트 회로(450), 그리고 바이어스 회로(460)에 연결된다. 예를 들면, 쓰기 동작 시에, 선택 회로(420)는 선택 신호(BLSLT)에 응답하여 래치(410) 및 비트 라인(BL)을 전기적으로 연결하도록 구성된다. 예를 들면, 선택 회로(420)는 스위치를 포함한다. 예를 들면, 선택 회로(420)는 트랜지스터를 포함한다. 선택 회로(420)는 선택 신호(BLSLT)에 응답하여 동작한다.

로딩 회로(430)는 비트 라인(BL), 선택 회로(420), 그리고 센싱 회로(440)에 연결된다. 예를 들면, 읽기 동작 시에, 로딩 회로(430)는 센싱 노드(SO)를 전원 전압(Vcc)으로 충전하도록 구성된다. 예를 들면, 로딩 회로(430)는 스위치를 포함한다. 예를 들면, 로딩 회로(430)는 트랜지스터를 포함한다. 로딩 회로(430)는 프리차지 신호(PRE)에 응답하여 전원 전압(Vcc)을 비트 라인(BL)에 제공하도록 구성된다.

센싱 회로(440)는 비트 라인(BL), 래치(410), 선택 회로(420), 로딩 회로(430), 그리고 바이어스 회로(460)에 연결된다. 예를 들면, 읽기 동작 시에, 센싱 회로(440)는 래치 신호(LAT)에 응답하여 센싱 노드(SO)의 전압 레벨을 래치(410)에 전달하도록 구성된다. 예를 들면, 읽기 동작 시에 래치 신호(LAT)가 활성화될 것이다. 이때, 센싱 노드(SO)의 전압 레벨에 응답하여 제 1 트랜지스터(T1)가 동작할 것이다. 즉, 센싱 노드(SO)의 전압 레벨이 하이일 때, 센싱 회로(440)는 접지 전압(Vss)을 래치(410)에 전달할 것이다. 센싱 노드(SO)의 전압 레벨이 로우일 때, 센싱 회로(440)는 접지 전압(Vss)을 래치(410)에 전달하지 않을 것이다. 즉, 읽기 동작 시에, 센싱 노드(SO)의 전압 레벨에 응답하여 래치(410)의 상태가 변화될 것이다.

예를 들면, 센싱 회로(440)는 적어도 두 개의 스위치들을 포함한다. 예를 들면, 센싱 회로(440)는 제 1 및 제 2 트랜지스터들(T1, T2)을 포함한다. 제 1 트랜지스터(T1)는 비트 라인(BL), 래치(410), 선택 회로(420), 로딩 회로(430), 그리고 바이어스 회로(460)에 연결된다. 제 2 트랜지스터(T2)는 래치 신호(T2)에 응답하여 제 1 트랜지스터(T1)에 접지 전압(Vss)을 제공하도록 구성된다.

Y 게이트 회로(450)는 래치(410), 선택 회로(420), 그리고 바이어스 회로(460)에 연결된다. 예를 들면, 읽기 및 쓰기 동작 시에, Y 게이트 회로(450)는 데이터 라인(DL) 및 래치(410)를 연결하도록 구성된다. 예를 들면, 읽기 동작 시에, Y 게이트 회로(450)는 래치(410)에 저장된 읽기 데이터를 데이터 라인(DL)으로 전달하도록 구성된다. 예를 들면, 쓰기 동작 시에, Y 게이트 회로(450)는 데이터 라인(DL)을 통해 수신되는 데이터를 래치(410)에 전달하도록 구성된다.

예를 들면, Y 게이트 회로(450)는 스위치를 포함한다. 예를 들면, Y 게이트 회로(450)는 트랜지스터를 포함한다. 예를 들면, Y 게이트 회로(450)는 열 어드레스(YA)에 응답하여 동작하도록 구성된다.

바이어스 회로(460)는 래치(410), 선택 회로(420), 로딩 회로(430), 센싱 회로(440), 그리고 Y 게이트 회로(450)에 연결된다. 예를 들면, 프로그램 동작 시에, 바이어스 회로(410)는 래치(410)에 저장된 쓰기 데이터에 따라 비트 라인(BL)을 제공하도록 구성된다. 예를 들면, 바이어스 회로(410)는 제 1 비트 라인 전압(VBL1)을 비트 라인(BL)에 제공하도록 구성된다. 예를 들면, 래치(410)에 저장된 쓰기 데이터가 프로그램 데이터일 때, 바이어스 회로(460)는 비트 라인(BL)에 제 1 비트 라인 전압(VBL1)을 제공하도록 구성된다.

예를 들면, 바이어스 회로(460)는 적어도 세 개의 스위치들을 포함한다. 예를 들면, 바이어스 회로(460)는 제 3 내지 제 5 트랜지스터들(T3~T5)을 포함한다. 제 3 트랜지스터(T3)는 래치(410)의 제 2 노드(N2)의 전압 레벨에 응답하여, 기준 전압(Vref)을 제 4 트랜지스터(T4)에 전달하도록 구성된다. 제 4 트랜지스터(T4)는 제 3 트랜지스터(T3)로부터 전달되는 전압에 응답하여, 전원 전압(Vcc)을 제 5 트랜지스터(T5)로 전달하도록 구성된다. 제 5 트랜지스터(T5)는 프로그램 신호(PGM_S)에 응답하여 제 4 트랜지스터(T4)의 출력을 래치(410)의 제 1 노드(N1)에 전달하도록 구성된다.

프로그램 동작 시에, 어드레스(ADDR) 및 쓰기 데이터가 수신될 것이다. 어드레스(ADDR) 중 열 어드레스에 응답하여, Y 게이트 회로(450)가 턴-온 될 것이다. Y 게이트 회로(450)가 턴-온 되면, 쓰기 데이터가 래치(410)에 전달될 것이다.

이후에, 선택 신호(BLSLT)가 활성화될 것이다. 선택 신호(BLLST)가 활성화되면, 선택 회로(420)는 래치(410)의 제 1 노드 및 비트 라인(BL)을 전기적으로 연결할 것이다.

쓰기 데이터가 프로그램 데이터일 때, 래치(410)의 제 1 노드의 전압은 로우 레벨일 것이다. 그리고, 래치(410)의 제 2 노드(N2)의 전압은 하이 레벨일 것이다. 래치(410)의 제 2 노드(N2)의 전압이 하이 레벨이면, 제 3 트랜지스터(T3)가 턴-온 될 것이다. 따라서, 기준 전압(Vref)이 제 4 트랜지스터(T4)의 게이트에 전달될 것이다.

제4 트랜지스터(T4)는 전원 전압(Vcc) 노드 및 제 5 트랜지스터(T5) 사이에 연결된다. 제 3 트랜지스터(T3)로부터 수신되는 기준 전압(Vref)에 응답하여, 제 4 트랜지스터(T4)는 전원 전압(Vcc)을 제 5 트랜지스터(T5)에 전달할 것이다. 예시적으로, 제 4 트랜지스터(T4)를 통해 제 5 트랜지스터(T5)로 전달되는 전압의 레벨은 제 4 트랜지스터(T4)의 게이트 전압, 즉 기준 전압(Vref) 보다 낮을 것이다. 예시적으로, 제 4 트랜지스터(T4)를 통해 제 5 트랜지스터(T5)로 전달되는 전압의 레벨이 제 1 비트 라인 전압(VBL1)으로 조절되도록, 기준 전압(Vref)의 레벨이 설정될 것이다. 즉, 제 3 트랜지스터(T3)를 통해 전달되는 기준 전압(Vref)에 응답하여, 제 4 트랜지스터(T4)는 전원 전압(Vcc)의 레벨을 제 1 비트 라인 전압(VBL1)의 레벨로 조절하여 제 5 트랜지스터(T5)로 전달할 것이다.

쓰기 동작 시에, 프로그램 신호(PGM_S)가 활성화될 것이다. 따라서, 쓰기 동작 시에, 바이어스 회로(460)의 출력이 비트 라인(BL)에 전달될 것이다. 즉, 쓰기 데이터가 프로그램 데이터일 때, 비트 라인(BL)은 제 1 비트 라인 전압(VBL1)으로 셋업될 것이다.

쓰기 데이터가 프로그램 금지 데이터일 때, 래치(410)의 제 1 노드(N1)의 전압은 하이 레벨일 것이다. 그리고, 래치(410)의 제 2 노드(N2)의 전압은 로우 레벨일 것이다. 래치(410)의 제 2 노드(N2)의 전압이 로우 레벨이면, 바이어스 회로(460)의 제 3 트랜지스터(T3)는 턴-오프될 것이다. 따라서, 제 4 트랜지스터(T4) 또한 턴-오프 되며, 바이어스 회로(460) 및 비트 라인(BL)은 전기적으로 분리될 것이다. 래치(410)의 제 1 노드(N1)의 전압이 하이 레벨이므로, 비트 라인(BL)은 하이 레벨로 셋업될 것이다. 예를 들면, 비트 라인(BL)은 제 2 비트 라인 전압(VBL2)으로 셋업될 것이다.

상술한 바와 같이, 본 발명의 실시 예에 따른 페이지 버퍼(400)는 프로그램 데이터에 대응하는 비트 라인을 제 1 비트 라인 전압(VBL1)으로 구동하고, 그리고 프로그램 금지 데이터에 대응하는 비트 라인을 제 2 비트 라인 전압(VBL2)으로 구동하도록 구성된다. 따라서, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.

도 22는 도 20의 페이지 버퍼들(131~13m) 중 하나의 제 2 실시 예(400')를 보여주는 회로도이다. 도 22를 참조하면, 페이지 버퍼(400')는 래치(410), 선택 회로(420), 로딩 회로(430), 센싱 회로(440), Y 게이트 회로(450), 그리고 바이어스 회로(470)를 포함한다. 래치(410), 선택 회로(420), 로딩 회로(430), 센싱 회로(440), 그리고 Y 게이트 회로(450)는 도 21을 참조하여 설명된 바와 동일하게 구성된다. 따라서, 래치(410), 선택 회로(420), 로딩 회로(430), 센싱 회로(440), 그리고 Y 게이트 회로(450)의 상세한 설명은 생략된다.

제 4 트랜지스터(T4)가 제거되는 것을 제외하면, 바이어스 회로(470)는 도 21을 참조하여 설명된 바이어스 회로(450)와 동일하게 구성된다. 예를 들면, 제 3 트랜지스터(T3)는 래치(410)의 제 2 노드(N2)의 전압 레벨에 응답하여, 기준 전압(Vref)을 전달하도록 구성된다. 기준 전압(Vref)은 제 5 트랜지스터(T5)로 전달된다.

제 5 트랜지스터(T5)는 프로그램 신호(PGM_S)에 응답하여 턴-온 된다. 즉, 제 5 트랜지스터(T5)는 프로그램 신호(PGM_S)에 응답하여 제 3 트랜지스터(T3)의 출력을 비트 라인(BL)에 전달하도록 구성된다. 예시적으로, 쓰기 데이터가 프로그램 데이터일 때, 제 3 트랜지스터(T3)는 턴-온 될 것이다. 즉, 쓰기 데이터가 프로그램 데이터일 때, 비트 라인(BL)은 기준 전압(Vref)으로 셋업될 것이다. 예시적으로, 기준 전압(Vref)의 레벨은 제 1 비트 라인 전압(VBL1)의 레벨로 설정될 것이다.

도 23은 도 20의 페이지 버퍼들(131~13m) 중 하나의 제 3 실시 예(500)를 보여주는 회로도이다. 도 23을 참조하면, 페이지 버퍼(500)는 제 1 래치(510), 제 1 선택 회로(520), 로딩 회로(530), 센싱 회로(540), Y 게이트 회로(550), 바이어스 회로(560), 제 2 래치(610), 데이터 전달 회로(620), 그리고 덤프 회로(630)를 포함한다. 제 1 래치(510), 제 1 선택 회로(520), 로딩 회로(530), 센싱 회로(540), Y 게이트 회로(550), 그리고 바이어스 회로(560)는 도 21을 참조하여 설명된 래치(410), 선택 회로(420), 로딩 회로(430), 센싱 회로(440), Y 게이트 회로(450), 그리고 바이어스 회로(460)와 동일하게 구성된다. 따라서, 제 1 래치(510), 제 1 선택 회로(520), 로딩 회로(530), 센싱 회로(540), Y 게이트 회로(550), 그리고 바이어스 회로(560)의 상세한 설명은 생략된다.

제 2 래치(610)는 데이터 전달 회로(620) 및 덤프 회로(630)에 연결된다. 제 2 래치(610)는 쓰기 데이터 또는 읽기 데이터를 저장하도록 구성된다.

데이터 전달 회로(620)는 제 2 래치(610), Y 게이트 회로(550), 그리고 제 2 선택 회로(640)에 연결된다. 데이터 전달 회로(620)는 Y 게이트 회로(550)를 통해 수신되는 데이터를 래치(610)에 전달하도록 구성된다. 예시적으로, 데이터 전달 회로(620)는 적어도 두 개의 스위치들을 포함한다. 예를 들면, 데이터 전달 회로(620)는 제 6 및 제 7 트랜지스터들(T6, T7)을 포함한다. 제 6 트랜지스터(T6)는 데이터 신호(DI)에 응답하여 동작한다. 제 7 트랜지스터(T7)은 데이터 반전 신호(nDI)에 응답하여 동작한다. 제 6 및 제 7 트랜지스터들(T6, T7)은 제 2 래치(610)의 양단 및 Y 게이트 회로(550) 사이에 각각 연결된다.

덤프 회로(630)는 제 2 래치(610), 제 1 선택 회로(520), 로딩 회로(530), 그리고 센싱 회로(540)에 연결된다. 덤프 회로(630)는 제 2 래치(610)에 저장된 데이터를 제 1 래치(510)로 전달하도록 구성된다. 예를 들면, 덤프 회로(630)는 적어도 하나의 스위치를 포함한다. 예를 들면, 덤프 회로(630)는 적어도 하나의 트랜지스터를 포함한다. 예를 들면, 덤프 회로(630)는 덤프 신호(DUMP)에 응답하여 동작한다.

덤프 신호(DUMP)가 활성화되면, 제 2 래치(610)의 데이터는 센싱 노드(SO)로 전달된다. 이때 래치 신호(LAT)가 활성화되면, 센싱 노드(SO)의 전압 레벨에 따라 제 1 래치(510)의 데이터가 변화한다. 즉, 제 2 래치(610)의 데이터가 제 1 래치(510)로 전달된다.

제 2 선택 회로(640)는 제 1 래치(510), 제 1 선택 회로(520), 바이어스 회로(560), 그리고 Y 게이트 회로(550)에 연결된다. 예를 들면, 읽기 동작 시에, 제 2 선택 회로(640)는 제 1 래치(510)에 저장된 읽기 데이터를 Y 게이트 회로(550)를 통해 데이터 라인(DL)에 전달하도록 구성된다. 예를 들면, 제 2 선택 회로(640)는 적어도 하나의 스위치를 포함한다. 예를 들면, 제 2 선택 회로(640)는 적어도 하나의 트랜지스터를 포함한다. 예를 들면, 제 2 선택 회로(640)는 제 2 선택 신호(PBD0)에 응답하여 동작한다.

도 24는 도 20의 페이지 버퍼들(131~13m) 중 하나의 제 4 실시 예(500')를 보여주는 회로도이다. 도 24를 참조하면, 페이지 버퍼(500)는 제 1 래치(510), 제 1 선택 회로(520), 로딩 회로(530), 센싱 회로(540), Y 게이트 회로(550), 바이어스 회로(570), 제 2 래치(610), 데이터 전달 회로(620), 그리고 덤프 회로(630)를 포함한다. 제 1 래치(510), 제 1 선택 회로(520), 로딩 회로(530), 센싱 회로(540), Y 게이트 회로(550), 제 2 래치(610), 데이터 전달 회로(620), 그리고 덤프 회로(630)는 도 23을 참조하여 설명된 바와 동일하게 구성된다. 바이어스 회로(570)는 도 22를 참조하여 설명된 바이어스 회로(470)와 동일하게 구성된다.

도 21 내지 도 24에서, 페이지 버퍼의 구성 요소들이 설명되었다. 그러나, 페이지 버퍼의 구성 요소들은 도 21 내지 도 24를 참조하여 설명된 구성 요소들로 한정되지 않는다.

예시적으로, 페이지 버퍼(500 또는 500')는 캐시 프로그램을 수행하도록 구성된다. 예를 들면, 제 1 쓰기 데이터가 제 1 래치(510)에 로딩될 것이다. 제 1 쓰기 데이터가 프로그램되는 동안, 제 2 쓰기 데이터가 제 2 래치(610)에 로딩될 것이다. 제 1 쓰기 데이터의 프로그램이 완료되면, 제 2 쓰기 데이터가 제 1 래치(610)로 덤프될 것이다. 이후에, 제 2 쓰기 데이터가 프로그램될 것이다. 마찬가지로, 제 2 쓰기 데이터가 프로그램되는 동안, 제 3 쓰기 데이터가 제 2 래치(610)에 로딩될 것이다. 캐시 프로그램이 수행되면, 불휘발성 메모리 장치(100)의 동작 속도가 향상될 것이다.

예시적으로, 페이지 버퍼(500 또는 500')는 멀티 레벨 프로그램을 수행하도록 구성된다. 예를 들면, 메모리 셀에 최하위 비트(LSB, Least Significant Bit) 데이터가 저장되어 있는 것으로 가정한다. 페이지 버퍼(500 또는 500')는 메모리 셀에 저장된 최하위 비트 데이터를 읽어 제 2 래치(610)에 저장할 것이다. 페이지 버퍼(500 또는 500')는 최상위 비트(MSB, Most Significant Bit) 데이터를 수신할 것이다. 예를 들면, 최상위 비트 데이터는 쓰기 데이터일 것이다. 페이지 버퍼(500 또는 500')는 수신된 최상위 비트 데이터를 제 1 래치(510)에 저장할 것이다. 제 1 및 제 2 래치들(510, 610)에 저장된 최하위 비트 데이터 및 쓰기 데이터(또는 최상위 비트 데이터)에 기반하여, 페이지 버퍼(500 또는 500')는 멀티 레벨 프로그램을 수행할 것이다.

도 25는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 1 응용 예를 보여주는 회로도이다. 도 6을 참조하여 설명된 등가 회로와 비교하면, 메모리 블록(BLKi_1)의 각 낸드 스트링(NS)에 측면 트랜지스터(LTR)가 추가적으로 제공된다. 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다.

도 3 내지 도 6에 도시된 바와 같이, 기판(111)에 인접한 도전 라인들(211, 212, 213)은 접지 선택 라인들(GSL)에 대응한다. 도전 라인들(211, 212, 213)에 미리 설정된 전압이 인가되면, 제 2 방향의 바디(114) 중 도전 라인들(211, 212, 213)에 대응하는 영역에 채널이 형성된다. 또한, 도전 라인들(211, 212, 213)에 미리 설정된 전압이 인가되면, 기판(111)에서 도전 라인들(211, 212, 213)에 인접한 영역에 채널이 형성된다. 기판(111)에 형성된 채널은 공통 소스 라인(CSL)에 대응하는 도핑 영역들(311~314) 및 제 2 방향의 바디(114)에 형성된 채널을 연결한다.

공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC3)의 채널은 접지 선택 라인(GSL)의 전압에 의해 형성되는 기판에 수직한 채널 및 기판에 평행한 채널을 통해 전기적으로 연결된다. 즉, 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC3) 사이에, 접지 선택 라인(GSL)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터가 동작하는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 도 20에 도시된 접지 선택 트랜지스터(GST)로 이해될 수 있으며, 기판에 평행한 트랜지스터는 도 20에 도시된 측면 트랜지스터(LTR)로 이해될 수 있다.

도 26은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 2 응용 예(BLKi_2)를 보여주는 회로도이다. 도 6의 메모리 블록(BLKi)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공될 수 있다. 또한, 동일한 높이의 접지 선택 트랜지스터(GST1 또는 GST2)에 대응하는 접지 선택 라인들(GSL1, GSL2)은 공통으로 연결될 수 있다. 또한, 동일한 낸드 스트링(NS)에 대응하는 접지 선택 라인들(GSL1, GSL2)은 공통으로 연결될 수 있다.

도 27은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 3 응용 예(BLKi_3)를 보여주는 회로도이다. 도 26의 메모리 블록(BLKi_2)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 제공될 수 있다.

도 28은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 4 응용 예(BLKi_4)를 보여주는 회로도이다. 도 27의 메모리 블록(BLKi_3)과 비교하면, 동일한 낸드 스트링(NS)에 대응하는 스트링 선택 라인들(SSL)은 공통으로 연결된다.

도 29는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 5 응용 예(BLKi_5)를 보여주는 회로도이다. 도 6의 메모리 블록(BLKi)과 비교하면, 각 낸드 스트링에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL)이 제공된다.

도 30은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 6 응용 예(BLKi_6)를 보여주는 회로도이다. 도 6의 메모리 블록(BLKi)과 비교하면, 각 낸드 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL)이 제공된다.

도 31은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 7 응용 예(BLKi_7)를 보여주는 회로도이다. 도 6의 메모리 블록(BLKi)과 비교하면, 각 낸드 스트링에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC5) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 제 1 더미 워드 라인(DWL1)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL6) 사이에 제 1 더미 워드 라인(DWL1)이 제공된다.

각 낸드 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC5) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 제 2 더미 워드 라인(DWL2)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL5) 사이에 더미 워드 라인(DWL2)이 제공된다.

도 32는 도 3의 메모리 블록(BLKi)의 다른 실시 예를 보여주는 블록도이다. 도 3의 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKi')에서, 필라들(113')은 사각 기둥의 형태로 제공될 것이다. 또한, 제 1 방향을 따라 배치된 필라들(113') 사이에, 절연 물질들(120)이 제공된다.

예시적으로, 절연 물질들(120)은 제 2 방향을 따라 신장되어 기판(111)에 연결될 것이다. 또한, 절연 물질들(120)은 필라들(113')이 제공되는 영역을 제외한 영역에서 제 1 방향을 따라 신장될 것이다. 즉, 도 3을 참조하여 설명된 제 1 도전 물질들(211~291, 212~292, 213~293))은 절연 물질들(120)에 의해 제 1 부분들(211a~291a, 212a~292a, 213a~293a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)로 분리될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.

제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.

즉, 절연막(120)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 도전 물질들의 제 1 및 제 2 부분들(211a~291a, 211b~291b)을 분리함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.

도 33은 도 2의 메모리 블록의 제 2 실시 예를 보여주는 사시도이다. 도 34는 도 33의 메모리 블록(BLKj)의 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 33 및 도 34를 참조하면, 기판(111) 상의 제 2 타입 도핑 영역(315)이 필라들(113)의 하부에 플레이트 형태로 제공되는 것을 제외하면, 메모리 블록(BLKj)은 도 3 내지 도 31을 참조하여 설명된 바와 마찬가지로 구성된다. 따라서, 메모리 블록(BLKj)의 등가 회로 또한 도 3 내지 도 31을 참조하여 설명된 바와 마찬가지로 나타날 것이다.

도 35는 도 2의 메모리 블록의 제 3 실시 예를 보여주는 사시도이다. 도 36은 도 35의 메모리 블록(BLKp)의 Ⅲ-Ⅲ' 선에 따른 단면도이다. 도 35 및 도 36을 참조하면, 기판(111) 상에 플레이트 형태의 제 2 타입 도핑 영역(315)이 제공된다. 제 1 도전 물질들(221'~281')은 플레이트(plate) 형태로 제공된다.

필라(113')의 표면층(116')은 절연막을 포함한다. 필라(113')의 표면층(116')은 도 1 내지 도 34를 참조하여 설명된 절연막(116)과 마찬가지로 데이터를 저장하도록 구성된다. 예를 들면, 표면층(116')은 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막을 포함할 것이다. 필라(113')의 중간층(114')은 p-타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다.

도 37은 도 2의 메모리 블록의 제 4 실시 예를 보여주는 사시도이다. 도 38은 도 37의 메모리 블록(BLKq)의 Ⅳ-Ⅳ' 선에 따른 단면도이다.

도 37 및 도 38을 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.

제 1 내지 제 4 상부 워드 라인들(UW1~UW4)로부터 제 3 방향으로 이격된 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고, 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다.

제 1 내지 제 4 하부 워드 라인들(DW1~DW4)로부터 제 3 방향으로 이격된 기판(111) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)이 제 2 방향을 따라 순차적으로 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.

제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n-타입 실리콘일 것이다. 예시적으로, 공통 소스 라인(CSL)이 금속 또는 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n-타입 소스들이 추가적으로 제공될 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.

제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 n-타입 실리콘일 것이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트 라인들(BL1~BL3)이 제 1 방향을 따라 순차적으로 제공된다. 예시적으로, 비트 라인들(BL1~BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들을 통해 연결될 수 있다.

제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다.

터널 절연막은 열산화막을 포함할 것이다. 전하 저장막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 블로킹 절연막은(119)은 단일층 또는 다층으로 형성될 수 있다. 블로킹 절연막(119)은 터널 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 터널 절연막, 전하 저장막, 그리고 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구성할 수 있다.

제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p-타입 실리콘일 것이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 바디로 동작한다.

제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 컨택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구성될 것이다.

예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 컨택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구성될 것이다.

즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들을 형성한다.

마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들을 형성한다.

하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKi_7)의 등가 회로는 도 3과 마찬가지로 나타날 것이다. 그러나, 메모리 블록(BLKi_7)의 워드 라인들, 비트 라인들, 그리고 스트링들의 수는 한정되지 않는다.

예시적으로, 제 1 및 제 2 파이프라인 컨택들(PC1, PC2) 내의 바디들(114'')에 채널을 형성하기 위하여, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)의 표면상에 제공될 것이다.

예시적으로, 인접한 하부 필라들(DP1,DP2)에서 하부 워드 라인들(DW1~DW4)이 공유되는 것으로 설명되었다. 그러나, 상부 필라들(UP1, 또는 UP2)에 인접한 상부 필라들이 추가될 때, 인접한 상부 필라들은 상부 워드 라인들(UW1~UW4 또는 UW5~UW8)을 공유하도록 구성될 수 있다.

도 39는 도 1의 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 39를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

불휘발성 메모리 장치(1100)는 도 1 내지 도 38을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 것이다.

컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 도 1을 참조하여 설명된 바와 같이, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(1200)는 불휘발성 메모리 장치(1200)와 데이터(DATA)를 교환하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(10)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 40은 도 39의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 40을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 40에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 38을 참조하여 설명된 불휘발성 메모리 장치(100)와 마찬가지로 구성된다.

도 40에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 41은 도 40을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 41을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(3500)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 41에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.

도 41에서, 도 40을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 39를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.

예시적으로, 컴퓨팅 시스템(3000)은 도 39 및 도 40을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 : 불휘발성 메모리 장치
NS : 낸드 스트링
130 : 읽기 및 쓰기 회로
131~13m : 페이지 버퍼들

Claims (10)

1. 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서:
   선택된 적어도 하나의 비트 라인에 제 1 양전압을 인가하고;
   비선택된 적어도 하나의 비트 라인에 제 2 양전압을 인가하고;
   선택된 스트링 선택 라인에 제 3 양전압을 인가하고;
   비선택된 스트링 선택 라인에 제 4 양전압을 인가하고; 그리고
   워드 라인들에 프로그램 동작 전압을 인가하는 것을 포함하는 프로그램 방법.
2. 제 1 항에 있어서,
   상기 기판으로부터 동일한 높이에 위치한 메모리 셀들에 연결된 워드 라인들 중 일부는 공통으로 연결되고,
   상기 프로그램 동작 전압은 상기 공통으로 연결된 워드 라인들에 인가되는 프로그램 방법.
3. 제 1 항에 있어서,
   상기 제 4 양전압은 상기 제 3 양전압보다 낮은 레벨을 갖는 프로그램 방법.
4. 제 1 항에 있어서,
   상기 제 1 양전압은 상기 제 2 양전압보다 낮은 레벨을 갖는 프로그램 방법.
5. 제 1 항에 있어서,
   상기 제 1 양전압은 상기 제 4 양전압과 같은 레벨을 갖는 프로그램 방법.
6. 제 1 항에 있어서,
   상기 비선택된 스트링 선택 라인에 상기 제 4 양전압을 인가한 후에, 상기 비선택된 스트링 선택 라인에 접지 전압을 인가하는 것을 더 포함하는 프로그램 방법.
7. 제 6 항에 있어서,
   상기 프로그램 동작 전압은 상기 비선택된 스트링 선택 라인에 접지 전압이 인가된 후에 상기 워드 라인들에 인가되는 프로그램 방법.
8. 제 6 항에 있어서,
   상기 비선택된 스트링 선택 라인에 상기 제 4 양전압이 인가될 때,
   상기 선택된 비트 라인에 상기 제 1 양전압보다 낮은 레벨을 갖는 제 5 양전압을 인가하는 것을 더 포함하는 프로그램 방법.
9. 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
   비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 읽기 및 쓰기 회로; 그리고
   워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 어드레스 디코더를 포함하고,
   프로그램 동작 시에, 상기 읽기 및 쓰기 회로는 상기 비트 라인들 중 선택된 비트 라인에 제 1 양전압을 인가하고 그리고 비선택된 비트 라인에 제 2 양전압을 인가하도록 구성되고,
   프로그램 동작 시에, 상기 어드레스 디코더는 상기 선택 라인들 중 선택된 선택 라인에 제 3 양전압을 인가하고, 비선택된 선택 라인에 제 4 양전압을 인가하고, 그리고 상기 워드 라인들에 프로그램 동작 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
10. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는
    기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 읽기 및 쓰기 회로; 그리고
    워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 어드레스 디코더를 포함하고,
    프로그램 동작 시에, 상기 읽기 및 쓰기 회로는 상기 비트 라인들 중 선택된 비트 라인에 제 1 양전압을 인가하고 그리고 비선택된 비트 라인에 제 2 양전압을 인가하도록 구성되고,
    프로그램 동작 시에, 상기 어드레스 디코더는 상기 선택 라인들 중 선택된 선택 라인에 제 3 양전압을 인가하고, 비선택된 선택 라인에 제 4 양전압을 인가하고, 그리고 상기 워드 라인들에 프로그램 동작 전압을 인가하도록 구성되는 메모리 시스템.

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