JP2007293986A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ビット線コンタクトの加工を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供する。
【解決手段】ビット線BL0は、第1、第2のNANDユニットNAND0,NAND1に共有される。第1、第2の選択トランジスタ13d、14eは、ビット線BL0と第1のNANDユニットNAND0との間に直列接続されている。第1の選択トランジスタ13dは第1の閾値電圧を有し、第2の選択トランジスタ14eは、第1の閾値電圧より高い第2の閾値電圧を有している。第3、第4の選択トランジスタ13e、14dは、ビット線BL0と第2のNANDユニットNAND1との間の直列接続されている。第3の選択トランジスタ13eは、第2の閾値電圧を有し、第4の選択トランジスタは第1の閾値電圧有している。
【選択図】 図1
【解決手段】ビット線BL0は、第1、第2のNANDユニットNAND0,NAND1に共有される。第1、第2の選択トランジスタ13d、14eは、ビット線BL0と第1のNANDユニットNAND0との間に直列接続されている。第1の選択トランジスタ13dは第1の閾値電圧を有し、第2の選択トランジスタ14eは、第1の閾値電圧より高い第2の閾値電圧を有している。第3、第4の選択トランジスタ13e、14dは、ビット線BL0と第2のNANDユニットNAND1との間の直列接続されている。第3の選択トランジスタ13eは、第2の閾値電圧を有し、第4の選択トランジスタは第1の閾値電圧有している。
【選択図】 図1
Description
本発明は、半導体記憶装置、例えばNAND型フラッシュメモリに関する。
不揮発性半導体記憶装置の1つとして、NAND型フラッシュメモリがある(例えば特許文献1、特許文献2、特許文献3参照)。
NAND型フラッシュメモリにおいて、直列接続された複数のEEPROMセルは、例えばNANDユニットを構成する。NANDユニットのソース側は、第1の選択ゲートを介してソース線に接続され、ドレイン側は、第2の選択ゲートを介してビット線に接続される。第2の選択ゲートの拡散層とビット線はビット線コンタクトを介して接続される。
ビット線コンタクトは次のようにして形成される。先ず、基板上に第1、第2の選択ゲートやワード線が形成される。この後、ワード線としての制御ゲート電極がシリサイド化される。次いで、ワード線間に絶縁膜が堆積される。次に、一般的なコンタクトの形成技術、例えばリソグラフィ工程、エッチング工程、金属膜の体積工程、及び平坦化工程を経て、ビット線コンタクトが形成される。
ビット線コンタクトとしての電極材はビット線コンタクト孔に埋め込まれている。しかし、近時、素子の微細化が進むに従い、隣接するビット線の相互間隔が狭まっている。このため、微細なコンタクト孔の形成、及びコンタクト孔内に電極材を埋め込むことが困難となり、ビット線コンタクトと第2の選択ゲートの拡散層との接続が不完全となって、接触不良を引き起こす可能性が生じている。
また、ビット線コンタクトの接触不良を防止するため、コンタクト孔の径を大きくすることが考えられる。しかし、この場合、隣接するビット線コンタクト同士が接触し、NANDユニットのショートを引き起こす原因となる。
特開2002−324400号公報
特開平8−64699号公報
特開平8−115987号公報
本発明は、ビット線コンタクトの形成を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供しようとするものである。
本発明の半導体記憶装置の態様は、列及び行に複数のメモリセルが配置され、列に配置された複数のメモリセルにより構成され、行方向に隣接された第1、第2のNANDユニットと、前記第1、第2のNANDユニットに共有されるビット線と、前記ビット線と前記第1のNANDユニットとの間に直列接続され、第1の閾値電圧を有し、ゲートに第1の信号が供給される第1の選択トランジスタ及び前記第1の閾値電圧より高い第2の閾値電圧を有し、ゲートに第2の信号が供給される第2の選択トランジスタと、前記ビット線と前記第2のNANDユニットとの間に直列接続され、前記第2の閾値電圧を有し、ゲートに前記第1の信号が供給される第3の選択トランジスタ及び前記第1の閾値電圧を有し、ゲートに前記第2の信号が供給される第4の選択トランジスタと、各種制御信号を発生する制御部とを具備し、前記制御部は、前記第1のNANDユニットのメモリセルに書き込みを行うとき、前記第1、第2の信号及び前記ビット線の電位を第1のレベルから第1のレベルより高い第2のレベルに設定し、前記第2の信号を第2のレベルから第1のレベルとした後、前記ビット線の電位を前記第2のレベルから前記第1のレベルに設定することを特徴とする。
本発明によれば、ビット線コンタクトの形成を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
図1は、本実施形態の半導体記憶装置を示している。セルトランジスタアレイ11において、EEPROMセルにより構成された複数のメモリセルMCは、行及び列に配置されている。列に配置された複数のメモリセルMCは、直列接続され、NANDユニットNAND0〜3…を構成している。各行のメモリセルは、制御ゲートがワード線WL0、WL1〜WL30、WL31にそれぞれ接続されている。各NANDユニットのソース側は、ソース線選択ゲート列12を介してソース線SLに接続される。ソース線選択ゲート列12は複数のエンハンスメント型トランジスタ12eにより構成されている。これらトランジスタ12eのゲート電極には、信号SGSが供給される。
また、各NANDユニットのドレイン側とビット線BL0、BL1との間には、ビット線側から直列接続された第1、第2のドレイン選択ゲート列13、14が接続されている。第1、第2のドレイン選択ゲート列13、14は、それぞれ複数のエンハンスメント型トランジスタ13e、14eと、複数のデプレション型トランジスタ13d、14dにより構成されている。デプレション型トランジスタ13d、14dの閾値電圧は、エンハンスメント型トランジスタ13e、14eの閾値電圧より低く設定されている。各NANDユニットに接続される第1、第2のドレイン選択ゲート列13、14のトランジスタは、エンハンスメント型トランジスタと、デプレション型トランジスタが直列接続される。共通のビット線に接続される隣接するNANDユニットにおいて、エンハンスメント型トランジスタ13e、14eと、デプレション型トランジスタ13d、14dは互いに交互に接続される。すなわち、ビット線BL0とNANDユニットNAND0の間には、デプレション型トランジスタ13dとエンハンスメント型トランジスタ14eが直列接続され、ビット線BL0とNANDユニットNAND1との間には、エンハンスメント型トランジスタ13eとデプレション型トランジスタ14dが直列接続されている。
また、ビット線BL1とNANDユニットNAND2との間には、NANDユニットNAND1と同様にエンハンスメント型トランジスタ13eとデプレション型トランジスタ14dが直列接続され、ビット線BL1とNANDユニットNAND3との間には、NANDユニットNAND0と同様にデプレション型トランジスタ13dとエンハンスメント型トランジスタ14eが直列接続されている。
このように、ワード線方向に隣接するトランジスタのタイプを揃えることにより、トランジスタのチャネル領域に不純物を導入するためのマスクパターンの製造を容易化することができる。第1のドレイン選択ゲート列13を構成するトランジスタ13d、13eのゲート電極には、信号SGD1が供給され、第2のドレイン選択ゲート列14を構成するトランジスタ14d、14eのゲート電極には、信号SGD2が供給されている。
また、前記ビット線BL0、BL1には、これらビット線BL0、BL1と図示せぬ他の回路とを接続するトランジスタ15−1、15−2、16−1、16−2がそれぞれ直列接続されている。
さらに、前記ソース線SLにはトランジスタ17が接続され、前記ソース側選択トランジスタ列12を構成するトランジスタ12eのゲート電極にはトランジスタ18が接続されている。また、各ワード線WL0、WL1〜WL30、WL31には、ワード線駆動トランジスタ19―0〜19―31がそれぞれ接続され、第1、第2のドレイン側選択ゲート列13、14を構成するトランジスタ13e,13d,14e,14dのゲート電極には、トランジスタ20、21が接続されている。これら破線の丸印を付したトランジスタ15−1、15−2、17、18、19−0〜19−31、20、21は、他のトランジスタより耐圧電圧が高い高耐圧トランジスタにより構成されている。
前記信号SGS,SGD1,SGD2、ワード線WL0〜WL31の電圧、ビット線BL0、BL1の電圧、ソース線SLの電圧、及び後述するウェルの電圧Wellは、制御信号及び制御電圧発生部25により発生される。
図2は、図1に示す回路に対応するパターン平面図であり、図3(a)はビット線コンタクトを示し、図3(b)はソース線コンタクトを示している。図2、図3(a)、図3(b)において、図1と同一部分には同一符号を付している。
図2、図3(a)において、ビット線コンタクトBLCは隣接する2つのNANDユニットNAND0、NAND1(NAND2、NAND3)について1つとし、このビット線コンタクトBLCを介して各ビット線BL0、BL1が2つのNANDユニットに接続されている。また、図2、図3(b)において、ソース線コンタクトSLCもビット線コンタクトBLCと同様に、2つのNANDユニットNAND0、NAND1(NAND2、NAND3)について1つ設けられている。このソース線コンタクトSLCを介してソース線SLと隣接する2つのNANDユニットが接続されている。尚、図3(a)(b)において、符号31は、ウェル領域又は基板である。
上記構成において、図4、図5を参照して書き込み動作について説明する。図4は、図1の一部を示し、ビット線BL0が選択され、ビット線BL1が非選択の場合を示している。図5は、書き込み時のタイミングチャートを示している。
書き込み動作において、先ず、ソース線SLに電圧Vdd、ソース線選択ゲート列12を構成する各トランジスタ12eのゲートに供給される信号SGSが電圧Vsgに設定される。この電圧Vsgは、ソース線SLに印加した電圧Vddを各NANDユニットに転送可能な電圧であればよく、例えばVsg≧Vdd+Vth(Vthはエンハンスメント型nチャネルMOSトランジスタの閾値電圧)に設定される。
また、全ワード線WL0〜WL31に例えば電圧Vsgが印加される。さらに、全ビット線BL0、BL1に電圧Vddが印加され、第1、第2のドレイン選択ゲート列13、14を構成するトランジスタのゲートに供給される信号SGD1、SGD2が電圧Vsgに設定される。このようにして、ソース線SL及びビット線BL0、BL1から各NANDユニットに電圧Vddが転送される。
尚、全ワード線WL0〜WL31に電圧Vsgを印加したが、必ずしも電圧Vsgである必要はなく、メモリセルのゲートには、ビット線の電位を転送できる電位を供給すればよい。また、信号SGSを書き込み前に電圧Vsgとする理由は、非選択NANDユニットの誤書き込みを防止するためであり、例えば初めにNANDユニットのチャネル部を確実に電圧Vddに充電するためである。すなわち、信号SGSによりソース線選択ゲート列12を構成するトランジスタ12eをオンさせることにより、第1、第2のドレイン線選択ゲート列13,14間の拡散層を含めて、より確実にチャネル部に電圧を転送することが可能となる。
各NANDユニットが電圧Vddに十分充電された後、ソース選択ゲート列12の信号SGS、及び第1のドレイン選択ゲート列13のゲートに供給される信号SGD1を0Vに下げる。これによりソース線選択ゲート列12はカットオフされる。一方、第1のドレイン選択ゲート列13において、エンハンスメント型トランジスタ13eはオフとなるが、デプレション型トランジスタ13dはオンのままである。
この後、選択ビット線BL0を0Vに下げると、NANDユニット0が0Vに放電される。しかし、選択ビット線BL0に接続されるNANDユニット1は、トランジスタ13e、14dがオフしているため、放電されない。同様に、非選択ビット線BL1に接続されたNANDユニット2、NANDユニット3も、トランジスタ13e,13d,14d,14eがオフしているため、放電されない。
次に、書き込みセルを含むNANDユニット0のチャネルが十分充電された後、例えば非選択ワード線WL0〜WL29、WL31に電圧Vpassが印加され、選択ワード線WL30にプログラム電圧Vpgm(>Vpass)が印加される。各NANDユニットの非選択セルは、ワード線に供給された電圧Vpassにブーストされ、誤書込みが防止される。また、NANDユニット0の選択セルはプログラム電圧Vpgmにより昇圧され、書き込みが行なわれる。
図6、図7は、NANDユニット1に書き込みセルがある場合の動作を示している。図6、図7において、図4、図5と同一部分には同一符号を付している。
図6、図7と、図4、図5とは、信号SGD1と信号SGD2の電圧印加シーケンスが異なっている。すなわち、ソース線SL及びビット線BL0、BL1から各NANDユニットNAND0〜3を充電した後、ソース選択ゲート列12のゲート電極に供給される信号SGS、及び第2のドレイン選択ゲート列14のゲート電極に供給される信号SGD2が0Vに下げられる。このため、ソース選択ゲート列12がオフとされ、第2のドレイン選択ゲート列14を構成するエンハンスメント型トランジスタ14eがオフとされる。しかし、第2のドレイン選択ゲート列14を構成するデプレション型トランジスタ14dはオンのままである。次いで、選択ビット線BL0が0Vに下げられるとNANDユニット1がトランジスタ14d、13eを介して放電される。NANDユニット1が十分に放電されたタイミングにおいて、例えば非選択ワード線WL0〜WL29、WL31に電圧Vpassが印加され、次いで、例えば選択ワード線WL30にプログラム電圧Vpgmが供給される。このようにして、NANDユニット1の選択セルに書き込みが行なわれる。
図4、図5に示す上記書き込み時、非選択のNANDユニットにおいて、メモリセルのチャネル領域が電圧Vpassにより高電圧にブーストされる。このため、非選択ビット線(電圧がVdd)に接続された第2のドレイン選択ゲート列14を構成するデプレション型トランジスタ14d、すなわち、NAND2に接続されたデプレション型トランジスタ14d(図4に破線の円で示すトランジスタ)の拡散層に高電圧が印加される。このトランジスタ14dは、ゲート電圧SGD2がVsg、ドレイン電圧がVboost、ソース電圧VsがVtd(Vtdは、ゲート電圧SGD2がVsg、ドレイン電圧がVboostのとき、トランジスタ14dのソースに転送された電圧)、ウェル領域31の電圧が0Vのとき、オフ特性が劣化する。このため、このトランジスタを確実にオフさせる必要がある。
図8は、このデプレション型トランジスタ14dを確実にオフさせるための例を示している。この場合、基板又はウェル領域31に負バイアス、例えば−1Vを印加する。ウェル領域31に負バイアスを印加するタイミングは、図11に示すように、選択ビット線BL0の放電が終了し、非選択ワード線に電圧Vpassを供給する前である。このような構成とすることにより、選択ビット線と非選択のNANDユニットとを接続するデプレション型トランジスタ14dのオフ特性を向上することができる。
また、図6、図7に示す書き込み時、第2のドレイン選択ゲート列14において、NANDユニットNAND0に接続されたエンハンスメント型トランジスタ14e(図6に破線の円で示す)は、ゲート電圧SGD2が0V、ドレイン電圧がVboost、ソース電圧Vsが0V、ウェル領域の電圧が0Vのとき、オフ特性が劣化する。このため、このトランジスタを確実にオフさせる必要がある。
図9は、エンハンスメント型トランジスタ14eを確実にオフさせるための例を示している。この場合、エンハンスメント型トランジスタ14eのソース電圧Vsを0Vまで下げないようにしている。具体的には、図11に示すように、選択ビット線BL0の放電が終了し、非選択ワード線に電圧Vpassを供給する前に選択ビット線BL0に、例えば1V程度の電圧を印加する。
図10は、ソース電圧Vsに対するエンハンスメント型トランジスタ14eのオフ特性を示している。図10から明らかなように、トランジスタ14eは、ソース電圧Vsを0.6V以上とした場合、オフ特性が改善されることが分かる。このように選択ビット線BL0に1V程度の電圧を印加する構成とすることにより、トランジスタ14eを確実にオフさせることができる。
尚、エンハンスメント型トランジスタ13e,14eの閾値電圧をVthe、デプレション型トランジスタ13d、14dの閾値電圧をVthdとした場合におけるエンハンスメント型トランジスタ13e,14eとデプレション型トランジスタ13d、14dのオン条件、オフ条件は、次のようになる。
エンハンスメント型トランジスタ13e,14eのオフ条件は、次式で表される。
−Vbit<Vthe(Vb=−Vbit)
エンハンスメント型トランジスタ13e,14eのオン条件は、次式で表される。
エンハンスメント型トランジスタ13e,14eのオン条件は、次式で表される。
Vthe(Vb=−Vbit)<Vsg−Vbit
デプレション型トランジスタ13d、14dのオフ条件は、次式で表される。
デプレション型トランジスタ13d、14dのオフ条件は、次式で表される。
Vsg−Vtd<Vthd(Vb=Vtd)
デプレション型トランジスタ13d、14dのオン条件は、次式で表される。
デプレション型トランジスタ13d、14dのオン条件は、次式で表される。
Vthd(Vb=Vtd)<−Vbit
ここで、ビット線の電圧Vbitが例えば1V、Vsg=4V、Vdd=2.5、Vtd=4Vである場合、エンハンスメント型トランジスタとデプレション型トランジスタの閾値電圧Vthe、Vthdの具体的な電圧は、次のように表される。
ここで、ビット線の電圧Vbitが例えば1V、Vsg=4V、Vdd=2.5、Vtd=4Vである場合、エンハンスメント型トランジスタとデプレション型トランジスタの閾値電圧Vthe、Vthdの具体的な電圧は、次のように表される。
−1V<Vthe<3V(Vb=−1V)
Vthd<−1V(Vb=−1V)、0V<Vthd(Vb=−4V)
上記実施形態によれば、ビット線コンタクトを隣接する2つのNANDユニットについて1つとしている。このため、ビット線コンタクトの間隔を従来に比べて広げることができる。したがって、コンタクト孔に導電材料を埋め込む場合、不完全な埋め込みによる接触不良を防止することができる。しかも、ビット線コンタクトの間隔が従来に比べて広いため、コンタクト同士の接触を防止することができる。
Vthd<−1V(Vb=−1V)、0V<Vthd(Vb=−4V)
上記実施形態によれば、ビット線コンタクトを隣接する2つのNANDユニットについて1つとしている。このため、ビット線コンタクトの間隔を従来に比べて広げることができる。したがって、コンタクト孔に導電材料を埋め込む場合、不完全な埋め込みによる接触不良を防止することができる。しかも、ビット線コンタクトの間隔が従来に比べて広いため、コンタクト同士の接触を防止することができる。
また、各NANDユニットと、ビット線との間に閾値電圧が異なるエンハンスメント型のトランジスタとデプレション型のトランジスタとを直列接続している。このため、これらトランジスタのゲートに供給される電圧を制御することにより、1つのビット線に選択的にNANDユニットを接続することができる。
さらに、第2のドレイン選択ゲート列14を構成するデプレション型トランジスタ14dをオフするときウェル領域に負電圧を印加し、エンハンスメント型トランジスタ14eをオフするときビット線を0Vとせず、1V程度の電圧を印加している。このため、第2のドレイン選択ゲート列14を構成するデプレション型トランジスタ14d、及びエンハンスメント型トランジスタ14eを確実にオフさせることがきる。
尚、上記実施形態において、第1、第2のドレイン選択ゲート列13、14は、図6に示すように、エンハンスメント型トランジスタ同士、デプレション型トランジスタ同士が各選択ゲート列方向に2つずつ隣接して配置されていた。しかし、これに限定されるものではない。
図6に示す構成の場合、信号SGD1,SGD2を交互にハイレベル、ローレベルとした場合、隣接するNANDユニットが、非選択と選択、あるいは選択と選択の2つの場合が生じる。このため、隣接するNANDユニットのセル間容量のカップリングにより閾値電圧が変動することある。
これに対して、図12は、図6に示す構成の変形例を示すものであり、エンハンスメント型トランジスタ13e,14eと、デプレション型トランジスタ13d、14dを交互に配置した場合を示している。このような構成において、信号SGD1,SGD2を交互にハイレベル、ローレベルとした場合、隣接するNANDユニットは、非選択と選択が交互に設定され、隣接するNANDユニット同士が同時に選択されることがない。このため、隣接するNANDユニットのセル間容量のカップリングにより閾値電圧が変動することを抑制できる。
また、上記実施形態において、図4、図5に示す回路動作に対して図8に示す回路動作を説明し、図6、図7に示す回路動作に対して図9に示す回路動作を説明した。しかし、これに限らず、図4、図5に示す回路動作と図9に示す回路動作の組合せ、及び図6、図7に示す回路動作と図8に示す回路動作の組合せも有効である。
その他、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
11…セルトランジスタアレイ、12…ソース線選択ゲート列、13、14…第1、第2のドレイン選択ゲート列、13e、14e…エンハンスメント型トランジスタ、13d、14d…デプレション型トランジスタ、BL0、BL1…ビット線、NAND0〜3…NANDユニット、SL…ソース線。
Claims (5)
- 列及び行に複数のメモリセルが配置され、列に配置された複数のメモリセルにより構成され、行方向に隣接された第1、第2のNANDユニットと、
前記第1、第2のNANDユニットに共有されるビット線と、
前記ビット線と前記第1のNANDユニットとの間に直列接続され、第1の閾値電圧を有し、ゲートに第1の信号が供給される第1の選択トランジスタ及び前記第1の閾値電圧より高い第2の閾値電圧を有し、ゲートに第2の信号が供給される第2の選択トランジスタと、
前記ビット線と前記第2のNANDユニットとの間に直列接続され、前記第2の閾値電圧を有し、ゲートに前記第1の信号が供給される第3の選択トランジスタ及び前記第1の閾値電圧を有し、ゲートに前記第2の信号が供給される第4の選択トランジスタと、
各種制御信号を発生する制御部とを具備し、
前記制御部は、前記第1のNANDユニットのメモリセルに書き込みを行うとき、前記第1、第2の信号及び前記ビット線の電位を第1のレベルから第1のレベルより高い第2のレベルに設定し、前記第2の信号を第2のレベルから第1のレベルとした後、前記ビット線の電位を前記第2のレベルから前記第1のレベルに設定することを特徴とする半導体記憶装置。 - 前記第1、第2のNANDユニットとソース線とを接続するゲートに第3の信号が供給される第5、第6の選択トランジスタをさらに具備し、
前記制御部は、前記第2、第3の信号を前記第2のレベルから前記第1のレベルに設定した後、前記第1、第2のNANDユニットを構成する複数の前記メモリセルのゲートを前記第2のレベルより高く、書き込み電圧より低いレベルに設定することを特徴とする請求項1記載の半導体記憶装置。 - 前記制御部は、前記第1のNANDユニットのメモリセルに書き込みを行うとき、基板に負電圧を印加することを特徴とする請求項2記載の半導体記憶装置。
- 前記制御部は、前記第2のNANDユニットのメモリセルに書き込みを行うとき、前記ビット線に0Vより高い電圧を印加することを特徴とする請求項2記載の半導体記憶装置。
- 前記第1、第4の選択トランジスタはデプレション型のトランジスタであり、前記第2、第3の選択トランジスタはエンハンスメント型のトランジスタであることを特徴とする請求項2記載の半導体記憶装置。
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