TWI630704B

TWI630704B - 半導體記憶裝置及其製造方法

Info

Publication number: TWI630704B
Application number: TW103139379A
Authority: TW
Inventors: 矢野勝; 王炳堯
Original assignee: 華邦電子股份有限公司
Priority date: 2014-11-13
Filing date: 2014-11-13
Publication date: 2018-07-21
Also published as: TW201618283A

Abstract

本發明提供一種半導體記憶裝置，該半導體記憶裝置能夠抑制程式化動作時產生的漏電流，從而能夠進行可靠性高的程式化。本發明的快閃記憶體具有記憶體陣列，該記憶體陣列形成有多個NAND型的串。多個串的行方向的多個記憶胞的閘極共用地連接於字元線，多個位元線選擇電晶體的閘極共用地連接於選擇閘極線(SGD)，多個源極線選擇電晶體的閘極共用地連接於選擇閘極線(SGS)。選擇閘極線(SGS)和與其鄰接的字元線(WL0)的閘極的間隔(S4)大於選擇閘極線(SGD)和與其鄰接的字元線(WL7)的閘極的間隔(S1)。

Description

半導體記憶裝置及其製造方法

本發明是關於一種具有反及(NAND，Not AND)型記憶胞(memory cell)的快閃記憶體(flash memory)，特別是關於一種記憶體陣列(memory array)的佈局(layout)結構及程式化(program)。

NAND型快閃記憶體具有記憶胞陣列，該記憶胞陣列形成有多個將記憶胞串聯連接而成的NAND串。典型的NAND串具有：串聯連接的多個記憶胞；位元線選擇電晶體，串聯連接於多個記憶胞的其中一個端部；以及源極線選擇電晶體，串聯連接於多個記憶胞的另一個端部。位元線選擇電晶體的汲極連接於位元線，源極線選擇電晶體的源極連接於源極線。位元線選擇電晶體及源極線選擇電晶體藉由選擇閘極線而在讀出、程式化、擦除動作時選擇性地受到驅動(專利文獻1)。

專利文獻1：日本專利特開2012-190501號公報

圖1表示快閃記憶體的NAND串的電路結構。如圖所示，在1個記憶體區塊內，沿行方向排列有n個NAND串NU。圖1中例示了8個NAND串。1個NAND串NU例如包括串聯連接的8個記憶胞MCi(i=0、1、…、7)、連接於記憶胞MC7的汲極側的位元線選擇電晶體TD、及連接於記憶胞MC0的源極側的源極線選擇電晶體TS。位元線選擇電晶體TD的汲極連接於對應的全域位元線GBL，源極線選擇電晶體TS的源極連接於共用的源極線SL。

圖2是記憶體陣列的1個區塊的概略佈局，圖3是圖2的A-A線的概略剖面圖。形成在P阱內的多個NAND串沿BL1、BL2~BL8的方向排列，多個NAND串經由位元線接觸BCO而連接於各全域位元線(圖2中省略)GBL1~GBL8。多個NAND串的行方向的記憶胞的各浮置閘極(圖2、3中省略)藉由兼作控制閘極的字元線WL0~WL7而分別共用地連接。各記憶胞的浮置閘極及字元線WL0~WL7例如由導電性的多晶矽層所構成，各字元線WL0~WL7在記憶體陣列上彼此平行地延伸。當對各字元線進行圖案化時，其正下方的浮置閘極也同時被圖案化，因此記憶胞的閘極長度實質上等於字元線的寬度。

在行方向的位元線選擇電晶體TD的各閘極上，共用地連接有選擇閘極線SGD，同樣，在源極線選擇電晶體TS的各閘極上，共用地連接有選擇閘極線SGS。選擇閘極線SGD、SGS例如由導電性的多晶矽層所構成。選擇閘極線SGD是與字元線WL7平行地延伸，選擇閘極線SGS是與字元線WL0平行地延伸。全域位元線GBL2如圖3所示，經由位元線接觸BCO而連接於位元線選擇電晶體的擴散區域，共用源極線SL經由源極線接觸SCO而連接於源極線選擇電晶體的擴散區域。源極線SL及全域位元線GBL由導電性的多晶矽或金屬層所構成。

選擇閘極線SGD與字元線WL7的間隔(位元線選擇電晶體的閘極與記憶胞MC7的閘極的間隔)為S1，選擇閘極線SGS與字元線WL0的間隔(源極線選擇電晶體的閘極與記憶胞MC0的閘極的間隔)為S2，各字元線的間隔(NAND串方向的記憶胞的間隔)為S3。為了精度良好地進行微細加工，較為理想的是間隔S1=S2=S3，區塊內的多個NAND串的佈局實質上對稱。

當進行程式化動作時，例如對選擇頁面施加18V~20V的程式化電壓，對非選擇頁面施加8V~9V作為通過電壓。對選擇閘極線SGS施加0V，對選擇閘極線SGD施加例如1.5V作為電路電壓Vcc。對包含要程式化的選擇記憶胞的位元線(以下稱作選擇位元線)施加0V，對包含禁止程式化的非選擇記憶胞的位元線(以下稱作非選擇位元線)施加Vcc或1.5V。由此，選擇記憶胞的通道電位接地至0V，非選擇記憶胞的通道電位在位元線選擇電晶體被切斷後響應程式化電壓及通過電壓的施加，藉由字元線與通道的電容耦合而自動升壓(self boost)至例如7V~8V。如此一來，選擇記憶胞藉由FN穿隧(tunneling)而注入電子，非選擇記憶胞則不注入電子。

隨著半導體加工技術的進步，當選擇閘極線SGS與字元線WL0的間隔S1、S2縮窄至奈米級程度時，因閘極引發汲極洩漏(Gate Induced Drain Leakage，GIDL)引起的漏電流的問題將變得無法忽視。假定字元線WL0為選擇頁面的情況。選擇記憶胞MC0的通道電位為0V，非選擇記憶胞MC0的通道電位為7V~8V。圖4是說明非選擇記憶胞MC0的情況的圖。對非選擇記憶胞MC0的字元線WL0、即控制閘極14，施加18V~20V的程式化電壓，但由於非選擇記憶胞MC0的通道10的電位會自動升壓至7V~8V，因此通道10與浮置閘極12間的電位差並非足以使電子得以FN注入的大小。

非選擇記憶胞MC0的通道10及N+擴散區域16會升壓至相對較高的電壓，因此在通道10及擴散區域16的附近形成有一定的空乏區域。由於對選擇閘極線SGS施加0V，因此在選擇閘極線SGS正下方的通道20內幾乎未形成空乏區域。於是，從通道20繞入的電子被吸引至具有相對較高的電壓的擴散區域16，而進入擴散區域16。若間隔S2非常窄，換言之，若擴散區域16的寬度短，則進入擴散區域16中的電子穿隧閘極絕緣膜而注入非選擇記憶胞MC0的浮置閘極12。其結果，導致原本不程式化的非選擇記憶胞MC0的閾值發生變動。

另一方面，在對鄰接於位元線選擇電晶體TD的字元線WL7進行程式化的情況下，也同樣會產生因GIDL引起的問題。由於對選擇閘極線SGD施加例如1.5V的電壓，因此會在選擇閘極線SGD正下方的通道30內形成反轉層或者一定的空乏區域。因此，從通道30繞入並向擴散區域32注入的電子的量小於源極線選擇電晶體的情況，非選擇記憶胞MC7的閾值變動不會如非選擇記憶胞MC0那樣大。

雖然可在與源極線選擇電晶體及位元線選擇電晶體分別鄰接的位置配置虛設字元線(虛設單元)作為解決因GIDL引起的問題的方法，但是這樣，記憶體陣列的佈局會變大，甚而導致晶片尺寸(chip size)變大。

本發明的目的在於：解決此種先前的問題，提供一種半導體記憶裝置，該半導體記憶裝置能夠抑制在程式化動作時產生的漏電流，從而能夠進行可靠性高的程式化。

本發明提供一種半導體記憶裝置，其包括記憶體陣列，上述記憶體陣列包括：多個反及型的串，其中每一串包含：串聯連接的多個記憶胞；位元線選擇電晶體，連接於上述串聯連接的多個記憶胞的其中一端部；及源極線選擇電晶體，連接於上述串聯連接的多個記憶胞的另一端部；多個字元線，連接有多個串的行方向的多個記憶胞的閘極；第一選擇閘極線，連接有多個串的行方向的多個源極線選擇電晶體的閘極；以及第二選擇閘極線，連接有多個串的行方向的多個位元線選擇電晶體的閘極；其中，上述多個串中的任一串中，第一間隔大於第二間隔，所述第一間隔是源極線選擇電晶體的閘極和與其鄰接的字元線的記憶胞的閘極之間的間隔，所述第二間隔是位元線選擇電晶體的閘極和與其鄰接的字元線的記憶胞的閘極之間的間隔。

本發明還提供一種半導體記憶裝置的製造方法，其中半導體記憶裝置包括具有多個反及型的串的記憶體陣列，上述半導體記憶裝置的製造方法包括：在構成記憶胞的閘極的被加工膜上形成硬質遮罩的步驟；在上述硬質遮罩上形成多個光阻圖案的步驟；在上述多個光阻圖案的側壁上形成間隔層的步驟；去除上述多個光阻圖案的步驟；將殘存的間隔層用作遮罩來蝕刻上述硬質遮罩的步驟；以及將上述硬質遮罩用作遮罩來蝕刻所述被加工膜，以形成記憶胞的閘極的步驟，其中記憶體陣列具有第一間隔大於第二間隔的非對稱結構，上述第一間隔是源極線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔，上述第二間隔是位元線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔。

本發明還提供一種半導體記憶裝置的製造方法，其中半導體記憶裝置包括具有多個反及型的串的記憶體陣列，上述半導體記憶裝置的製造方法包括：在構成記憶胞的閘極的被加工膜上形成多個光阻圖案的步驟；在包含上述多個光阻圖案的整個面上形成絕緣層的步驟；在上述絕緣層上形成光阻層的步驟；以上述光阻層殘存於所述絕緣層兩側的側壁的方式蝕刻上述光阻層的步驟；去除上述絕緣層的步驟；將上述光阻圖案及殘存的光阻層用作遮罩來蝕刻上述被加工膜，以形成多個閘極的步驟；以及去除上述光阻圖案及殘存的光阻層的步驟，其中記憶體陣列具有第一間隔大於第二間隔的非對稱結構，上述第一間隔是源極線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔，上述第二間隔是位元線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔。

根據本發明，能夠抑制在程式化動作時因GIDL引起的漏電流導致非選擇記憶胞的閾值發生變動的現象。而且，當選擇鄰接於位元線選擇電晶體的字元線時，藉由加大位元線選擇電晶體的選擇閘極線的電壓，而能夠抑制非選擇記憶胞的閾值發生變動。進而，藉由僅擴大記憶體陣列的其中一個第1間隔來抑制因GIDL引起的漏電流，因此能夠抑制記憶體陣列的佈局或晶片變大。

10、20、30‧‧‧通道

12‧‧‧浮置閘極

14‧‧‧控制閘極

16‧‧‧N+擴散區域

22‧‧‧P阱區域

32‧‧‧擴散區域

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

120‧‧‧輸出/輸入緩衝器

130‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧頁面緩衝/感測電路

180‧‧‧列選擇電路

190‧‧‧內部電壓產生電路

200、310‧‧‧被加工層

210‧‧‧硬質遮罩

220、300‧‧‧下層膜

320‧‧‧絕緣膜

330‧‧‧光阻圖案

Ax‧‧‧行位址資訊

Ay‧‧‧列位址資訊

BCO‧‧‧位元線接觸

BL1~BL 8‧‧‧方向

BLK(0)~BLK(m)‧‧‧區塊

C1、C2、C3‧‧‧控制信號

GBL1~GBL8‧‧‧全域位元線

L、L’、L”、S1~S4‧‧‧間隔

MC0~MC7‧‧‧記憶胞

NU‧‧‧NAND串

PR‧‧‧光阻圖案

S100~S108‧‧‧步驟

SCO‧‧‧源極線接觸

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧源極線

SP‧‧‧間隔層

TD‧‧‧位元線選擇電晶體

TS‧‧‧源極線選擇電晶體

Vers‧‧‧擦除電壓

Vprog‧‧‧程式化電壓

Vread‧‧‧讀出電壓

Vpass‧‧‧通過電壓

WL0~WL7‧‧‧字元線

W、W_PR、W_SP、W_SP’、W_HM‧‧‧寬度

圖1是表示快閃記憶體的NAND串的結構的電路圖。

圖2是表示先前的快閃記憶體的記憶體陣列的概略佈局的平面圖。

圖3是圖2的A-A線概略剖面圖。

圖4是說明先前的快閃記憶體的程式化動作時向非選擇記憶胞漏電流的圖。

圖5是表示本發明的實施例的快閃記憶體的一結構例的方塊圖。

圖6是表示本發明的實施例的快閃記憶體的記憶體陣列的概略佈局的平面圖。

圖7是圖6的A-A線概略剖面圖。

圖8是說明本發明的第2實施例的程式化動作的流程。

圖9(A)~圖9(E)是說明本發明的第3實施例的非對稱記憶體陣列的製造方法的圖。

圖10(A)~圖10(E)是說明本發明的第4實施例的非對稱記憶體陣列的製造方法的圖。

圖11(A)~圖11(D)是說明本發明的第4實施例的非對稱記憶體陣列的其他製造方法的圖。

以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際裝置的比例並不相同。

圖5是表示本發明的實施例的NAND型的快閃記憶體的結構的方塊圖。本實施例的快閃記憶體100包括：記憶體陣列110，形成有排列成行列狀的多個記憶胞；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，並保持輸入/輸出資料；位址暫存器130，接收來自輸入/輸出緩衝器120的位址資料；資料暫存器140，保持輸入/輸出的資料；控制器150，供給控制信號C1、C2、C3 等，該控制信號C1、C2、C3等是基於來自輸入/輸出緩衝器120的命令資料及外部控制信號(未圖示的晶片賦能或地址閂鎖賦能等)來控制各部分；字元線選擇電路160，對來自位址暫存器130的行位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝/感測電路170，保持經由位元線而讀出的資料，或者經由位元線來保持程式化資料等；列選擇電路180，對來自位址暫存器130的列位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；以及內部電壓產生電路190，生成用於資料的讀出、程式化及擦除等所需的電壓(程式化電壓Vprog、通過電壓Vpass、讀出電壓Vread、擦除電壓Vers等)。

記憶體陣列110具有沿列方向配置的多個區塊BLK(0)、BLK(1)、…、BLK(m)。在區塊的其中一個端部，配置有頁面緩衝/感測電路170。但是，頁面緩衝/感測電路170也可配置在區塊的另一端部或者兩側的端部。在1個記憶體區塊中，如圖1所示，形成有多個NAND串NU。記憶胞典型的是具有金屬氧化物半導體(Metal Oxide Semiconductor，MOS)結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道上；浮置閘極(電荷蓄積層)，形成在穿隧氧化膜上；以及控制閘極，隔著介電質膜而形成在浮置閘極上。當浮置閘極中未蓄積有電荷時，即寫入資料“1”時，閾值處於負狀態，記憶胞為常開(normally on)。當在浮置閘極中蓄積有電子時，即寫入資料“0”時，閾值轉變為正，記憶胞為常關 (normally off)。

圖6是本實施例的記憶體陣列的概略佈局，圖7是圖6的A-A線剖面圖，在本發明之一實施例的快閃記憶體的動作時對各部施加的電壓示於如下表1。

本實施例的記憶體陣列如圖6所示，與源極線選擇電晶體的選擇閘極線SGS鄰接的字元線WL0大幅遠離選擇閘極線SGS。即，源極線選擇電晶體的閘極與連接於字元線WL0的記憶胞MC0的浮置閘極間的間隔S4大於先前的圖2所示的間隔S2(S4>S2)。更優選的是，S4=2×S1且S1=S3。

在程式化動作時，當鄰接於選擇閘極線SGS的字元線WL0為選擇頁面時，對字元線WL0施加程式化電壓。將此時的非選擇記憶胞MC0的情況示於圖7。對選擇位元線供給0V，對非選擇位元線供給例如1.5V，對位元線選擇電晶體的選擇閘極線SGD施加例如1.5V或比1.5V大的電壓。由此，選擇記憶胞的通道的電位為0V，非選擇記憶胞MC0的通道10的電位升壓至7V~8V。

N+擴散區域16的電位因與通道10同樣地升壓，而在其附近形成空乏區域。對選擇閘極線SGS施加0V，在其正下方的通道20中幾乎未形成空乏區域。因此，從通道20繞入的電子會進入高電壓的擴散區域16內。但是，由於擴散區域16的寬度、即選擇閘極線SGS與記憶胞MC0的浮置閘極的間隔S4足夠大，因此進入擴散區域16內的電子會在擴散區域16內移動的過程中失去能量(energy)，從而難以容易地穿隧閘極絕緣膜。

如上述般，根據本實施例，藉由使鄰接於源極線選擇電晶體的記憶胞遠離源極線選擇電晶體，從而能夠抑制因程式化動作時的GIDL引起的電子向非選擇記憶胞MC0的浮置閘極12的注入，從而能夠抑制非選擇記憶胞MC0的非所需的閾值變動。

接下來，對本發明的第2實施例進行說明。第1實施例中，示出了抑制源極選擇電晶體側的記憶胞的因GIDL引起的閾值變動的方法，但第2實施例是有關於抑制位元線選擇電晶體側的記憶胞的因GIDL引起的閾值變動的方法。

對選擇閘極線SGD施加的電壓VSGD必須是使位元線選擇電晶體導通的大小。例如，當對非選擇位元線供給的電壓為Vb時，電壓VSGD為比Vb+Vth(Vth為位元線選擇電晶體的閾值)大的值。

本實施例中，藉由使對位元線選擇電晶體的選擇閘極線 SGD施加的電壓VSGD大於先前，而於選擇閘極線SGD正下方的通道30形成充分的反轉層及空乏區域。由此，P阱區域22的電子難以從通道30繞入擴散區域32，其結果，抑制非選擇記憶胞MC7的閾值變動。

在第2實施例的優選實施方式中，當鄰接於選擇閘極線SGD的字元線WL7為選擇頁面時，也可使選擇閘極線SGD的電壓VSGD變大。圖8表示進行此種動作時的流程。當從外部主機輸入程式化命令時(S100)，控制器150開始進行使程式化開始的序列。繼而，當從外部主機輸入程式化資料及位址資料時(S102)，控制器150判定要程式化的頁面是否相當於與位元線選擇電晶體鄰接的頁面(圖7的例子中為字元線WL7)(S104)。若相當於鄰接的頁面，則以選擇閘極線SGD的電壓VSGD=V1的方式來控制字元線選擇電路160(S106)，若不相當於鄰接的頁面，則以電壓VSGD=V2的方式來控制字元線選擇電路160(S108)。此處，為電壓V1>V2的關係，例如V1=3.0V、V2=1.5V。

由此，能夠抑制因對位元線選擇電晶體側的非選擇記憶胞的GIDL而引起的非所需的閾值變動。

接下來，將本發明的第3實施例的非對稱結構的記憶體陣列的製造方法示於圖9(A)~圖9(E)。這些剖面圖是圖6所示的位元線方向(NAND串的方向)的概略剖面圖。在優選的實施方式中，利用雙重圖案化技術來製造本實施例的記憶體陣列。

首先，如圖9(A)所示，在被加工層200上，形成硬質遮罩210、下層膜220，在下層膜220上形成光阻圖案PR。光阻圖案PR具有寬度W_PR，且以固定的間隔L而形成。在此，較佳的條件例如為寬度W_PR：間隔L為1：3。硬質遮罩210及下層膜220例如由SiO₂或Si₃N₄等絕緣膜構成。在其他實施方式中，下層膜220可由與硬質遮罩210相同的材料構成。此處，被加工層200構成記憶胞的閘極(浮置閘極及控制閘極)，且例如由多晶矽層等構成。另外，此處雖未圖示，但記憶胞的閘極可與源極線選擇電晶體及汲極線選擇電晶體的閘極同時製造。

接下來，在下層膜220以及光阻圖案PR上形成具有固定膜厚的SiO₂等絕緣膜之後，將該絕緣膜回蝕至平坦，由此，如圖9(B)所示，在光阻圖案PR兩側的側壁上形成間隔層SP。詳細而言，在下層膜220以及光阻圖案PR上形成具有固定膜厚的SiO₂等絕緣膜之後，利用例如乾蝕刻等具有方向性的蝕刻方式(例如在圖9(A)的上下方向上的蝕刻速率大於在左右方向上的蝕刻速率的蝕刻方式)將該絕緣膜回蝕至平坦後，形成於光阻圖案PR的側壁上的絕緣膜便會殘留而形成間隔層SP。間隔層SP的寬度W_SP可根據蝕刻條件來適當選擇。在此，較佳的條件例如可以選擇調整為寬度W_PR：寬度W_SP為1：1。

接下來，如圖9(C)所示，通過灰化等方式去除光阻圖案PR之後，再以間隔層SP為遮罩來蝕刻下層膜220及硬質遮罩210。由於蝕刻下層膜220及硬質遮罩210時間隔層SP會一併被部分蝕刻，因此蝕刻後的間隔層SP的寬度W_SP’會小於原本的寬度 W_SP。同理，以間隔層SP為遮罩來蝕刻下方的下層膜220及硬質遮罩210後，被蝕刻後的下層膜220及硬質遮罩210寬度也會相對地小於原本間隔層的寬度W_SP而約等於蝕刻後間隔層的寬度W_SP’。

接下來，如圖9(D)所示，使用對硬質遮罩210及被加工層200蝕刻性較差的蝕刻劑來去除間隔層SP及下層膜220，由此能夠獲得經圖案化的硬質遮罩210，而硬質遮罩210具有寬度W_HM。在本實施例中，寬度W_HM等於寬度W_SP’，因此會略小於寬度W_SP，而硬質遮罩210之間的間隔L”則會微大於如圖9(B)所示的間隔層間的間隔L’。也就是說，藉由蝕刻的條件調整光阻圖案PR的寬度W_PR、間隔L’、L”、間隔層SP的寬度W_SP、W_SP’等，能夠將硬質遮罩210的寬度W_HM設為例如W_HM=1/2W_PR或其他任意的數值。

最後，如圖9(E)所示，移除硬質遮罩210，便可獲得經圖案化的被加工層200。被加工層200具有寬度W。在本實施例中，寬度W等於寬度W_HM，因此會略小於寬度W_SP，而硬質遮罩210之間的間隔L”則會微大於如圖9(B)所示的間隔層間的間隔L’。

如上述般，根據本實施例，藉由使用雙重圖案化技術，能夠獲得短通道的記憶胞的閘極結構，進而能夠形成線寬超過光微影步驟中的解析度極限的記憶胞。因此，能夠形成高密度地集成的記憶體陣列，並且能夠削減記憶體陣列的佔有面積。

在一實施例中，從圖9(C)所示的步驟開始去除間隔層SP及下層膜220，以使硬質遮罩210露出，但未必限於此，也可在圖9(C)的狀態下，將間隔層SP一併用作為遮罩來蝕刻被加工層200。

而且，如上所述，本實施例的記憶體陣列具有非對稱結構。使用雙重圖案化技術來形成非對稱結構時，可採如下所述的方法。在雙重圖案化技術中，利用形成在光阻圖案兩側的側壁上的間隔層SP來形成硬質遮罩，因此最終形成的硬質遮罩的數量始終為2的倍數。因此，如圖6所示，在1個NAND串具有8個記憶胞(8根字元線WL0~WL7)的情況下，借助雙重圖案化技術，形成9個硬質遮罩，然後，去除其中一個端部側的1個硬質遮罩。由此，能夠使字元線WL0與選擇閘極線SGS的間隔S4充分大於字元線WL7與選擇閘極線SGD的間隔S1。

而且，作為與所述不同的其他方法，可通過雙重圖案化技術來形成8個硬質遮罩，但以形成在其中一個端部的硬質遮罩與選擇閘極線SGS的間隔S4大於形成在另一個端部的硬質遮罩與選擇閘極線SGD的間隔S1的方式來進行定位。

接下來，將本發明的第4實施例的非對稱結構的記憶體陣列的製造方法示於圖10(A)~圖10(E)。如圖10(A)所示，在下層膜300上形成被加工層310，在被加工層310上，通過光微影步驟形成光阻圖案PR。接下來，如圖10(B)所示，在整個面上形成固定膜厚的絕緣膜320之後，如圖10(C)所示，對絕緣膜320進行回蝕，在光阻圖案PR兩側的側面形成間隔層SP。接下來，如圖10(D)所示，通過灰化等方式去除光阻圖案PR，形成間隔層SP。接下來，如圖10(E)所示，將間隔層SP用作遮罩來蝕刻被加工層310。

這樣，根據本實施例，能夠藉由1次光微影步驟而自對準地形成間隔層SP的遮罩圖案。進而，藉由適當調整光阻圖案PR的寬度W_PR、間隔L、間隔層SP的寬度W(可藉由調整絕緣膜的成長膜厚加以調整)，能夠形成比光阻圖案PR的間隔(間距)還小的、例如1/2間距的間隔層SP的遮罩圖案。

接下來，將第4實施例的變形例示於圖11(A)~圖11(D)。圖10(A)、圖10(B)的步驟之後，如圖11(A)所示，在整個面上形成固定膜厚的光阻圖案330。接下來，如圖11(B)所示，對光阻圖案330進行回蝕，進行光阻圖案330殘存於絕緣膜320兩側的側壁的平坦化。接下來，如圖11(C)所示，藉由具有選擇性的異向性蝕刻來去除露出的絕緣膜320。由此，在光阻圖案PR之間形成光阻圖案330。接下來，如圖11(D)所示，使用光阻圖案PR、330來蝕刻被加工層310，隨後，通過灰化等方式去除光阻圖案PR、330。其結果，形成使圖10(E)的圖案反轉的圖案。

在第4實施例中，也可與第3實施例同樣地形成窄間距、短通道的記憶胞陣列。而且，與第3實施例時同樣，使字元線WL0與選擇閘極線SGS的間隔S4大於字元線WL7與選擇閘極線SGD 的間隔S1，因此刪除多餘地形成的其中一個端部的一個硬質遮罩，或者將其中一個端部的形成硬質遮罩的位置以距離選擇閘極線SGS的間隔為S4的方式進行定位。

如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍書所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。

所述實施例示出了間隔S1=S3、S4=2×S1的例子，但這些僅為一例，本發明並不限定於此種關係。進而，所述實施例示出了在1個區塊中示出8個NAND串的示例，且1個串具有8個記憶胞的例子，但這些僅為一例，本發明並不限定於此。

Claims

一種半導體記憶裝置，包括記憶體陣列，上述記憶體陣列包括：多個反及型的串，其中每一串包含：串聯連接的多個記憶胞；位元線選擇電晶體，連接於上述串聯連接的多個記憶胞的其中一端部；及源極線選擇電晶體，連接於上述串聯連接的多個記憶胞的另一端部；多個字元線，連接有多個串的行方向的多個記憶胞的閘極；第一選擇閘極線，連接有多個串的行方向的多個源極線選擇電晶體的閘極；以及第二選擇閘極線，連接有多個串的行方向的多個位元線選擇電晶體的閘極；其中，上述多個串中的任一串中，第一間隔大於第二間隔，所述第一間隔是源極線選擇電晶體的閘極和與其鄰接的字元線的記憶胞的閘極之間的間隔，所述第二間隔是位元線選擇電晶體的閘極和與其鄰接的字元線的記憶胞的閘極之間的間隔，其中，上述第一間隔為上述第二間隔的兩倍。
如申請專利範圍第1項所述的半導體記憶裝置，其中，上述第一間隔大於同一串的記憶胞的任二相鄰閘極間的第三間隔。
如申請專利範圍第2項所述的半導體記憶裝置，其中，上述第二間隔與上述第三間隔相等。
如申請專利範圍第1項至第3項中任一項所述的半導體記憶裝置，其中，在程式化動作時，對上述第一選擇閘極線施加使多個源極線選擇電晶體為非導通的電壓。
如申請專利範圍第1項至第3項中任一項所述的半導體記憶裝置，其中，在程式化動作時，判定鄰接於上述第二選擇閘極線的字元線是否為所選擇的頁面，在判定為是所選擇的頁面時，對上述第二選擇閘極線施加第一電壓以使多個位元線選擇電晶體導通，在判定為並非所選擇的頁面時，對上述第二選擇閘極線施加第二電壓以使上述多個位元線選擇電晶體導通，且上述第一電壓大於上述第二電壓。
一種半導體記憶裝置的製造方法，所述半導體記憶裝置包括具有多個反及型的串的記憶體陣列，所述半導體記憶裝置的製造方法包括：在構成記憶胞的閘極的被加工膜上形成硬質遮罩的步驟；在上述硬質遮罩上形成多個光阻圖案的步驟；在上述多個光阻圖案的側壁上形成間隔層的步驟；去除上述多個光阻圖案的步驟；將殘存的間隔層用作遮罩來蝕刻上述硬質遮罩的步驟；以及將上述硬質遮罩用作遮罩來蝕刻所述被加工膜，以形成記憶胞的閘極的步驟，且記憶體陣列具有第一間隔大於第二間隔的非對稱結構，上述第一間隔是源極線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔，上述第二間隔是位元線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔，其中，上述第一間隔為上述第二間隔的兩倍。
一種半導體記憶裝置的製造方法，所述半導體記憶裝置包括具有反及型的串的記憶體陣列，所述半導體記憶裝置的製造方法包括：在構成記憶胞的閘極的被加工膜上形成多個光阻圖案的步驟；在包含上述多個光阻圖案的整個面上形成絕緣層的步驟；在上述絕緣層上形成光阻層的步驟；以上述光阻層殘存於所述絕緣層兩側的側壁的方式蝕刻上述光阻層的步驟；去除上述絕緣層的步驟；將上述光阻圖案及殘存的光阻層用作遮罩來蝕刻上述被加工膜，以形成多個閘極的步驟；以及去除上述光阻圖案及殘存的光阻層的步驟，且記憶體陣列具有第一間隔大於第二間隔的非對稱結構，上述第一間隔是源極線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔，上述第二間隔是位元線選擇電晶體的閘極和與其鄰接的記憶胞的閘極之間的間隔，其中，上述第一間隔為上述第二間隔的兩倍。
如申請專利範圍第6項或第7項所述的半導體記憶裝置的製造方法，其中，更包括去除上述多個閘極的一部分的步驟。
如申請專利範圍第6項或第7項所述的半導體記憶裝置的製造方法，其中，上述第一間隔大於同一串的記憶胞的任二相鄰閘極間的第三間隔。
如申請專利範圍第6項或第7項所述的半導體記憶裝置的製造方法，其中，上述第二間隔與上述第三間隔相等。
一種半導體記憶裝置，包括記憶體陣列，上述記憶體陣列包括：多個反及型的串，其中每一串包含：串聯連接的多個記憶胞；位元線選擇電晶體，連接於上述串聯連接的多個記憶胞的其中一端部；及源極線選擇電晶體，連接於上述串聯連接的多個記憶胞的另一端部；多個字元線，連接有多個串的行方向的多個記憶胞的閘極；第一選擇閘極線，連接有多個串的行方向的多個源極線選擇電晶體的閘極；以及第二選擇閘極線，連接有多個串的行方向的多個位元線選擇電晶體的閘極；其中，在程式化動作時，判定鄰接於上述第二選擇閘極線的字元線是否為所選擇的頁面，在判定為是所選擇的頁面時，對上述第二選擇閘極線施加第一電壓以使多個位元線選擇電晶體導通，在判定為並非所選擇的頁面時，對上述第二選擇閘極線施加第二電壓以使上述多個位元線選擇電晶體導通，且上述第一電壓大於上述第二電壓。
如申請專利範圍第11項所述的半導體記憶裝置，其中，上述多個串中的任一串中，第一間隔大於第二間隔，所述第一間隔是源極線選擇電晶體的閘極和與其鄰接的字元線的記憶胞的閘極之間的間隔，所述第二間隔是位元線選擇電晶體的閘極和與其鄰接的字元線的記憶胞的閘極之間的間隔，且上述第一間隔大於同一串的記憶胞的任二相鄰閘極間的第三間隔。
如申請專利範圍第12項所述的半導體記憶裝置，其中，上述第一間隔為上述第二間隔的兩倍，且上述第二間隔與上述第三間隔相等。
如申請專利範圍第11項至第13項中任一項所述的半導體記憶裝置，其中，在程式化動作時，對上述第一選擇閘極線施加使多個源極線選擇電晶體為非導通的電壓。