JP2007266209A - Ｆｉｎ型メモリセル - Google Patents

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Abstract

【課題】Ｆｉｎ−ＦＥＴとの混載に適したＦｉｎ型メモリセルを提案する。
【解決手段】本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアＡＡと、アクティブエリアＡＡの側面に沿うフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向に配置され、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとを備える。
【選択図】図２

Description

本発明は、フィン(fin)形状のアクティブエリア内に形成されるＦｉｎ型メモリセルに関し、特に、セルアレイ構造がＮＡＮＤ型であるＦｉｎ−ＮＡＮＤ型フラッシュメモリに使用される。
システムＬＳＩは、１チップ内に１つのシステムを実現するものとして、電子機器の軽薄短小化が進むなか、注目される技術の一つである。例えば、ＩＣカード内に搭載されるシステムＬＳＩでは、１チップ内に、ロジック回路、不揮発性半導体メモリなどのブロックが混載される。
ここで、一つの問題は、ロジック回路と不揮発性半導体メモリとのプロセスの整合性がある。例えば、ロジック回路で用いられるＣＭＯＳプロセスと不揮発性半導体メモリで用いられるメモリプロセスとは、ＣＭＯＳ回路のゲート絶縁膜とメモリセルのトンネル酸化膜との成膜方法の不整合など、互いに相容れない部分が多く、プロセスが複雑化する問題がある。
このような実情に鑑み、ＣＭＯＳ−メモリ混載プロセスに関する技術については、現在までのところ、例えば、特許文献１に開示される技術など、いくつか有効な技術が提案されている。
ところで、最近、ポストＭＯＳＦＥＴの有力候補としてＦｉｎ−ＦＥＴが注目されている。Ｆｉｎ−ＦＥＴは、フィン形状のアクティブエリア内に形成されるＭＯＳＦＥＴであり、例えば、システムＬＳＩ内のロジック回路への適用が検討されている。
この場合、ロジック回路と不揮発性半導体メモリとのプロセスの整合性を考えると、システムＬＳＩ内の不揮発性半導体メモリについてもＦｉｎ型メモリセルから構成すれば、プロセスの簡略化によるシステムＬＳＩの製造コストの低減に有効となる。
そこで、Ｆｉｎ型メモリセルからなる不揮発性半導体メモリが、例えば、特許文献２に提案されている。しかし、ここに提案される技術では、Ｆｉｎ型メモリセルは、現在の不揮発性半導体メモリのメモリセルと同様に、スタックゲート構造を有しているため、結果として、プロセスの簡略化による製造コストの飛躍的な削減を達成できない。
米国特許第６，８５３，５８３号 特開２００５−２４３７０９号
本発明の例では、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ型メモリセルを提案する。
(1) Ｆｉｎ型メモリセル
本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアと、アクティブエリアの側面に沿うフローティングゲート電極と、フローティングゲート電極に対してアクティブエリアの長手方向に配置され、フローティングゲート電極を挟み込む２つのコントロールゲート電極とを備える。
本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアと、アクティブエリアの第１側面に沿って配置される第１フローティングゲート電極と、アクティブエリアの第１側面に対向する第２側面に沿って配置される第２フローティングゲート電極と、第１フローティングゲート電極に対してアクティブエリアの長手方向に配置され、第１フローティングゲート電極を挟み込む第１及び第２コントロールゲート電極と、第２フローティングゲート電極に対してアクティブエリアの長手方向に配置され、第２フローティングゲート電極を挟み込む第３及び第４コントロールゲート電極とを備える。
(2) Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリは、フィン形状のアクティブエリアと、アクティブエリアの側面に沿って、その長手方向に交互に配置される複数のフローティングゲート電極及び複数のコントロールゲート電極とを備え、複数のフローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つのコントロールゲート電極とにより１つのＦｉｎ型メモリセルが構成される。
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリ(２値)は、フィン形状のアクティブエリアと、アクティブエリアの第１側面に沿って、その長手方向に交互に配置される複数の第１フローティングゲート電極及び複数の第１コントロールゲート電極と、アクティブエリアの第１側面に対向する第２側面に沿って、その長手方向に交互に配置される複数の第２フローティングゲート電極及び複数の第２コントロールゲート電極とを備え、複数の第１フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第１コントロールゲート電極、及び、複数の第２フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第２コントロールゲート電極により、１つのＦｉｎ型メモリセルが構成される。
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリ(多値)は、フィン形状のアクティブエリアと、アクティブエリアの第１側面に沿って、その長手方向に交互に配置される複数の第１フローティングゲート電極及び複数の第１コントロールゲート電極と、アクティブエリアの第１側面に対向する第２側面に沿って、その長手方向に交互に配置される複数の第２フローティングゲート電極及び複数の第２コントロールゲート電極とを備え、複数の第１フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第１コントロールゲート電極により、第１Ｆｉｎ型メモリセルが構成され、複数の第２フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第２コントロールゲート電極により、第１Ｆｉｎ型メモリセルとは異なる第２Ｆｉｎ型メモリセルが構成される。
(3) 半導体メモリ(斜めワード線)
本発明の例に関わる半導体メモリは、互いに直交する第１及び第２方向にアレイ状に配置される複数のメモリセルからなるメモリセルアレイと、複数のメモリセルのゲートに接続され、第１及び第２方向の間の第３方向に延びる複数のワード線とを備え、複数のワード線の各々に接続される複数のメモリセルは、第３方向に配置される。
本発明の例によれば、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ型メモリセルを実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ型メモリセルとして、フィン形状のアクティブエリアの側面に沿うフローティングゲート電極と、フローティングゲート電極に対してアクティブエリアの長手方向に配置され、フローティングゲート電極を挟み込む２つのコントロールゲート電極とからなる構造を提案する。
このような構造によれば、Ｆｉｎ型メモリセルは、スタックゲート構造を有していない。即ち、フローティングゲート電極とコントロールゲート電極とを、Ｆｉｎ−ＦＥＴのゲート電極と同様に、１回の堆積ステップと１回のリソグラフィステップとで形成することができ、製造プロセスの簡略化による製造コストの飛躍的な削減を達成できる。
また、フローティングゲート電極は、２つのコントロールゲート電極により挟み込まれ、これら２つのコントロールゲート電極によりフローティングゲート電極の電位が制御される。このため、フローティングゲート電極の電位を正確に制御できるようになり、Ｆｉｎ型メモリセルの動作安定性が向上する。
さらに、フローティングゲート電極の電位を正確に制御できる結果、Ｆｉｎ型メモリセルの閾値電圧のばらつきが減少し、Ｆｉｎ型メモリセルに記憶されるデータの閾値分布の形状をシャープにできる。このため、電源電圧の低下を実現でき、その結果、低消費電力化と周辺回路を構成するＦｉｎ−ＦＥＴの破壊防止とを達成できる。また、Ｆｉｎ型メモリセルに記憶される複数のデータの信号比を大きくとることができるため、リードデータの値を判定するときのリードマージンも大きくなる。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 基本構造
図１及び図２は、本発明の例に関わるＦｉｎ型メモリセルの基本構造を示している。
Ｆｉｎ型メモリセルＭＣは、半導体基板１上のフィン形状のアクティブエリアＡＡ内に形成される。アクティブエリアＡＡの長手方向は、カラム方向となっており、アクティブエリアＡＡのロウ方向の厚さは、Ｔａａに設定される。
フローティングゲート電極ＦＧは、アクティブエリアＡＡの側面に沿って配置される。フローティングゲート電極ＦＧとアクティブエリアＡＡの間には、例えば、酸化シリコンからなるトンネル絶縁膜２が配置される。
フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向には、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧが配置される。
本例では、１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面にそれぞれ配置されるフローティングゲート電極ＦＧと、アクティブエリアＡＡをロウ方向に跨ぐブリッジ形状の２つのコントロールゲート電極ＣＧとから構成される。
アクティブエリアＡＡの両側面にそれぞれ配置されるフローティングゲート電極ＦＧには同じデータが記憶されるため、両者を結合し、コントロールゲート電極ＣＧと同様に、ブリッジ形状としてもよい。
但し、フローティングゲート電極ＦＧをブリッジ形状とすると、アクティブエリアＡＡの上角部において電界集中によるリークが発生する場合があるため、アクティブエリアＡＡの両側面のフローティングゲート電極ＦＧは、互いに分離しておくのが好ましい。
尚、本例の場合、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧは、アクティブエリアＡＡの両側面にそれぞれ配置されているが、アクティブエリアＡＡの片側面のみに配置してもよい。
また、コントロールゲート電極ＣＧについては、ブリッジ形状とすることなく、フローティングゲート電極ＦＧと同様に、それぞれアクティブエリアＡＡの片側面に独立して配置してもよい。但し、この場合は、コントロールゲート電極ＣＧ上にこれらを互いに結合するワード線を配置する。
図３は、Ｆｉｎ型メモリセルに生じる容量結合を示している。
本発明の例に関わるＦｉｎ型メモリセルの特徴の一つは、フローティングゲート電極ＦＧを挟み込む形で２つのコントロールゲート電極ＣＧが配置され、これら２つのコントロールゲート電極ＣＧによりフローティングゲート電極ＦＧの電位を制御する点にある。
これにより、フローティングゲート電極ＦＧの電位を正確に制御できるようになり、Ｆｉｎ型メモリセルの動作安定性が向上する。
ここで、アクティブエリアＡＡとフローティングゲート電極ＦＧとの間に生じる容量Ｃｏｘは、εox（Ｌｇ×Ｔｈ）／Ｔｏｘで表され、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に生じる容量２Ｃｉｐｄは、２εipd（Ｗｇ×Ｔｈ）／Ｔｉｐｄで表される。
但し、Ｌｇは、フローティングゲート電極ＦＧのカラム方向の幅、Ｔｈは、フローティングゲート電極ＦＧの高さ（図２参照）、Ｔｏｘは、トンネル絶縁膜の厚さ、Ｗｇは、フローティングゲート電極ＦＧのロウ方向の幅、Ｔｉｐｄは、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の絶縁膜、いわゆるインターポリ絶縁膜(inter poly-dielectric)の厚さ、εoxは、トンネル絶縁膜の比誘電率、εipdは、インターポリ絶縁膜の比誘電率である。
また、説明を簡単にするため、トンネル絶縁膜の比誘電率εoxとインターポリ絶縁膜の比誘電率εipdとが等しく、かつ、アクティブエリアＡＡとフローティングゲート電極ＦＧとの間に生じる容量と、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に生じる容量との容量結合比が０．５であるものと仮定すると、２Ｗｇ／Ｔｉｐｄ＝Ｌｇ／Ｔｏｘなる関係が成立する。
図４は、フローティングゲート電極ＦＧの電位Ｖｆｇとコントロールゲート電極ＣＧの電位Ｖｃｇとの関係を示している。
２つのコントロールゲート電極ＣＧによりフローティングゲート電極ＦＧの電位Ｖｆｇを制御すれば、従来の１つのコントロールゲート電極ＣＧによりフローティングゲート電極ＦＧの電位を制御する場合に比べて、フローティングゲート電極ＦＧの電位Ｖｆｇをコントロールゲート電極ＣＧの電位Ｖｃｇに近付けることができる。
図５は、Ｆｉｎ型メモリセルのサイズの例を示している。
サイズ決定の基準となるテクノロジーノードを１０ｎｍと仮定すると、アクティブエリアＡＡの幅Ｔａａは、３０ｎｍ、フローティングゲート電極ＦＧの平面サイズＷｇ×Ｌｇは、２０ｎｍ×２０ｎｍ、トンネル絶縁膜の厚さＴｏｘ及びインターポリ絶縁膜の厚さＴｉｐｄは、それぞれ１０ｎｍに設定できる。
また、コントロールゲート電極ＣＧの平面サイズについては、カラム方向の幅を１０ｎｍとし、セルサイズの縮小を図ることができる。
尚、メモリセルサイズについては、テクノロジーノードやシステムＬＳＩが必要とする不揮発性半導体メモリのメモリ容量などを考慮し、自由に変更することが可能である。
(2) Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
本発明の例に関わるＦｉｎ型メモリセルは、メモリセルアレイのタイプ、例えば、ＮＡＮＤ型、ＮＯＲ型、ＮＡＮＯ型、３Ｔｒ−ＮＡＮＤ型などによらず、様々な不揮発性半導体メモリに適用可能であるが、以下では、代表例として、本発明の例に関わるＦｉｎ型メモリセルをＮＡＮＤ型フラッシュメモリに適用した場合について説明する。
A. 全体図
図６は、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリの全体図を示している。
ブロック構成としては、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリは、通常のＮＡＮＤ型フラッシュメモリと何ら変わるところがない。
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
データラッチ回路１２は、リード(read)／ライト(write)時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
ロウデコーダ１５及びカラムデコーダ１６は、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。ワード線ドライバ１７は、選択されたブロック内の選択されたワード線を駆動する。
基板電位制御回路１８は、半導体基板の電位を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電位を動作モードに応じて制御する。
例えば、基板電位制御回路１８は、リード／ライト時には、ｐ型ウェル領域を０Ｖに設定し、イレーズ(erase)時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電位に設定する。
電位発生回路１９は、トランスファ電位を発生する。トランスファ電位は、ワード線ドライバ１７を介して選択されたブロック内のワード線に供給される。
例えば、リード時には、電位発生回路１９は、リード電位と中間電位を発生する。リード電位は、ワード線ドライバ１７を介して選択されたブロック内の選択されたワード線に供給され、中間電位は、ワード線ドライバ１７を介して選択されたブロック内の非選択のワード線に供給される。
また、ライト時には、電位発生回路１９は、ライト電位と中間電位を発生する。ライト電位は、ワード線ドライバ１７を介して選択されたブロック内の選択されたワード線に供給され、中間電位は、ワード線ドライバ１７を介して選択されたブロック内の非選択のワード線に供給される。
制御回路２０は、例えば、基板電位制御回路１８及び電位発生回路１９の動作を制御する。
図７は、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・から構成される。
各々のブロックは、ロウ方向に配置される複数のセルユニットＵを有する。複数のセルユニットＵの各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。
セルユニットＵの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。
メモリセルアレイ１１上には、複数のワード線ＷＬ０，ＷＬ１，・・・ＷＬ（ｎ−１），ＷＬｎと複数のセレクトゲート線ＳＧＳＬ，ＳＧＤＬが配置される。
例えば、ブロックＢＫ１内には、ｎ＋１本のワード線ＷＬ０，ＷＬ１，・・・ＷＬ（ｎ−１），ＷＬｎと２本のセレクトゲート線ＳＧＳＬ，ＳＧＤＬが配置される。ワード線ＷＬ０，ＷＬ１，・・・ＷＬ（ｎ−１），ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１に接続される。
転送トランジスタユニット２１は、例えば、電源電位Ｖｃｃよりも高いライト電位を転送できるように、高耐圧(high voltage)タイプのトランジスタから構成される。
ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２１をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１をオフにする。
ここで、Ｆｉｎ型メモリセルに対するデータライト(data writing)については、後に詳述するが、ここで簡単に説明すると、選択されたＦｉｎ型メモリセルの両端に存在する２本のワード線にライト電位を与えることにより行う。
例えば、ブロックＢＫ１内のセルユニットＵの最もビット線ＢＬ１，ＢＬ２，・・・ＢＬｍ寄りのメモリセルＭに対してデータライトを実行する場合、２本のワード線ＷＬ１，ＷＬ２に与える電位Ｖｃｇ０，Ｖｃｇ１をライト電位に設定し、その他のワード線ＷＬ３，・・・ＷＬｎに与える電位Ｖｃｇ３，・・・Ｖｃｇｎについては、Ｆｉｎ型メモリセルＭＣをそれに記憶されるデータにかかわらずオンにするトランスファ電位に設定する。
また、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに与える電位Ｖｓｇｓ，Ｖｓｇｄについては、セレクトゲートトランジスタＳＴをオンにする電位に設定する。
B. 構造（レイアウト）
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリのセルユニットの構造（レイアウト）について説明する。
B-1 第１例
図８は、セルユニットのレイアウトの第１例を示している。
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面に１ずつ配置される合計２つのフローティングゲート電極と、それに隣り合う位置に配置される２つのコントロールゲート電極から構成される。
例えば、最もビット線コンタクト部ＢＬＣ寄りのメモリセルＭＣについては、アクティブエリアＡＡの両側面に配置される２つのフローティングゲート電極ＦＧ１と、それに隣り合う位置に配置される２つのコントロールゲート電極ＣＧ０，ＣＧ１とから構成される。
本例では、ＮＡＮＤストリングは、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧｎで終端する。
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
セレクトゲートトランジスタＳＴは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎと同じ形状のセレクトゲート電極ＳＧＳ，ＳＧＤを有する。
但し、セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのそれよりも長い。
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
尚、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ及びセレクトゲート電極ＳＧＳ，ＳＧＤについては、ブリッジ形状としてもよいし、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎと同様に、それぞれアクティブエリアＡＡの片側面に独立して配置してもよい。
このようなレイアウトによれば、実際に、本発明の例に関わるＦｉｎ型メモリセルを使用してＮＡＮＤ型フラッシュメモリを構成することができる。
B-2 第２例
図９は、セルユニットのレイアウトの第２例を示している。
第２例は、第１例の変形例である。
第２例のレイアウトは、第１例と比べると、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣの形状が異なり、その他については、第１例と同じである。
第２例では、ソース線及びビット線がアクティブエリアＡＡにコンタクトし易くなるように、アクティブエリアＡＡのソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣにそれぞれフリンジ(fringe)を設ける。
これより、ソース線コンタクト部ＳＬＣ又はビット線コンタクト部ＢＬＣとコンタクトホールとの合せずれが発生しても、ソース線又はビット線とアクティブエリアＡＡとの接触不良が発生し難くなる。
B-3 第３例
図１０は、セルユニットのレイアウトの第３例を示している。
第３例は、第１例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。セルユニットのレイアウトは、第１例と同じである。
尚、第３例のレイアウトを第２例のレイアウトに組み合わせることも当然に可能である。
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上には、コンタクトホールが配置される。ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、ロウ方向に延び、コンタクトホールを介してコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎに接続される。
セレクトゲート電極ＳＧＳ，ＳＧＤ上にも、コンタクトホールが配置される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ロウ方向に延び、コンタクトホールを介してセレクトゲート電極ＳＧＳ，ＳＧＤに接続される。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、ロウ方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，・・・が接続される。ビット線ＢＬ１，ＢＬ２，・・・は、カラム方向に延びる。
本例のレイアウトでは、アクティブエリアＡＡの長手方向に、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとが交互に配置される。
その結果、例えば、これらを交互に配置するピッチを２Ｌとした場合、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上のコンタクトホールのカラム方向のサイズを、最大、３Ｌまで大きくすることができる。また、ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎの幅も、最大、３Ｌまで広げることができる。
但し、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのカラム方向の幅を、共に、Ｌ、両者の間のスペースも、Ｌとする。
同様に、セレクトゲートトランジスタＳＴのセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホール及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについても、カラム方向のサイズを大きくすることができる。
従って、Ｆｉｎ型メモリセルが微細化されても、コンタクト抵抗及び配線抵抗が顕著に増加することがなく、メモリ動作の高速化を実現できる。
図１１（ａ），（ｂ）は、図１０のレイアウトを立体化した場合のデバイス構造の例を示している。
半導体基板１ａは、ｐ型であり、例えば、同図（ａ）に示すように、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン状のアクティブエリアＡＡは、ｐ型ウェル領域１ｃ内に配置される。
また、例えば、同図（ｂ）に示すように、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
フィン状のアクティブエリアＡＡの下部には、それを挟み込むように、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
セレクトゲートトランジスタＳＴは、アクティブエリアＡＡ内に拡散層を有する。この拡散層は、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣに形成される。
ＮＡＮＤストリングのソース側セレクトゲートトランジスタＳＴの拡散層は、ｎ＋型ソース拡散層となる。ソース線ＳＬは、ソース側セレクトゲートトランジスタＳＴのｎ＋型ソース拡散層に接続される。
ＮＡＮＤストリングのドレイン側セレクトゲートトランジスタＳＴの拡散層は、ｎ＋型ドレイン拡散層４となる。ビット線ＢＬは、ドレイン側セレクトゲートトランジスタＳＴのｎ＋型ドレイン拡散層４に接続される。
尚、アクティブエリアＡＡにおいて、ＮＡＮＤストリングを構成するメモリセルの間、及び、メモリセルとセレクトゲートトランジスタとの間に、それぞれ拡散層を形成してもよいし、また、しなくてもよい。
B-4 第４例
図１２は、セルユニットのレイアウトの第４例を示している。
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面に１ずつ配置される合計２つのフローティングゲート電極と、それに隣り合う位置に配置される２つのコントロールゲート電極から構成される。
本例では、ＮＡＮＤストリングは、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧｎで終端する。
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
セレクトゲートトランジスタＳＴは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎと同じ形状のセレクトゲート電極ＳＧＳ，ＳＧＤを有する。
但し、セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのそれよりも長い。
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
本例では、複数のアクティブエリアＡＡの両側面に配置されるコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎに関し、これらは互いに同一層内で結合される。即ち、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、複数のアクティブエリアＡＡを跨ぐブリッジ形状を有する。
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上には、コンタクトホールが配置される。ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、ロウ方向に延び、コンタクトホールを介してコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎに接続される。
セレクトゲート電極ＳＧＳ，ＳＧＤ上にも、コンタクトホールが配置される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ロウ方向に延び、コンタクトホールを介してセレクトゲート電極ＳＧＳ，ＳＧＤに接続される。
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上及びセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホールについては、アクティブエリアＡＡのピッチよりも広いピッチで配置される。
但し、これらコンタクトホールについては、アクティブエリアＡＡのピッチと同じピッチで配置しても構わない。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、ロウ方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，・・・が接続される。ビット線ＢＬ１，ＢＬ２，・・・は、カラム方向に延びる。
本例のレイアウトでは、アクティブエリアＡＡの長手方向に、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとが交互に配置される。
その結果、第１例と同様に、例えば、これらを交互に配置するピッチを２Ｌとした場合、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上のコンタクトホールのカラム方向のサイズ及びワード線ＷＬ１，ＷＬ２，・・・ＷＬｎの幅を、それぞれ、最大、３Ｌまで広げることができる。
但し、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのカラム方向の幅を、共に、Ｌ、両者の間のスペースも、Ｌとする。
同様に、セレクトゲートトランジスタＳＴのセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホール及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについても、カラム方向のサイズを大きくすることができる。
このようなレイアウトによれば、実際に、本発明の例に関わるＦｉｎ型メモリセルを使用してＮＡＮＤ型フラッシュメモリを構成することができる。
図１３乃至図１６は、図１２のレイアウトを立体化した場合のデバイス構造の例を示している。
半導体基板１ａは、ｐ型であり、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン形状のアクティブエリアＡＡの下部は、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
もちろん、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
B-5 第５例
図１７は、セルユニットのレイアウトの第５例を示している。
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面に１ずつ配置される合計２つのフローティングゲート電極と、それに隣り合う位置に配置される２つのコントロールゲート電極から構成される。
本例では、ＮＡＮＤストリングは、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧｎで終端する。
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
セレクトゲートトランジスタＳＴは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎと同じ形状のセレクトゲート電極ＳＧＳ，ＳＧＤを有する。
但し、セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのそれよりも長い。
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ及びセレクトゲート電極ＳＧＳ，ＳＧＤは、１つ又は複数のアクティブエリアＡＡを跨ぐブリッジ形状としてもよいし、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎと同様に、それぞれアクティブエリアＡＡの片側面に独立して配置してもよい。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上に直接形成される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬも、セレクトゲート電極ＳＧＳ，ＳＧＤ上に直接形成される。
即ち、本例では、ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとの間、及び、セレクトゲート線ＳＧＳＬ，ＳＧＤＬとセレクトゲート電極ＳＧＳ，ＳＧＤとの間に、それぞれコンタクトホールが存在しない。
従って、第５例では、第１乃至第４例と比べて、これらのコンタクトホールを形成するステップを省略できる分、プロセスの簡略化と製造コストの低減を図ることができる。
このようなレイアウトによっても、実際に、本発明の例に関わるＦｉｎ型メモリセルを使用してＮＡＮＤ型フラッシュメモリを構成することができる。
B-6 第６例
図１８は、セルユニットのレイアウトの第６例を示している。
第６例は、第５例の変形例である。
第６例のレイアウトは、第５例と比べると、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣの形状が異なり、その他については、第５例と同じである。
第６例では、ソース線及びビット線がアクティブエリアＡＡにコンタクトし易くなるように、アクティブエリアＡＡのソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣにそれぞれフリンジを設ける。
これより、ソース線コンタクト部ＳＬＣ又はビット線コンタクト部ＢＬＣとコンタクトホールとの合せずれが発生しても、ソース線又はビット線とアクティブエリアＡＡとの接触不良が発生し難くなる。
B-7 第７例
図１９は、セルユニットのレイアウトの第７例を示している。
第７例は、第５例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。
セルユニットのレイアウトは、第５例と同じである。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上に直接形成される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬも、セレクトゲート電極ＳＧＳ，ＳＧＤ上に直接形成される。
即ち、本例では、ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとの間、及び、セレクトゲート線ＳＧＳＬ，ＳＧＤＬとセレクトゲート電極ＳＧＳ，ＳＧＤとの間に、それぞれコンタクトホールが存在しない。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、ロウ方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・が接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・は、カラム方向に延びる。
本例のレイアウトでは、アクティブエリアＡＡの長手方向に、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとが交互に配置される。
その結果、第１例と同様に、例えば、これらを交互に配置するピッチを２Ｌとした場合、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上のコンタクトホールのカラム方向のサイズ及びワード線ＷＬ１，ＷＬ２，・・・ＷＬｎの幅を、それぞれ、最大、３Ｌまで広げることができる。
但し、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのカラム方向の幅を、共に、Ｌ、両者の間のスペースも、Ｌとする。
同様に、セレクトゲートトランジスタＳＴのセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホール及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについても、カラム方向のサイズを大きくすることができる。
従って、Ｆｉｎ型メモリセルが微細化されても、コンタクト抵抗及び配線抵抗が顕著に増加することがなく、メモリ動作の高速化を実現できる。
図２０乃至図２３は、図１９のレイアウトを立体化した場合のデバイス構造の例を示している。
半導体基板１ａは、ｐ型であり、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン形状のアクティブエリアＡＡの下部は、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
もちろん、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
C. 基本動作
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリの基本動作について説明する。
本発明の例に関わるＦｉｎ型メモリセルは、１つのセルに１ビットデータを記憶する２値タイプ、及び、１つのセルに２ビット以上のデータを記憶する多値タイプのいずれにも対応できる。また、Ｆｉｎ型メモリセルに記憶するデータ値の閾値分布についても自由に設定できる。
しかし、ここでは、説明を簡単にするため、Ｆｉｎ型メモリセルのタイプは２値タイプとし、さらに、図２４に示すように、“１”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖ未満、“０”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖを超えるものとする。
C-1 ライト(write)動作
図２５は、ライト動作時のセルユニット内の電位関係を示している。
Ｆｉｎ型メモリセルＭＣｉに対してデータライト(data writing)を実行する場合、フローティングゲート電極ＦＧｉの両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉをライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧｉは、コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉの電位につられてライト電位Ｖｐｇｍに近い値となる。
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉを除く残り全てのコントロールゲート電極ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋１），・・・ＣＧｎ及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータを転送する。
ライトデータが“１”の場合には、例えば、ビット線は電源電位Ｖｄｄであるため、この電源電位Ｖｄｄが選択されたＦｉｎ型メモリセルＭＣｉのチャネルに転送される。即ち、Ｆｉｎ型メモリセルＭＣｉの閾値変動はなく、初期状態（イレーズ状態）を維持し、Ｆｉｎ型メモリセルＭＣｉに“１”−データが書き込まれる。
ライトデータが“０”の場合には、例えば、ビット線は接地電位０Ｖであるため、この接地電位０Ｖが選択されたＦｉｎ型メモリセルＭＣｉのチャネルに転送される。即ち、Ｆｉｎ型メモリセルＭＣｉのフローティングゲート電極ＦＧｉに電荷（電子）が注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣｉに“０”−データが書き込まれる。
ここで、ライト動作時には、選択されたＦｉｎ型メモリセルＭＣｉに隣接する非選択のＦｉｎ型メモリセルＭＣ（ｉ−１），ＭＣ（ｉ＋１）のフローティングゲート電極ＦＧ（ｉ−１），ＦＧ（ｉ＋１）の電位は、それぞれ、（Ｖｐｇｍ＋Ｖｔｒｓ）／２に近い値となる。
従って、非選択のＦｉｎ型メモリセルＭＣ（ｉ−１），ＭＣ（ｉ＋１）に対して誤書き込みが発生しないように、中間電位（Ｖｐｇｍ＋Ｖｔｒｓ）／２によってはデータライトが起こらないように、ライト電位Ｖｐｇｍ、トランスファ電位Ｖｔｒｓや、トンネル絶縁膜の厚さなどの条件を設定する。
例えば、トンネル絶縁膜の厚さが１０ｎｍで、トンネル絶縁膜に生じる電界が１０ＭＶ／ｃｍを越えたときにトンネル現象による電荷注入が発生すると仮定すると、選択されたＦｉｎ型メモリセルＭＣｉについては、電荷注入による閾値変動が発生する状態にしなければならないため、ライト電位Ｖｐｇｍは、１０Ｖを越す値にする必要がある。
一方、Ｆｉｎ型メモリセルＭＣｉ以外の非選択のＦｉｎ型メモリセルについては、電荷注入による閾値変動が発生しては困るため、トランスファ電位Ｖｔｒｓは、１０Ｖ以下の値にする必要がある。また、Ｆｉｎ型メモリセルＭＣｉに隣接するＦｉｎ型メモリセルＭＣ（ｉ−１），ＭＣ（ｉ＋１）も、非選択であるため、中間電位（Ｖｐｇｍ＋Ｖｔｒｓ）／２についても、１０Ｖ以下の値にする必要がある。
以上より、例えば、トランスファ電位Ｖｔｒｓを３Ｖとすると、ライト電位Ｖｐｇｍについては、１０Ｖ ＜ Ｖｐｇｍ ＜ １７Ｖの範囲内の値とすることができる。逆に、ライト電位Ｖｐｇｍを１０Ｖに近づければ近づけるほど、トランスファ電位Ｖｔｒｓの値を大きくすることができる。
尚、これらの電位関係については、様々な要素が関わりあって決定されるものであるため、これに限定されるものではない。
例えば、アクティブエリア（フィン）の高さを低くすると、アクティブエリアとフローティングゲート電極との間の電界が小さくなり、トンネル現象が発生し難くなる場合がある。この場合は、フローティングゲート電極のゲート長（アクティブエリアの長手方向におけるフローティングゲート電極の長さ）をコントロールゲート電極のそれよりも長くする（図５を参照）。
また、アクティブエリアの幅については、ロジック回路を構成するＦｉｎ−ＦＥＴのアクティブエリアのそれよりも広くすることが好ましい。
さらに、ライトデータが“１”の場合に、ビット線コンタクト部ＢＬＣに印加される電源電位Ｖｄｄの値についても、上述したトランスファ電位Ｖｔｒｓと同様に、様々な条件を考慮して決定する。一例として、Ｖｐｇｍ−Ｖｄｄ ＜ （Ｖｐｇｍ＋Ｖｔｒｓ）／２ を満たすようにライト動作の条件を設定する。
C-2 リード(read)動作
図２６は、リード動作時のセルユニット内の電位関係を示している。
Ｆｉｎ型メモリセルＭＣｉに対してデータリード(data reading)を実行する場合、フローティングゲート電極ＦＧｉの両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉをリード電位Ｖｒｅａｄに設定する。
本例では、Ｆｉｎ型メモリセルのデータ値が図２４の閾値分布を示すことを前提とするため、リード電位Ｖｒｅａｄは、０Ｖとなる。リード電位Ｖｒｅａｄの値は、閾値分布が変更された場合には、その変更に合わせて変更される。また、２値タイプから多値タイプに変更した場合にも、リード電位Ｖｒｅａｄの値は変更される。
この場合、選択されたＦｉｎ型メモリセルＭＣｉは、図２４の閾値分布から明らかなように、それに記憶されたデータ値に応じて、オン／オフとなる。
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉを除く残り全てのコントロールゲート電極ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋１），・・・ＣＧｎ及びセレクトゲート電極ＳＧＳ，ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
従って、Ｆｉｎ型メモリセルＭＣｉに記憶されたデータに応じて、それを含むセルユニット全体に流れる電流の値が変化する。
即ち、Ｆｉｎ型メモリセルＭＣｉに記憶されたデータが“０”のときには、セルユニットには電流がほとんど流れず、逆に、Ｆｉｎ型メモリセルＭＣｉに記憶されたデータが“１”のときには、セルユニットには大きな電流が流れる。
そこで、例えば、ビット線に接続されるセンスアンプを用いて、この電流変化を検出することによりリードデータの値を決定する。
C-3 イレーズ(erase)動作
図２７は、イレーズ動作時のセルユニット内の電位関係を示している。
イレーズ動作は、例えば、ブロック単位で一括して行われる。この場合、選択されたブロック内の全てのコントロールゲート電極ＣＧ１，ＣＧ２，・・・ＣＧｎを接地電位０Ｖに設定し、選択されたブロック内の全てのＦｉｎ型メモリセルが配置されるウェル領域ＷＥＬＬを消去電位Ｖｅｒｓに設定する。
これにより、選択されたブロック内の全てのＦｉｎ型メモリセルでは、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎからウェル領域（フィン形状のアクティブエリアＡＡを含む）ＷＥＬＬに電荷の移動が生じ、Ｆｉｎ型メモリセルのデータの一括消去(batch erasing)が完了する。
尚、イレーズ動作は、複数のブロック又は全てのブロックに対して同時に行うことも可能である。
D. その他
現行のＮＡＮＤ型フラッシュメモリでは、例えば、メモリセルの閾値分布を−１Ｖ〜３Ｖの範囲内で設定する場合、その範囲内に４つの閾値分布を設けて多値化（00）,（01）,（10）,（11）する。一方、メモリセルの閾値分布を０Ｖ〜１Ｖの範囲内で設定する場合、その範囲内に２つの閾値分布を設けて２値タイプとする。本発明の例に関わるＦｉｎ型メモリセルでは、このような現行のＮＡＮＤ型フラッシュメモリに対応させて仕様を決定することが可能である。
(3) 多値(multi-level)Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
上述のＦｉｎ−ＮＡＮＤ型フラッシュメモリでは、１つのアクティブエリア内には、カラム方向に複数のセルユニットが形成されるが、ロウ方向には１つのセルユニットのみが形成される。
これに対し、以下では、１つのアクティブエリアに関して、ロウ方向に複数のセルユニットを形成する技術について提案する。
具体的には、アクティブエリアの互いに対向する両側面に、それぞれ、セルユニットを形成する。即ち、アクティブエリアの２つの側面の一方に配置されるフローティングゲート電極と他方に配置されるフローティングゲート電極とには、それぞれ独立にデータが記憶される。
A. 全体図
多値タイプについては、例えば、２値タイプと同様に、図６に示すようなブロック構成となる。また、メモリセルアレイは、図７に示すようになる。
B. 基本構造
図２８及び図２９は、本発明の例に関わる多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリのメモリセルの基本構造を示している。
Ｆｉｎ型メモリセルＭＣは、半導体基板１上のフィン形状のアクティブエリアＡＡ内に形成される。アクティブエリアＡＡの長手方向は、カラム方向となっており、アクティブエリアＡＡのロウ方向の厚さは、Ｔａａに設定される。
フローティングゲート電極ＦＧは、アクティブエリアＡＡの両側面に沿ってそれぞれ配置される。フローティングゲート電極ＦＧとアクティブエリアＡＡの間には、例えば、酸化シリコンからなるトンネル絶縁膜２が配置される。
アクティブエリアＡＡの２つの側面の一方に配置されるフローティングゲート電極ＦＧと他方に配置されるフローティングゲート電極ＦＧとは互いに分離されており、独立にデータが書き込まれる。
フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向には、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧが配置される。
アクティブエリアＡＡの２つの側面の一方に配置されるコントロールゲート電極ＣＧと他方に配置されるコントロールゲート電極ＣＧとは互いに分離されており、それぞれ独立にワード線ＷＬに接続される。
本例では、１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの一側面に配置されるフローティングゲート電極ＦＧと、そのフローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとから構成される。
この構造の特徴は、アクティブエリアＡＡの両側面にそれぞれ異なるＦｉｎ型メモリセルが配置される点にある。即ち、アクティブエリアＡＡの両側面にそれぞれＮＡＮＤストリングが形成される。
このような構造によれば、２値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリに比べ、メモリセルアレイの面積の増加なく、メモリ容量を２倍にできる。
C. 構造（レイアウト）
本発明の例に関わる多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリのセルユニットの構造（レイアウト）について説明する。
多値タイプで注意する点は、アクティブエリアの両側面にそれぞれＮＡＮＤストリングを形成するために、ワード線をアクティブエリアの長手方向に直交する方向にレイアウトできないという点にある。
そこで、以下では、特に、ワード線のレイアウトを中心に説明する。
C-1 第１例
図３０は、セルユニットのレイアウトの第１例を示している。
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧ（２ｎ）及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）は、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの一側面に配置される１つのフローティングゲート電極と、その１つのフローティングゲート電極を挟み込む２つのコントロールゲート電極とから構成される。
例えば、最もビット線コンタクト部ＢＬＣ寄りのメモリセルＭＣの１つは、アクティブエリアＡＡの一側面に配置されるフローティングゲート電極ＦＧ１と、それを挟み込むコントロールゲート電極ＣＧ０，ＣＧ２とから構成される。また、他の１つは、アクティブエリアＡＡの一側面に配置されるフローティングゲート電極ＦＧ２と、それを挟み込むコントロールゲート電極ＣＧ１，ＣＧ３とから構成される。
本例では、ＮＡＮＤストリングは、アクティブエリアＡＡの両側面にそれぞれ形成され、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧ１，ＣＧ（２ｎ），ＣＧ（２ｎ＋１）で終端する。
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
ここで、セレクトゲートトランジスタＳＴは、アクティブエリアＡＡの両側面に形成される２つのＮＡＮＤストリングに共有される。
セレクトゲートトランジスタＳＴは、セレクトゲート電極ＳＧＳ，ＳＧＤを有する。セレクトゲート電極ＳＧＳ，ＳＧＤは、例えば、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）と異なり、アクティブエリアＡＡを跨ぐブリッジ形状を有する。
セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）のそれよりも長い。
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
このようなレイアウトによれば、多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリを実現できる。
C-2 第２例
図３１は、セルユニットのレイアウトの第２例を示している。
第２例は、第１例の変形例である。
第２例のレイアウトは、第１例と比べると、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣの形状が異なり、その他については、第１例と同じである。
第２例では、ソース線及びビット線がアクティブエリアＡＡにコンタクトし易くなるように、アクティブエリアＡＡのソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣにそれぞれフリンジを設ける。
これより、ソース線コンタクト部ＳＬＣ又はビット線コンタクト部ＢＬＣとコンタクトホールとの合せずれが発生しても、ソース線又はビット線とアクティブエリアＡＡとの接触不良が発生し難くなる。
C-3 第３例
図３２及び図３３は、セルユニットのレイアウトの第３例を示している。
第３例は、第１例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。
セルユニットのレイアウトは、第１例と同じである。
アクティブエリアＡＡの両側面に配置されるコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）は、それぞれ独立にワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）に接続される。
ここで、アクティブエリアＡＡの長手方向に直交する方向を第１方向とし、アクティブエリアＡＡの長手方向を第２方向とすると、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）は、第１及び第２方向の間の第３方向に延びる。即ち、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）は、アクティブエリアＡＡに対して斜めに配置される。
その結果、例えば、図３２に示すように、メモリセルアレイ１１の全体形状を四角形とすると、ワード線ドライバ１７は、メモリセルアレイ１１の四方にそれぞれ配置される。
セレクトゲート電極ＳＧＳ，ＳＧＤは、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに接続される。ここで、セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）が延びる方向とは異なる方向、例えば、第１方向に延びる。
セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、コンタクトホールを介してセレクトゲート電極ＳＧＳ，ＳＧＤに接続してもよいし、セレクトゲート電極ＳＧＳ，ＳＧＤに直接コンタクトさせてもよい。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、第１方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・が接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・は、第２方向に延びる。
本例のレイアウトでは、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）が、第１及び第２方向でもなく、いわゆる斜め方向に延びる。ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）のレイアウトについては、例えば、図３４に示すように、左肩上がりであってもよいし、図３５に示すように、右肩上がりであってもよい。
図３６乃至図３９は、図３３のレイアウトを立体化した場合のデバイス構造の例を示している。
半導体基板１ａは、ｐ型であり、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン形状のアクティブエリアＡＡの下部は、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
もちろん、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
ここで、多値タイプでは、アクティブエリアＡＡの両側面にそれぞれＮＡＮＤストリングが形成されるため、２値タイプに比べて、ワード線ＷＬの密度が２倍に増加する。
この場合、全てのワード線ＷＬを同一の配線層に形成すると、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧ（２ｎ）及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）の第２方向の幅を、共に、Ｌ、両者の間のスペースをＬとした場合、ワード線ＷＬの幅もＬとなる。
そこで、アクティブエリアＡＡの２つの側面の一方に配置されるＮＡＮＤストリングに接続されるワード線ＷＬと、他方に配置されるＮＡＮＤストリングに接続されるワード線ＷＬとを、異なる配線層に形成する。このようにすれば、ワード線ＷＬの幅は、最大で２Ｌ程度まで大きくできる。
従って、Ｆｉｎ型メモリセルが微細化されても、コンタクト抵抗及び配線抵抗が顕著に増加することがなく、メモリ動作の高速化を実現できる。
D. 基本動作
本発明の例に関わる多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリの基本動作について説明する。
ここでは、説明を簡単にするため、１つのＦｉｎ型メモリセルには２値データ“０”，“１”が記憶されるものとし、さらに、図４０に示すように、“０”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖ未満、“１”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖを超えるものとする。
ここで、図４０では、“０”と“１”の関係が既に説明した２値の場合（図２４）と逆になっているが、これは、“０”及び“１”のどちらが消去で、どちらが書き込みであってもよいことを示唆している。
D-1 ライト(write)動作
まず、Ｆｉｎ型メモリセルの初期状態、即ち、イレーズ状態は、“０”であるものとする。この場合、例えば、アクティブエリアＡＡを間に挟んで互いに対向する２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“００”である。
図４１は、Ｆｉｎ型メモリセルＭＣｉに“１”を書き込む場合のセルユニット内の電位関係を示している。
Ｆｉｎ型メモリセルＭＣｉに対してデータライト(data writing)を実行する場合、フローティングゲート電極ＦＧｉの両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧ（ｉ＋１）をライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧｉは、コントロールゲート電極ＣＧ（ｉ−１），ＣＧ（ｉ＋１）の電位につられてライト電位Ｖｐｇｍに近い値となる。
コントロールゲート電極ＣＧ（ｉ−１），ＣＧ（ｉ＋１）を除く残り全てのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧｉ，ＣＧ（ｉ＋２），・・・ＣＧ（２ｎ＋１）及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータを転送する。
ライトデータが“１”であるため、例えば、ビット線は接地電位０Ｖとなり、この接地電位０ＶがＦｉｎ型メモリセルＭＣｉのチャネルに転送される。即ち、Ｆｉｎ型メモリセルＭＣｉのフローティングゲート電極ＦＧｉに電荷（電子）が注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣｉに“１”−データが書き込まれる。
従って、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“１０”となる。
ここで、ライト動作時には、選択されたＦｉｎ型メモリセルＭＣｉに隣接する非選択のＦｉｎ型メモリセルＭＣ（ｉ−２），ＭＣ（ｉ＋２）のフローティングゲート電極ＦＧ（ｉ−２），ＦＧ（ｉ＋２）の電位は、それぞれ、（Ｖｐｇｍ＋Ｖｔｒｓ）／２に近い値となる。
従って、非選択のＦｉｎ型メモリセルＭＣ（ｉ−２），ＭＣ（ｉ＋２）に対して誤書き込みが発生しないように、中間電位（Ｖｐｇｍ＋Ｖｔｒｓ）／２によってはデータライトが起こらないように、ライト電位Ｖｐｇｍ、トランスファ電位Ｖｔｒｓや、トンネル絶縁膜の厚さなどの条件を設定する。
条件の設定の仕方については、図２５のライト動作と同じであるため、ここでは、その説明を省略する。
図４２は、Ｆｉｎ型メモリセルＭＣ（ｉ＋１）に“１”を書き込む場合のセルユニット内の電位関係を示している。
Ｆｉｎ型メモリセルＭＣ（ｉ＋１）に対してデータライトを実行する場合、フローティングゲート電極ＦＧ（ｉ＋１）の両側に存在するコントロールゲート電極ＣＧｉ，ＣＧ（ｉ＋２）をライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧ（ｉ＋１）は、コントロールゲート電極ＣＧｉ，ＣＧ（ｉ＋２）の電位につられてライト電位Ｖｐｇｍに近い値となる。
コントロールゲート電極ＣＧｉ，ＣＧ（ｉ＋２）を除く残り全てのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（ｉ−１），ＣＧ（ｉ＋１），ＣＧ（ｉ＋３），・・・ＣＧ（２ｎ＋１）及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータ“１”を転送する。
即ち、ビット線は接地電位０Ｖとなるため、この接地電位０ＶがＦｉｎ型メモリセルＭＣ（ｉ＋１）のチャネルに転送される。その結果、Ｆｉｎ型メモリセルＭＣ（ｉ＋１）のフローティングゲート電極ＦＧ（ｉ＋１）に電荷（電子）が注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣ（ｉ＋１）に“１”−データが書き込まれる。
従って、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“０１”となる。
図４３は、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に同時に“１”を書き込む場合のセルユニット内の電位関係を示している。
Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に対して同時にデータライトを実行する場合、フローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）の両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）をライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）は、コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）の電位につられてライト電位Ｖｐｇｍに近い値となる。
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）を除く残り全てのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋３），・・・ＣＧ（２ｎ＋１）及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータ“１”を転送する。
即ち、ビット線は接地電位０Ｖとなるため、この接地電位０ＶがＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のチャネルに転送される。その結果、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のフローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）に電荷（電子）が同時に注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に“１”−データが書き込まれる。
従って、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“１１”となる。
このように、多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリに対するデータ書き込みに関しては、１回のライト動作により、２ビットデータ“００”，“１０”，“０１”，“１１”をＦｉｎ型メモリセルに書き込むことができるため、ライト動作の高速化を図ることができる。
もちろん、通常の多値メモリと同様に、例えば、“１１”を書き込むときに、１回目のライト動作で、“１０”又は“０１”とし、２回目のライト動作で、“１１”とするような２段階手法を採用してもよい。
D-2 リード(read)動作
図４４は、リード動作時のセルユニット内の電位関係を示している。
Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）から２ビットデータをリードする場合、フローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）の両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）をリード電位Ｖｒｅａｄに設定する。
本例では、Ｆｉｎ型メモリセルのデータ値が図４０の閾値分布を示すことを前提とするため、リード電位Ｖｒｅａｄは、０Ｖとなる。リード電位Ｖｒｅａｄの値は、閾値分布が変更された場合には、その変更に合わせて変更される。
この場合、選択されたＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）は、図４０の閾値分布から明らかなように、それに記憶されたデータ値に応じて、オン／オフとなる。
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）を除く残り全てのコントロールゲート電極ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋３），・・・ＣＧ（２ｎ＋１）及びセレクトゲート電極ＳＧＳ，ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
ここで、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されたデータが“００”の場合に最もリード電流の値が大きくなり、“１１”の場合に最もリード電流の値が小さくなるため、２ビットデータがこれらの値“００”，１１”の場合には、１回のリード動作でリードデータの値を判定する。
これに対し、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されたデータが“１０”，“０１”の場合には、リード電流の値が同じとなるため、２ビットデータがこれらの値“１０”，０１”の場合には、２回のリード動作でリードデータの値を判定する。
即ち、まず、１回目のリード動作で、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されたデータが“１０”又は“０１”と判断された場合には、２回目のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のうちのいずれか一方のみに対してデータリードを実行する。
例えば、２回目のリード動作をＦｉｎ型メモリセルＭＣｉに対して行い、Ｆｉｎ型メモリセルＭＣｉのデータ値が“０”と判定された場合には、残りのＦｉｎ型メモリセルＭＣ（ｉ＋１）のデータ値は、自動的に“１”と判定される。また、２回目のリード動作で、Ｆｉｎ型メモリセルＭＣｉのデータ値が“１”と判定された場合には、残りのＦｉｎ型メモリセルＭＣ（ｉ＋１）のデータ値は、自動的に“０”と判定される。
尚、上述の例では、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されるデータの値に応じて、リード動作の回数が変化する。
これに代えて、常に、２回のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）から２ビットデータをリードすることもできる。即ち、１回目のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のうちの一方のデータをリードし、２回目のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）の他方のデータをリードすることもできる。
また、上述の例では、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）から２ビットデータをリードする場合を説明したが、当然に、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）の一方のデータのみを独立にリードすることもできる。
D-3 イレーズ(erase)動作
多値タイプのイレーズ動作は、例えば、複数のＦｉｎ型メモリセルに対して一括して行われる。この場合の電位関係は、図２７に示すイレーズ動作と特に変わりはないため、ここでは、その説明については、省略する。
E. その他
以上の説明は、多値ＮＡＮＤ型フラッシュメモリについて行ったが、図２８及び図２９に示す基本構造のＦｉｎ型メモリセルは、ＮＡＮＤ型以外のメモリセルアレイ構造、例えば、ＮＯＲ型、ＮＡＮＯ型、３Ｔｒ−ＮＡＮＤ型などのメモリセルアレイ構造にも適用可能である。
３． 適用例
本発明の例に関わるＦｉｎ型メモリセルは、Ｆｉｎ−ＦＥＴからなるロジック回路を有するシステムＬＳＩ内に混載するのに最も適している。
図４５は、システムＬＳＩの一例を示している。
システムＬＳＩ（チップ）内には、ＣＰＵ(central processing unit)、ロジック回路、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ（Ｆｉｎ−ＮＡＮＤ）、Ｆｉｎ−３Ｔｒ−ＮＡＮＤ型フラッシュメモリ（Ｆｉｎ−３Ｔｒ−ＮＡＮＤ）、Ｆｉｎ−ＮＡＮＯ型フラッシュメモリ（Ｆｉｎ−ＮＡＮＯ）、及び、Ｉ／Ｏ(input/output circuit)が搭載される。
ＣＰＵ、ロジック回路及びＩ／Ｏは、それぞれＦｉｎ−ＦＥＴから構成される。また、Ｆｉｎ−ＮＡＮＤ、Ｆｉｎ−３Ｔｒ−ＮＡＮＤ及びＦｉｎ−ＮＡＮＯは、それぞれ本発明の例に関わるＦｉｎ型メモリセルから構成される。
ここで、Ｆｉｎ−ＮＡＮＤの構成については、既に詳細に説明したが、例えば、本発明の例に関わるＦｉｎ型メモリセルを、Ｆｉｎ−３Ｔｒ−ＮＡＮＤ及びＦｉｎ−ＮＡＮＯに適用した場合には、その回路構成は、例えば、図４６に示すようになる。
４． その他
本発明の例によれば、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ型メモリセルを実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明のＦｉｎ型メモリセルの基本構造を示す平面図。 本発明のＦｉｎ型メモリセルの基本構造を示す斜視図。 本発明のＦｉｎ型メモリセルに生じる容量結合を示す図。 フローティングゲート電極とコントロールゲート電極の電位関係を示す図。 本発明のＦｉｎ型メモリセルのサイズの例を示す図。 本発明のＦｉｎ−ＮＡＮＤ型フラッシュメモリを示すブロック図。 メモリセルアレイの構成を示す回路図。 本発明のレイアウトの第１例を示す平面図。 本発明のレイアウトの第２例を示す平面図。 本発明のレイアウトの第３例を示す平面図。 図１０のレイアウトを立体化した場合の構造例を示す図。 本発明のレイアウトの第４例を示す平面図。 図１２のレイアウトを立体化した場合の構造例を示す図。 図１２のレイアウトを立体化した場合の構造例を示す図。 図１２のレイアウトを立体化した場合の構造例を示す図。 図１２のレイアウトを立体化した場合の構造例を示す図。 本発明のレイアウトの第５例を示す平面図。 本発明のレイアウトの第６例を示す平面図。 本発明のレイアウトの第７例を示す平面図。 図１９のレイアウトを立体化した場合の構造例を示す図。 図１９のレイアウトを立体化した場合の構造例を示す図。 図１９のレイアウトを立体化した場合の構造例を示す図。 図１９のレイアウトを立体化した場合の構造例を示す図。 本発明のＦｉｎ型メモリセルの閾値分布を示す図。 ライト動作時におけるセルユニットの電位関係を示す図。 リード動作時におけるセルユニットの電位関係を示す図。 イレーズ動作時におけるセルユニットの電位関係を示す図。 多値Ｆｉｎ型メモリセルの基本構造を示す平面図。 多値Ｆｉｎ型メモリセルの基本構造を示す斜視図。 多値Ｆｉｎ型メモリセルのレイアウトの第１例を示す平面図。 多値Ｆｉｎ型メモリセルのレイアウトの第２例を示す平面図。 多値Ｆｉｎ型メモリセルのレイアウトの第３例を示す平面図。 多値Ｆｉｎ型メモリセルのレイアウトの第３例を示す平面図。 ワード線レイアウトの例を示す図。 ワード線レイアウトの例を示す図。 図３３のレイアウトを立体化した場合の構造例を示す図。 図３３のレイアウトを立体化した場合の構造例を示す図。 図３３のレイアウトを立体化した場合の構造例を示す図。 図３３のレイアウトを立体化した場合の構造例を示す図。 多値Ｆｉｎ型メモリセルの閾値分布を示す図。 “１０”ライト動作時におけるセルユニットの電位関係を示す図。 “０１”ライト動作時におけるセルユニットの電位関係を示す図。 “１１”ライト動作時におけるセルユニットの電位関係を示す図。 リード動作時におけるセルユニットの電位関係を示す図。 システムＬＳＩの例を示す図。 ３Ｔｒ−Ｆｉｎ−ＮＡＮＤとＦｉｎ−ＮＡＮＯの構成を示す回路図。
符号の説明
１： 半導体基板、 １ａ： ｐ型半導体基板、 １ｂ： ｎ型ウェル領域、 １ｃ： ｐ型ウェル領域、 ２： トンネル絶縁膜、 ３： 素子分離絶縁層、 １１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電位制御回路、 １９： 電位発生回路、 ２０： 制御回路、 ２１： 転送トランジスタユニット、 ２２： ブースタ。

Claims (33)

  1. フィン形状のアクティブエリアと、前記アクティブエリアの側面に沿うフローティングゲート電極と、前記フローティングゲート電極に対して前記アクティブエリアの長手方向に配置され、前記フローティングゲート電極を挟み込む２つのコントロールゲート電極とを具備することを特徴とするＦｉｎ型メモリセル。
  2. 前記フローティングゲート電極に対してデータライトを行う場合、前記２つのコントロールゲート電極にライト電位を与え、前記アクティブエリアから前記フローティングゲート電極に電荷を移動させることを特徴とする請求項１に記載のＦｉｎ型メモリセル。
  3. 前記フローティングゲート電極に対してデータリードを行う場合、前記２つのコントロールゲート電極にリード電位を与え、前記Ｆｉｎ型メモリセルに流れる電流に基づいてリードデータを決定することを特徴とする請求項１に記載のＦｉｎ型メモリセル。
  4. 前記フローティングゲート電極に対してデータイレーズを行う場合、前記アクティブエリアにイレーズ電位を与え、前記２つのコントロールゲート電極に前記イレーズ電位よりも低い電位を与え、前記フローティングゲート電極から前記アクティブエリアに電荷を移動させることを特徴とする請求項１に記載のＦｉｎ型メモリセル。
  5. フィン形状のアクティブエリアと、前記アクティブエリアの第１側面に沿って配置される第１フローティングゲート電極と、前記アクティブエリアの前記第１側面に対向する第２側面に沿って配置される第２フローティングゲート電極と、前記第１フローティングゲート電極に対して前記アクティブエリアの長手方向に配置され、前記第１フローティングゲート電極を挟み込む第１及び第２コントロールゲート電極と、前記第２フローティングゲート電極に対して前記アクティブエリアの長手方向に配置され、前記第２フローティングゲート電極を挟み込む第３及び第４コントロールゲート電極とを具備することを特徴とするＦｉｎ型メモリセル。
  6. 前記第１及び第２フローティングゲート電極には同じデータが記憶されることを特徴とする請求項５に記載のＦｉｎ型メモリセル。
  7. 前記第１及び第３コントロールゲート電極は、第１ワード線に接続され、前記第２及び第４コントロールゲート電極は、前記第１ワード線とは異なる第２ワード線に接続されることを特徴とする請求項６に記載のＦｉｎ型メモリセル。
  8. 前記第１及び第２フローティングゲート電極には異なるデータが記憶されることを特徴とする請求項５に記載のＦｉｎ型メモリセル。
  9. 前記第１乃至第４コントロールゲート電極は、それぞれ独立に第１乃至第４ワード線に接続されることを特徴とする請求項８に記載のＦｉｎ型メモリセル。
  10. フィン形状のアクティブエリアと、前記アクティブエリアの側面に沿って、その長手方向に交互に配置される複数のフローティングゲート電極及び複数のコントロールゲート電極とを具備し、前記複数のフローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つのコントロールゲート電極とにより１つのＦｉｎ型メモリセルが構成されることを特徴とするＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  11. 前記複数のフローティングゲート電極及び前記複数のコントロールゲート電極によりＮＡＮＤストリングが構成され、前記ＮＡＮＤストリングは、前記複数のコントロールゲート電極のうちの１つにより終端することを特徴とする請求項１０に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  12. 前記ＮＡＮＤストリングの両端にそれぞれ１つずつ配置される２つのセレクトゲートトランジスタを具備し、各セレクトゲートトランジスタは、前記アクティブエリア内に形成される拡散層と、前記第１及び第２側面に形成されるセレクトゲート電極とを有することを特徴とする請求項１１に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  13. 前記２つのセレクトゲートトランジスタのうちの１つは、ソース線に接続され、他の１つは、ビット線に接続され、前記ビット線は、前記アクティブエリアの長手方向に延び、前記アクティブエリアの上面に接続されることを特徴とする請求項１２に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  14. 前記複数のフローティングゲート電極のうちの選択された１つのフローティングゲート電極に対してデータライトを行う場合、それに隣り合う２つのコントロールゲート電極にライト電位を与え、それ以外のコントロールゲート電極に、前記ライト電位よりも低く、Ｆｉｎ型メモリセルをそれに記憶されるデータによらずオンにするトランスファ電位を与えることを特徴とする請求項１０乃至１３のいずれか１項に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  15. 前記ライト電位及び前記トランスファ電位は、前記選択された１つのフローティングゲート電極に対して前記アクティブエリアの長手方向に隣接する２つのフローティングゲート電極に対してデータライトが起こらない値に設定されることを特徴とする請求項１４に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  16. 前記複数のフローティングゲート電極のうちの選択された１つのフローティングゲート電極に対してデータリードを行う場合、それに隣り合う２つのコントロールゲート電極にリード電位を与え、それ以外のコントロールゲート電極に、前記リード電位よりも高く、Ｆｉｎ型メモリセルをそれに記憶されるデータによらずオンにするトランスファ電位を与えることを特徴とする請求項１０乃至１３のいずれか１項に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  17. 前記複数のフローティングゲート電極の全てに対してデータイレーズを一括して行う場合、前記アクティブエリアにイレーズ電位を与え、前記複数のコントロールゲート電極の全てに前記イレーズ電位よりも低い電位を与えることを特徴とする請求項１０乃至１３のいずれか１項に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  18. フィン形状のアクティブエリアと、前記アクティブエリアの第１側面に沿って、その長手方向に交互に配置される複数の第１フローティングゲート電極及び複数の第１コントロールゲート電極と、前記アクティブエリアの前記第１側面に対向する第２側面に沿って、その長手方向に交互に配置される複数の第２フローティングゲート電極及び複数の第２コントロールゲート電極とを具備し、前記複数の第１フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第１コントロールゲート電極、及び、前記複数の第２フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第２コントロールゲート電極により、１つのＦｉｎ型メモリセルが構成されることを特徴とするＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  19. 前記複数の第１及び第２フローティングゲート電極及び前記複数の第１及び第２コントロールゲート電極によりＮＡＮＤストリングが構成され、前記ＮＡＮＤストリングは、前記複数の第１及び第２コントロールゲート電極のうちの１つにより終端することを特徴とする請求項１８に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  20. 前記ＮＡＮＤストリングの各々は、その両端にそれぞれ１つずつ配置される２つのセレクトゲートトランジスタを具備し、各セレクトゲートトランジスタは、前記アクティブエリア内に形成される拡散層と、前記第１及び第２側面に形成されるセレクトゲート電極とを有することを特徴とする請求項１９に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  21. 前記２つのセレクトゲートトランジスタのうちの１つは、ソース線に接続され、他の１つは、ビット線に接続され、前記ビット線は、前記アクティブエリアの長手方向に延び、前記アクティブエリアの上面に接続されることを特徴とする請求項２０に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  22. 前記複数の第１コントロールゲート電極と前記複数の第２コントロールゲート電極とは、共通の複数のワード線に接続されることを特徴とする請求項１８乃至２１のいずれか１項に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  23. フィン形状のアクティブエリアと、前記アクティブエリアの第１側面に沿って、その長手方向に交互に配置される複数の第１フローティングゲート電極及び複数の第１コントロールゲート電極と、前記アクティブエリアの前記第１側面に対向する第２側面に沿って、その長手方向に交互に配置される複数の第２フローティングゲート電極及び複数の第２コントロールゲート電極とを具備し、前記複数の第１フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第１コントロールゲート電極により、第１Ｆｉｎ型メモリセルが構成され、前記複数の第２フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第２コントロールゲート電極により、前記第１Ｆｉｎ型メモリセルとは異なる第２Ｆｉｎ型メモリセルが構成されることを特徴とするＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  24. 前記複数の第１フローティングゲート電極及び前記複数の第１コントロールゲート電極により第１ＮＡＮＤストリングが構成され、前記複数の第２フローティングゲート電極及び前記複数の第２コントロールゲート電極により第２ＮＡＮＤストリングが構成され、前記第１及び第２ＮＡＮＤストリングの各々は、前記複数の第１又は第２コントロールゲート電極のうちの１つにより終端することを特徴とする請求項２３に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  25. 前記第１及び第２ＮＡＮＤストリングの各々は、その両端にそれぞれ１つずつ配置される２つのセレクトゲートトランジスタを具備し、各セレクトゲートトランジスタは、前記アクティブエリア内に形成される拡散層と、前記第１又は第２側面に跨って形成されるセレクトゲート電極とを有することを特徴とする請求項２４に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  26. 前記２つのセレクトゲートトランジスタのうちの１つは、ソース線に接続され、他の１つは、ビット線に接続され、前記ビット線は、前記アクティブエリアの長手方向に延び、前記アクティブエリアの上面に接続されることを特徴とする請求項２５に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  27. 前記複数の第１コントロールゲート電極は、複数の第１ワード線に接続され、前記複数の第２コントロールゲート電極は、前記複数の第１ワード線とは異なる複数の第２ワード線に接続されることを特徴とする請求項２３乃至２６のいずれか１項に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
  28. 互いに直交する第１及び第２方向にアレイ状に配置される複数のメモリセルからなるメモリセルアレイと、前記複数のメモリセルのゲートに接続され、前記第１及び第２方向の間の第３方向に延びる複数のワード線とを具備し、前記複数のワード線の各々に接続される複数のメモリセルは、前記第３方向に配置されることを特徴とする半導体メモリ。
  29. 前記複数のメモリセルのソース側の端部に接続され、前記第１方向に延びる複数のソース線と、ドレイン側の端部に接続され、前記第２方向に延びる複数のビット線とを具備することを特徴とする請求項２８に記載の半導体メモリ。
  30. 前記複数のメモリセルのうち前記第２方向に配置されるメモリセルは、互いに直列接続されてＮＡＮＤストリングを構成し、前記ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタが接続され、前記ソース線は、前記ＮＡＮＤストリングのソース側のセレクトゲートの拡散層に接続され、前記ビット線は、前記ＮＡＮＤストリングのドレイン側のセレクトゲートの拡散層に接続され、前記２つのセレクトゲートトランジスタのゲートに接続されるワード線は、前記第１方向に延びることを特徴とする請求項２９に記載の半導体メモリ。
  31. 前記複数のメモリセルの各々は、フィン形状のアクティブエリアの互いに対向する第１及び第２側面のうちの１つに沿うフローティングゲート電極と、前記第１及び第２側面のうちの１つに沿い、前記フローティングゲート電極を挟み込む位置に配置される２つのコントロールゲート電極とから構成されることを特徴とする請求項３０に記載の半導体メモリ。
  32. 前記アクティブエリアの前記第１面に配置されるコントロールゲート電極が接続されるワード線は、前記アクティブエリアの前記第２面に配置されるコントロールゲート電極が接続されるワード線よりも高い位置に存在することを特徴とする請求項３１に記載の半導体メモリ。
  33. 前記複数のワード線を駆動するワード線ドライバは、前記メモリアレイの四方にそれぞれ存在することを特徴とする請求項２８乃至３２のいずれか１項に記載の半導体メモリ。
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US11/723,335 US20070247906A1 (en) 2006-03-28 2007-03-19 Fin type memory cell
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283707A (ja) * 2008-05-22 2009-12-03 Toshiba Corp 半導体装置
JP2010171185A (ja) * 2009-01-22 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101098678B1 (ko) 2009-08-17 2011-12-23 가부시끼가이샤 도시바 멀티 도트 플래시 메모리
JP2017045860A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2017220474A (ja) * 2016-06-03 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017224666A (ja) * 2016-06-14 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110224029A (zh) * 2019-06-03 2019-09-10 中国科学院微电子研究所 一种半导体器件及其制作方法及包括该器件的电子设备
JP2022542432A (ja) * 2019-08-02 2022-10-03 アプライド マテリアルズ インコーポレイテッド 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186833A (ja) * 2009-02-10 2010-08-26 Toshiba Corp 半導体記憶装置
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8643108B2 (en) * 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US8637914B2 (en) 2011-12-13 2014-01-28 Micron Technology, Inc. Memory cells having a plurality of control gates and memory cells having a control gate and a shield
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8811084B2 (en) * 2012-08-30 2014-08-19 Micron Technology, Inc. Memory array with power-efficient read architecture
US9064968B2 (en) * 2013-08-19 2015-06-23 Phison Electronics Corp. Non-volatile memory device and operation and fabricating methods thereof
KR102395485B1 (ko) * 2015-06-26 2022-05-09 인텔 코포레이션 핀 간 부동 게이트 디바이스를 갖는 반휘발성 내장형 메모리 및 방법
US10236302B2 (en) * 2016-06-22 2019-03-19 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
JP2022159956A (ja) 2021-04-05 2022-10-18 キオクシア株式会社 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163921A (ja) * 1992-11-19 1994-06-10 Nippondenso Co Ltd 不揮発性半導体記憶装置
JPH0745797A (ja) * 1993-07-30 1995-02-14 Toshiba Corp 半導体記憶装置
WO2004040583A1 (en) * 2002-10-28 2004-05-13 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP2005045224A (ja) * 2003-07-09 2005-02-17 Toshiba Corp 不揮発性半導体記憶装置
JP2005057296A (ja) * 2003-08-07 2005-03-03 Samsung Electronics Co Ltd ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853583B2 (en) * 2002-09-16 2005-02-08 Impinj, Inc. Method and apparatus for preventing overtunneling in pFET-based nonvolatile memory cells
KR100628419B1 (ko) * 2003-02-26 2006-09-28 가부시끼가이샤 도시바 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치
KR100875737B1 (ko) * 2004-05-31 2008-12-24 삼성전자주식회사 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
KR100645053B1 (ko) * 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163921A (ja) * 1992-11-19 1994-06-10 Nippondenso Co Ltd 不揮発性半導体記憶装置
JPH0745797A (ja) * 1993-07-30 1995-02-14 Toshiba Corp 半導体記憶装置
WO2004040583A1 (en) * 2002-10-28 2004-05-13 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP2005045224A (ja) * 2003-07-09 2005-02-17 Toshiba Corp 不揮発性半導体記憶装置
JP2005057296A (ja) * 2003-08-07 2005-03-03 Samsung Electronics Co Ltd ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283707A (ja) * 2008-05-22 2009-12-03 Toshiba Corp 半導体装置
JP2010171185A (ja) * 2009-01-22 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101098678B1 (ko) 2009-08-17 2011-12-23 가부시끼가이샤 도시바 멀티 도트 플래시 메모리
JP2017045860A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2017220474A (ja) * 2016-06-03 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017224666A (ja) * 2016-06-14 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110224029A (zh) * 2019-06-03 2019-09-10 中国科学院微电子研究所 一种半导体器件及其制作方法及包括该器件的电子设备
JP2022542432A (ja) * 2019-08-02 2022-10-03 アプライド マテリアルズ インコーポレイテッド 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス
JP7483858B2 (ja) 2019-08-02 2024-05-15 アプライド マテリアルズ インコーポレイテッド 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス

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