KR20080009321A - 확산 접합이 없는 비휘발성 메모리 셀 - Google Patents

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KR20080009321A
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memory cell
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안드레이 미네아
베흐남 모라디
세이이찌 아리또메
디 리
폴 루덱
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마이크론 테크놀로지, 인크.
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Abstract

복수의 메모리 셀 스택이 기판 위에 형성된다. 기판은 각각의 메모리 셀 스택의 사이에 메모리 셀들을 연결하기 위한 확산 영역들을 갖지 않는다. 메모리 셀들이 채널 영역들에서 각각의 플로팅 게이트에 의해 발생된 전계에 의해 직렬로 연결되도록 셀들은 충분히 근접하여 형성된다. 일 실시예에서, n층이 기판의 상부에 주입되어 셀들 사이의 도전성을 증가시킨다. 선택 트랜지스터들은 확산 영역들에 의해 직렬 스트링으로 연결될 수 있거나, 선택 트랜지스터 채널과 메모리 셀 채널 사이의 전계들의 상호 작용에 의해 연결될 수 있다.
메모리 셀 스택, 확산 영역, 선택 트랜지스터, 플로팅 게이트, 직렬 스트링

Description

확산 접합이 없는 비휘발성 메모리 셀{NON-VOLATILE MEMORY CELLS WITHOUT DIFFUSION JUNCTIONS}
본 발명은 일반적으로 메모리 장치에 관한 것이고, 특히 본 발명은 비휘발성 메모리 장치에 관한 것이다.
메모리 장치들은 통상적으로 컴퓨터들 또는 그외의 전자 장치들 내에서, 내부의 반도체 집적 회로들로서 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동기식 다이나믹 랜덤 액세스 메모리(SDRAM), 다이나믹 랜덤 액세스 메모리(DRAM) 및 플래시 메모리를 포함하는 상이한 유형의 메모리들이 존재한다.
플래시 메모리 장치들은 광범위의 전자 응용들에 대하여 비휘발성 메모리의 대중적인 소스(source)로 개발되어 왔다. 플래시 메모리 장치들은 통상적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소모를 가능하게 하는 하나의 트랜지스터 메모리 셀을 이용한다. 플래시 메모리는 개인용 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 및 셀룰러 폰 등에 일반적으로 사용된다. 바이오스(BIOS; basic input/output system) 등의 프로그램 코드 및 시스템 데이터는 개인용 컴퓨터 시스템에서의 사용을 위하여 통상적으로 플래시 메모리 내에 저장된다.
컴퓨터가 더 작아지고 그 성능이 증가함에 따라, 컴퓨터 메모리 또한 그에 대응하여 크기가 감소되고 및 성능이 증가하였다. 그러나, 플래시 메모리 장치는, 적어도 부분적으로는, 통상적으로 요구되는 높은 프로그래밍 전압으로 인해 확장성에서의 문제를 나타내고 있다. 또한, 접촉들(contacts) 및 기타 메모리 회로들에 대해 요구되는 실제 면적(real estate)으로 인하여, 메모리 장치의 밀도가 또한 제한된다.
전술한 이유들로 인하여, 그리고 본 명세서를 읽고 이해함으로써 본 기술 분야에서 숙련된 사람들에게는 자명해질 이하에 기술할 다른 이유들로 인하여, 더 확장성 있고, 더 높은 밀도의 비휘발성 메모리 장치에 대한 필요가 본 기술 분야에 존재한다.
확장성 있는 메모리에 대한 전술한 문제들 및 그외의 문제들은 본 발명에 의해 제기되고, 이하의 명세서를 읽고 연구함으로써 이해될 것이다.
본 발명의 실시예들은 기판 상에 제조된 메모리 장치를 포함한다. 복수의 메모리 셀 스택이 기판 위에 형성된다. 각 메모리 셀 스택은 각 스택에 의해 발생된 전계를 통해서만 인접한 메모리 셀 스택에 결합된다.
일 실시예에서, 기판은 n층이 상부 근처에 주입된 p형 실리콘으로 구성된다. 메모리 셀은 n층 위에 제조된다. 메모리 셀 스택은 터널 유전체, 플로팅 게이트, 게이트 유전체, 및 제어 게이트로 구성될 수 있다.
본 발명의 다른 실시예들은 다양한 범주의 방법들 및 장치를 포함한다.
도 1은 통상적인 종래 기술의 플래시 메모리 장치의 단면도를 도시하는 도면.
도 2는 본 발명의 플로팅 게이트 메모리 장치의 일 실시예의 단면도를 도시하는 도면.
도 3은 본 발명의 NAND 플래시 메모리 어레이 아키텍처의 일 실시예의 간략화된 그림을 도시하는 도면.
도 4는 도 2의 실시예에 따른 컴퓨터 시뮬레이션의 결과를 도시하는 도면.
도 5는 도 2의 실시예에 따른 컴퓨터 시뮬레이션의 결과를 도시하는 도면.
도 6은 도 2의 실시예에 따른 컴퓨터 시뮬레시션의 결과를 도시하는 도면.
도 7은 본 발명의 전자 시스템의 일 실시예의 블록도를 도시하는 도면.
도 8은 본 발명의 플로팅 게이트 메모리 장치의 일 실시예의 단면도의 대안적인 실시예를 도시하는 도면.
본 발명의 이하의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 행해질 것이며, 이 도면들 내에, 본 발명이 실시될 수 있는 구체적인 실시예들을 예로써 도시한다. 도면들에서는, 유사한 번호들은 몇몇 도면들에 걸쳐 실질적으로 동일한 컴포넌트들을 설명한다. 이들 실시예들은 본 기술 분야에서 숙련된 사람들이 본 발명을 실시할 수 있도록 충분히 자세하게 설명된다. 그외의 실시예들이 이용될 수 있고, 본 발명의 범주를 벗어나지 않고, 구조적, 논 리적, 및 전기적 변경들이 행해질 수 있다. 이하의 상세한 설명은, 따라서, 제한적인 의미로서 받아들여져서는 안 되고, 본 발명의 범주는 첨부된 특허청구범위와 그 등가물에 의해서만 제한된다. 이하의 설명에서 사용되는 웨이퍼 또는 기판이라는 용어는 임의의 기본적인 반도체 구조를 포함한다. 양쪽 모두는 SOS(silicon-on-sappire) 기술, SOI(silicon-on-insulator) 기술, TFT(thin film transistor) 기술, 도핑 및 비도핑 반도체들, 기본적인 반도체 구조에 의해 지지되는 실리콘의 에피택셜 층 외에도 본 기술 분야에서 숙련된 사람에게 잘 알려진 기타 반도체 구조들을 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서 웨이퍼 또는 기판에 대한 참조가 행해지는 경우, 이전의 처리 단계들은 기본적인 반도체 구조 내에 영역들/접합들을 형성하는데 이용되었을 수 있고, 웨이퍼 또는 기판이라는 용어는 그러한 영역들/접합들을 포함하는 밑에 있는 층들을 포함한다.
도 1은 통상적인 종래 기술의 NAND 플래시 메모리 셀들(109-112)의 직렬 스트링에 대한 일 실시예의 단면도를 예시한다. 예를 들어, p형 실리콘인 기판(100)에는, 트랜지스터(109-112)의 소스 및 드레인 영역들로 동작하는 n+ 확산 영역들(101-104)이 주입된다. 각 영역(109-112)의 실제 기능은 직렬 스트링의 동작 방향에 의존한다.
각 메모리 셀(109-112)은 셀에 대한 전하를 저장하는 플로팅 게이트(121)로 구성된다. 플로팅 게이트(121)는 터널 유전체층(119)의 위에 그리고 실질적으로 소스/드레인 확산 영역들(101-104) 쌍 사이에 형성된다.
게이트 유전체층(122)은 플로팅 게이트(121) 위에 형성되어 제어 게이 트(120)를 플로팅 게이트(121)로부터 격리시킨다. 플로팅 게이트(121) 및 제어 게이트(120)는 실리콘 물질로 구성될 수 있고 게이트 유전체층(122)은 보극 유전체(interpoly dielectric)이다.
도 2는 확산 영역들이 없는, 본 발명의 플래시 메모리 셀들의 직렬 스트링의 일부에 대한 일 실시예의 단면도를 예시한다. 본 발명의 메모리 셀 스택들(209-212)은 각 플로팅 게이트에 의해 기판에 발생된 전계(250)를 오버래핑함으로써 연속하여 결합된다.
명확성을 위하여, 메모리 어레이 내의 메모리 열의 모든 요소들이 도시되지는 않는다. 일 실시예에서, 메모리의 직렬 스트링은 32 메모리 셀들로 구성된다. 그러나, 대안적인 실시에들은 8 또는 16 등의 다른 수의 메모리 셀들을 이용할 수 있다. 도 2에 예시된 메모리 셀들의 직렬 스트링은 부분적인 메모리 열을 나타낸다. 어레이의 메모리 열의 요소들을 개략적으로 예시하는 것은 도 3을 참조하여 더욱 자세하게 후속하여 논의된다.
메모리 셀들(209-212)이 기판(200) 상에 제조된다. 일 실시예에서, 기판(200)은 p형 실리콘이다. 그러나, 본 발명은 임의의 일 도전체 기판 또는 물질에 제한되지 않는다.
터널 유전체층(223)이 기판(200) 위에 형성된다. 이 층은 이산화 규소(SiO2) 등의 산화물 또는 고 유전체 상수(high-K) 물질 등의 다른 물질로 구성될 수 있다. 일 실시예에서, 고 유전체 상수는 SiO2의 유전체 상수보다 큰 유전체 상 수로 고려될 것이다. 예를 들어, LaAlO가 SiO2를 대신하여 높은 k값의 터널링 게이트 유전체(223)로 사용될 수 있다. 대안적인 실시예들은 다른 유전체 상수들을 갖는 그외의 유전체들을 이용할 수 있다.
플로팅 게이트층(222)은 터널 유전체층(223) 위에 형성된다. 일 실시예에서, 이 전하 저장층(222)은 폴리실리콘 물질이고 종래 기술의 플로팅 게이트보다 얇다. 일 실시예에서, 플로팅 게이트층(222)은 2000Å보다 작게 형성된다. 대안적인 실시예들은 그외의 두께를 사용한다. 다른 실시예에서, 전하 저장층(222) 및 유전체층들(223, 221)은 ONO(oxide-nitride-oxide) 막으로서 형성된다.
게이트간 유전체층(221)이 플로팅 게이트(222) 위에 형성된다. 게이트간층(221) 및 터널 유전체는 플로팅 게이트(222)를 제어 게이트(220) 및 기판(200)으로부터 각각 격리시킨다. 게이트간 유전체층(221)은 산화물 또는 일부 다른 유형의 절연체로 구성될 수 있다. 폴리실리콘층(220)은 게이트간 유전체층(221) 위에 형성되어 각각의 셀에 대하여 제어 게이트(220)로서 동작한다. 대안적인 실시예에서, 제어 게이트(220)는 금속층으로부터 형성될 수 있다.
일 실시예에서, 전술한 층들은 공지의 하드 마스크 및 스페이서 에칭 프로세스를 이용하여 메모리 열의 개개의 메모리 셀들(209-212)을 형성한다. 본 발명의 실시예들의 메모리 셀들(209-212) 사이의 거리는 종래 기술로부터 실질적으로 감소하였다. 종래 기술의 메모리 셀들 사이의 통상적인 거리는, 최소의 리소그래피 사이즈 및 제조 시에 사용된 에칭 방법에 따라, 50 내지 180nm의 범위이다. 본 발명 에서는 확산 영역의 부재로 인하여 메모리 셀 스택이 더 가깝게 형성될 수 있다. 일 실시예에서, 스택들은 5 내지 90nm 떨어진 범위 내에 형성될 수 있다. 이로 인해 각 플로팅 게이트에 의해 발생된 전계(250-255)가 인접한 전계(250-255)에 결합되는 것이 가능하다. 감소된 거리로 인해 각각의 열들에 더 많은 수의 메모리 셀들이 들어갈 수 있어, 플래시 메모리 장치의 밀도를 증가시킨다. 그러나, 본 발명은 메모리 셀 스택들 사이의 임의의 한 거리 또는 거리들의 범위에 제한되지 않는다. 대안적인 실시예들은 다른 거리들 또는 범위들을 사용할 수 있다.
일 실시예에서, n층(230)이 기판(200)의 표면 상에 주입된다. 이 층(230)은 메모리 셀들의 적절한 동작을 요구하지 않는다. 그러나, 이러한 층(230)은 각 게이트 아래의 채널들의 도전성을 증가시킨다. 이러한 층은 기판의 상부로부터 0.1㎛ 이내에 있을 수 있다.
메모리 셀들(209-121)의 각 직렬 스트링의 각 단부는, 셀들(209-212)의 스트링에 대한 액세스를 제어하는 선택 트랜지스터(213, 214)에 결합된다. 하나의 단부는 선택 게이트 드레인 트랜지스터(213)를 갖고 다른 단부는 선택 게이트 소스 트랜지스터(214)를 갖는다. 각각의 트랜지스터(213, 214)는 개개의 단부를 비트라인 또는 소스라인에 결합시킨다.
일 실시예에서, 우측의 드레인 확산 영역 및 좌측의 소스 확산 영역이 필요하지 않다. 우측의 메모리 셀(212)은, 플로팅 게이트의 전계가 선택 게이트 트랜지스터(213)의 전계와 상호작용하도록, 선택 게이트 드레인 트랜지스터(213)에 충분히 근접하여 형성된다. 마찬가지로, 좌측의 메모리 셀은, 플로팅 게이트의 전계 가 선택 게이트 트랜지스터(214)의 전계와 상호작용하도록, 선택 게이트 소스 트랜지스터(214)에 충분히 근접하여 형성된다. 이러한 실시예는 트랜지스터들이 더욱 근접하여 형성되는 것을 가능하게 한다.
도 8은, 각 스트링의 좌측 및 우측에 있는 메모리 셀이, 선택 게이트 트랜지스터(213, 214)와 결합하기 위해, 주입된 확산 영역(800, 801)을 갖는 대안적인 실시예를 예시한다. 예를 들어, 선택 게이트 드레인 트랜지스터(213)를 우측 메모리 셀(212)에 결합시키기 위해, 드레인 확산 영역(800)은 기판 내에서 두 트랜지스터들(212, 213) 사이에 형성될 수 있다. 이것은 선택 게이트 소스 트랜지스터(214)와 좌측 메모리 셀(209)을 갖는 다른 단부에서 반복될 수 있다.
본 발명의 메모리 장치는 종래 기술의 메모리 장치들과 실질적으로 동일한 방법으로 프로그래밍된다. 이 방법은 선택된 워드라인 상의 일련의 프로그래밍 펄스들 및 프로그래밍되지 않을 어레이 비트라인들 상의 억제 전압(즉, Vcc)을 포함한다. 프로그래밍될 메모리 셀들을 갖는 비트라인들은 통상적으로 그라운드 전위에서 바이어스된다. 일련의 프로그래밍 전압들은 초기의 고전압(즉, 16V)에서 시작하여 셀 또는 셀들이 프로그래밍되거나 오류 조건이 존재할 때까지 소정의 전압만큼 증가한다.
그러나, 본 발명의 실시예들이 확산 영역을 사용하지 않기 때문에, 프로그램 억제 동작의 물리적 메커니즘은 종래 기술의 메커니즘과 상이하다. 종래 기술의 NAND 장치에서, 프로그램 억제는 억제될 비트라인들이 Vcc에서 바이어스되고 스트링 반전층 및 확산들이 채널 부트스트랩을 겪거나 또는 선택되지 않은 워드라인들 에 의해 고전압에 결합될 때 발생한다. 확산 영역을 갖지 않는 셀들의 스트링에 대한 본 발명에서, 프로그램 억제는 실질적으로 동일한 바이어스 조건들을 이용하여 셀들의 스트링 아래에서 기판 내에 깊은 결핍 영역을 형성하는 것에 의해 보증된다. 이것은 메모리 셀 스택 하에서 채널 영역 내에 늘어난 전압 강하로 인한 터널 산화물 필드의 감소에 의해 전자 터널링의 억압을 이끈다.
도 3은 본 발명의 NAND 플래시 메모리 어레이에 대한 일 실시예의 간략화된 도면을 예시한다. 도 3의 메모리 어레이는, 명확성을 위해, 메모리 어레이에서 통상적으로 요구되는 모든 요소들을 도시하지는 않는다. 예를 들어, 메모리 밀도에 의존하여 실제로는 다수의 비트라인들이 요구되는 경우, 단 2개의 비트라인들만이 도시된다(BL1 및 BL2). 또한, 각 메모리 열은 수직으로 연장하여, 2개의 선택 게이트들 사이에서 메모리 셀들의 직렬 스트링들을 실질적으로 반복한다.
어레이는 직렬 스트링들(304, 305) 내에 배열된 플로팅 게이트 셀들(301)의 어레이로 구성된다. 플로팅 게이트 셀들(301)의 각각은 각각의 직렬 체인(304, 305) 내에서 드레인에서 소스로 결합되어 있다. 다수의 직렬 스트링들(304, 305)에 펼쳐지는 워드라인(WL0-WL31)은 그 동작을 제어하기 위해 행 내의 모든 플로팅 게이트 셀의 제어 게이트들에 결합된다. 도 3의 실시예는 메모리 셀들의 서브세트마다 32 워드라인을 도시한다. 대안적인 실시예들은 8, 16, 또는 그 이상의 상이한 수의 워드라인들을 가질 수 있다.
동작 시에, 워드라인들(WL0-WL31)은 기입될 개개의 플로팅 게이트 메모리 셀들 또는 판독될 개개의 플로팅 게이트 메모리 셀들을 직렬 체인(304, 305) 내에서 선택하고 각각의 직렬 스트링(304, 305) 내의 나머지 플로팅 게이트 메모리 셀들을 패스 스루(pass through) 모드로 동작시킨다. 플로팅 게이트 메모리 셀들의 각각의 직렬 스트링(304, 305)은 소스 선택 게이트(316, 317)에 의해 소스라인(306)에 결합되고 드레인 선택 게이트(312, 313)에 의해 개개의 비트라인(BL1-BLN)에 결합된다. 비트라인들(BL1-BLN)은 최종적으로 각 셀의 상태를 검지하는 감지 증폭기(도시되지 않음)에 결합된다.
소스 선택 게이트들(316, 317)은 그들의 제어 게이트들에 결합된 소스 선택 게이트 제어 라인 SG(S)(318)에 의해 제어된다. 드레인 선택 게이트들(312, 313)은 드레인 선택 게이트 제어 라인 SG(D)(313)에 의해 제어된다.
각각의 셀은 셀마다 하나의 비트(SBC) 또는 셀마다 다수의 비트들(즉, MLC - multilevel cell)로서 프로그래밍될 수 있다. 각 셀들의 임계 전압(Vt)은 셀에 저장된 데이터를 결정한다. 예를 들어, 셀마다 단일 비트에서, 0.5V의 Vt는 프로그래밍된 셀을 가리킬 수 있고, 반면에 -0.5V의 Vt는 지워진 셀을 가리킬 수 있다.
종래 기술의 프로그래밍 동작 동안, 프로그래밍될 플래시 메모리 셀에 대한 선택된 워드라인은 16V보다 큰 전압에서 프로그래밍 펄스로 바이어스된다. 워드라인 전압(예를 들어, 0.5V)을 갖는 확인 동작이 이후 수행되어 셀 임계 전압이 프로그램 동작에서 0.5V의 대응 레벨로 증가하였는지가 판정된다. 남은 셀들에 대한 선택되지 않은 워드라인들은 통상적으로 프로그램 동작 중에 약 10V로 바이어스된다. 메모리 셀들의 각각은 실질적으로 동일한 방식으로 프로그래밍된다.
도 4 내지 도 6은 본 발명의 확산 접합이 없는 비휘발성 메모리 셀들의 실시예들에 대한 컴퓨터 시뮬레이션 결과를 예시한다. 도 4는 온-오프 특성을 3개의 상이한 임계 전압 조정 주입 스킴(scheme)으로 예시한다.
도 2의 셀들은 1에서 시작에서 좌측에서 우측으로 순차적으로 번호가 매겨진다(즉, 도 5와 도 6의 삽입(각각 500 및 600)을 참조). 셀 번호들(1, 2 및 4)은 지워진 상태이거나, 또는 플로팅 게이트들이 4V 이하에서 바이어스된다. 도시된 바와 같이, 게이트 전압이 -0.5V보다 낮을 경우(프로그래밍된 상태에 대응함), 트랜지스터는 효과적으로 턴 오프(Id<10-14A/㎛)될 수 있고, 게이트 전압이 0.5V보다 높을 경우(지워진 상태에 대응함), 트랜지스터는 턴 온(Id>10-6A/㎛)될 수 있다.
도 5 및 도 6은 낮은 함량의 인(도 5) 또는 붕소(도 6)가 주입된, 시리즈 내의 셀들(셀 번호 1, 2 및 4)이 프로그래밍되거나 지워진 상태에서의 온/오프 특성을 비교한다. 이 도면들이 도시하는 바와 같이, 셀들(1, 2 및 4)이 지워진 상태이건 프로그래밍된 상태이건 온/오프 특성은 유지된다.
따라서, 시뮬레이션은 게이트 제어된 프린징(fringing) 전계가 훌륭한 온-오프 특성을 제공할 수 있다는 것을 도시한다. 또한, 본 발명은 "프로그래밍된"(-1V 근처의 플로팅 전압, 전류는 비트라인당 1pA 이하) 그리고 "지워진 상태"(+1V 근처의 플로팅 게이트 전압, 전류는 비트라인당 1㎂ 이상)에 대하여 충분한 마진을 제공한다.
도 7은 본 발명의 비휘발성 메모리 셀들을 통합할 수 있는 메모리 장치(700)의 기능 블록도를 예시한다. 메모리 장치(700)는 프로세서(710)에 결합된다. 프로세서(710)는 마이크로 프로세서 또는 일부 다른 종류의 제어 회로일 수 있다. 메모리 장치(700) 및 프로세서(710)는 전자 시스템(720)의 일부를 구성한다. 메모리 장치(700)는 본 발명의 이해를 도울 수 있는 메모리의 특성에 초점을 두어 간략화되었다.
메모리 장치는 이전에 예시된 비휘발성 메모리 셀들로 구성될 수 있는 메모리 셀들(730)의 어레이를 포함한다. 메모리 어레이(730)는 도 3에 도시된 바와 같이, 행들 및 열들의 뱅크들로 배열된다. 메모리 셀들의 각 행의 게이트들은 워드라인에 결합되고 반면에 메모리 셀들의 드레인 및 소스 접속들은 비트라인들에 결합된다.
어드레스 버퍼 회로(740)가 제공되어, 어드레스 입력 접속들(A0-Ax) 상에 제공된 어드레스 신호들을 래치한다. 어드레스 신호들은 행 디코더(744) 및 페이지 디코더(746)에 의해 수신되고 디코딩되어 메모리 어레이(730)를 액세스한다. 본 기술 분야에서 숙련된 자라면, 본 설명을 이용하여, 어드레스 입력 접속의 수는 메모리 어레이(730)의 밀도 및 구조에 의존한다는 것을 알 수 있을 것이다. 즉, 어드레스들의 수는 증가된 메모리 셀 카운트 및 증가된 뱅크 및 블록 카운트 모두와 함께 증가한다.
메모리 장치(700)는 판독/기입 페이지 래치 회로(750)를 이용하여 메모리 어레이 열들의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(730) 내의 데이터 를 판독한다. 일 실시예에서, 이 회로(750)는 메모리 어레이(730)로부터 데이터의 페이지를 판독하고 래치하기 위하여 결합되고, 메모리 장치(700)의 감지 증폭기를 포함한다. 데이터 입력 및 출력 버퍼 회로(760)는 복수의 데이터 접속(762)을 통해 제어기(710)와의 양방향 데이터 통신을 위해 포함된다.
제어 회로(770)는 프로세서(710)로부터 제어 접속들(772) 상에 제공된 신호들을 디코딩한다. 이 신호들은 데이터 판독, 데이터 기입(프로그램), 및 지움 동작을 포함하는, 메모리 어레이(730) 상의 동작들을 제어하기 위해 사용된다. 제어 회로(770)는 상태 머신, 시퀀서, 또는 일부 다른 유형의 제어기일 수 있다.
도 7에 예시된 메모리 장치는 메모리의 특징들에 대한 기본적인 이해를 용이하게 하기 위해 간략화되었다. 메모리들의 내부 회로 및 기능들의 보다 상세한 이해는 본 기술 분야에서 숙련된 사람들에게 공지되어 있다.
본 발명의 실시예들은 직렬 스트링의 셀들 사이에서 확산 영역들의 부재로 인해 더 조밀한 메모리 장치들을 제조할 수 있는 능력을 제공한다. 확산 영역들을 주입하는 단계가 더 이상 필요하지 않기 때문에 제조가 또한 더 용이해진다.
특정 실시예들이 본 명세서에서 예시되고 설명되었지만, 본 기술 분야에서 숙련된 사람이라면, 동일한 목적을 달성할 것이라고 평가되는 임의의 배열이, 도시된 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 발명의 많은 적응들은 본 기술 분야에서 숙련된 사람에게는 명백할 것이다. 따라서, 본 출원은 본 발명의 임의의 적응들 또는 변동들을 포함하도록 의도되었다. 본 발명은 이하의 특허청구범위 및 그 등가물에 의해서만 제한된다는 것이 명백하게 의도되었다.

Claims (26)

  1. 기판; 및
    상기 기판 상에 형성된 복수의 직렬 결합된 메모리 셀 스택 - 각 메모리 셀 스택은 확산 영역들 없이 인접한 메모리 셀 스택들에 결합됨 -
    을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 인접한 메모리 셀 스택들은 각 스택에 의해 발생된 전계를 통해서만 결합되는 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 장치는 NAND 플래시 메모리인 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 메모리 셀 스택의 각각은 플로팅 게이트 및 제어 게이트로 구성되는 메모리 장치.
  5. 제2항에 있어서,
    상기 전계는 각 스택의 플로팅 게이트에 의해 발생되는 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 스택들은 행들 및 열들의 메모리 어레이로 배열되는 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 직렬 결합된 메모리 셀 스택의 소정의 서브세트들을 인에이블시키는 복수의 선택 트랜지스터를 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    각각의 선택 트랜지스터는 상기 기판 내에서 확산 영역을 통해 인접한 메모리 셀 스택에 결합되는 메모리 장치.
  9. 제7항에 있어서,
    각각의 선택 트랜지스터는 인접한 메모리 셀 스택에 의해 발생된 전계 및 상기 선택 트랜지스터에 의해 발생된 전계를 통해서만 상기 인접한 메모리 셀 스택에 결합되는 메모리 장치.
  10. 제1항에 있어서,
    상기 메모리 셀 스택들의 각각은,
    n층 위에 형성된 터널 유전체층;
    상기 터널 유전체층 위에 형성된 플로팅 게이트;
    상기 플로팅 게이트층 위에 형성된 게이트 유전체층; 및
    상기 게이트 유전체층 위에 형성된 제어 게이트
    를 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 터널 유전체층은 산화물로 구성되는 메모리 장치.
  12. 제10항에 있어서,
    상기 터널 유전체층은 이산화규소보다 큰 유전 상수를 갖는 물질로 구성되는 메모리 장치.
  13. 제1항에 있어서,
    메모리 동작들을 제어하는 메모리 컨트롤러;
    상기 컨트롤러에 결합된 메모리 어레이
    를 더 포함하고,
    상기 메모리 어레이는,
    기판, 및
    상기 기판 위에 형성된 복수의 메모리 셀 - 각각의 메모리 셀은 인접한 메모 리 셀들에, 상기 복수의 메모리 셀들이 열(column)을 지어 직렬로 결합하도록, 각각의 셀에 의해 발생된 전계의 상호작용을 통해서만 결합되고, 직렬로 결합된 메모리 셀들의 각각의 열은, 각 서브세트의 일 단부 상에 제1 선택 게이트 트랜지스터를 갖고 각 서브세트의 반대쪽 단부 상에 제2 선택 게이트 트랜지스터를 갖는 메모리 셀들의 복수의 서브세트로 그룹지어짐 -
    을 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 선택 게이트 트랜지스터는 상기 메모리 셀들의 서브세트를 상기 메모리 어레이의 비트라인에 결합시키는 선택 게이트 드레인 트랜지스터이고, 상기 제2 선택 게이트 트랜지스터는 상기 메모리 셀들의 서브세트를 상기 메모리 어레이의 소스라인에 결합시키는 선택 게이트 소스 트랜지스터인 메모리 장치.
  15. 제13항에 있어서,
    상기 메모리 어레이 내의 각각의 메모리 셀은 워드라인에 의해 인접한 메모리 셀들에 행을 지어 결합된 메모리 장치.
  16. 제13항에 있어서,
    상기 복수의 메모리 셀의 각각은 인접한 메모리 셀들로부터 90nm 미만의 거리로 분리된 메모리 장치.
  17. 전자 시스템으로서,
    메모리 신호들을 발생시키는 프로세서; 및
    상기 프로세서에 결합되고 제어 신호들에 응답하여 동작하는 메모리 장치
    를 포함하고,
    상기 장치는,
    메모리 동작들을 제어하는 메모리 컨트롤러,
    상기 컨트롤러에 결합된 메모리 어레이를 포함하며,
    상기 메모리 어레이는,
    기판, 및
    상기 기판 위에 형성된 복수의 메모리 셀 - 각각의 메모리 셀은 상기 복수의 메모리 셀이 열을 지어 직렬로 결합하도록 확산 영역들 없이 인접한 메모리 셀들에 결합되고, 직렬로 결합된 메모리 셀들의 각각의 열은, 각 서브세트의 일 단부 상에 제1 선택 게이트 트랜지스터를 갖고 각 서브세트의 반대쪽 단부 상에 제2 선택 게이트 트랜지스터를 갖는 메모리 셀들의 복수의 서브세트로 그룹지어짐 -
    을 포함하는 전자 시스템.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는 상태 머신인 전자 시스템.
  19. 제17항에 있어서,
    상기 복수의 메모리 셀의 각각은 함께 ONO(oxide-nitride-oxide) 막을 포함하는 유전체층들로 둘러싸인 플로팅 게이트로 구성되는 전자 시스템.
  20. 워드라인들에 의해 결합된 행들 및 비트라인들에 의해 결합된 열들로 배열된 메모리 어레이를 포함하는 플래시 메모리 장치를 프로그래밍하는 방법으로서,
    상기 메모리 어레이는 기판 상에 형성된 복수의 메모리 셀을 포함하고,
    상기 방법은,
    적어도 하나의 프로그래밍 펄스를 상기 메모리 어레이의 선택된 워드라인에 인가하는 단계; 및
    상기 기판 내에 메모리 셀들의 소정의 열들 아래에 깊은 공핍 영역(deep depletion area)이 형성되도록, 선택되지 않은 비트라인들을 억제 전압으로 바이어스하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    각각의 메모리 셀은, 상기 기판 내에 채널 영역의 위에 형성된 터널 산화물, 플로팅 게이트, 게이트 유전체, 및 제어 게이트로 구성되고, 상기 깊은 공핍 영역은 상기 기판 내의 채널 영역으로부터의 전자 터널링을 억제하는 방법.
  22. 제20항에 있어서,
    선택된 비트라인들을 그라운드 전위에서 바이어스하는 단계를 더 포함하는 방법.
  23. 제20항에 있어서,
    상기 적어도 하나의 프로그래밍 펄스는 소정의 전압만큼 증분하는 복수의 프로그래밍 펄스들을 포함하는 방법.
  24. 플래시 메모리를 제조하는 방법으로서,
    스택들이 확산 영역들에 의해 결합되지 않도록 복수의 메모리 셀 스택을 기판 위에 직렬 스트링으로 형성하는 단계; 및
    상기 직렬 스트링의 각 단부에 선택 게이트 트랜지스터를 형성하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서,
    각각의 선택 게이트 트랜지스터와 인접한 메모리 셀 스택의 사이에 확산 영역을 형성하는 단계를 더 포함하는 방법.
  26. 제24항에 있어서,
    상기 직렬 스트링의 인접한 메모리 셀 스택들은, 각각의 스택의 플로팅 게이 트의 동작에 의해 발생된 전계가 인접한 전계들과 상호작용하도록 충분히 근접하게 형성되는 방법.
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