KR100927863B1 - 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링 - Google Patents
고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링 Download PDFInfo
- Publication number
- KR100927863B1 KR100927863B1 KR1020080011337A KR20080011337A KR100927863B1 KR 100927863 B1 KR100927863 B1 KR 100927863B1 KR 1020080011337 A KR1020080011337 A KR 1020080011337A KR 20080011337 A KR20080011337 A KR 20080011337A KR 100927863 B1 KR100927863 B1 KR 100927863B1
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- insulating film
- control electrode
- source
- storage node
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 182
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 238000003860 storage Methods 0.000 claims abstract description 72
- 239000002096 quantum dot Substances 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims description 129
- 239000010409 thin film Substances 0.000 claims description 77
- 239000010410 layer Substances 0.000 claims description 56
- 239000000463 material Substances 0.000 claims description 22
- 239000002105 nanoparticle Substances 0.000 claims description 21
- 230000005540 biological transmission Effects 0.000 claims description 19
- 239000010419 fine particle Substances 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 239000002245 particle Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- 229910002056 binary alloy Inorganic materials 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 13
- 238000007667 floating Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nanotechnology (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 고집적 플래시 메모리 셀 소자 및 셀 스트링에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는 반도체 기판, 반도체 기판에 순차적으로 적층되는 투과 절연막, 나노 도트(dot)로 구성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비하고, 소스/드레인 영역은 형성되지 않는 것을 특징으로 한다. 상기 플래시 메모리 셀 스트링에서 소스/드레인 기능을 대신하는 반전층의 형성을 쉽게 하는 실리콘 기판 구조를 특징으로 한다. 상기 스위칭 소자는 셀 소자와 연결된 쪽에 소스 또는 드레인 영역을 구비하지 않으며, 셀 소자와 연결되지 않은 쪽에 소스 또는 드레인 영역을 구비하는 것을 특징으로 한다. 본 발명에 의하여 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 개선하고, 제어 전극 및 전하 저장 노드로부터 발생되는 프린징(fringing) 전계를 통해 채널의 반전층을 유기해서 셀과 셀 사이 또는 셀 스트링이 전기적으로 연결되도록 한다.
NAND 플래시, 소스/드레인, non-overlap, 메모리, 고집적, fringing 전계, 나노소자, 전하저장노드, 나노 dot
Description
본 발명은 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링에 관한 것으로서, 제어 전극 또는 전하저장노드에서 발생되는 프린징(fringing) 전계를 이용하여 반도체 기판의 표면에 반전층을 유기하여 셀 소자 및 셀 스트링이 동작되도록 하여 메모리 소자의 축소화 특성을 향상시킨 플래시 메모리 셀 소자 및 셀 스트링에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있고, 또한 지속적인 용량의 증가를 요구하고 있다. 향후 20 nm 급까지 셀 소자의 축소화가 예상되고 있다.
낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 이러한 추세 속에서 기존의 플로팅 게이트를 이용하여 높은 커플링 효과와 작은 cross-talk을 갖는 유자형(U-shape) 플로 팅 폴리 전극을 가지는 다중 레벨(multi-level) 셀(U-shape floating-poly cell for MLC(multi-level cell) NAND flash memroy devices, in the 13th Korean Conference on Semiconductors, p. 103, 2006)이 삼성전자에 의해 발표가 되었다. 그러나 셀의 축소화에 따라 유자형(U-shape) 플로팅 폴리 전극을 형성하기 위해서는 채널 폭 방향의 피치가 약 100 nm 이상 되어 문제가 된다. 또한 축소화에 따라 유자형 구조 및 기존의 구조는 약 45 nm 게이트 길이 이하에서 심각한 짧은채널효과을 보인다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 셀 소자의 축소화에 따른 심각한 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 큰 어려움이 예상되고 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이를 다른 대안이 고려되어야 한다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위하여 다양한 연구가 진행이 되고, 개발이 되었다. 이러한 연구 결과의 예로써 FinFET, 함몰형 채널 소자 등과 같은 3차원 구조를 가지는 메모리 셀들이 있고, 질화막 또는 절연성 저장 전극을 사용하는 SONOS, NFGM 등의 플래시 메모리 소자가 있다. 위와 같은 소자들은 기존의 플로팅 폴리 전극을 가지는 플래시 메모리의 축소화 문제점을 해결하는 하나의 방안이 되고 있다. 그러나 이러한 개선된 소자들 역시 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 문제에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스 /드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 트레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다. 또한 존재하는 소스 또는 드레인 중 하나가 제어전극과 겹치고 있으므로 GIDL(Gate Induced Drain Leakage)이 발생한다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
본 발명자는 한국특허 (출원번호: 10-2006-0121143, 명칭 : 고집적 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법)에서 본 발명에서와 같이 소스/드레인이 없는 셀 소자로 구성된 셀 스트링을 제안하였다. 상기 특허를 기반으로 하여 본 특허에서는 변형된 형태를 제안하고자 한다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점인 축소화에 따른 짧은채널효과와 성능저하를 억제할 수 있는 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발할 필요성이 요구되었다.
전술한 문제점들을 해결하기 위한 본 발명의 목적은 축소화 특성 및 성능이 우수하고 기존의 평탄 채널 구조를 갖는 플래시 메모리 셀 소자 및 플래시 메모리 셀 스트링을 제공하는 것이다.
본 발명의 다른 목적은 전술한 플래시 메모리 셀 스트링 및 셀 소자에 있어 소스/드레인이 없어도 읽기 전류를 증가시키는 구조를 제공하고, 소자의 특성을 개선하는 전하저장노드의 구조를 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징은, 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 관한 것으로서,
상기 셀 소자는
반도체 기판;
상기 반도체 기판위에 형성된 1 반도체 박막;
상기 제1 반도체 박막위에 형성된 제2 반도체 박막;
상기 제2 반도체 박막 위에 형성된 투과 절연막;
상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성된 매몰 절연막;을 구비하며,
상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어진다.
본 발명의 제2 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는
반도체 기판;
상기 반도체 기판위에 형성된 투과 절연막;
상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및
상기 셀 소자와 셀 소자 사이의 반도체 기판에 형성된 매몰 절연막;
을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는다.
본 발명의 제3 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는
반도체 기판,
상기 반도체 기판위에 형성된 제1 반도체 박막;
상기 제1 반도체 박막위에 형성된 제2 반도체 박막;
상기 제2 반도체 박막 위에 형성된 투과 절연막;
상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
상기 제1 반도체 박막에 형성된 매몰 절연막;
을 구비하며, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 제1 반도체 박막에 전체적으로 형성된다.
본 발명의 제4 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는
반도체 기판;
상기 반도체 기판위에 형성된 투과 절연막;
상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및
상기 반도체 기판에 형성된 매몰 절연막;
을 포함하고,
상기 전하 저장 노드는 나노 크기의 미세 입자들인 나노 도트(dot)의 형태로 이루어지며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 반도체 기판에 전체적으로 형성된다.
전술한 특징들을 갖는 플래시 메모리 셀 스트링의 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성될 수 있다.
전술한 특징들을 갖는 플래시 메모리 셀 스트링의 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성될 수 있다.
전술한 특징들을 갖는 플래시 메모리 셀 스트링은 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나,
상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성할 수 있다.
본 발명의 제5 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는
반도체 기판,
상기 반도체 기판위에 형성된 제1 반도체 박막;
상기 제1 반도체 박막위에 형성된 제2 반도체 박막;
상기 제2 반도체 박막 위에 형성된 투과 절연막;
상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
상기 제2 반도체 박막의 표면에 형성된 소스 및 드레인 영역;
상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되되, 상기 소스 및 드레인 영역의 하부에 형성된 매몰 절연막;
을 구비하고, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성된다.
본 발명의 제6 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는
반도체 기판,
상기 반도체 기판위에 형성된 투과 절연막,
상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막,
상기 컨트롤 절연막위에 형성된 제어 전극,
상기 반도체 기판의 표면에 형성된 소스 및 드레인 영역,
셀 소자와 셀 소자 사이의 반도체 기판에 형성되되 상기 소스 및 드레인 영역의 하부에 형성된 매몰 절연막,
을 구비하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성된다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 스위칭 소자의 제어 전극 아래에 형성된 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것이 바람직하다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 투과 절연막은 한층 또는 다층의 절연막으로 형성되며, 상기 투과 절연막이 다층의 절연막으로 형성되는 경우, 투과 절연막에서 인접한 층은 유전상수나 밴드갭이 서로 다른 물질들로 이루어지는 것이 바람직하다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 전하저장노드를 구성하는 나노 크기의 입자들은 Si, Ge, SiGe, 화합물반도체, 1원계 또는 2원계 이상으로 구성된 금속, 금속산화물, 금속질화물 중 어느 하나로 구성되며, 상기 전하 저장 노드는 한 층 또는 다층으로 구성되며, 만약 상기 전하 저장 노드가 다층으로 구성되는 경우, 전하 저장 노드에서 인접한 층은 얇은 절연층으로 서로 분리되는 것이 바람직하다. 즉, 나노 입자로 구성된 전하 저장 노드 위에 또 전하 저장 노드를 형성하기 위해서는 전기적으로 분리하는 것이 필요하다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 컨트롤 절연막은 단층 또는 다층의 절연막으로 구성되며, 상기 컨트롤 절연막이 다층으로 구성되는 경우, 컨트롤 절연막에서 인접한 층은 유전상수 또는 밴드갭이 서로 다른 물질들로 구성되는 것이 바람직하다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 제어전극은 단층이나 다층의 도전성 물질로 구성되고, 상기 제어 전극이 다층으로 구성되는 경우 제어 전극에서 인접한 층은 서로 다른 일함수를 갖는 도전성 물질들로 구성될 수 있으며,
상기 제어전극은 높은 농도로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼스 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중 하나 또는 둘 이상으로 이루어지는 것이 바람직하다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하는 것이 바람직하다.
전술한 제1 내지 제6 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 상기 매몰 절연막 위에 단결정 반도체 박막이 형성되고, 상기 단결정 반도체 박막의 두께는 1 nm ~ 100 nm 범위에서 형성되는 것이 바람직하다.
본 발명에서는 전하저장노드로 질화막과 같은 트랩을 적용하는 구조 대신에 나노 크기의 미세 입자들로 형성되는 나노 dot을 적용하고 있다. 그 결과, 기존의 SONOS에 비해 전하저장노드로의 프로그램과 지우기를 더 잘 제어할 수 있고, 저장된 전하의 퍼짐(redistribution)을 줄일 수 있는 장점이 있다.
본 발명에 의하여, 하나의 셀 스트링을 구성하는 낸드 플래시 메모리 셀 소자가 소스/드레인 영역이 없거나 소스/드레인 영역이 제어전극과 겹치지 않은 평탄채널 구조의 셀 소자를 구성하여, 기존의 소스/드레인이 있는 평탄채널 구조의 셀에 비해 40 nm 이하의 게이트 길이에서도 짧은채널효과를 더 억제하여 축소화 특성을 개선하는 장점을 갖고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 셀 소자와 더불어 셀 스트링을 선택하는 스위칭 소자에서도 소스 또는 드레인이 제어전극 또는 게이트 전극과 겹치지 않게 하여 집적도를 높일 수 있다. 따라서, 셀 스트링 자체의 집적도가 향상된다.
둘째, 본 발명에서의 셀 스트링에 있는 셀 소자는 소스/드레인이 없거나 소스/드레인이 존재하더라도 제어전극과 겹치지 않은 구조를 갖고 있기 때문에, GIDL (Gate Induced Drain Leakage)이 상대적으로 매우 적어 off 상태의 전류를 더욱 줄일 수 있다. 또한 소스/드레인이 없는 경우 소스/드레인과 기판 사이의 접합 누설전류가 생기지 않고, 비록 소스/드레인이 제어전극과 겹치지 않는 형태로 존재하더라도 소스/드레인의 폭이 좁기 때문에 접합에 의한 누설전류가 줄어든다.
셋째, 기존의 평탄채널 구조를 이용하기 때문에 메모리 소자 개발 비용이 감소한다.
넷째, 기판 내부의 절연층을 형성하여 절연층과 기판 사이의 계면 전하를 이용하여 fringing 전계에 의한 채널의 반전층 형성이 용이하도록 도와주어 on 상태의 전류를 좀 더 크게 할 수 있다.
< 제1 실시예 >
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 고집적 NAND 플래시 메모리 셀 스트링의 구조 및 동작에 대하여 구체적으로 설명한다. 이하 도면에서 본 발명의 주요 특징을 분명하게 보이기 위해 절연층, 콘택(contact), 금속 배선 등을 도면에서 제외하였다.
도 1의 (a)와 (b)는 본 발명의 제1 실시예에 따른 NAND 플래시 메모리 셀 스트링에 대한 단면도를 도시한 것이다. 도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 플래시 메모리 셀 스트링(500)은 다수 개의 셀 소자(Cell Transistors)(100, 101, 102, 103) 및 제1 스위칭 소자(190), 제2 스위칭 소자(191)을 구비한다. 상기 셀 스트링은 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어진다. 상기 셀 소자는 반도체 기판(1), 상기 반도체 기판위에 형성된 1 반도체 박막(4), 상기 제1 반도체 박막위에 형성된 제2 반도체 박막(6), 상기 제2 반도체 박막 위에 형성된 투과 절연막(7), 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10), 상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성된 매몰 절연막(5)을 구비한다. 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어진다.
도 1의 (b)를 참조하면, 본 발명의 제1 실시예에 따른 플래시 메모리 셀 스트링(501)은 다수 개의 셀 소자 (100, 101, 102, 103) 및 제1 스위칭 소자(192), 제2 스위칭 소자(193)을 구비한다. 도 1의 (a)와 (b)의 차이점은 스위칭 소자에 있다. 도 1의 (a)에서 스위칭 소자(190, 191)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되 지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치지 않도록 형성되어 있다.
도 1의 (b)에서 스위칭 소자(192, 193)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치도록 형성되어 있다. 도 1의 (a)와 (b)에서, 반도체 기판(1)의 표면 근처에는 제1 반도체 박막(4)인 SiGe 층과 매몰 절연막(5)이 형성되어 있다. 이들 영역 위에는 제2 반도체 박막(6)이 형성되어 있고, 상기 제2 반도체 박막은 실리콘 박막으로 형성되는 것이 바람직하다. 'D'로 표시된 것은 반전층을 의미하며, 제어전극(10)에 읽기를 위한 전압이 주어졌을 때 제어전극(10)의 측면에서 프린징(fringing) 전계가 나와 유기되는 것이다. 만약 전하저장노드(8)가 도전성 물질로 되어 있다면 제어전극(10)의 전압이 커플링되어 상기 전하저장노드의 측면에서도 프린징 전계가 나와 반전층('D') 유기를 도울 수 있다. 상기 반전층은 플래시 메모리 동작에서 소스/드레인 영역을 대신할 수 있다. 기존의 셀 스트링에서, 소스/드레인 영역은 인접한 셀과 셀 사이 또는 인접한 제어전극(10)과 제어전극(10) 사이의 반도체에 형성되되 제어전극과 겹치게 형성된다. 상기 소스/드레인을 제거하고 그 역할을 유기된 반전층('D')으로 대치함으로써 소자의 축소화 특성을 크게 개선할 수 있다. 또한 소자의 특성 산포를 줄일 수 있다. 특히, 인접한 셀과 셀 사이 또는 인접한 제어전극(10)과 제어전극(10) 사이의 반도체 기판에 형성된 매몰 절연막(5)은 상기 반전층이 쉽게 형성될 수 있도록 하여, 상기 셀 스트링을 통해 전류가 흘러야 할 경우 전류의 크기를 크게 증가시킬 수 있는 특징이 있다. 특히, 상기 셀 소자 및 스위칭 소자가 n 형 MOSFET으로 구성되는 경우, 상기 매몰 절연막과 상기 반도체 기판의 계면에 존재하는 양의 계면전하는 상기 반전층 유기를 더욱 쉽게 한다. 상기 제2 반도체 박막(6)은 도우핑을 낮게 하여 채널에서의 캐리어 이동도를 증가시켜, 셀 소자가 모두 turn-on되었을 때 높은 전류가 흐르도록 할 수 있다. 도 1에서 저하저장노드(8)는 크기가 20 nm 이하인 나노 크기의 돗(dot)으로 구성된다.
< 제2 실시예 >
도 2는 본 발명의 제2 실시예에 따른 셀 스트링을 도시한 단면도이다. 도 2는 본 발명의 도 1에 도시된 제1 실시예와 유사한 구조를 갖는 셀 스트링을 보이고 있다.
도 2의 (a)를 참조하면, 제2 실시예에 따른 셀 스트링(502)은 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지며, 상기 셀 소자는 반도체 기판(1), 상기 반도체 기판위에 형성된 투과 절연막(7), 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10), 및 상기 셀 소자와 셀 소자 사이의 반도체 기판에 형성된 매몰 절연막(5)을 포함한다.
상기 전하 저장 노드는 나노 크기의 도트(dot)의 형태로 이루어지고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 한다.
도 2의 (a)에서는 스위칭 소자(290, 291)의 제어전극(10)을 기준으로 셀 소자와 인접하지 않는 쪽의 소스 또는 드레인이 제어전극과 겹치지 않게 형성되어 있다. 도 2의 (b)에서는 스위칭 소자(292, 293)의 제어전극(10)을 기준으로 셀 소자와 인접하지 않는 쪽의 소스 또는 드레인이 제어전극과 겹치게 형성되어 있다. 도 2에서는 도 1의 구조에서 보인 제1 반도체 박막(4)인 SiGe층이 제거되어 있다. 소자가 turn-on될 때, 반전층('D') 형성은 도 1에서 설명한 것과 같은 원리에 의해 형성된다. 매몰 절연막(5)은 도 1에서 언급된 것과 같이 반전층('D')이 쉽게 형성될 수 있도록 하여, 상기 셀 스트링을 통해 전류가 흘러야 할 경우 전류의 크기를 크게 증가시킬 수 있는 특징이 있다. SiGe 층이 없다는 것을 제외하면 도 1의 특징이 거의 그대로 적용된다. 여기서 SiGe 층의 유무는 전기적으로나 공정 측면에서 영향을 미칠 수 있으나, 본 발명의 특징에는 큰 영향이 없다. 특히, 제작공정에서 SiGe 층이 실리콘에 비해 식각이 잘 되기 때문에, 이러한 성질을 이용하여 매몰 절연막(5)을 효과적으로 구현할 수 있는 특징이 있다.
이하, 도 3을 참조하여 전술한 제1 실시예와 제2 실시예의 셀 소자들의 구조 및 동작에 대하여 설명한다. 도 3의 (a)와 (b)는 각각 도 1과 도 2에서 보인 셀 스트링에서 2개의 셀 소자에 대한 단면을 보인다. 도 3의 (a)와 (b)에서 점선으로 표시된 화살표는 제어전극(10)과 전하저장노드(8)의 측면에서 나오는 프린징 전계를 나타낸다. 셀에 대한 설명은 도 1과 2에서 설명된 내용이 그대로 적용된다. 전하 저장 노드(8)는 나노 크기의 미세 입자(12)들로 이루어진다. 반전층('D')는 상기 제어전극(10)과 미세 입자(12)들로 구성되는 전하 저장 노드(8)의 측면에서 나오는 프린징 전계에 의해 반도체 기판의 표면에 야기된다.
< 제3 실시예 >
이하, 도 4를 참조하여 본 발명의 제3 실시예에 따른 셀 스트링에 대하여 설명한다.
도 4는 도 1에 보여진 셀 스트링의 구조를 변형한 구조를 도시한 단면도이다. 도 4의 (a)와 (b)는 제1 실시예에 해당하는 도 1의 (a)와 (b)에 각각 대응되는 것으로, 차이점은 스위칭 소자의 제어전극(10)을 기준으로 셀 소자와 인접하지 않는 영역에 매몰 절연막(5)이 형성되어 있다는 것이다.
제3 실시예의 셀 소자의 구조는 제1 실시예의 셀 소자와 동일하므로, 중복되는 설명은 생략한다. 도 4의 (a)에 도시된 제3 실시예의 스위칭 소자(180, 181)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치지 않도록 형성되어 있다.
도 4의 (b)는 제3 실시예의 다른 실시형태를 도시한 것으로서, 스위칭 소자(182, 183)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹 치도록 형성되어 있다.
이하, 도 5를 참조하여 전술한 제1 내지 제3 실시예의 셀 스트링의 셀 소자의 바디 구조에 대하여 설명한다.
도 5의 (a), (b), (c)는 셀 어레이의 일부인 2ㅧ2 어레이에 대한 평면도, 워드라인 방향의 단면도, 셀 스트링 방향의 단면도를 각각 보이고 있다. 도 5의 (a)에서는 워드라인(20)은 일례로 스트링과 수직하는 방향으로 각 셀의 제어전극(10)이 연결되어 구성되어 있다. 도 5의 (b)는 워드라인(20) 방향으로 자른 단면도인데, 전하저장노드(8)는 크기가 20 nm 이하인 나노 돗(12)으로 구성된다.
도 5의 (b)에서 셀 소자 및 스위칭 소자의 채널이 형성되는 영역과 반도체 기판(1) 사이의 패터닝된 반도체 영역을 바디(파선으로 표시된 타원 "S"의 영역임)라 한다. 상기 바디의 폭은 전체적으로 일정하거나 표면에서 반도체 기판(1)으로 갈수록 증가하거나 또는 바디의 상부에서는 일정하다가 반도체 기판의 하부로 갈수록 점차 증가하도록 형성될 수 있다. 상기 바디와 반도체 기판(1)이 만나는 코너는 집적에 문제가 없도록 형성하되, 바람직하게는 둥글게 형성할 수 있다. 바디의 폭이 표면에서부터 반도체 기판(1)으로 갈수록 선형적으로 또는 비선형적으로 증가되는 경우, 바디의 저항을 줄일 수 있으며, 이로 인해 낸드 플래시 동작 중 지우기 동작에 유리하게 작용할 수 있다. 도 5의 (b)에서 상기 바디는 그 폭이 반도체 기판(1)으로 갈수록 선형적으로 증가하는 형태로 구성되어 있다. 상기 바디의 구조는 본 특허의 모든 셀 소자 및 스위칭 소자에 적용된다. 도 5의 (c)에 보인 구조를 도 3의 (a)에서와 같다. 도 5에서는 도 1에 보인 구조에 대해 평면 및 단면을 보였는 데, 도 2에 보인 구조에 대해서도 도 5에서와 같이 평면 및 단면으로 표시할 수 있다.
<제4 실시예>
이하, 도 6을 참조하여 본 발명의 제4 실시예에 따른 셀 스트링의 구조를 설명한다. 제4 실시예에 따른 셀 스트링은, 제1 실시예의 셀 스트링에서 일부의 셀 소자에 추가의 스페이서를 형성한 구조이다.
제4 실시예에 따른 셀 스트링은 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되며, 상기 셀 소자는 반도체 기판(1), 상기 반도체 기판위에 형성된 투과 절연막(7), 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10), 제1 반도체 박막(4), 제2 반도체 박막(6), 상기 제어 전극의 양측의 제1 반도체 박막에 형성된 매몰 절연막(5) 및 제어 전극과 전하저장노드의 측벽에 형성되는 스페이서(21), 제2 절연막(22) 및 제3 절연막(23)을 구비한다.
제4 실시예에 따른 스페이서(21) 형성과 관련된 제조 과정을 살펴보면, 도 6에 도시된 제어 전극(10) 형성 후에, 제어 전극(10)의 측벽에 스페이서(21)를 형성하고 셀 소자들의 사이에 유전 상수가 큰 제2 절연막(22)을 형성한 후 결과물의 전체에 제3 절연막(23)을 형성하여 소자 구조를 구현한다. 스페이서(21)의 유전 상수 및 제2 절연막(22)의 유전 상수는 조정할 수 있으며, 상기 유전 상수의 조정을 통해 프린징 전계에 의한 반전층('D')을 보다 쉽게 유기할 수 있도록 한다.
도 6의 (b)는 제4 실시예에 따른 셀 스트링의 셀 소자에 대한 다른 실시 형태를 도시한 단면도이다. 도 6의 (b)를 참조하면, 도 2에 도시된 제2 실시예의 셀 스트링에서 일부의 셀 소자에 추가의 스페이서(21)를 형성한 구조임을 알 수 있다. 도 6의 (b)는 도 6의 (a)에 대한 설명이 그대로 적용된다.
<제5 실시예>
이하, 도 7을 참조하여 본 발명의 제5 실시예에 따른 셀 스트링의 구조를 설명한다. 제5 실시예에 따른 셀 스트링은, 셀 소자에 소스/드레인을 구비하되 제어 전극과 겹치지 않도록 형성하는 구조를 특징으로 한다.
도 7의 (a)는 제5 실시예에 따른 셀 스트링으로서, 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되며, 셀 소자 및 스위칭 소자가 제어 전극과 겹치지 않도록 형성된 소스/드레인 영역을 구비한다.
상기 셀 소자(508)는 반도체 기판(1), 상기 반도체 기판위에 형성된 투과 절연막(7), 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10), 제1 반도체 박막(4), 제2 반도체 박막(6), 상기 제어 전극의 양측의 제1 반도체 박막에 형성된 매몰 절연막(5) 및 제 2 반도체 박막에 형성된 소스/드레인(24)을 구비한다. 상기 제어전극(10)과 상기 소스/드레인 사이의 겹치지 않는 거리, 즉, 이격거리는 0.1 nm ~ 100 nm이다. 상기 소스/드레인의 접합깊이는 2 nm ~ 100 nm 범위에서 형성될 수 있다.
도 7의 (a)에서 상기 스위칭 소자(170, 171)는 제어 전극과 겹치지 않도록 형성된 소스/드레인 영역(3,2)을 구비한다. 스위칭 소자(170, 171)는 'A'와 'B'의 원형 파선에서 표시된 것과 같이 스위칭 소자의 소스/드레인이 제어전극과 겹치지 않게 형성되어 있다.
도 7의 (b)는 제5 실시예의 스위칭 소자에 대한 다른 실시 형태를 도시한 것으로서, 스위칭 소자(172, 173)는 'A'와 'B'의 원형 파선에서 표시된 것과 같이 스위칭 소자의 제어전극과 겹치도록 형성되어 있다.
도 7에서 셀 소자에 소스/드레인(24)를 제어전극과 겹치지 않게 형성하여 짧은채널효과를 억제하면서 스트링을 통해 전류가 흘러야 하는 경우 전류가 잘 흐를 수 있게 할 수 있다.
전술한 제1 내지 제5 실시예에 따른 플래시 메모리 셀 소자 및 셀 스트링은 아래에 기술된 특징들을 공통적으로 구비한다.
상기 스위칭 소자에 있어서, 셀 소자와 연결되지 않은 쪽의 소스 또는 드레인 영역(2, 3)은 셀 소자의 소스 및 드레인 영역(24)보다 더 높은 농도로 도우핑될 수 있다.
상기 스위칭 소자의 제어전극 아래에 형성되는 게이트 절연막은 셀 소자와 동일한 투과 절연막(7), 전하저장노드(8) 및 컨트롤 절연막(9)으로 구성되거나, 한층 또는 다층의 절연막으로 형성될 수 있다.
상기 투과절연막(7)은 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 절연막에서 인접한 층은 유전상수 또는 밴드갭이 서로 다른 물질들로 이루어지는 것이 바람직하다.
상기 전하저장노드(8)는 크기가 20 nm 이하인 미세 입자들인 나노 도트(12) 형태로 구현된다. 상기 나노 돗은 Si, Ge, SiGe, 화합물반도체, 1원계 또는 2원계 이상으로 구성된 금속, 금속산화물, 금속질화물 중 어느 하나로 구성된다. 상기 전하저장노드는 한 층 또는 다층으로 구성되며, 전하저장노드가 다층으로 구성되는 경우, 인접한 층은 얇은 절연층으로 서로 분리되는 것이 바람직하다. 또한 전하 저장 노드를 구성하는 나노 도트의 크기는 형성되는 물질에 따라 상이하다. 만약 나노 도트가 Si 또는 Ge으로 구성되는 경우 나노 도트의 직경이 1 nm - 20 nm 의 범위이며, 금속, 금속산화물, 금속질화물 중 하나로 구성되는 경우 그 직경이 0.5 nm - 15 nm 범위로 형성되는 것이 바람직하다. 나노 돗의 모양은 특정 모양으로 정형화된 것은 아니며, 둥근모양, 반원모양, 타원 형 모양을 포함하여 다양한 형태의 모양을 가질 수 있다.
상기 제어전극(10)은 단층이나 다층의 도전성 물질로 구성될 수 있으며, 제어 전극이 다층으로 구성되는 경우 제어전극에서 인접한 층은 일함수가 다른 물질들로 구성되는 것이 바람직하다. 상기 제어전극을 구성하는 물질로는 높은 농도의 p형이나 n형으로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼스 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중 하나 또는 둘 이상으로 구성될 수 있다.
셀 소자의 소스/드레인(24) 및 스위칭 소자의 소스 또는 드레인을 포함하는 셀 스트링에 있어서, 상기 소스 및 드레인 영역은 셀 소자 및/또는 스위칭 소자에 존재하되 상기 소스 및 드레인 영역의 인접한 제어 전극과의 이격 거리는 0.1 nm ~ 100 nm이며, 상기 소스 및 드레인 접합의 깊이는 반도체 기판의 표면으로부터 2 nm ~ 100 nm 범위에서 형성될 수 있다.
상기 제어전극(10) 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하여, 짧은채널효과를 억제할 수 있다.
셀 스트링의 셀 소자 및 스위칭 소자에 있어서, 상기 바디의 폭은 전체적으로 일정하거나, 채널이 형성된 표면에서 반도체 기판(1)으로 갈수록 증가하거나, 또는 바디의 상부에서는 일정하다가 하부로 갈수록 점차 증가할 수 있으며, 상기 바디와 반도체 기판(1)이 만나는 코너는 집적에 문제가 없도록 형성하되, 바람직하게는 둥글게 형성할 수 있다.
상기 매몰 절연막(5) 위에 단결정 반도체 박막(6)이 형성되고, 상기 반도체 박막의 두께는 1 nm ~ 100 nm 범위에서 형성될 수 있다.
스위칭 소자의 게이트 길이 또는 제어전극 길이는 셀 소자의 그것에 비해 유사하거나 길게 형성하여, 스위칭 소자에서 짧은채널효과가 적게 발생되도록 하는 것이 바람직하다. 왜냐하면, 셀 소자와는 달리 스위칭 소자에서 짧은 채널 효과가 발생하는 경우, 스위칭 소자를 통해 특정 셀 스트링이 선택되고 특정 셀을 읽을 때, 선택되지 않은 셀 스트링의 누설전류가 상기 선택된 셀 스트링을 통해 흐르는 전류에 더해질 수 있기 때문이다. 이렇게 되면 상기 선택된 셀에 저장된 정보를 정확히 읽을 수 없게 된다.
이하, 본 발명의 다른 특징에 따른 플래시 메모리의 셀 스트링의 스위칭 소 자의 구조 및 동작에 대하여 구체적으로 설명한다. 본 발명에 따른 플래시 메모리의 셀 스트링은 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되며, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 형성되지 아니하고, 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인이 형성된다. 상기 스위칭 소자에 있어서, 상기 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인은 제어 전극과 겹치거나 겹치지 않도록 형성될 수 있다.
본 발명에 따른 플래시 메모리의 셀 스트링에서에서 스위칭 소자의 다른 실시 형태는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 소스 또는 드레인 영역은 제어 전극과 겹치지 않게 형성된다.
본 발명에 따른 플래시 메모리의 셀 스트링에서의 스위칭 소자의 또 다른 실시 형태는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되고, 상기 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성된다. 다른 특징은 전술한 스위칭 소자와 동일하다.
전술한 여러 실시 형태의 스위칭 소자들은 제어전극 양쪽의 반도체 영역에 매몰 절연막을 형성하되, 제어전극과 겹치거나 겹치지 않게 형성하거나, 제어전극을 기준으로 하여 셀 소자와 연결되는 쪽의 반도체 영역에 매몰 절연막을 형성하거나 셀 소자와 연결되지 않는 쪽의 반도체 영역에 매몰 절연막을 형성할 수 있다.
한편, 전술한 매몰 절연막 및 반도체 박막을 형성한 후, 상기 제어 전극의 측벽에 유전상수가 큰 절연막 스페이서를 형성하여 프린징 전계를 이용한 반전층이 쉽게 형성되도록 하는 단계를 더 구비하거나, 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 기술은 NAND 플래시 메모리 소자의 축소화 특성을 향상하고 특성 산포를 개선시킬 수 있게 되므로, 메모리 소자 분야에 널리 사용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 플래시 메모리 셀 및 스트링을 도시한 단면도이다. 도 1의 (a)는 셀 스트링의 가장자리에 있는 스위칭 소자에서 소스/드레인이 제어 전극과 겹치지 않게 형성된 것이고, 도 1의 (b)는 소스/드레인이 제어 전극과 겹치도록 형성된 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 플래시 메모리 셀 및 스트링을 도시한 단면도이다. 도 2의 (a)는 셀 스트링의 가장자리에 있는 스위칭 소자에서 소스/드레인이 제어 전극과 겹치지 않게 형성된 것이고, 도 2의 (b)는 소스/드레인이 제어 전극과 겹치도록 형성된 단면도이다.
도 3은 도 1 및 도 2에 보인 셀 스트링의 단면도에서 일부의 셀 소자를 확대하여 도시한 단면도들이다.
도 4는 본 발명의 제3 실시예에 따른 플래시 메모리 셀 및 스트링을 도시한 단면도이다. 도 4의 (a)는 스위칭 소자에서 셀과 인접하지 않은 소스/드레인이 게이트 전극 또는 제어전극과 겹치지 않게 형성된 것이며, 도 4의 (b)는 상기 소스/드레인이 게이트 전극 또는 제어전극과 겹치게 형성된 것이다.
도 5는 도 1의 (a)에 보인 본 발명의 제1 실시예에 따른 소자에 있어서, 셀 스트링 방향과 워드라인 방향에서 도시한 단면도들이다. 도 5의 (a)는 셀 스트링과 워드라인의 일부에 대한 평면도로서, 예로서 2ㅧ2 어레이에 대한 평면도이다. 도 5의 (b)는 워드 라인을 따라 자른 단면도이며, 도 5의 (c)는 셀 스트링 방향으로 자른 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 플래시 메모리 셀 및 스트링을 도시한 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 플래시 메모리 셀 및 스트링을 도시한 단면도이다. 도 7의 (a)는 스위칭 소자에서 셀과 인접하지 않은 소스/드레인이 게이트 전극 또는 제어전극과 겹치지 않게 형성된 것이며, 도 7의 (b)는 상기 소스/드레인이 게이트 전극 또는 제어전극과 겹치게 형성되어 있다.
< 도면의 주요부분에 대한 부호의 설명 >
500, 501, 502, 503, 504, 505, 506, 507 : 셀 스트링
190, 191, 192, 193, 290, 291, 292, 293, 180, 181, 182, 183, 170, 171, 172, 173 : 스위칭 소자
100, 101, 102, 103, 200, 201, 202, 203, 300, 301, 302, 303 : 셀 소자
1 : 반도체 기판 2, 3 : 스위칭 소자의 소스/드레인
4 : 제1 반도체박막 5 : 매몰 절연막
6, 11 : 제2 반도체 박막 7 : 투과 절연막
8 : 전하저장노드 9 : 컨트롤 절연막
10 : 제어전극
12 : 나노 도트(dot) 19 : 필드 절연막
20 : 스트링 엑티브 21 : 스페이서
22 : 제2 절연막 23 : 제3 절연막
24 : 셀 소자의 소스/드레인
'D' : 반전층
Claims (25)
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판,상기 반도체 기판위에 형성된 1 반도체 박막;상기 제1 반도체 박막위에 형성된 제2 반도체 박막;상기 제2 반도체 박막 위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성된 매몰 절연막;을 구비하며,상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며,상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며,상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및상기 셀 소자와 셀 소자 사이의 반도체 기판에 형성된 매몰 절연막;을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판,상기 반도체 기판위에 형성된 제1 반도체 박막;상기 제1 반도체 박막위에 형성된 제2 반도체 박막;상기 제2 반도체 박막 위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;상기 제1 반도체 박막에 형성된 매몰 절연막;을 구비하며, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질로 이루어지며,상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며,상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 제1 반도체 박막에 전체적으로 형성된 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및상기 반도체 기판에 형성된 매몰 절연막;을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들인 나노 도트(dot)의 형태로 이루어지며,상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 반도체 기판에 전체적으로 형성되는 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 셀 소자 및 상기 스위칭 소 자의 제어 전극의 측면에 절연성 스페이서를 형성하거나,상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판,상기 반도체 기판위에 형성된 제1 반도체 박막;상기 제1 반도체 박막위에 형성된 제2 반도체 박막;상기 제2 반도체 박막 위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;상기 제2 반도체 박막의 표면에 형성된 소스 및 드레인 영역;상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되되, 상기 소스 및 드레인 영역의 하부에 형성된 매몰 절연막;을 구비하고, 상기 제1 반도체 박막은 상기 반도체 기판과는 다른 반도체 물질로 이루어지며, 상기 제2 반도체 박막은 상기 반도체 기판과 동일한 반도체 물질 로 이루어지며,상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며,상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판,상기 반도체 기판위에 형성된 투과 절연막,상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막,상기 컨트롤 절연막위에 형성된 제어 전극,상기 반도체 기판의 표면에 형성된 소스 및 드레인 영역,셀 소자와 셀 소자 사이의 반도체 기판에 형성되되 상기 소스 및 드레인 영역의 하부에 형성된 매몰 절연막,을 구비하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot)의 형태로 이루어지며,상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
- 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스/드레인 영역은 제어전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자에 있어서, 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어전극과 겹치지 않게 형성되며, 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 그 소자의 제어전극과 겹치도록 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 제어전극의 측면에 절연성 스페이서를 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역은 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어 전극 아래에 형성된 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 투과 절연막은 한층 또는 다층의 절연막으로 형성되며, 상기 투과 절연막이 다층의 절연막으로 형성되는 경우 투과 절연막에서 인접한 층은 유전상수 또는 밴드갭이 서로 다른 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 전하저장노드를 구성하는 나노 크기의 입자들은 Si, Ge, SiGe, 화합물반도체, 1원계 또는 2원계 이상으로 구성된 금속, 금속산화물, 금속질화물 중 어느 하나로 구성되며,상기 전하 저장 노드는 한 층 또는 다층으로 구성되며, 만약 상기 전하 저장 노드가 다층으로 구성되는 경우, 전하 저장 노드에서 인접한 층은 얇은 절연층으로 서로 분리되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 단층 또는 다층의 절연막으로 구성되며, 상기 컨트롤 절연막이 다층으로 구성되는 경우 컨트롤 절연막에서 인접한 층은 유전상수 또는 밴드갭이 서 로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 제어전극은 단층이나 다층의 도전성 물질로 구성되고, 상기 제어 전극이 다층으로 구성되는 경우 제어 전극에서 인접한 층은 서로 다른 일함수를 갖는 도전성 물질들로 구성될 수 있으며,상기 제어전극은 높은 농도로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼스 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중 하나 또는 둘 이상으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 매몰 절연막 위에 단결정 반도체 박막이 형성되고, 상기 단결정 반도체 박막의 두께는 1 nm ~ 100 nm 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항, 제2항, 제3항, 제4항, 제8항 및 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어전극 길이는 셀 소자의 제어 전극의 길이와 같거나 길게 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서,상기 셀 소자는반도체 기판,상기 반도체 기판위에 형성된 투과 절연막,상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극,상기 제어 전극의 양측의 반도체 기판에 형성된 매몰 절연막;을 포함하고, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot) 형태로 이루어지며,상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서,상기 셀 소자는반도체 기판,상기 반도체 기판위에 형성된 투과 절연막,상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극,상기 반도체 기판에 형성된 소스 및 드레인 영역,상기 제어 전극의 양측의 반도체 기판에 형성된 매몰 절연막,을 포함하며, 상기 전하 저장 노드는 나노 크기의 미세 입자들로 형성되는 나노 도트(dot) 형태로 이루어지며,상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 제22항 내지 제23항 중 어느 한 항에 있어서, 상기 전하 저장 노드를 구성하는 나노 크기의 입자들은 Si, Ge, SiGe, 화합물반도체, 1원계 또는 2원계 이상으로 구성된 금속, 금속산화물, 금속질화물 중 어느 하나로 이루어지며,상기 전하 저장 노드는 한 층 또는 다층으로 구성되며, 상기 전하 저장 노드가 다층으로 구성되는 경우, 전하 저장 노드에서 인접한 층은 얇은 절연층으로 서로 분리되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 제22항 내지 제23항 중 어느 한 항에 있어서, 단결정을 갖는 추가의 반도체 박막이 상기 제어전극 아래의 반도체 영역에 매몰되어 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080011337A KR100927863B1 (ko) | 2008-02-04 | 2008-02-04 | 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링 |
| US12/320,620 US20090230461A1 (en) | 2008-02-04 | 2009-01-30 | Cell device and cell string for high density NAND flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080011337A KR100927863B1 (ko) | 2008-02-04 | 2008-02-04 | 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090085439A KR20090085439A (ko) | 2009-08-07 |
| KR100927863B1 true KR100927863B1 (ko) | 2009-11-23 |
Family
ID=41062080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080011337A KR100927863B1 (ko) | 2008-02-04 | 2008-02-04 | 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090230461A1 (ko) |
| KR (1) | KR100927863B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101463064B1 (ko) * | 2007-10-17 | 2014-11-19 | 삼성전자주식회사 | 나노도트 형성방법, 이 방법으로 형성된 나노도트를포함하는 메모리 소자 및 그 제조방법 |
| US8395941B2 (en) * | 2010-05-17 | 2013-03-12 | Micron Technology, Inc. | Multi-semiconductor material vertical memory strings, strings of memory cells having individually biasable channel regions, memory arrays incorporating such strings, and methods of accessing and forming the same |
| US8859302B2 (en) * | 2011-02-28 | 2014-10-14 | International Business Machines Corporation | Structure and method for adjusting threshold voltage of the array of transistors |
| KR101538071B1 (ko) | 2014-05-30 | 2015-07-21 | 서울대학교산학협력단 | 셀 스트링 및 상기 셀 스트링에서의 읽기 방법 |
| KR101556681B1 (ko) | 2014-07-02 | 2015-10-02 | 서울대학교산학협력단 | 셀 스트링에서의 읽기 방법 |
| KR102505240B1 (ko) | 2017-11-09 | 2023-03-06 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US11177280B1 (en) | 2020-05-18 | 2021-11-16 | Sandisk Technologies Llc | Three-dimensional memory device including wrap around word lines and methods of forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070020183A (ko) * | 2003-10-06 | 2007-02-20 | 매사추세츠 인스티튜트 오브 테크놀로지 | 비휘발성 메모리 장치 |
| KR100735534B1 (ko) | 2006-04-04 | 2007-07-04 | 삼성전자주식회사 | 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법 |
| KR20080009321A (ko) * | 2005-06-08 | 2008-01-28 | 마이크론 테크놀로지, 인크. | 확산 접합이 없는 비휘발성 메모리 셀 |
| KR20090059681A (ko) * | 2007-12-07 | 2009-06-11 | 경북대학교 산학협력단 | 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534818B2 (en) * | 2001-08-07 | 2003-03-18 | Vanguard International Semiconductor Corporation | Stacked-gate flash memory device |
| US7662701B2 (en) * | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| KR100780985B1 (ko) * | 2005-10-17 | 2007-11-30 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| US7851307B2 (en) * | 2007-08-17 | 2010-12-14 | Micron Technology, Inc. | Method of forming complex oxide nanodots for a charge trap |
-
2008
- 2008-02-04 KR KR1020080011337A patent/KR100927863B1/ko active IP Right Grant
-
2009
- 2009-01-30 US US12/320,620 patent/US20090230461A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070020183A (ko) * | 2003-10-06 | 2007-02-20 | 매사추세츠 인스티튜트 오브 테크놀로지 | 비휘발성 메모리 장치 |
| KR20080009321A (ko) * | 2005-06-08 | 2008-01-28 | 마이크론 테크놀로지, 인크. | 확산 접합이 없는 비휘발성 메모리 셀 |
| KR100735534B1 (ko) | 2006-04-04 | 2007-07-04 | 삼성전자주식회사 | 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법 |
| KR20090059681A (ko) * | 2007-12-07 | 2009-06-11 | 경북대학교 산학협력단 | 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090230461A1 (en) | 2009-09-17 |
| KR20090085439A (ko) | 2009-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8035157B2 (en) | High density flash memory device and fabricating method thereof | |
| US7629640B2 (en) | Two bit/four bit SONOS flash memory cell | |
| TWI654743B (zh) | 多次可程式化記憶體 | |
| US7646041B2 (en) | Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same | |
| JP5086626B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7605422B2 (en) | Semiconductor device | |
| KR100914684B1 (ko) | 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법 | |
| KR100856701B1 (ko) | 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법 | |
| KR100927863B1 (ko) | 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링 | |
| US20130003434A1 (en) | Method for operating a semiconductor structure | |
| US9171855B2 (en) | Three-dimensional non-volatile memory | |
| KR20100040141A (ko) | 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법 | |
| KR20090125893A (ko) | 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법 | |
| US7932551B2 (en) | Nonvolatile memory device and method of fabricating the same comprising a dual fin structure | |
| US10818679B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2008047729A (ja) | 半導体記憶装置 | |
| TW200527655A (en) | Semiconductor memory device and method for making same | |
| JP2009530843A (ja) | 半導体電界効果トランジスタ、メモリセル、およびメモリ素子 | |
| KR101491714B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20080076074A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
| TW201327787A (zh) | 具有非捕捉型開關電晶體之反及快閃記憶體 | |
| JP2006210700A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100941619B1 (ko) | 고성능 낸드 플래시 메모리 셀 스트링 및 셀 소자 및스위칭 소자 | |
| US8779501B2 (en) | Diode-based flash memory device cell string and fabricating method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121113 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20131104 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20141110 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20151028 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160219 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20171023 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20181101 Year of fee payment: 10 |