KR100856701B1 - 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법 - Google Patents

고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법 Download PDF

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KR100856701B1 KR1020060121143A KR20060121143A KR100856701B1 KR 100856701 B1 KR100856701 B1 KR 100856701B1 KR 1020060121143 A KR1020060121143 A KR 1020060121143A KR 20060121143 A KR20060121143 A KR 20060121143A KR 100856701 B1 KR100856701 B1 KR 100856701B1
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이종호
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Abstract

본 발명은 플래시 메모리 셀 스트링 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는 반도체 기판, 반도체 기판에 순차적으로 적층되는 투과 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비하고, 소스/드레인 영역은 형성되지 않는 것을 특징으로 한다. 상기 스위칭 소자는 셀 소자와 연결된 쪽에 소스 또는 드레인 영역을 구비하지 않으며, 셀 소자와 연결되지 않은 쪽에 소스 또는 드레인 영역을 구비하되 제어 전극과 겹치거나 또는 겹치지 않는 것을 특징으로 한다.
본 발명에 의하여 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 개선하고, 필요시 제어 전극으로부터의 fringing 전계를 통해 반전층을 유기해서 셀과 셀 사이 또는 셀 string이 전기적으로 연결되도록 한다.
NAND 플래시, 소스/드레인, non-overlap, 메모리, 고집적, fringing 전계, SONOS, NFGM, 나노소자

Description

고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조 방법{High density flash memory device, cell string and fabricating method thereof}
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링을 도시한 단면도들로서, (a)는 셀 스트링의 가장자리에 있는 스위칭 소자에서 소스/드레인이 제어 전극과 겹치지 않게 형성된 것이고, (b)는 셀 스트링의 가장자리에 있는 스위칭 소자에서 소스/드레인이 제어 전극과 겹치도록 형성된 단면을 보인다.
도 2는 도 1의 (a)에 도시된 셀 스트링에서 셀 소자 부분의 2 개만 예를 들어 보인 단면도로서, (a)는 전하 저장 전극으로 질화막을 사용하는 플래시 메모리 셀 스트링의 셀 소자에 대한 단면도이며, (b)는 전하 저장 전극으로 나노 dot 또는 나노 크리스탈을 사용하는 셀 소자의 단면도이다.
도 3의 (a)와 (b)는 각각 질화막을 전하 저장노드로 사용하는 셀 소자와 나노 dot을 전하 저장노드로 사용하는 셀 소자 구조에서 유전율이 다른 절연막 스페이서와 절연물질을 사용하여 소스/드레인이 형성되지 않는 영역에 제어전극의 측면에서 나오는 fringing 전계에 의해 반전층이 잘 형성되도록 한 구조의 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링의 셀 소자의 또 다른 실시 형태를 도시한 단면도로서, 전하 저장노드의 길이가 제어전극 길이보다 길게 형성되어 있고 절연막 스페이서와 제어전극과 금속 배선 사이를 절 연하는 절연막이 형성된 구조를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 플래시 메모리 셀 스트링을 도시한 단면도로서, (a)는 평탄채널 구조를 가지되 소스/드레인이 제어전극과 겹치지 않게 형성된 셀 소자와 셀 소자를 포함하는 셀 스트링으로서, 스위칭 소자의 소스/드레인 영역이 제어 전극과 겹치지 않게 형성된 것이고, (b)는 셀 스트링의 가장자리에 있는 스위칭 소자의 소스/드레인 영역이 제어 전극과 겹치도록 형성된 단면도를 도시한 것이다.
도 6은 도 5의 (a)에 도시된 플래시 메모리 셀 스트링의 셀 소자 부분의 2 개만 확대하여 도시한 단면도로서, (a)는 전하 저장 전극으로 질화막을 사용하는 플래시 메모리 셀 소자의 단면도이며, (b)는 전하 저장 전극으로 나노 dot 또는 나노 크리스탈을 사용하는 셀 소자의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 플래시 메모리 셀 스트링의 셀 소자를 도시한 단면도로서, 전하 저장 노드의 길이가 제어 전극 길이보다 길게 형성되어 있고 절연막 스페이서와 제어전극과 금속 배선 사이를 절연하는 절연막이 형성된 구조를 보이는 단면도이다.
도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링의 제조 공정을 순차적으로 도시한 흐름도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10, 20, 50, 60 : 셀 스트링
11, 12, 13, 14, 21, 22, 23, 24, 30, 40, 42, 44, 51, 52, 53, 54, 61, 62, 63, 64, 70, 80 : 셀 소자
15, 16, 25, 26, 55, 56, 65, 66 : 스위칭 소자
100, 101, 102, 104, 105, 106, 500, 501, 502, 503 : 반도체 기판
110, 111, 112, 114, 115, 116, 510, 511, 512, 513 : 투과 절연막
120, 121, 122, 124, 125, 126, 520, 521, 522, 523 : 전하 저장 노드
130, 131, 132, 134, 135, 136, 530, 531, 532, 533 : 컨트롤 절연막
140, 141, 142, 144, 145, 146, 540, 541, 542, 543 : 제어 전극
154, 155, 156, 550, 551, 553 : 절연막 스페이서
'D' : 반전층
본 발명은 NAND 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 NAND 플래시 메모리 셀 소자 구조 및 셀 스트링에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 시장성이 매우 뛰어나, 2007년 경에는 기존의 DRAM 시장을 초과할 것으로 예상되고 있다. 지속적으로 집적도가 높아지고 쓰기/지우기 시간이 빠른 메모리 소자를 요구하고 있다.
낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 따라서 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 낸드 플래시 소자는 짧은채널효과가 크게 문제되어 더 이상 게이트 길이를 줄일 수 없는 한계에 직면했다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 사용이 아주 제한적이거나 불가능하다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이를 다른 대안이 고려되어야 한다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위해서 메모리 저장 노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한 나노 dot (또는 나노 crystal)을 저장전극으로 사용하는 NFGM (Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 저장전극을 상용하여 메모리 셀을 구현할 경우는 기존의 도전성 폴리 실리콘 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 저장전극을 사용하더라도 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스 /드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 드레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점인 축소화에 따른 짧은채널효과와 성능저하를 억제할 수 있는 새로운 구조의 고집적/고성능 플래 시 메모리 소자를 개발할 필요성이 요구되었다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 본 발명의 목적은 축소화 특성이 우수하고 문턱 전압의 산포를 줄일 수 있는 플래시 메모리 셀 스트링 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징은 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 관한 것으로서,
상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 투과 절연막, 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하며,
상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성되거나,
상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성되는 것을 특징으로 한다.
전술한 특징을 갖는 플래시 메모리 셀 스트링은 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 큰 유전 상수를 갖는 절연막을 형성하는 것이 바람직하다.
본 발명의 다른 특징에 따른 셀 소자와 스위칭 소자를 구비하는 플래시 메모리 셀 스트링은,
상기 셀 소자는 반도체 기판, 상기 반도체 기판위에 형성된 투과 절연막, 상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막, 상기 컨트롤 절연막위에 형성된 제어 전극, 상기 제어 전극과 겹치지 않도록 형성된 소스 및 드레인 영역, 상기 결과물 위에 형성되는 절연막을 구비하며,
상기 스위칭 소자는 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역이 제어 전극과 겹치지 않도록 형성되며, 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성되는 것을 특징으로 한다.
전술한 특징을 갖는 상기 플래시 메모리 셀 스트링의 셀 소자의 상기 전하 저장 노드는 절연 물질로 이루어진 박막 형태로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연 물질의 박막과 도전성 또는 절연성 물질의 나노 크기의 도트가 결합된 형태로 형성되는 것이 바람직하다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자 제조 방법은,
(a) 반도체 기판에 소자격리영역을 형성하는 단계와;
(b) 상기 결과물위에 투과 절연막을 형성하는 단계와;
(c) 상기 결과물 위에 전하저장 노드를 형성하는 단계와;
(d) 상기 결과물 위에 컨트롤 절연막을 형성하고 제어전극을 형성하는 단계와;
(e) 셀 소자 영역을 제외한 영역에서 소스/드레인 영역을 형성하는 단계와;
(f) 상기 결과물 위에 층간 절연막을 형성하는 단계와;
(g) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 셀 스트링의 구조 및 동작에 대하여 구체적으로 설명한다.
도 1의 (a)는 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 셀 스트링에 대한 단면도를 도시한 것이다. 도 1의 (a)를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링(10)은 다수 개의 셀 소자(Cell Transistors)(11, 12, 13, 14) 및 제1 스위칭 소자(15), 제2 스위칭 소자(16)을 구비한다. 셀 스트링의 양쪽 가장자리에 형성되는 제1 및 제2 스위칭 소자의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되어 있다. 도 1의 (b)는 도 1의 (a)의 다른 실시형태를 도시한 것으로서, 도 1의 (b)에서는 도 1의 (a)에서와 같은 셀 소자를 적용하고 있고, 다만 셀 스트링의 양쪽 가장자리에 있는 제1 및 제2 스위칭 소자의 소스 또는 드레인은 제어전극과 일부 겹치게 형성되어 있다.
도 2는 도 1의 (a)의 셀 소자 부분을 확대하여 도시한 단면도이다. 도 2의 (a) 및 도 1의 (a)를 참조하면, 상기 셀 소자(11)는 반도체 기판(100), 투과 절연막(110), 전하 저장 노드(120), 컨트롤 절연막(130) 및 제어 전극(140)이 순차적으 로 형성되어 있으며, 특히 본 발명에 따른 셀 소자(11)는 소스/드레인 영역을 구비하지 않는 것을 특징으로 한다. 따라서, 본 발명에 따른 셀 소자들이 낸드 플래시 메모리로 동작하기 위하여 제어 전극(140)의 측면에서 나오는 fringing 전계에 의해 반전층('D' 영역)이 형성된다. 도 1에서 'D'는 반전층이 유기되는 영역을 표시한 것이다. 즉, 낸드 플래시 동작에서 필요한 경우, 제어전극(140)의 측면에서 나오는 fringing 전계에 의해 반전층('D')이 생겨 플래시 셀 소자 동작이 가능하게 한다.
도 2의 (a)에 파선으로 도시된 화살표는 제어전극(140)의 측면에서 나오는 fringing 전계를 표시하기 위함이다. 도 2의 (a)에서는 전하 저장 노드(120)가 질화막으로 구성된 예를 보이고 있으며, 도 2의 (b)는 셀 소자(30)의 전하 저장 노드(122)가 나노 크기의 도트 또는 나노 크기의 크리스탈로 형성된 경우를 도시한 단면도이다.
상기 제1 스위칭 소자(15) 및 제2 스위칭 소자(16)는 해당 셀 스트링을 선택하기 위한 소자로서, 상기 연결된 다수의 셀 소자들의 양쪽 끝단에 각각 존재한다. 도 1의 (a)를 참조하면, 상기 제1 스위칭 소자(15)도 반도체 기판(100), 투과 절연막(110), 전하 저장 노드(120), 컨트롤 절연막(130) 및 제어 전극(140)이 순차적으로 형성되며, 상기 제1 스위칭 소자가 셀 소자와 연결되지 않은 쪽(도 1의 'A')에 소스 또는 드레인 영역(170)이 형성되되, 상기 소스 또는 드레인 영역(170)은 상기 제어 전극(스위칭 소자(15)의 제어 전극)과 겹치지 않도록 형성된다. 상기 제1 스위칭 소자(15)의 투과 절연막(110), 전하 저장 노드(120), 컨트롤 절연막(130)은 게이트 절연막으로 동작한다.
한편, 상기 제2 스위칭 소자(16)는 상기 제1 스위칭 소자와 동일한 구조로 형성되나, 다만 상기 제2 스위칭 소자가 셀 소자와 연결되지 않은 쪽(도 1의 'B')에 소스 또는 드레인 영역(171)이 형성된다. 이 경우, 상기 제1 스위칭 소자(15)가 셀 소자와 연결되지 않은 쪽에 드레인 영역(170)이 형성되는 경우, 상기 제2 스위칭 소자(16)가 셀 소자와 연결되지 않은 쪽에는 소스 영역(171)이 형성된다.
이하, 도 1의 (b)를 참조하여, 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 셀 스트링의 다른 실시 형태를 설명한다. 본 실시 형태에 따른 플래시 메모리 셀 스트링(20)은 다수 개의 셀 소자(21, 22, 23, 24) 및 제1 스위칭 소자(25) 및 제2 스위칭 소자(26)를 구비한다. 상기 셀 소자는 전술한 도 1의 (a)의 셀 소자와 그 구조가 동일하므로, 중복되는 설명은 생략한다. 상기 제1 스위칭 소자 및 제2 스위칭 소자도 전술한 도 1의 (b)의 셀 소자와 그 구조가 대부분 유사하며, 다만 본 실시 형태에 따른 제1 스위칭 소자 및 제2 스위칭 소자의 소스 또는 드레인 영역은 제어 전극과 일부 겹치도록 형성된다.
한편, 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 셀 스트링의 스위칭 소자는 제어 전극(140) 아래에 셀 소자들과 마찬가지로 투과 절연막(110), 전하 저장 노드(120), 컨트롤 절연막(130)으로 구성되는 게이트 절연막을 구비하거나, 경우에 따라서는 전하 저장노드가 없이 한층 또는 그 이상이 절연막으로 구성될 수도 있다.
이하, 본 발명의 바람직한 실시예에 따른 셀 소자의 다른 실시 형태에 대하여 설명한다. 도 3의 (a)는 본 발명에 따른 셀 스트링의 셀 소자(40)들의 다른 실시 형태들을 확대하여 도시한 단면도이다.
도 3의 (a)를 참조하면, 상기 셀 소자(40)는 제어 전극(144) 형성 후에, 제 어 전극(144)의 측벽에 스페이서(154)를 형성하고 셀 소자들의 사이에 유전 상수가 큰 제1 절연막(164)을 형성한 후 결과물의 전체에 제2 절연막(174)을 형성하여 소자 구조를 구현한다. 상기 셀 소자에는 콘택 영역이 형성되지 않는다. 이 경우, 스페이서(154)의 유전 상수 및 제1 절연막(164)의 유전 상수는 조정할 수 있으며, 상기 유전 상수의 조정을 통해 fringing 전계에 의한 반전층('D')을 보다 쉽게 유기할 수 있도록 한다. 여기서, 전하 저장 노드(124)는 질화막과 같은 절연 물질의 박막으로 형성된 것을 특징으로 한다.
도 3의 (b)는 상기 셀 소자의 다른 실시 형태를 도시한 단면도이다. 도 3의 (b)를 참조하면 본 실시 형태에 따른 셀 소자(42)의 전하 저장 노드(125)는 나노 크기의 도트들로 이루어지는 것을 특징으로 한다.
도 4는 본 발명의 바람직한 실시예에 따른 셀 소자의 또 다른 실시 형태를 도시한 단면도이다. 도 4를 참조하면, 본 실시 형태에 따른 셀 소자(44)는 제어 전극(146)의 길이보다 더 길게 형성된 전하 저장 노드(126)를 구비하는 것을 특징으로 한다. 한편, 경우에 따라서는 전하 저장 노드를 측면으로 식각하여 제어 전극의 길이보다 더 짧게 형성될 수도 있다.
이하, 본 발명의 바람직한 실시예에 따른 셀 스트링의 스위칭 소자에 대하여 구체적으로 설명한다. 상기 스위칭 소자는 높은 농도로 도우핑된 소스나 드레인 영역이 상기 소스나 드레인 영역에 추가되어 콘택 저항을 줄일 수 있다. 또한, 셀 스트링에서 제어전극의 길이와 제어 전극간 거리는 유사하거나 공정의 변화에 따라 차이가 있을 수 있다.
이하, 도 1의 (a)를 참조하여 셀 스트링을 기준으로 구조를 살펴보면 다음과 같다.
상기 셀 소자 구조에서 제어 전극을 형성하고 스트링을 선택하는 스위칭 소자에서 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인을 해당 셀 스트링의 선택을 위한 스위칭 소자의 제어전극 또는 게이트 전극과 일부 겹치거나 완전히 겹치지 않게 형성하고, 소스/드레인이 없는 셀 소자와 소스나 드레인이 한 쪽에만 있는 스위칭 소자로 구성된 것을 특징으로 하는 낸드 플래시 셀 스트링이다.
상기 투과(tunneling) 절연막(110)은 1 ~ 10 nm 사이의 두께로 형성하되, 단층 또는 다층으로 구현될 수 있다. 상기 투과 절연막은 다양한 유전 상수를 가지는 물질들로 구성될 수 있으며, 예로서 반도체 산화물, 반도체 질화막(Si3N4 등) 및 금속 산화물이 포함된다. 또한 상기 투과 절연막은 유전 상수나 밴드갭이 다른 물질이 다층으로 구성될 수도 있다.
상기 전하 저장 노드(120)는 본 발명의 소자에서 전하를 저장할 수 있는 영역을 나타내고 있으며, 그 층의 두께는 0.5 ~ 80 nm 사이의 범위에서 형성된다. 상기 전하 저장 노드는 박막 형태로 구성되거나, 나노 크기의 dot 또는 나노 크기의 크리스탈로 구성되거나, 또는 절연성인 박막과 나노 도트가 결합한 형태로 구성될 수 있다. 박막 형태의 전하 저장노드인 경우는 질화막과 금속산화물을 포함하는 막 등 절연물질로 전하 저장이 가능한 물질이 사용된다. 나노 크기의 dot가 전하 저장노드로 사용될 경우 반도체 (Si, Ge 등), 다양한 금속 산화물 (예: Hf2O 등), 금속 (예: 텅스텐(W) 등), 금속 질화물 (예: WN, TiN, TaN 등), 실리사이드 물질(예: TiSi2, CoSi2 등)이 사용된다. 또한 전하를 저장하는 절연막에 나노 크기의 입자로 구성된 금속이나 반도체를 포함하는 물질도 가능하다. 예를 들면, SiO2나 Si3N4에 Si 과다를 이용한 나노 크기 Si dot 형성 또는 Ge 주입을 통한 나노 크기의 Ge dot 형성 등이다.
상기 컨트롤 절연막(130)은 전하 저장 노드와 제어 전극을 전기적으로 격리하는 역할을 하고, 두께는 2 ~ 30 nm 사이의 범위에서 결정된다. 투과 절연막은 SiO2나 Al2O3와 같은 다양한 물질의 단일 절연막으로 구성될 수 있으며 유전상수나 밴드갭이 다른 절연막이 2 층 이상의 절연막으로 구성될 수 있다.
상기 제어전극(140)은 1 ~ 900 nm 의 두께로 형성되고, 단일층으로 구성되거나 일함수가 다른 도전성 물질이 형성된 다층으로 구성될 수 있다. 상기 제어 전극은 높은 농도의 p 형이나 n형으로 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe 등이 가능하며, 또한 WN, TaN나 TiN과 같은 금속질화물도 가능하고, 다양한 일함수의 금속(예: W 등) 도 가능하다. 또한 다양한 물질의 실리사이드 (예: NiSi 등)도 가능하다. 언급한 도전성 물질의 2층 이상의 조합으로 구성된 제어 전극도 가능하다.
이하, 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 셀 스트링의 구조 및 동작을 구체적으로 설명한다.
도 5의 (a) 및 (b)는 본 발명의 다른 실시예에 따른 플래시 메모리 셀 스트 링(50)을 도시한 단면도들이다. 도 5에 있어서, 설명의 편의상, 본 발명에 따른 셀 스트링의 주요 부분이 보이기 위해 절연층이나 콘택 그리고 금속 배선층을 포함한 나머지는 표시하지 않았다. 그리고, 전술한 바람직한 실시예에 따른 셀 스트링에 대한 설명과 중복되는 설명은 생략한다.
도 5의 (a)를 참조하면, 본 실시예에 따른 플래시 메모리 셀 스트링(50)은 다수 개의 셀 소자(51, 52, 53, 54) 및 셀 소자의 양 끝단에 연결되는 제1 및 제2 스위칭 소자(55, 56)를 구비한다.
도 6의 (a)는 도 5의(a)에 도시된 셀 스트링의 셀 소자(51, 52)를 확대하여 도시한 단면도이다. 도 6의 (a)를 참조하면, 본 실시예에 따른 셀 스트링의 셀 소자(51)는 반도체 기판(500), 투과 절연막(510), 전하 저장 노드(520), 컨트롤 절연막(530) 및 제어 전극(540), 소스/드레인 영역(560)을 구비하며, 상기 소스/드레인 영역(560)은 제어 전극(540)과 겹치지 않도록 형성된다. 본 실시예에 따른 셀 소자(51)는 전술한 바람직한 실시예에 따른 셀 소자에 비하여 셀 소자의 축소화 특성은 저하될 수 있지만 셀 스트링에서 전류가 흘러야 할 경우 소스나 드레인 영역에 의해 발생되는 저항을 줄일 수 있는 특징이 있다.
상기 스위칭 소자(55, 56)는 해당 셀 스트링을 선택하기 위한 것으로서, 셀 소자의 양쪽 끝에 존재한다.
상기 스위칭 소자(55, 56)는 도 5의 (a) 또는 (b)에 도시된 바와 같이, 2가지의 다른 실시 형태로 구성된다. 도 5의 (a)에 도시된 바와 같이, 본 실시예에 따른 플래시 메모리 셀 스트링의 스위칭 소자의 일 실시 형태는 셀 소자와 연결되지 않은 쪽(도 5의 (a)의 'A', 'B' 영역)에 배치되는 소스/드레인(570)은 제어전극과 해당 소스/드레인이 겹치지 않도록 형성되어 있으며, 셀 소자와 연결되는 쪽에는 소스나 드레인 영역이 셀 소자에서와 같이 제어 전극과 겹치지 않게 형성된다.
한편, 도 5의 (b)에 도시된 바와 같이, 본 실시예에 따른 플래시 메모리 셀 스트링의 스위칭 소자의 다른 실시 형태는 셀 소자와 연결되지 않은 쪽에 배치되는 소스/드레인은 제어 전극과 해당 소스/드레인이 일부 겹치도록 형성되어 있으며, 셀 소자와 연결되는 쪽에는 소스나 드레인 영역이 셀 소자에서와 같이 제어 전극과 완전히 겹치지 않게 형성된다.
이하, 도 6을 참조하여 본 실시예에 따른 플래시 메모리 셀 스트링의 셀 소자의 구조를 설명한다.
도 6의 (a)를 참조하면, 상기 셀 소자(51)는 반도체 기판(500), 상기 반도체 기판위에 형성된 투과 절연막(510), 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드(520), 컨트롤 절연막(530) 및 제어전극(540)이 형성되며, 제어전극 측면에 절연막 스페이서(550)가 형성되며, 상기 제어전극과 교차하지 않는 기판에 소스/드레인 영역(560)이 영역이 상기 제어전극과 겹치지 않게 형성되며, 상기 결과물 위에 소정 두께의 제2 절연막이 형성된 구조를 갖는다. 본 발명에 따른 셀 소자는 낸드(NAND) 플래시 메모리 셀 소자에 적용될 수 있다.
그러면, 셀 스트링을 기준으로 구조를 살펴보면 다음과 같다.
상기 셀 소자 구조에서 제어전극을 형성하고 상기 스위칭 소자에서 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인을 상기 스위칭 소자의 제어전극과 겹치지 않도록 형성한다. 스트링 선택을 위한 스위칭 소자에서는 높은 농도로 도우핑 된 소스나 드레인 영역을 상기 소스나 드레인 영역에 추가시킴으로써 콘택 저항을 줄일 수 있다.
상기 셀 소자나 셀 스트링을 선택하는 소자에서 소스/드레인 영역과 제어전극 간의 이격 거리는 0.1 ~ 100 nm 로 형성하고 소스/드레인 접합의 깊이는 반도체 기판의 표면으로부터 2 ~ 100 nm 범위에서 형성된다. 상기셀 스트링에 있어서, 제어전극의 길이와 제어 전극간 거리는 유사하거나 공정의 변화에 따라 차이가 있을 수 있다.
도 5의 (b)는 본 실시예에 따른 셀 스트링의 다른 실시 형태를 도시한 단면도이다. 상기 셀 스트링(60)의 스위칭 소자(65, 66)는 셀 소자와 연결되지 않는 쪽(도 5의 (b)의 'A'. 'B' 영역)의 소스 또는 드레인 영역이 제어 전극과 일부 겹치도록 형성된다.
도 6의 (a)는 도 5의 (a)의 셀 스트링에서 셀 소자를 2개만 선택하여 도시한 단면도이다. 도 6의 (a)에 있어서, 파선으로 표시된 화살표는 fringing 전계를 나타낸다. 도 6의 (a)에 도시된 셀 소자의 전하 저장 노드는 질화막으로 구성된 예를 보이고 있다. 도 6의 (b)는 본 실시예에 따른 셀 스트링의 다른 실시 형태를 도시한 단면도로서, 본 실시 형태에 따른 셀 스트링은 셀 소자의 전하 저장 노드가 나노 크기의 도트 또는 나노 크리스탈로 구성된다.
도 7은 본 실시예에 따른 셀 스트링의 셀 소자의 또 다른 실시 형태를 도시한 단면도이다. 본 실시 형태에 따른 셀 스트링의 셀 소자(80)는 전하 저장 노 드(523)가 제어 전극(543)보다 길게 형성된 것을 특징으로 한다. 또 다른 실시 형태에 따른 셀 스트링의 셀 소자는 전하 저장 노드를 측면으로 식각하여 전하 저장 노드의 길이가 제어 전극의 길이보다 짧게 형성된다.
상기 셀 스트링에서 셀 스트링 선택을 위한 스위칭 소자는 셀 소자의 양쪽 끝에서 각각 1개 또는 그 이상으로 구성될 수 있고 셀 스트링 선택을 위한 소자에서 형성되는 소스/드레인은 추가로 더 높은 농도로 도우핑될 수 있다.
본 발명에 따른 플래시 메모리 셀 스트링에 있어서, 채널만 도우핑 농도를 높여 짧은 채널 특성을 개선할 수 있다. 즉, 제어전극이 형성될 영역을 열어서 채널만 선택적으로 도우핑을 하고 열린 영역에 순차적으로 터널 절연막, 전하 저장노드, 컨트롤 절연막을 형성하고, 제어전극을 다마씬 형태로 채워서 형성할 수 있다. 이 경우 제어전극의 측면에서 나오는 fringing 전계가 쉽게 반전층을 유기하면서 소자의 짧은 채널 효과를 억제할 수 있는 특징이 있다.
이하, 도 8을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링의 제조 공정을 순차적으로 설명한다.
먼저, 반도체 기판상에 소자간의 격리를 위한 소자 격리막을 형성한다(단계 800). 다음, 소자가 제작될 기판의 표면의 특성을 개선하기 위한 화학적 세정 또는 열처리 공정을 수행한 후 투과 절연막을 형성한다(단계 810). 다음, 전하 저장노드, 컨트롤 절연막을 형성한다(단계 820). 다음, 제어 전극을 위한 물질을 형성하고, 사진식각공정을 이용하여 패터닝하여 제어 전극을 형성한다(단계 830). 다음, 컨트롤 절연막을 식각하여 제거하고, 드러난 전하 저장노드를 식각하여 제거하거나 또는 절연물질을 형성하고 비등방 식각하여 스페이서를 형성한 다음(단계 840), 전하 저장노드를 식각하여 제거하고, 셀 소자를 제외한 곳에 소스/드레인을 형성하고, 셀 소자를 제외한 콘택이 형성될 영역에 높은 농도로 소스/드레인을 도우핑하여 저항을 줄이도록 한다(단계 850). 다음, 절연층을 형성하고 셀 소자를 제외한 콘택 형성이 필요한 곳에 콘택 형성을 수행하고, 금속 배선을 수행하여 구현한다(단계 860).
상기 소자 제작 공정에서 셀 소자에 제어전극과 겹치지 않게 소스/드레인 영역을 형성하는 경우, 제어전극을 형성하고, 절연막 스페이서를 형성한 다음, 기존의 이온주입이나 플라즈마 이온주입 공정을 이용하여 소스/드레인 영역을 형성하고, 콘택이 형성될 소스/드레인은 셀 소자를 가린 다음 높은 농도로 소스/드레인 영역을 도우핑하여 저항을 줄이도록 한다.
이상에서와 같이, 낸드 플래시 메모리라는 특수성 하에서 하나의 셀 스트링을 구성하는 낸드 플래시 메모리 셀이 소스/드레인 영역이 없거나 소스/드레인 영역이 제어전극과 겹치지 않은 평탄채널 구조의 셀 소자를 구성하여 40 nm 이하의 게이트 길이에서도 짧은채널효과를 기존의 소스/드레인이 있는 평탄채널 구조의 셀에 비해 더 억제하여 축소화 특성을 개선하는 장점을 갖고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 셀 소자와 더불어 셀 스트링을 선택하는 소자에서도 같은 소스 또는 드레인이 제어전극 또는 게이트 전극과 겹치지 않게 하여 집적도를 높일 수 있다. 즉, 셀 스트링 자체의 집적도가 향상된다.
둘째, 본 발명에서 어떤 셀 스트링에 있는 셀 소자의 소스/드레인이 없거나 제어전극과 겹치지 않은 구조를 갖고 있기 때문에 GIDL (Gate Induced Drain Leakage)이 상대적으로 적어 off 상태의 전류를 더욱 줄일 수 있으며, 소스/드레인이 없는 경우 소스/드레인과 기판 사이의 접합 누설전류가 생기지 않고, 비록 소스/드레인이 제어전극과 겹치지 않는 형태로 존재하더라도 폭이 좁기 때문에 접합에 의한 누설전류가 줄어든다.

Claims (27)

  1. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
    을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 구비하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  2. 제1항에 있어서, 상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 제어 전극;
    상기 반도체 기판에 형성되되, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역;
    을 구비하며, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에 소스 또는 드레인 영역을 구비하지 아니하며, 셀 소자와 연결되지 않는 쪽에 구비된 상기 스위칭 소자의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  3. 제1항에 있어서, 상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 제어 전극;
    상기 반도체 기판에 형성되되, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역;
    을 구비하며, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에 소스 또는 드레인 영역을 구비하지 아니하며, 상기 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나,
    상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  5. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 투과 절연막;
    상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막;
    상기 컨트롤 절연막위에 형성된 제어 전극;
    상기 반도체 기판에 형성된 소스 및 드레인 영역;
    을 구비하며, 상기 셀 소자의 소스 및 드레인 영역은 상기 셀 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  6. 제5항에 있어서, 상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 게이트 절연막;
    상기 게이트 절연막위에 형성된 제어 전극;
    상기 반도체 기판위에 형성된 소스 및 드레인 영역;
    을 구비하며, 상기 스위칭 소자의 소스 및 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  7. 제5항에 있어서, 상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 게이트 절연막;
    상기 게이트 절연막위에 형성된 제어 전극;
    상기 반도체 기판위에 형성된 소스 및 드레인 영역;
    을 구비하며, 셀 소자와 연결되는 쪽에 형성되는 상기 스위칭 소자의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제어 전극의 측면에 절연성 스페이서를 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  9. 제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역은 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  10. 제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어 전극 아래에 형성되는 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  11. 제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서, 상기 투과 절연막은 1 ~ 10 nm 의 두께로 형성되고, 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 다양한 유전 상수와 밴드갭을 가진 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  12. 제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 0.5 ~ 80 nm 의 두께로 형성되고,
    상기 전하 저장 노드는
    절연 물질로 이루어진 박막 형태로 형성되거나,
    나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나,
    절연 물질의 박막과 나노 크기의 도트가 결합된 형태로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  13. 제12항에 있어서, 상기 전하 저장 노드가 박막 형태로 형성되는 경우 상기 박막은 질화막과 금속산화물을 포함하며,
    상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며,
    상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우, 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  14. 제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 2 nm ~ 30 nm의 두께로 형성되고, 단층 또는 다층의 절연막으로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  15. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서,
    상기 제어 전극은 1 nm ~ 900 nm 의 두께로 형성되고, 단층 또는 다층으로 형성되며, 다층으로 형성되는 경우 각 층은 이웃한 층과 일함수나 도전성이 서로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  16. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 제어 전극은 p형이나 n형으로 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  17. 제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 소스 및 드레인 영역과 상기 소스 및 드레인 영역에 인접한 제어 전극과의 이격 거리는 0.1 ~ 100 nm 이며, 상기 소스 및 드레인 영역을 형성하는 접합의 깊이는 반도체 기판의 표면으로부터 2 ~ 100 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링.
  18. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도 보다 높게 형성하여, 짧은채널효과를 억제하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  19. 반도체 기판위에 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 셀 스트링들을 구비하는 플래시 메모리 소자의 제조 방법에 있어서,
    (a) 반도체 기판에 소자격리영역을 형성하는 단계와;
    (b) 상기 결과물위에 투과 절연막을 형성하는 단계와;
    (c) 상기 결과물 위에 전하저장 노드를 형성하는 단계와;
    (d) 상기 결과물 위에 컨트롤 절연막을 형성하고 제어전극을 형성하는 단계와;
    (e) 상기 스위칭 소자가 형성되는 영역에 스위칭 소자용 소스/드레인 영역을 형성하는 단계와;
    (f) 상기 (e) 단계의 결과물 위에 층간 절연막을 형성하는 단계와;
    (g) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 배선용 금속층을 순차적으로 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  20. 제19항에 있어서, 상기 (d) 단계이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하는 단계를 형성하는 단계를 더 구비하거나,
    상기 (d) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는플래시 메모리 소자 제조방법.
  21. 반도체 기판위에 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 셀 스트링들을 구비하는 플래시 메모리 소자의 제조 방법에 있어서,
    (a) 상기 반도체 기판에 소자격리영역을 형성하는 단계와;
    (b) 희생 절연막을 형성하는 단계와;
    (c) 제어전극 마스크를 이용하여 제어전극이 형성될 부분의 상기 희생 절연막을 반도체 표면까지 식각하여 형성하는 단계와;
    (d) 얇은 산화막을 형성한 뒤 채널 도우핑을 선택적으로 수행하고 얇은 산화막을 제거하는 단계와;
    (e) 투과 절연막을 형성하는 단계와;
    (f) 상기 결과물 위에 전하저장 노드를 형성하는 단계와;
    (g) 상기 결과물 위에 컨트롤 절연막을 형성하고 제어전극을 형성하는 단계와;
    (h) 상기 희생 절연막을 제거하고 제어전극의 측면에 있는 전하 저장노드를 제거하는 단계와;
    (i) 스위칭 소자가 형성될 영역에 스위칭 소자용 소스/드레인 영역을 형성하는 단계와;
    (j) 상기 결과물 위에 층간 절연을 위한 절연막을 형성하는 단계와;
    (k) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  22. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,
    상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 게이트 절연막;
    상기 게이트 절연막위에 형성된 제어 전극;
    상기 반도체 기판위에 형성된 소스 또는 드레인 영역;
    을 구비하며, 상기 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역이 형성되지 아니하고, 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역이 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  23. 제22항에 있어서, 상기 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  24. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,
    상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 게이트 절연막;
    상기 게이트 절연막위에 형성된 제어 전극;
    상기 반도체 기판위에 형성된 소스 및 드레인 영역;
    을 구비하며, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하며, 상기 소스 및 드레인 영역은 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  25. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,
    상기 스위칭 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 게이트 절연막;
    상기 게이트 절연막위에 형성된 제어 전극;
    상기 반도체 기판위에 형성된 소스 및 드레인 영역;
    을 구비하며, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  26. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에서의 상기 셀 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
    을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
  27. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에서의 상기 셀 소자는,
    반도체 기판;
    상기 반도체 기판위에 형성된 투과 절연막;
    상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막;
    상기 컨트롤 절연막위에 형성된 제어 전극;
    상기 반도체 기판에 형성된 소스 및 드레인 영역;
    을 구비하며, 상기 셀 소자의 소스 및 드레인 영역은 상기 셀 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914684B1 (ko) 2007-12-07 2009-08-28 경북대학교 산학협력단 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법
KR100979906B1 (ko) 2008-10-09 2010-09-06 서울대학교산학협력단 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101250984B1 (ko) * 2008-07-11 2013-04-03 삼성전자주식회사 구동 트랜지스터들을 포함하는 반도체 소자
KR100973827B1 (ko) 2008-07-28 2010-08-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
WO2011024213A1 (ja) * 2009-08-25 2011-03-03 株式会社 東芝 不揮発性半導体記憶装置
TWI473253B (zh) * 2010-04-07 2015-02-11 Macronix Int Co Ltd 具有連續電荷儲存介電堆疊的非揮發記憶陣列
KR101152446B1 (ko) * 2010-12-08 2012-06-01 한양대학교 산학협력단 프린징 효과 및 정전차폐를 이용하는 플래시 메모리
KR101538071B1 (ko) * 2014-05-30 2015-07-21 서울대학교산학협력단 셀 스트링 및 상기 셀 스트링에서의 읽기 방법
US11462614B2 (en) * 2019-08-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11177280B1 (en) 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814854A (en) * 1996-09-09 1998-09-29 Liu; David K. Y. Highly scalable FLASH EEPROM cell
KR20040063350A (ko) * 2003-01-07 2004-07-14 삼성전자주식회사 낸드형 플래시 메모리 소자 및 그의 제조방법
US20050145923A1 (en) 2004-01-06 2005-07-07 Chiou-Feng Chen NAND flash memory with enhanced program and erase performance, and fabrication process
KR20060084105A (ko) * 2005-01-17 2006-07-24 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291584A (ja) * 1992-04-07 1993-11-05 Rohm Co Ltd 不揮発性記憶素子
JP3794027B2 (ja) * 1993-08-06 2006-07-05 ソニー株式会社 Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法
JP2630278B2 (ja) * 1994-10-26 1997-07-16 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5862082A (en) * 1998-04-16 1999-01-19 Xilinx, Inc. Two transistor flash EEprom cell and method of operating same
JP2002033477A (ja) * 2000-07-13 2002-01-31 Nec Corp 半導体装置およびその製造方法
JP3941517B2 (ja) * 2001-02-07 2007-07-04 ソニー株式会社 半導体装置およびその製造方法
JP2002299475A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置及びその製造方法
JP4670187B2 (ja) * 2001-06-06 2011-04-13 ソニー株式会社 不揮発性半導体メモリ装置
JP2002368141A (ja) * 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
US7115949B2 (en) * 2002-05-30 2006-10-03 Freescale Semiconductor, Inc. Method of forming a semiconductor device in a semiconductor layer and structure thereof
JP2004193226A (ja) * 2002-12-09 2004-07-08 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法
US7060581B2 (en) * 2003-10-09 2006-06-13 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US20060017085A1 (en) * 2004-07-26 2006-01-26 Prateep Tuntasood NAND flash memory with densely packed memory gates and fabrication process
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
KR100673020B1 (ko) * 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
US7416940B1 (en) * 2006-05-03 2008-08-26 Spansion Llc Methods for fabricating flash memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814854A (en) * 1996-09-09 1998-09-29 Liu; David K. Y. Highly scalable FLASH EEPROM cell
KR20040063350A (ko) * 2003-01-07 2004-07-14 삼성전자주식회사 낸드형 플래시 메모리 소자 및 그의 제조방법
US20050145923A1 (en) 2004-01-06 2005-07-07 Chiou-Feng Chen NAND flash memory with enhanced program and erase performance, and fabrication process
KR20060084105A (ko) * 2005-01-17 2006-07-24 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914684B1 (ko) 2007-12-07 2009-08-28 경북대학교 산학협력단 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법
KR100979906B1 (ko) 2008-10-09 2010-09-06 서울대학교산학협력단 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법

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