KR20060084105A - 낸드 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 터널 산화막 및 반도체 기판과 터널 산화막의 인터페이스 상태에 바람직하지 않은 영향을 미치는 기존의 LPCVD 방식에 의한 질화막 대신에 기계적인 스트레스가 작은 PE(Plasma Enhanced)CVD 방식에 의한 질화막을 이용하거나 버퍼 산화막을 증착한 후 LPCVD 방식에 의한 질화막을 형성하거나, 또는 버퍼 산화막을 증착한 후 PECVD 방식에 의한 질화막을 증착함으로써 반도체 기판 계면에 미치는 기계적 스트레스를 감소시켜 터널 산화막 특성을 향상시킨다.
SAC 질화막, 기계적인 스트레스, 터널 산화막, PECVD 질화막, 버퍼 산화막

Description

낸드 플래쉬 메모리 소자의 제조방법{Method of manufacturing nand flash memory device}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 2a 및 도 2b는 터널 산화막의 온도에 의한 스트레스 변화를 보여주는 그래프이다.
도 3a 및 도 3b는 게이트 전압에 따른 캐패시턴스 변화와 스트레스 타입에 따른 전하트랩핑 변화를 보여주는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1도전막 106 : 유전체막
108 : 제2도전막 110 : 텅스텐 실리사이드막
112 : 스페이서 114 : 소오스
116 : 드레인 118 : PECVD 방식에 의한 SAC 질화막
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 데이터 보존 특성에 중요한 인자인 터널 산화막 특성을 향상시키는 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장 할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND)타입의 플래쉬 메모리 장치가 제안되었다.
상기 낸드 플래쉬 메모리 장치의 메모리 셀들의 게이트는 반도체 기판(semiconductor substrate)상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층되어 형성된다. 그리고, 드레인 선택 트랜지스터를 통해 셀 스트링과 드레인이 연결되고, 소오스 선택 트랜지스터를 통해 셀 스트링과 소오스가 연결된다. 소오스 및 드레인은 층간절연막의 소정 영역이 식각되어 형성 된 콘택홀을 통해 상부 배선과 연결되는데, 소자의 고집적화에 따라 콘택홀은 SAC(Self-Aligned Contact) 공정에 의해 형성된다. SAC 공정으로 콘택홀을 형성하기 위해서는 층간절연막과 식각 선택비가 크게 차이나는 질화막을 이용한다. 질화막은 일반적으로, LPCVD(Low Pressure Chemical Vapor Deposition) 공정에 의해 형성된다.
한편, 낸드 플래쉬 메모리에서 데이터 보존 특성은 SILC(Stress Induced Leakage Current), CCS(Constant Current Stress)후의 전하 트랩핑과 반도체 기판과 터널 산화막의 인터페이스 상태 밀도에 의존하며, 이러한 특성은 터널 산화막 특성과 관련성이 크다. 그런데, 터널 산화막의 신뢰성은 후속 식각 공정및 플라즈마 증착에 의한 플라즈마 손상과 터널 산화막 내부로 수분이나 수소의 침투, 그리고 상부 층들의 기계적인 스트레스에 의해 저하된다.
SAC공정시 식각 스토퍼로 이용되는 질화막으로 인해 발생되는 기계적인 스트레스는 터널 산화막의 전하 트랩핑과 인터페이스 상태 밀도를 증가시키는 원인이 되며, 이는 낸드 플래쉬 메모리의 데이터 보존 특성을 저하시키게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 SAC 질화막에 의한 기계적인 스트레스를 감소시킴으로써 낸드 플래쉬 메모리의 터널 산화막 및 셀 특성을 향상시키는데 있다.
상술한 목적을 달성하기 위해 본 발명에서는 터널 산화막 및 반도체 기판과 터널 산화막의 인터페이스 상태에 바람직하지 않은 영향을 미치는 기존의 LPCVD 방식에 의한 질화막 대신에 기계적인 스트레스가 작은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식에 의한 질화막을 이용하거나 버퍼 산화막을 증착한 후 LPCVD 방식에 의한 질화막을 형성하거나, 또는 버퍼 산화막을 증착한 후 PECVD 방식에 의한 질화막을 증착함으로써 반도체 기판 계면에 미치는 기계적 스트레스를 감소시켜 터널 산화막 특성을 향상시킨다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법은, 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판 상부에 다수의 게이트를 형성하는 단계와, 상기 게이트가 형성된 상기 반도체 기판 상부에 절연막을 형성한 후 절면 식각 공정을 실시하여 상기 선택 트랜지스터 영역의 게이트 측벽에 스페이서를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 선택 트랜지스터 영역의 반도체 기판 상에 소오스 및 드레인을 형성하는 단계와, 전체 구조 상부에 PECVD 방식에 의한 SAC 질화막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
본 발명의 다른 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법은, 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판 상부에 다수의 게이트를 형성하는 단계와, 상기 게이트가 형성된 상기 반도체 기판 상부에 절연막을 형성한 후 절면 식각 공정을 실시하여 상기 선택 트랜지스터 영역의 게이트 측벽에 스페이서를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 선택 트랜지스터 영역의 반도체 기판 상에 소오스 및 드레인을 형성하는 단계와, 전체 구조 상부에 버퍼 산화막과 LPCVD 방식에 의한 질화막을 순차적으로 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상부에 터널 산화막(102), 제1폴리실리콘막(104), 유전체막(106), 제2폴리실리콘막(108)및 텅스텐 실리사이드막(110)을 순차적으로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 텅스텐 실리사이드막(110), 제2폴리실리콘막(108), 유전체막(106) 및 제1폴리실리콘막(104)을 순차적으로 식각하여 셀 영역(Cell) 및 선택트랜지스터 영역에 다수의 게이트를 형성한다. 여기서, 상기 선택트랜지스터 영역은 SSL(Selec transistor for Source line)과 DSL(Select transistor for Drain line)을 포함한다.
도 1b를 참조하면, 선택 트랜지스터 영역의 게이트들의 양 측벽에 스페이서(112)를 형성하고, 고농도 불순물 이온 주입 공정을 실시하여 선택 트랜지스터 영역(SSL 및 DSL)의 반도체 기판(100)상에 소오스(114) 및 드레인(116)을 형성한다.
도 1c를 참조하면, 전체 구조 상부에 PECVD 방식에 의한 SAC 질화막(118)을 형성한다. 기계적인 스트레스가 작은 PECVD 방식에 의한 질화막을 이용함으로써, 터널 산화막(102)의 전하트랩핑과 인터페이스 상태 밀도를 감소시킨다. 형성된 PECVD 방식에 의한 SAC 질화막(118)을 800℃ 내지 1200℃의 온도에서 어닐링하여 기계적인 스트레스를 더욱 감소시킨다.
본 발명의 다른 실시예로서 기존의 LPCVD 방식에 의한 질화막을 이용하되, LPCVD 방식에 의한 질화막을 형성하기 이전에 버퍼 산화막을 형성한다. 이때, 버퍼 산화막은 400℃ 내지 600℃의 온도 또는 600℃ 내지 800℃의 온도에서 형성한다.
본 발명의 또 다른 실시예로서 PECVD 방식에 의한 SAC 질화막을 이용하되, PECVD 방식에 의한 SAC 질화막을 형성하기 이전에 버퍼 산화막을 형성한다. 이때, 버퍼 산화막과 PECVD 방식에 의한 SAC 질화막을 증착한 후 800℃ 내지 1200℃의 온도에서 어닐링하여 기계적인 스트레스를 더욱 감소시킨다.
도 2a 및 2b는 온도에 따른 스트레스 변화를 비교하여 보여주는 그래프이다.
도 2a는 기존의 LPCVD 방식에 의한 질화막을 형성하였을 때, 온도 변화에 따 른 스트레스 변화를 나타낸 그래프이다. 도 2a에서 (b)는 온도를 800℃까지 증가시켰을 때의 스트레스 변화를 보여주며, (a)는 이를 상온으로 냉각시키는 과정에서의 스트레스 변화를 나타낸다.
도 2b는 본 발명에서 PECVD 방식에 의한 SAC 질화막을 형성하였을 때, 온도 변화에 따른 스트레스 변화를 나타낸 그래프이다. 도 2b에서 (d)는 온도를 800℃까지 증가시켰을 때의 스트레스 변화를 보여주며, (c)는 이를 상온으로 냉각시키는 과정에서의 스트레스 변화를 그래프로 나타낸 것이다.
도 3a 및 3b는 게이트 전압에 따른 캐패시턴스 변화와 스트레스 타입에 따른 전하트랩핑 변화를 보여주는 그래프이다.
도 3a는 일정한 전압과 일정한 스트레스를 가했을 때의 캐패시턴스의 변화 곡선을 나타낸 것이다. A는 기존의 LPCVD 방식에 의한 SAC 질화막을 형성한 경우이고, B는 PECVD 방식에 의한 SAC 질화막을 형성한 경우이며, C는 A와 B를 나타낸 것으로 두 실선이 겹쳐진 경우이다. 이때 일정한 전압과 일정한 스트레스를 가함으로써 PECVD 방식에 의한 SAC 질화막 그래프 C는 중간으로 이동하여 B 그래프가 되고, LPCVD 방식에 의한 SAC 질화막 그래프 C는 왼쪽으로 이동하여 A 그래프가 된다. 이는 캐패시턴스의 변화를 나타낸 것으로 캐패시턴스에 의해 플랫 밴드 전압을 나타낼 수 있으며, 캐패시턴스가 적을 수록 좋은 효과를 가진다.
도 3b는 LPCVD 방식에 의한 SAC 질화막과 PECVD 방식에 의한 SAC 질화막의 스트레스 타임(sec)에 의한 전하 트랩의 변화를 보여주는 그래프이다. D는 LPCVD 방식에 의한 SAC 질화막의 스트레스 타임에 의한 전하 트랩을 나타내며, E는 PECVD 방식에 의한 SAC 질화막의 스트레스 타임에 의한 전하 트랩을 나타내는 것이다. 따라서, 상기의 그래프는 LPCVD 방식에 의한 SAC 질화막과 PECVD 방식에 의한 SAC 질화막의 스트레스 타임(sec)에 의한 전하 트랩을 보여주는 것으로써, 전하 트랩이 작을 수록 터널 산화막의 특성이 향상되는 효과를 가진다. 또한, 전하 트랩이 감소하면 전압 강하의 폭이 감소하기 때문에 소오스(114)와 드레인(116)에 동일한 전류를 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 반도체 기판 계면에 미치는 기계적인 스트레스를 감소시키므로써 프로그램 동요 특성이 개선되고, 이로 인해 터널 산화막 특성이 향상되며 낸드 플래쉬 메모리의 셀의 신뢰성을 개선하는데 효과가 있다.

Claims (9)

  1. 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판 상부에 다수의 게이트를 형성하는 단계;
    상기 게이트가 형성된 상기 반도체 기판 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 상기 선택 트랜지스터 영역의 게이트 측벽에 스페이서를 형성하는 단계;
    불순물 이온 주입 공정을 실시하여 상기 선택 트랜지스터 영역의 반도체 기판에 소오스 및 드레인을 형성하는 단계; 및
    전체 구조 상부에 PECVD 방식에 의한 SAC 질화막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 PECVD 방식에 의한 SAC 질화막을 형성하고 800℃ 내지 1200℃의 온도에서 어닐링하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 PECVD 방식에 의한 SAC 질화막을 형성하기 이전에 버퍼 산화막을 형성하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
  4. 제3항에 있어서, 상기 버퍼 산화막은 400℃ 내지 600℃의 온도에서 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
  5. 제3항에 있어서, 상기 버퍼 산화막은 600℃ 내지 800℃의 온도에서 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
  6. 제3항에 있어서, 상기 버퍼 산화막과 상기 PECVD 방식에 의한 SAC 질화막을 형성하고 800℃ 내지 1200℃의 온도에서 어닐링하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
  7. 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판 상부에 다수의 게이트를 형성하는 단계;
    상기 게이트가 형성된 상기 반도체 기판 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 상기 선택 트랜지스터 영역의 게이트 측벽에 스페이서를 형성하는 단계;
    불순물 이온 주입 공정을 실시하여 상기 선택 트랜지스터 영역의 반도체 기 판에 소오스 및 드레인을 형성하는 단계; 및
    전체 구조 상부에 버퍼 산화막과 LPCVD 방식에 의한 질화막을 순차적으로 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
  8. 제7항에 있어서, 상기 버퍼 산화막은 400℃ 내지 600℃의 온도에서 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
  9. 제7항에 있어서, 상기 버퍼 산화막은 600℃ 내지 800℃의 온도에서 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
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KR100856701B1 (ko) * 2006-12-04 2008-09-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법
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