JP4502802B2

JP4502802B2 - 不揮発性メモリー素子の製造方法

Info

Publication number: JP4502802B2
Application number: JP2004380317A
Authority: JP
Inventors: ヒョージュンジン
Original assignee: ドンブエレクトロニクスチェシクフェサ
Priority date: 2003-12-31
Filing date: 2004-12-28
Publication date: 2010-07-14
Anticipated expiration: 2024-12-28
Also published as: KR100608142B1; DE102004062861B4; JP2005197726A; KR20050069146A; DE102004062861A1; US20050153511A1

Description

本発明は、消去動作の時しきい電圧が決まった値に収斂すると言う自己収斂特性を持つ２ビット・サイドウォール・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関する。

一般的に半導体メモリー装置は大きく揮発性メモリー（ｖｏｌａｔｉｌｅ
ｍｅｍｏｒｙ）と不揮発性メモリー（Ｎｏｎ−ｖｏｌａｔｉｌｅｍｅｍｏｒｙ）に仕分けされる。揮発性メモリーの大部分はＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等のＲＡＭであり、電源の印加の時データの入力及び保存が可能だが、電源の除去の時データが揮発されて保存が不可能な特徴を持つ。一方に、ＲＯＭ（Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ）が大部分を占めている不揮発性メモリーは電源が印加されなくてもデータが保存される特徴を持つ。

現在、工程技術の側面で不揮発性メモリー装置はフローティングゲート（Ｆｌｏａｔｉｎｇ
Ｇａｔｅ）系列と二種類以上の誘電膜が２層または３層に積層されたＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）系列に仕分けされる。

フローティングゲート系列のメモリー装置は電位の井戸（ｐｏｔｅｎｔｉａｌ
ｗｅｌｌ）を用いて記憶特性を具現して、現在フラッシュＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）で一番広く応用されている単純積層構造のＥＴＯＸ（ＥＰＲＯＭ
ＴｕｎｎｅｌＯｘｉｄｅ）構造と一つのセルに二つのトランジスターが具備されたチャンネル分離（Ｓｐｌｉｔｇａｔｅ）構造を持つことができる。

一方で、ＭＩＳ系列は誘電膜バルク、誘電膜−誘電膜の界面及び誘電膜−半導体の界面に存在するトラップ（ｔｒａｐ）を用いて記憶機能を遂行する。現在フラッシュＥＥＰＲＯＭに主に応用されているＭＯＮＯＳ／ＳＯＮＯＳ（Ｍｅｔａｌ／Ｓｉｌｉｃｏｎ
ＯＮＯＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。

従来技術のフラッシュメモリーセルの製造方法を図１で手短に説明すれば、素子分離膜（１１）が形成された半導体基板（１０）の上部にゲート酸化膜（１２）を形成し、その上に第１ポリシリコン層（１３）を形成してフローティングゲートとして使う。このフローティングゲート（１３）の上部に誘電体層（１５）と第２ポリシリコン層（１６）を形成してこの第２ポリシリコン層（１６）をコントロールゲートとして使う。このコントロールゲート（１６）の上部に金属層（１７）と窒化膜（１８）を形成してセル構造にパターニングしてフラッシュメモリーセルを形成する。

現在のＮＯＲフラッシュメモリーの製造工程の場合、ＮＯＲフラッシュ・ユニットセルの面積を最小で作るためにＳＡＳ工程やＳＡ−ＳＴＩ工程を主に使う。またＳＡＳ工程やＳＡ−ＳＴＩ工程またはこの二つの工程をすべて使う場合にも、ビットコンタクトを形成させなければならないから、データフラッシュメモリーに主に使うＮＡＮＤフラッシュセルの最小面積（４Ｆ ^２）位まで減らすことができない。

本発明は、前記のような従来技術の問題点を解決するために、消去動作の際に、しきい電圧が決まった値に収斂すると言う自己収斂特性を持つ２ビット・サイドウォール・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる工程を提供することで、ＮＯＲフラッシュ・ユニットセルを４Ｆ^２の大きさで製造する。更に、消去動作の際に、しきい電圧の自己収斂特性と主ゲートのセレクトゲート特性とを用いてマルチレベルビットで動作させて、２Ｆ^２までユニットセルの大きさを減らすことができる不揮発性メモリー素子の製造方法を提供するに本発明の目的がある。

本発明の前記目的は、
不揮発性メモリー素子の製造方法において、
半導体基板上に素子分離膜を形成する段階と；
前記基板の全面にバッファー酸化膜及びバッファー窒化膜を形成する段階と；
前記バッファー窒化膜をパターニングし、前記基板を露出せしめ、露出した基板上にトンネル酸化膜を形成する段階と；
前記パターニングされた前記バッファー窒化膜の側壁にサイドウォール・フローティングゲートを形成し、前記サイドウォール・フローティングゲート間の前記トンネル酸化膜を除去する段階と；
前記基板の全面にブロック酸化膜を形成する段階と；
前記素子分離膜上に位置する前記ブロック酸化膜と前記サイドウォール・フローティングゲートを取り除く段階と；
前記基板の全面にポリシリコンを堆積させる段階と；
前記ポリシリコンをパターニングして、前記サイドウォール・フローティングゲート上及び前記サイドウォール・フローティングゲート間にワードラインを形成する段階と；
前記バッファー窒化膜を除去する段階と；
前記サイドウォール・フローティングゲート及び前記ワードラインの側壁にサイドウォール・スペーサを形成する段階と；
前記基板に不純物イオンを注入してソース／ドレーン領域を形成する段階と；
を含む不揮発性メモリー素子の製造方法によって逹成される。

本発明の不揮発性メモリー素子の製造方法によれば、ＮＯＲフラッシュ・ユニットセルを４Ｆ^２大きさで作り、消去動作の際のしきい電圧の自己収斂特性と主ゲートのセレクトゲート特性とを用いてマルチレベルビットで動作させて２Ｆ^２までユニットセルの大きさを減らすことができ、従来のフラッシュメモリーの製造工程を使ったＮＯＲフラッシュメモリーセルが占める面積を６７％〜８１％位まで減少させて、フラッシュメモリー密度を画期的に増加させることができる効果がある。

以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
図２は従来のＮＯＲフラッシュ・ユニットセルの面積と本発明の製造工程で具現する２ビートサイドウォール・フローティングゲート不揮発性メモリー素子のユニットセルの面積を比べた図面である。

図２（ａ）は、ＳＡＳ工程とＳＡ−ＳＴＩ工程とを使わない場合のＮＯＲフラッシュ・ユニットセルの面積を現わした図であり、おおよそ１０.５Ｆ^２位の面積を占める。

図２（ｂ）はＳＡＳ工程は使ってＳＡ−ＳＴＩ工程は使わない場合のＮＯＲフラッシュ・ユニットセルの面積を現わした図であり、おおよそ９Ｆ^２位の面積を占めるようになる。したがって、ＳＡＳ工程を使うことで、図２（ａ）に比べておおよそ１５％位のセル面積を減らすことができる。

図２（ｃ）は、ＳＡＳ工程とＳＡ−ＳＴＩ工程とを使う場合のＮＯＲのフラッシュ・ユニットセルの面積を現わした図であり、おおよそ６Ｆ^２位の面積を占める。したがってＳＡＳ工程とＳＡ−ＳＴＩ工程とを使うことで、図２（ａ）に比べておおよそ４３％位のセル面積を減らすことができるし、図２（ｂ）に比べておおよそ３３％位のセル面積を減らすことができる。

図２（ｄ）は、本発明による２ビートサイドウォール・フローティングゲートＮＯＲフラッシュ・ユニットセルの面積を現わした図であり、おおよそ４Ｆ^２位の面積を占める。

また、消去動作の際のしきい電圧の自己収斂特性と主ゲートのセレクトゲート特性とを用いてマルチレベルで動作させる場合、一つのトランジスターで４ビットを具現することができ、ユニットセルの面積を２Ｆ^２まで縮めることができる。２Ｆ^２はＳＡ−ＳＴＩ工程を使うナンドフラッシュ・ユニットセルの面積（４Ｆ^２）の１／２水準で、図２（ａ）に比べておおよそ８１％位のセル面積を減らすことができるし、図２（ｂ）に比べておおよそ７８％位のセル面積を減らすことができるし、図２（ｃ）に比べておおよそ６７％位のセル面積を減らすことができる。

図３は、本発明による不揮発性メモリー素子のアレイレイアウトを現わした図面である。図３のＡ−Ａ'、Ｂ−Ｂ'、Ｃ−Ｃ'線での断面図を、図４〜図１１の工程図によって説明する。

図４乃至図１１は本発明による不揮発性メモリー素子の製造方法の工程断面図である。
先ず、図４に示されたように、Ｐ型半導体基板にＳＴＩ（Ｓｈａｌｌｏｗ
ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）工程を通じて素子分離膜（５０７）を形成する。引き続き半導体基板（５０１）の全面にイオン注入工程でディップＮウェル（５０２）とＰウェル（５０３）をそれぞれ形成させる。この時、Ｐウェルを形成の時しきい電圧の調整とＰｕｎｃｈ―Ｔｈｒｏｕｇｈ防止のためのイオン注入を一緒に行う。引き続き前記基板にバッファー酸化膜（５０４）を成長あるいは蒸着して、前記バッファー酸化膜の上部にバッファー窒化膜（５０５）を蒸着する。前記バッファー酸化膜を形成させる工程の代わりにウェルの形成のイオン注入工程の時に使われた酸化膜を使うこともできる。

次に、前記バッファー窒化膜（５０５）とバッファー酸化膜（５０４）をワードラインの方向にパターニングする。引き続いて、前記パターニング後に、露出したシリコン基板にトンネル酸化膜（５０６）を形成する。前記バッファー酸化膜（５０４）は５０Å〜３００Åの範囲で成長あるいは蒸着することが望ましくて、前記バッファー窒化膜（５０５）は１００Å〜２０００Åの範囲で蒸着することが望ましい。トンネル酸化膜（５０６）は３０Å〜３００Åの範囲で成長あるいは蒸着することが望ましい。

次に、図５に示されたように、サイドウォール・フローティングゲートの形成のためにポリシリコンをウェーハの全面に蒸着した後、ブランケット・エッチング工程を通じてバッファー窒化膜（５０５）の側面にサイドウォール・フローティングゲート（５０８）を形成させる。前記サイドウォール・フローティングゲートを形成させるために蒸着するポリシリコンの蒸着の厚さは１００乃至１５００Åの範囲で蒸着することが望ましい。

次いで、図６に示されたように、露出したシリコン基板に形成されたトンネル酸化膜（５０６）をとり除いた後、ウェーハの全面にブロック酸化膜（５０９）を形成する。前記ブロック酸化膜（５０９）は第１ブロック酸化膜と第２ブロック酸化膜の積層構造である。ここでサイドウォール・フローティングゲートの上に蒸着される第１ブロック酸化膜と第２ブロック酸化膜は、消去動作時にしきい電圧を決まった値に収斂させる。シリコン基板の上に蒸着される第１ブロック酸化膜と第２ブロック酸化膜は主ゲート酸化膜として作用する。第１ブロック酸化膜はＡｌ_２Ｏ_３やＹ_２Ｏ_３を使って、４０Å〜４００Åの範囲で蒸着することが望ましい。第２ブロック酸化膜はＳｉＯ_２を使って２０Å〜２００Åの範囲で蒸着することが望ましい。

その後、図７に示されたように、パターニングを通じてフィールド領域（Ｃ−Ｃ’方向）をオープンさせた後、エッチング工程を行ってフィールド領域に蒸着されている第１ブロック酸化膜、第２ブロック酸化膜、サイドウォール・フローティングゲートをとり除く。

次に、図８に示されたように、ワードライン（ポリシリコン主ゲート）の形成のためにウェーハの全面にポリシリコン（５１０）を蒸着した後、パターニングしてワードラインを形成する。前記ワードラインを形成させるために蒸着するポリシリコンはドーピングされたポリシリコンを使う事もできドーピングされないポリシリコンを蒸着した後、イオン注入工程を通じてドーピングさせる事もできる。ワードラインの形成のためのポリシリコンの蒸着の厚さは５００Å〜４０００Åの範囲で蒸着することが望ましい。

次いで、図９に示されたように、バッファー窒化膜を湿式蝕刻でとり除いた後、酸化膜工程を行ってワードライン（ポリシリコン主ゲート）表面とサイドウォール・フローティングゲートの側面にポリ酸化膜（５１１）を成長またはＣＶＤ工程を用いて蒸着する。

次ぎに、図１０に示されたように、ワードライン（ポリシリコン主ゲート）をマスクとして用いイオン注入工程を行ってＬＤＤまたはソース／ドレーン拡張領域を形成する。ウェーハの全面に絶縁膜を蒸着した後、ブランケット・エッチングを通じてワードライン（ポリシリコン主ゲート）の側面にサイドウォール・スペーサ（５１２）を形成する。引き継いで、ワードラインとサイドウォール・スペーサとをマスクとして用いイオン注入工程を行ってソース／ドレーン領域を形成する。

前記サイドウォール・スペーサは酸化膜で形成させることが望ましく、窒化膜または酸化膜と窒化膜の二つの膜を使って形成させる事もできる。必要によって共通ソース／ドレーン領域のシリサイド工程を省略することができる。

続いて、図１１に示されたように、従来の工程と等しくシリサイド工程を通じてワードラインとソース／ドレーン領域とのみに選択的にシリサイド（５１３）を形成させ、蝕刻止まり膜（５１４）と層間絶縁膜（５１５）を順に蒸着した後、ＣＭＰやＥｔｃｈ
Ｂａｃｋ工程を通じて平坦化させて、コンタクトプラグ（５１６）と金属電極を形成させる。

したがって、本発明で提案された製造工程を使って、自己収斂特性を有する２ビートサイドウォール・フローティングゲートＮＯＲフラッシュメモリーセルを効果的に具現することができ、ＮＯＲフラッシュ・ユニットセルを４Ｆ^２の大きさで作ることができる。また、消去動作の際のしきい電圧の自己収斂特性と主ゲートのセレクトゲート特性を用いてマルチレベルビットで動作させて２Ｆ^２までユニットセルの大きさを減らすことができ、従来のフラッシュメモリーの製造工程を使ったＮＯＲフラッシュメモリーセルが占める面積を６７％〜８１％位まで減少させて、フラッシュメモリーの密度を画期的に増加させることができる。

従来技術によるフラッシュメモリーセルの断面図である。従来のＮＯＲフラッシュ・ユニットセルの面積と本発明の不揮発性メモリー素子のユニットセルの面積を比べた図面である。本発明による不揮発性メモリー素子のアレイレイアウトである。図４は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図５は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図６は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図７は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図８は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図９は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図１０は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。図１１は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。

符号の説明

１０半導体基板
１１素子分離膜
１２ゲート酸化膜
１３フローティングゲート、第１ポリシリコン層
１５誘電体層
１６第２ポリシリコン層
１７金属層
１８窒化膜
５０１半導体基板
５０２Ｎウェル
５０３Ｐウェル
５０４バッファ酸化膜
５０５バッファ窒化膜
５０６トンネル酸化膜
５０７素子分離膜
５０８トンネル酸化膜
５０９ブロック酸化膜
５１０ポリシリコン
５１１ポリ酸化膜
５１２サイドウォール・スペーサ
５１３シリサイド
５１４蝕刻止まり膜
５１５層間絶縁膜
５１６コンタクトプラグ

Claims

不揮発性メモリー素子の製造方法において、
半導体基板上に素子分離膜を形成する段階と；
前記基板の全面にバッファー酸化膜及びバッファー窒化膜を形成する段階と；
前記バッファー窒化膜をパターニングし、前記基板を露出せしめ、露出した基板上にトンネル酸化膜を形成する段階と；
前記パターニングされた前記バッファー窒化膜の側壁にサイドウォール・フローティングゲートを形成し、前記サイドウォール・フローティングゲート間の前記トンネル酸化膜を除去する段階と；
前記基板の全面にブロック酸化膜を形成する段階と；
前記素子分離膜上に位置する前記ブロック酸化膜と前記サイドウォール・フローティングゲートを取り除く段階と；
前記基板の全面にポリシリコンを堆積させる段階と；
前記ポリシリコンをパターニングして、前記サイドウォール・フローティングゲート上及び前記サイドウォール・フローティングゲート間にワードラインを形成する段階と；
前記バッファー窒化膜を除去する段階と；
前記サイドウォール・フローティングゲート及び前記ワードラインの側壁にサイドウォール・スペーサを形成する段階と；
前記基板に不純物イオンを注入してソース／ドレーン領域を形成する段階と；
を含むことを特徴とする不揮発性メモリー素子の製造方法。
前記バッファー酸化膜は５０乃至３００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
前記バッファー窒化膜は１００乃至２０００Åの厚さで形成することを特徴とする請求項１又は２に記載の不揮発性メモリー素子の製造方法。
前記ワードライン形成のためのポリシリコンは５００乃至４０００Åの厚さで形成することを特徴とする請求項１乃至３の何れかに記載の不揮発性メモリー素子の製造方法。
前記ブロック酸化膜は、第１ブロック酸化膜と第２ブロック酸化膜の積層構造であることを特徴とする請求項１乃至４の何れかに記載の不揮発性メモリー素子の製造方法。
前記第１ブロック酸化膜はＡｌ_２Ｏ_３またはＹ_２Ｏ_３を４０乃至４００Åの厚さで形成することを特徴とする請求項５に記載の不揮発性メモリー素子の製造方法。
前記第２ブロック酸化膜はＳｉＯ_２を２０乃至２００Åの厚さで形成することを特徴とする請求項５に記載の不揮発性メモリー素子の製造方法。
前記バッファー窒化膜を除去した後で、前記サイドウォール・スペーサを形成する前に、前記ワードラインの表面及びサイドウォール・フローティングゲートの側面に酸化膜を形成する工程を更に含むことを特徴とする請求項１乃至７の何れかに記載の不揮発性メモリー素子の製造方法。