KR100875054B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계와, 상기 다수의 선택 라인 및 상기 다수의 워드 라인 상부에 제1 식각 정지막을 형성하는 단계와, 상기 제1 식각 정지막 상부에 상기 제1 식각 정지막과 식각 선택비가 다른 제2 식각 정지막을 형성하는 단계와, 상기 제2 식각 정지막 상부에 제1 절연막을 형성하는 단계와, 인접한 상기 선택 라인들 사이의 상기 제1 절연막을 제거하는 단계와, 인접한 상기 선택 라인들 사이의 상기 제2 식각 정지막을 제거하는 단계와, 인접한 상기 선택 라인들 사이의 상기 제1 식각 정지막을 제거하여 상기 반도체 기판의 일부가 노출되는 콘택홀을 형성하는 단계 및 상기 콘택홀에 전도 물질을 형성하여 콘택 플러그를 형성하는 단계를 포함하기 때문에, 질화막을 얇게 형성한 뒤 고유전체막을 형성하여 식각 정지막을 형성함으로써 질화막에 의한 막 스트레스를 최소화할 수 있고 식각 정지막이 손실되어 반도체 기판이 노출되는 문제점을 해결할 수 있다.
콘택 플러그, 고유전체막, 자기 정렬 콘택, 질화막

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug in a semiconductor device}
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 플로팅 게이트용 도전막 108 : 유전체막
110 : 콘트롤 게이트용 도전막 112 : 도전층
114a, 114b : 접합 영역 116, 122 : 절연막
116a : 절연막 스페이서 118 : 질화막
120 : 고유전체막 124 : 콘택 플러그
본 발명은 반도체 소자의 콘택 플러그(contact plug) 형성 방법에 관한 것으로, 특히 자기 정렬 콘택(Self Align Contact; SAC) 공정으로 콘택 플러그를 형성하는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
반도체 소자 중 플래시 메모리(flash memory)는 전원이 차단되었을 때 데이터를 보관할 수 있는 불휘발성 메모리 중의 하나이다. 플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 특징을 갖는다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해서 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 나뉜다. NOR 플래시 메모리는 복수의 워드 라인(word line)이 병렬로 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하여 고속의 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면 NAND 플래시 메모리는 복수의 메모리 셀 트랜지스터(memory cell transistor)가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스(source)와 드레인(drain)에 연결되어 있는 구조로서 고집적 데이터 보관 응용 분야에서 주로 사용된다.
이러한 NAND 플래시 메모리에서 소스/드레인 영역이 형성된 반도체 기판과 금속 배선 사이를 연결하는 소스/드레인 콘택 플러그를 형성하는 공정은 메모리가 점차 고집적화되고 초소형화됨에 따라 공정 마진이 줄어들게 되어 점차 어려워지고 있다.
본 발명은 자기 정렬 콘택 공정을 이용하여 소스/드레인 콘택 플러그를 형성할 때 사용되는 식각 정지막을 형성하기 위하여, 질화막을 얇게 형성한 뒤 고유전체막을 형성함으로써 질화막에 의한 막 스트레스를 최소화할 수 있고 식각 정지막이 손실되어 반도체 기판이 노출되는 문제점을 해결할 수 있다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계와, 상기 다수의 선택 라인 및 상기 다수의 워드 라인 상부에 제1 식각 정지막을 형성하는 단계와, 상기 제1 식각 정지막 상부에 상기 제1 식각 정지막과 식각 선택비가 다른 제2 식각 정지막을 형성하는 단계와, 상기 제2 식각 정지막 상부에 제1 절연막을 형성하는 단계와, 인접한 상기 선택 라인들 사이의 상기 제1 절연막을 제거하는 단계와, 인접한 상기 선택 라인들 사이의 상기 제2 식각 정지막을 제거하는 단계와, 인접한 상기 선택 라인들 사이의 상기 제1 식각 정지막을 제거하여 상기 반도체 기판의 일부가 노출되는 콘택홀을 형성하는 단계 및 상기 콘택홀에 전도 물질을 형성하여 콘택 플러그를 형성하는 단계를 포함할 수 있다.
상기 제1 식각 정지막은 질화막으로 형성될 수 있다. 상기 질화막은 100 내지 300Å의 두께로 형성될 수 있다.
상기 고유전체막은 100 내지 300Å의 두께로 형성될 수 있다. 상기 고유전체막은 HfO2, Al2O3, ZrO2 중 어느 하나로 형성될 수 있다.
상기 제2 식각 정지막은 건식 식각으로 제거될 수 있다. 상기 건식 식각은 BCl3 가스를 이용할 수 있다. 상기 건식 식각은 질화막에 비하여 고유전체막이 더 식각되는 조건으로 실시될 수 있다. 상기 건식 식각은 질화막과 고유전체막의 식각 선택비가 1:2 내지 1:100이 조건으로 실시될 수 있다.
상기 제1 식각 정지막은 건식 식각으로 제거될 수 있다. 상기 건식 식각은 CHF3, Ar 가스를 이용할 수 있다.
반도체 기판 상부에 상기 다수의 선택 라인과 상기 다수의 워드 라인을 형성한 후, 노출된 상기 반도체 기판에 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 더 포함할 수 있다. 상기 워드 라인과 상기 선택 라인을 형성한 후 상기 반도체 기판의 전체 구조 상부에 제2 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 제2 절연막에 대해 식각 공정을 실시하여 상기 선택 라인의 측벽에 절연막 스페이서가 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 워드 라인 영역과 선택 라인 영역을 포함하는 반도체 기판(102) 상에는 다수의 소스 선택 라인(Source Select Line; SSL), 다수의 워드 라인(WL0 및 WL1) 및 다수의 드레인 선택 라인(Drain Select Line; DSL)이 소정의 간격으로 평행하게 형성된다. 소스 선택 라인과 드레인 선택 라인 사이에는 보통 16, 32 또는 64개의 워드 라인이 형성되지만, 도면에서는 워드 라인을 2개씩만 도시하였으며, 드레인 선택 라인을 생략하고 소오스 선택 라인만 도시하였다. 이하, 소스 선택 라인과 드레인 선택 라인을 함께 지칭할 때 '선택 라인'이라고 하기로 한다.
한편, 워드 라인이나 선택 라인은 게이트 절연막(104), 플로팅 게이트용 도전막(106), 유전체막(108), 콘트롤 게이트용 도전막(110), 도전층(112)을 포함하는 적층막 구조로 형성된다. 바람직하게는, 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 폴리 실리콘(poly silicon)을 사용하여 형성할 수 있으며, 유전체막(108)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 도전층(112)은 금속 실리사이드층을 사용하여 형성할 수 있다.
또한, 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 소정의 공정을 통해 전기적으로 연결되지만, 도면상에 도시하지 않았다. 이를 구체적으로 설명하면, 워드 라인과 선택 라인 형성 시 선택 라인 영역에서 유전체막을 제거하여 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)을 전기적으로 연결시킬 수 있다. 다른 방법으로, 후속 공정에서 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)이 연결되도 록 선택 라인에 플러그를 형성할 수도 있다.
그리고, 게이트 라인을 형성하기 위한 식각 공정 시 발생 된 식각 손상을 감소시키기 위하여 재산화 공정을 실시한다. 또한, 후속 이온 주입 공정의 데미지를 방지하기 위한 버퍼막(도시하지 않음)을 형성한다. 버퍼막은 산화막 또는 질화막 또는 산화막/질화막의 적층 구조로 형성하는 것이 바람직하다. 그 후, 노출된 반도체 기판(102)에 이온 주입 공정을 실시하여 접합 영역(114a, 114b)을 형성한다. 여기서, 소스 선택 라인(SSL) 사이에 형성되는 접합 영역(114b)은 공통 소스가 되고, 드레인 선택 라인 사이에 형성되는 접합 영역(도시하지 않음)은 후속 공정에서 비트 라인과 연결될 드레인이 된다.
도 1b를 참조하면, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 전체 구조 상부에 절연막(116)을 형성한다. 절연막(116)은 워드 라인과 선택 라인이 매립되도록 형성하는 것이 바람직하다. 이어서, 절연막(116) 상부에 대해 식각 공정을 실시하여 반도체 기판(102)의 선택 라인들 사이의 영역에 형성된 절연막(116)의 일부를 제거한다. 이로써, 선택 라인들 사이에 형성된 접합 영역(114b)이 노출되며, 소스 선택 라인과 드레인 선택 라인의 측벽에 절연막 스페이서(116a)가 형성된다. 또한, 각각의 워드 라인들 사이와 선택 라인 및 워드 라인 사이는 폭이 좁기 때문에 절연막(116)이 잔류하여 각각의 워드 라인들 사이와 선택 라인 및 워드 라인 사이는 절연막(116)으로 채워진다.
도 1c를 참조하면, 절연막(116)을 포함한 반도체 기판(100) 전체 구조 상부에 질화막(118)이 형성된다. 질화막(118)은 후속하는 콘택홀 형성을 위한 식각 공 정 중에 발생할 수 있는 셀 손상을 방지하고 이온 주입 공정시 이온으로부터 셀을 보호하며 후속하는 평탄화 공정 시에 식각 정지막으로 사용될 수도 있다. 또한, 질화막(118)은 후속 공정에서 접합 영역(114b) 상에 콘택홀을 형성할 때 정렬 오차가 발생하더라도 선택 라인 측벽의 절연막 스페이서(116a)가 식각되는 것을 방지하기 위한 자기 정렬 콘택 공정을 위하여 사용되기도 한다.
한편, 질화막(118)은 통상적으로 형성하는 두께, 예를 들면 200Å 내지 300Å과 비슷하거나 얇은 두께, 예를 들면 100 내지 300Å의 두께로 형성한다. 이로써, 질화막(118)으로 인하여 유발되는 막 스트레스를 최소화하여 사이클링 문턱 전압 변동 효과를 최소화할 수 있다. 사이클링 문턱 전압 변동 효과란, 프로그램 동작과 소거 동작을 반복적으로 수행하는 과정에 의한 반복적인 F-N 터널링 과정에 의해 메모리 셀의 문턱 전압이 변동되어 셀 동작에 오류가 나타나는 현상을 말한다.
도 1d를 참조하면, 질화막(118) 상부에 고유전체막(120)을 형성한다. 고유전체막(120)은 질화막(118)과 식각 선택비가 다르고 일반적인 식각 공정으로 용이하게 제거되지 않기 때문에 식각 정지막으로써 기능을 하기에 적합하다. 이에 따라, 전술한 공정에서 질화막(118)의 두께가 얇게 형성되어 식각 공정중에 질화막(118)이 손상되더라도 고유전체막(120)이 식각 정지막의 기능을 보완할 수 있다. 이를 통해, 후속하는 식각 공정 중에 질화막(118)이 제거되어 반도체 기판(102)이 노출되어 반도체 기판(102)이 손상되는 문제점을 해결할 수 있다. 고유전체막(120)은 HfO2, Al2O3, ZrO2등을 이용하여 100 내지 300Å의 두께로 형성할 수 있다.
도 1e를 참조하면, 고유전체막(120)을 포함한 반도체 기판(102) 전체 구조 상부에 절연막(122)을 형성한다. 절연막(122)은 산화막으로 형성하는 것이 바람직하다. 그리고, 절연막(122)의 일부를 식각하여 콘택홀을 형성하며, 콘택홀 하부에는 접합 영역(114b) 상부에 형성된 고유전체막(120)이 노출된다. 절연막(122)은 CF4, CHF3 등 산화막을 제거할 수 있는 일반적인 가스를 이용한 건식 식각으로 제거할 수 있다. 이때 전술한 바와 같이, 고유전체막(120)은 식각 정지막으로서 기능을 한다.
도 1f를 참조하면, 노출된 고유전체막(120)을 제거하여 고유전체막(120) 하부에 형성된 질화막(118)의 일부가 노출되도록 한다. 고유전체막(120)은 BCl3 가스를 이용하는 건식 식각 공정을 이용하여 제거될 수 있으며, 질화막(118)이 식각 정지막의 역할을 할 수 있다. 이를 위하여, 질화막에 비하여 고유전체막이 더 식각되는 조건, 예를 들면 질화막과 고유전체막의 식각 선택비가 1:2 내지 1:100이 조건에서 식각 공정을 실시할 수 있다.
이어서, 노출된 질화막(118)을 제거하여 하부에 형성된 접합 영역(114b)이 노출되도록 한다. 질화막(118)은 CHF3, Ar 가스를 이용하는 건식 식각 공정으로 제거할 수 있다.
도 1g를 참조하면, 전도성 물질, 예를 들면 금속 물질로 콘택홀을 매립하여 콘택 플러그(124)를 형성한다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에 따르면, 질화막을 얇게 형성한 뒤 고유전체막을 형성하여 식각 정지막을 형성함으로써 질화막에 의한 막 스트레스를 최소화할 수 있고 식각 정지막이 손실되어 반도체 기판이 노출되는 문제점을 해결할 수 있다.

Claims (15)

  1. 반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계;
    상기 다수의 선택 라인 및 상기 다수의 워드 라인 상부에 제1 식각 정지막을 형성하는 단계;
    상기 제1 식각 정지막 상부에 상기 제1 식각 정지막과 식각 선택비가 다른 제2 식각 정지막을 형성하는 단계;
    상기 제2 식각 정지막 상부에 제1 절연막을 형성하는 단계;
    인접한 상기 선택 라인들 사이의 상기 제1 절연막을 제거하는 단계;
    인접한 상기 선택 라인들 사이의 상기 제2 식각 정지막을 제거하는 단계;
    인접한 상기 선택 라인들 사이의 상기 제1 식각 정지막을 제거하여 상기 반도체 기판의 일부가 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 전도 물질을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제1항에 있어서,
    상기 제1 식각 정지막은 질화막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제2항에 있어서,
    상기 질화막은 100 내지 300Å의 두께로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 식각 정지막은 100 내지 300Å의 두께로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제1항에 있어서,
    상기 제2 식각 정지막은 HfO2, Al2O3 또는 ZrO2 중 어느 하나로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제1항에 있어서,
    상기 제2 식각 정지막은 건식 식각으로 제거되는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제7항에 있어서,
    상기 건식 식각은 BCl3 가스를 이용하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제7항에 있어서,
    상기 건식 식각은 질화막에 비하여 상기 제2 식각 정지막이 더 식각되는 조건으로 실시되는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제9항에 있어서,
    상기 건식 식각은 질화막과 상기 제2 식각 정지막의 식각 선택비가 1:2 내지 1:100이 조건으로 실시되는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제1항에 있어서,
    상기 제1 식각 정지막은 건식 식각으로 제거되는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제11항에 있어서,
    상기 건식 식각은 CHF3 및 Ar 가스를 이용하는 반도체 소자의 콘택 플러그 형성 방법.
  13. 제1항에 있어서,
    반도체 기판 상부에 상기 다수의 선택 라인과 상기 다수의 워드 라인을 형성한 후, 노출된 상기 반도체 기판에 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제1항에 있어서,
    상기 다수의 워드 라인과 상기 다수의 선택 라인을 형성한 후 상기 반도체 기판의 전체 구조 상부에 제2 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  15. 제14항에 있어서,
    상기 제2 절연막에 대해 식각 공정을 실시하여 상기 다수의 선택 라인의 측벽에 절연막 스페이서가 형성되는 반도체 소자의 콘택 플러그 형성 방법.
KR1020060136286A 2006-12-28 2006-12-28 반도체 소자의 콘택 플러그 형성 방법 KR100875054B1 (ko)

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