JP2003197779A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高信頼性で高歩留まりの半導体装置及びその
製造方法を提供する。 【解決手段】 半導体基板１上に形成されたメモリセル
ゲート電極２と、このメモリセルゲート電極の２つの側
面下の半導体基板中に形成された第１拡散層１２と、こ
の第１拡散層及び半導体基板の上に設けられた第３拡散
層の上に側面が形成された選択ゲート電極３と、この選
択ゲートから離間し、半導体基板上に形成された周辺ゲ
ート電極４と、メモリセルゲート電極間を埋め込み、メ
モリセルゲート電極、選択ゲート電極及び周辺ゲート電
極上に形成され、窒素を主成分としない第１絶縁膜１８
と、この第１絶縁膜上に形成された第２絶縁膜１９と、
この第２絶縁膜上に形成され、この第２絶縁膜とは主成
分が異なる層間絶縁膜２０と、第３拡散層に接続され、
第１絶縁膜、第２絶縁膜及び層間絶縁膜中に形成された
コンタクト電極１５とを有する半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】メモリセルゲート及び選択ゲ
ートを有するメモリセル部と周辺ゲートを有する周辺回
路部とを備えた半導体装置及びその製造方法に係り、特
に選択ゲート近傍にコンタクトが形成された半導体装置
及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、半導体メモリとしては例えばデー
タの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ（El
ectrically Erasable Programmable Read-Only Memor
y）が知られている。このＥＥＰＲＯＭでは、互いに交
差する行線と列線との交点にそれぞれメモリセルが配置
されて、メモリセルアレイが構成されている。メモリセ
ルには、通常、浮遊ゲートと制御ゲートとを積層してな
る積層ゲート構造のＭＯＳトランジスタが用いられる。

【０００３】ＥＥＰＲＯＭの中でも大容量のメモリに向
く方式として図２２に示すようなＮＡＮＤ型ＥＥＰＲＯ
Ｍが知られている。ここで、図２０は図２２の“Ｉ−
Ｊ”線上での断面と周辺回路部の断面を示す図であり、
図２１は図２２の“Ｋ−Ｌ”線上での断面と周辺回路部
の断面を示す図である。

【０００４】図２０に示されるようにＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイでは複数のメモリセルトラン
ジスタが直列に接続され、その一方側にドレイン側選択
ゲートトランジスタ５３、他方側にソース側選択ゲート
トランジスタ５４が接続される。半導体基板５０上の一
部にはウエル５１が設けられ、その中にストライプ状の
素子領域５５が形成されている。各素子領域５５は素子
分離領域５６により分離されている。素子領域５５上
に、積層ゲート構造を有する複数のセルトランジスタが
マトリクス状に配置されている。選択ゲートトランジス
タの外側には周辺回路部があり、その領域には周辺ゲー
ト７２が設けられている。

【０００５】各メモリセルは、素子領域５５上のゲート
絶縁膜５７上に設けられたゲート電極部５２を有してお
り、ゲート電極部５２は、電荷蓄積層となる浮遊ゲート
電極５８、ゲート間絶縁膜５９、制御ゲート電極６０、
ゲートマスク材７０が積層されて構成されている。さら
に制御ゲート電極６０は行線方向における他のゲート電
極との間でそれぞれ共有されて、ワード線６１となって
いる。

【０００６】各メモリセルのソースとドレインは素子領
域上に設けられた拡散層領域６２を介して互いに直列に
接続されている。複数のメモリセルが直列に接続されて
１つのＮＡＮＤセル（メモリセルユニット）が形成され
ている。

【０００７】ＮＡＮＤセルの各ビット線方向の両端に
は、ドレイン側選択ゲートトランジスタ５３およびソー
ス側選択ゲートトランジスタ５４が接続されている。そ
れぞれの選択ゲートトランジスタはゲート絶縁膜５７に
設けられたゲート電極を有し、ＮＡＮＤセルとは拡散層
領域６２を介して接続されている。また選択ゲートトラ
ンジスタは浮遊ゲート電極に電位を供給できるようにな
っており、一般的なＭＯＳＦＥＴと同様に機能し、その
積層ゲート構造はメモリセルトランジスタと同様であ
る。

【０００８】またドレイン側選択ゲートトランジスタ
の、ＮＡＮＤセルとは反対側の素子領域５５中にはビッ
ト線コンタクト拡散層６２が設けられている。このビッ
ト線コンタクト拡散層６２には、ビット線コンタクト６
３が接続されている。このビット線コンタクト６３はビ
ット線６４に接続されている。

【０００９】各ゲート５２、５３、５４表面上には、後
酸化膜６５が形成されている。この後酸化膜６５表面
上、拡散層６２上、ドレインコンタクト拡散層６２上、
及びソース側選択ゲート５４のメモリセルと反対側のソ
ース拡散層６６上には、シリコン窒化膜６７が形成され
ている。このシリコン窒化膜６７表面上には、層間絶縁
膜６８が形成され、その上表面は平坦化されている。

【００１０】ここで、ビット線コンタクト６３は、ゲー
ト絶縁膜５７、シリコン窒化膜６７、及び層間絶縁膜６
８を貫いて形成されていて、ビット線６４は層間絶縁膜
６８上に形成されている。ビット線は、列方向に隣接す
るＮＡＮＤセル間で分離されて設けられている。

【００１１】またソース側選択ゲートトランジスタの、
ＮＡＮＤセルとは反対側に形成されたソース拡散層６６
は、ソース線である。ソース線は、浮遊ゲートの一端が
引き伸ばされた部分にコンタクトが接続され、ゲート電
極よりも上層に設けられている。ソース線は、列方向に
隣接するＮＡＮＤセル同士で接続されている。

【００１２】周辺ゲート７２は浮遊ゲート電極５４に電
位を供給できるようになっており、一般的なＭＯＳＦＥ
Ｔと同様に機能し、その積層ゲート構造はメモリセルゲ
ート５２と同様である。周辺ゲート下方端部下のウエル
５１中には、ソース・ドレイン領域７３が設けられてい
る。

【００１３】次に、図２１に示される断面では、半導体
基板５０上のウエル５１中に設けられた素子領域５５の
上面を分断するように複数の素子分離領域５６が形成さ
れている。この素子分離領域５６で挟まれた素子領域５
５全面にビット線コンタクト６３が接続されている。素
子分離領域５６上には、シリコン窒化膜６７が形成さ
れ、その上には、層間絶縁膜６８が形成されている。こ
れら層間絶縁膜６８、シリコン窒化膜６７を貫いて、ビ
ット線コンタクト６８が形成されている。このビット線
コンタクト６８上にはビット線配線６４が形成されてい
る。

【００１４】次に、図２０乃至図２２に示された従来の
半導体装置の製造方法を図２３乃至図２５を用いて説明
する。

【００１５】まず、図２３に示されるように、シリコン
からなる半導体基板５０上に素子分離領域（図示せず）
に囲まれた素子領域５５を形成し、その上に、ゲート絶
縁膜５７、浮遊ゲート電極材５８、浮遊ゲート・制御ゲ
ート間絶縁膜５９を形成し、その上に制御ゲート電極６
０、ゲートマスク材７０を堆積する。続いてフォトリソ
グラフィー法によりゲートをパターニングし、エッチン
グして、メモリセルゲート５２、選択ゲート５３、５４
及び周辺ゲート７２を形成する。次に、後酸化を行っ
て、後酸化膜６５を積層構造のゲート電極周囲に形成す
る。次に、ソース・ドレイン拡散層を形成するための不
純物をイオン注入により行う。

【００１６】次に、図２４に示されるように、例えば厚
さ４０ｎｍ程度のシリコン窒化膜６７を堆積する。この
ときシリコン窒化膜６７はゲート電極側壁も覆うように
形成される。さらに層間絶縁膜６８を堆積し、ＣＭＰ
（Chemical Mechanical Polishing）法や、熱処理を加
えて層間絶縁膜６８を流動させ、層間絶縁膜６８を平坦
化し、またゲート電極間に層間絶縁膜６８を埋め込む。

【００１７】次に図２５に示すように、ドレイン側選択
ゲート５３に隣接したビット線コンタクト拡散層６２に
コンタクトをとるためのコンタクトホール７１を層間絶
縁膜６８、シリコン窒化膜６７、及びゲート酸化膜５７
中に形成する。

【００１８】次に、続いてコンタクトホール７１に金属
あるいは低抵抗の半導体を埋め込んだ後に金属配線を形
成することによって、図２０に示すような半導体装置が
完成する。

【００１９】以上に示したとおり、従来の半導体装置で
はゲート電極形成後に、表面全体を覆うシリコン窒化膜
６７を形成するようにしている。このシリコン窒化膜６
７が必要である理由を以下に述べる。

【００２０】図２１や図２２に示したように、ビット線
コンタクト６３は、素子領域５５に対してほとんど余裕
がないように設計されている。すなわち、素子領域５５
の幅一杯にビット線コンタクト６３が設けられている。
なお、素子領域５５の幅よりもビット線コンタクト６３
の幅が大きい場合もある。これは、セルアレイの面積を
できるたけ縮小できるようにするためである。

【００２１】このような半導体装置においては、コンタ
クトの形成位置がマスクの位置合わせずれなどの理由に
より、素子分離領域上にかかってしまうような場合でも
ビット線コンタクトが素子分離領域へ突き抜けないよう
にしなければならない。ビット線コンタクトが素子分離
領域を突き抜けてしまうと、その部分における接合リー
ク電流の原因になったり、素子分離耐圧の低下の原因に
なったりするためである。

【００２２】このような現象を防止するために、従来の
半導体装置では先に説明した通り、シリコン窒化膜６７
を用いる。これを用いて、微細化された半導体装置にお
いて、コンタクト開口時のエッチングにシリコン酸化膜
とシリコン窒化膜の選択性を持たせておくことによっ
て、位置合わせずれが生じていても、いったんエッチン
グをシリコン窒化膜６７の上で止めることができる。

【００２３】こうしてシリコン窒化膜６７の上に達する
コンタクトホールを開口した後、エッチングの条件を切
り換えてシリコン窒化膜６７をエッチングし、さらに条
件を切り換えて基板上のシリコン酸化膜をエッチングす
ることによって、ソース・ドレイン拡散層の上のコンタ
クトホール７１を完全に開口する。

【００２４】このようにして拡散層とのコンタクトをと
るためのビット線コンタクトホール７１を開口すること
によって、素子分離領域５６が大きくエッチングされる
のを防止できる。このようにシリコン窒化膜６７がエッ
チングストッパーとして機能することによりコンタクト
ホール７１が素子分離領域５６を突き抜けてしまうこと
を防止している。

【００２５】

【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。

【００２６】不揮発性半導体記憶装置などでは、メモリ
書き込み・消去の動作時には、制御ゲートとチャネルと
の間に強い電界を印加し、ゲート絶縁膜にトンネル電流
を流して、浮遊ゲートへ電荷を注入あるいは除去する動
作が行われる。このような動作では、ゲート絶縁膜近傍
にトンネル電流が流れると、電気的ストレスが加わるこ
とになる。

【００２７】またシリコン窒化膜中にも電荷に対するト
ラップが多数存在することが一般に知られている。特に
ソース・ドレイン拡散層の表面を覆うシリコン窒化膜中
のトラップへ電荷が捕獲されると、基板表面付近の拡散
層が空乏化し、その結果ソース・ドレインの寄生抵抗が
大きくなり、トランジスタのオン電流の低下を招くこと
がある。またゲート絶縁膜近傍のシリコン窒化膜中に電
荷が捕獲されると、トランジスタのしきい値電圧の変
動、シリコン酸化膜耐圧の低下といった電気特性の劣化
の原因となる。すなわち、狭い間隔で配置されたメモリ
セルトランジスタのゲート間に誘電率の高い材料が存在
すると、電子がトラップされて、電圧が印加されたトラ
ンジスタに隣接するトランジスタまで電圧が上昇してし
まう問題がある。

【００２８】特にＮＡＮＤフラッシュメモリにおいて
は、メモリセルトランジスタが１６個又は３２個など多
数個、直列に接続され、近接して配置されている。その
ため、微細化が進展すると、特定メモリセルトランジス
タの電圧変化が隣接するメモリセルトランジスタへ影響
を及ぼし、誤動作や信頼性に問題が出る可能性がある。

【００２９】ゲート絶縁膜近傍に水素含有量が多い膜が
あると、水素がシリコン酸化膜中に取り込まれてシリコ
ン基板との界面にＳｉ−Ｈ結合などの構造欠陥が生じや
すくなる。

【００３０】この構造欠陥が電気的ストレスなどにより
切断されると電荷に対するトラップとして作用し、特に
ゲート絶縁膜となっているシリコン酸化膜、あるいはゲ
ート絶縁膜近傍の後酸化膜などにこのトラップが発生す
ると、トランジスタの閾値電圧の変動、シリコン酸化膜
耐圧の低下といった電気特性の劣化の原因となる。

【００３１】また、ソース・ドレイン拡散層の表面を覆
う後酸化膜のトラップへ電荷が捕獲されると、基板表面
付近の拡散層が空乏化し、その結果、ソース・ドレイン
の寄生抵抗が大きくなり、トランジスタのオン電流の低
下を招くことがある。

【００３２】またシリコン窒化膜中にも電荷に対するト
ラップが多数存在することが一般に知られている。特に
ソース・ドレイン拡散層の表面を覆うシリコン窒化膜中
のトラップへ電荷が捕獲されると、基板表面付近の拡散
層が空乏化し、その結果、ソース・ドレインの寄生抵抗
が大きくなり、トランジスタのオン電流の低下を招くこ
とがある。またゲート絶縁膜近傍のシリコン窒化膜中に
電荷が捕獲されると、トランジスタのしきい値電圧の変
動、シリコン酸化膜耐圧の低下といった電気特性の劣化
の原因となる。

【００３３】このような課題は、ゲート長が０．２μｍ
程度よりも小さくなる場合に特に顕著となる。すなわ
ち、ゲート全体に占めるゲート絶縁膜近傍のトラップの
発生しているシリコン酸化膜や後酸化膜、シリコン窒化
膜の割合が大きい場合に、顕著となる。

【００３４】上記のようにコンタクトホールのエッチン
グのためにシリコン窒化膜が必要である一方、電気特性
に対してはシリコン窒化膜の悪影響が見られるため、半
導体装置の歩留まりと信頼性の向上を両立させることが
困難であった。

【００３５】このような問題点に対して、先願である特
願２００１−７５５１１号では、ゲート加工後にコンタ
クトホール開口時にエッチングストッパとなる第２絶縁
膜の下に、別の第１絶縁膜が設けられており、この第１
絶縁膜はメモリセルトランジスタのゲート電極相互の間
を埋め込むように設けられている。これにより第２絶縁
膜中の水素や、第２絶縁膜中に捕獲された電荷が素子の
電気特性へ及ぼす影響を軽減することができる。特にメ
モリセル部ではゲート電極間が第１絶縁膜で埋められて
おり、第２絶縁膜はトランジスタのゲート絶縁膜近傍に
は存在しないようになっている。そのためメモリセルト
ランジスタの特性劣化を防止することができ、装置の信
頼性向上につながる。すなわち、メモリセルトランジス
タのゲート間にシリコン窒化膜を配置することで、ゲー
ト間で高誘電率の膜に電荷がトラップされることを防止
できる。

【００３６】しかしこのような構造はメモリセル単体で
は形成可能であるが、同時に形成される周辺トランジス
タに関しても第１絶縁膜及び第２絶縁膜が形成されるこ
ととなる。周辺トランジスタはメモリセルとは異なり、
ホットエレクトロン対策としてのＬＤＤ構造あるいは不
純物の拡散によるショートチャネル効果の抑制などを行
う必要があり、メモリセルトランジスタ間を埋め込む程
度の過分に厚い絶縁膜は問題となる。すなわち、ゲート
側壁絶縁膜が厚いと、ソース・ドレイン拡散層がゲート
からオフセットされてしまい、周辺ゲートのトランジス
タ特性の悪化がもたらされてしまう。

【００３７】本発明の目的は以上のような従来技術の課
題を解決することにある。

【００３８】特に、本発明の目的は、高信頼性を有する
メモリセルと同時に効率よく周辺トランジスタを形成で
き、高信頼性で高歩留まりの半導体装置及びその製造方
法を提供することである。

【００３９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板と、この半導体基板上
に形成された複数個のメモリセルゲート電極と、このメ
モリセルゲート電極の一方の側面下の前記半導体基板中
に形成された第１拡散層と、前記メモリセルゲート電極
の他方の側面下の前記半導体基板中に形成された第２拡
散層と、この第２拡散層及び前記半導体基板中に形成さ
れた第３拡散層の上に側面が形成された選択ゲート電極
と、この選択ゲートから離間し、前記半導体基板上に形
成された周辺ゲート電極と、前記メモリセルゲート電極
間を埋め込み、かつ、前記メモリセルゲート電極、前記
選択ゲート電極及び前記周辺ゲート電極上に形成され、
窒素を主成分として含まない第１絶縁膜と、この第１絶
縁膜上に形成された第２絶縁膜と、この第２絶縁膜上に
形成され、この第２絶縁膜とは主成分が異なる層間絶縁
膜と、前記第３拡散層に接続され、前記第１絶縁膜、第
２絶縁膜及び層間絶縁膜中に形成されたコンタクト電極
とを有する半導体装置である。

【００４０】本発明の別の特徴は、半導体基板と、この
半導体基板上に複数個設けられ、メモリセルゲートをそ
れぞれ有するメモリセルトランジスタ、このメモリセル
トランジスタを挟んで前記半導体基板上に形成され、前
記半導体基板中に設けられた第１拡散層に接する選択ゲ
ートを有する選択トランジスタとを備えた第１メモリセ
ルアレイと、前記半導体基板上に複数個設けられ、メモ
リセルゲートをそれぞれ有するメモリセルトランジス
タ、このメモリセルトランジスタを挟んで前記半導体基
板上に形成され、前記半導体基板中に設けられた第２拡
散層に接する選択ゲートを有し、前記第１メモリセルア
レイに隣接する選択トランジスタを備えた第２メモリセ
ルアレイと、前記第１メモリセルアレイから離間して、
前記半導体基板上に形成され、前記半導体基板中に設け
られた第３拡散層に接する複数の周辺ゲートを有する周
辺回路部と、前記メモリセルトランジスタ間を埋め込
み、前記第１メモリセルアレイ、前記第２メモリセルア
レイ間及び周辺回路部の前記半導体基板上に形成され、
前記メモリセルゲート間での厚さが前記第１メモリセル
アレイ、前記第２メモリセルアレイ間での厚さよりも厚
く形成されていて、窒素を主成分として含まない第１絶
縁膜と、この第１絶縁膜上に設けられた第２絶縁膜と、
この第２絶縁膜上に形成され、この第２絶縁膜とは主成
分が異なる層間絶縁膜と、この層間絶縁膜、前記第２絶
縁膜、前記第１絶縁膜を貫いて前記第１メモリセルアレ
イ、前記第２セルアレイ間の前記拡散層に接続されたコ
ンタクト電極とを具備する半導体装置である。

【００４１】本発明の別の特徴は、半導体基板上に第１
ゲート電極層を形成する工程と、この第１ゲート電極層
上に第１絶縁膜を形成する工程と、この第１絶縁膜上に
第２ゲート電極層を形成する工程と、この第２ゲート電
極層、前記第１絶縁膜及び前記第１ゲート電極層を露光
方法によって加工して、メモリセル部において、メモリ
セルゲートを形成し、周辺回路部に周辺回路ゲートを形
成する工程と、前記メモリセルゲート及び前記周辺ゲー
トをマスクとして、前記半導体基板上に拡散層を形成す
る工程と、前記メモリセル部の前記メモリセルゲート間
では、前記半導体基板上で、ゲート側壁同士が接し、か
つ、その上端が隙間無く閉じるように第２絶縁膜を形成
し、前記周辺回路部の周辺ゲートにおいては、隣接する
他のゲートとの間でゲート側壁同士が離間するように前
記第２絶縁膜を形成する工程とを有する半導体装置の製
造方法である。

【００４２】本発明の別の特徴は、半導体基板上に第１
ゲート電極層を形成する工程と、この第１ゲート電極層
上に第１絶縁膜を形成する工程と、この第１絶縁層上に
第２ゲート電極層を形成する工程と、この第２ゲート電
極層、前記第１絶縁膜及び前記第１ゲート電極層を露光
方法によって加工して、メモリセル部において、メモリ
セルゲート及び選択ゲートを形成し、周辺回路部に周辺
回路ゲートを形成する工程と、前記メモリセル部の前記
メモリセルゲート間では、ゲート側壁同士が接し、か
つ、その上端が隙間無く閉じるように第２絶縁膜を形成
し、前記選択ゲートと前記メモリセルゲート間では、前
記半導体基板上で、ゲート側壁同士が離間し、かつ、前
記半導体基板上表面は被覆するように第２絶縁膜を形成
する工程と、前記選択トランジスタ-選択トランジスタ
間の前記第２絶縁膜を除去する工程と、前記メモリセル
部に、前記メモリセルゲートのゲート端から離間するよ
うに第３絶縁膜を形成し、前記周辺回路部の前記周辺ゲ
ート上の前記第２絶縁膜上に第３絶縁膜を形成する工程
とを有する半導体装置の製造方法である。

【００４３】本発明の別の特徴は、半導体基板上に第１
ゲート電極層を形成する工程と、この第１ゲート電極層
上に第１絶縁膜を形成する工程と、この第１絶縁層上に
第２ゲート電極層を形成する工程と、この第２ゲート電
極層、前記第１絶縁膜及び前記第１ゲート電極層を露光
方法によって加工して、メモリセル部において、メモリ
セルゲートを形成し、周辺回路部に周辺回路ゲートを形
成する工程と、前記メモリセル部の前記メモリセルトラ
ンジスタ及び前記選択トランジスタのゲート材の上に第
２絶縁膜を形成し、前記メモリセルゲート間では、前記
半導体基板上で、ゲート側壁同士が接するように第２絶
縁膜を形成し、前記周辺回路部の周辺ゲートにおいて
は、隣接する他のゲートとの間でゲート側壁同士が離間
するように前記第２絶縁膜を形成する工程と、前記選択
トランジスタ-選択トランジスタ間の前記第２絶縁膜を
除去し、同時に周辺回路部における前記周辺トランジス
タ及び前記半導体基板上の前記第２絶縁膜を除去する工
程と、前記メモリセル部並びに前記周辺回路部に、メモ
リセルゲートのゲート端から離間するように第３の絶縁
膜を形成する工程とを有する半導体装置の製造方法であ
る。

【００４４】本発明の別の特徴は、半導体基板上に、複
数個の第１メモリセルゲート群と、この第１メモリセル
ゲート群を挟んで前記半導体基板上に形成された第１選
択ゲート対と、前記半導体基板上に複数個の第２メモリ
セルゲート群と、この第２メモリセルゲート群を挟んで
前記半導体基板上に形成された第２選択ゲート対と、前
記第１メモリセルゲート群、前記第１選択ゲート対、前
記第２メモリセルゲート対、及び前記第２選択ゲート対
から離間して、複数個の周辺ゲート群とを形成する工程
と、前記第１メモリセルゲート群、第１選択ゲート対、
第２メモリセルゲート群、第２選択ゲート対及び周辺ゲ
ート群をマスクに前記半導体基板中に複数個の拡散層を
形成する工程と、前記半導体基板全面上に窒素を主成分
として含まない第１絶縁膜を形成して、第１メモリセル
ゲート群及び前記第２メモリセルゲート群のそれぞれの
ゲート間を埋め込み、かつ、前記第１選択ゲート対と前
記第２選択ゲート対が隣接する拡散層主要部上及び前記
周辺ゲート周辺の前記半導体基板上では、それぞれゲー
ト側壁同士が離間するように前記第１絶縁膜を形成する
工程と、前記選択ゲート間及び前記周辺ゲート周辺の前
記第１絶縁膜を除去する工程と、露出面上に窒素を主成
分として含む第２絶縁膜を形成する工程と、この第２絶
縁膜上に第２絶縁膜に対するエッチング選択比が大きい
層間絶縁膜を形成する工程と、この層間絶縁膜を前記第
１選択ゲート対と前記第２選択ゲート対が隣接する前記
拡散層主要部上でエッチングして、コンタクト開口を形
成する工程と、このコンタクト開口に導電材を埋め込
み、前記第１選択ゲート対と前記第２選択ゲート対が隣
接する前記拡散層と接続する工程とを有する半導体装置
の製造方法である。

【００４５】

【発明の実施の形態】（第１の実施の形態）本実施の形
態を図１乃至図１０を用いてＮＡＮＤフラッシュメモリ
に適用して説明する。図１に断面構造が示されるよう
に、メモリセル部３０において、半導体基板１上に図中
左右方向に複数本のメモリセルゲート２が配置されてい
る。このメモリセルゲート２を間に挟むように選択ゲー
ト３が形成されている。さらに、選択ゲート３から離間
して、半導体基板１上に周辺回路部３１の周辺ゲート４
が形成されている。なお、半導体基板１の上部には、図
示されないがウエルが形成されていてもよい。

【００４６】１つのメモリセルゲート２は、半導体基板
１上のゲート絶縁膜５上に設けられている。このゲート
絶縁膜５上に、電荷蓄積層となる浮遊ゲート電極６、浮
遊ゲート６上に形成されたゲート間絶縁膜７、ゲート間
絶縁膜７上に形成された多結晶シリコン層８とＷＳｉ層
９からなる制御ゲート電極１０、この制御ゲート１０上
に形成されたＳｉＮ層からなるゲートマスク材１１をメ
モリセルゲート２は有している。各メモリセルのソース
・ドレイン領域１２はメモリセルゲート２下方端部の半
導体基板１中に設けられている。同一メモリセル内で
は、メモリセルトランジスタは各々素子領域上に設けら
れたソース・ドレイン領域１２を介して互いに直列に接
続されている。複数のメモリセルが直列に接続されて１
つのメモリセルアレイであるＮＡＮＤセル（メモリセル
ユニット）が形成されている。また、ゲート絶縁膜５は
シリコン酸化膜又は酸化窒化膜であり、ゲート間絶縁膜
７はシリコン酸窒化膜である。

【００４７】さらにメモリセルアレイの端には、選択ゲ
ート３がゲート絶縁膜５上に形成されている。この選択
ゲート３はメモリセルゲート２と同様の積層構造となっ
ているが、各層の幅がメモリセルゲートよりも大きく形
成されている。選択ゲートのメモリセルと反対側の半導
体基板中には、選択トランジスタのソース・ドレイン領
域１３が形成されていて、ビット線コンタクト拡散層と
なっている。

【００４８】さらにメモリセル部３０の端に隣接して、
周辺回路部３１が設けられていて、周辺トランジスタが
設けられている。周辺トランジスタは半導体基板上に設
けられたゲート絶縁膜１４上に周辺ゲート４が設けられ
ている。この周辺ゲート４はメモリセルゲート２と同様
の積層構造となっているが、各層の幅がメモリセルゲー
ト２や選択ゲート３よりも大きく形成されている。

【００４９】また、選択ゲート３及び周辺ゲート４は浮
遊ゲート電極６に電位を供給できるようになっており、
一般的なＭＯＳＦＥＴと同様に機能する。この場合、図
２に示されるように選択ゲート３及び周辺ゲート４にお
いて、ゲート間絶縁膜７には開口２５が設けられ、浮遊
ゲート電極６、多結晶シリコン層８、及びＷＳｉ層９が
電気的に接続される構造となっていてもよい。また、選
択トランジスタのソース・ドレイン領域１３にはビット
線コンタクト電極１５が設けられている。

【００５０】ここで、メモリセルゲート２、選択ゲート
３、周辺ゲート４の側面は後酸化膜１６で覆われてい
る。半導体基板１上には、シリコン酸化膜１７が形成さ
れていて、このシリコン酸化膜１７上には、後酸化膜１
６が形成されている。メモリセルトランジスタの側壁及
び上面上、並びに選択ゲートの一方側面及び周辺ゲート
の側面上には、第１絶縁膜１８が設けられている。第１
絶縁膜１８の厚さは例えば、約０．０５μｍ程度以上で
あり、窒素を主成分として含有していない。第１絶縁膜
１８はメモリセルトランジスタのメモリセルゲート２相
互の間を埋め込むように設けられている。第１絶縁膜１
８は水素含有量が少なく、電荷に対するトラップが少な
いものが適している。例えばシリコン酸化膜やオキシナ
イトライド膜や酸化したシリコン窒化膜、ＨＴＯ（Ｈｉ
ｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＴＥ
ＯＳ膜、ＢＳＧ膜、ＢＰＳＧ膜などが利用できる。

【００５１】ここで、「埋め込む」とは、完全に埋め尽
くすことだけを意味するものではなく、内部にボイド、
巣などの空隙を含んでいてもその作用、効果に変わりは
無いので、空隙を含むことも意味する。すなわち、図３
に示されるように、メモリセルゲート２相互間の第１絶
縁膜１８中に空隙（巣）２６が設けられていてもよい。
この場合、空隙２６の上端はすべて第１絶縁膜１８で閉
じ込められていて、空隙２６は第１絶縁膜１８から露出
していないことが必要である。

【００５２】ここで、ゲート電極同士の間隔は例えば、
約０．２μｍ程度、ゲート幅は約０．２μｍ程度、高さ
は約０．６μｍ程度である。ゲート電極相互の間隔は、
メモリセルゲート２同士では小さく、ビット線コンタク
ト１５を挟んだ選択ゲート３同士では大きくなってい
る。メモリセルゲート２同士のゲート電極の間隔はメモ
リセルアレイ全体の面積に強くかかわるため、面積縮小
のために間隔を小さくしている。一方で、隣接するメモ
リセルアレイの選択ゲート間はビット線コンタクトが形
成されているため、間隔が広くとられている。

【００５３】選択ゲート３の第１絶縁膜１８が形成され
ていない側面及び周辺ゲート４の側面の第１絶縁膜上に
は、第２絶縁膜１９が設けられている。第２絶縁膜１９
の厚さは例えば、約０．０２から０．０６μｍ程度であ
り、第２絶縁膜１９は窒化膜を主成分としていて、水素
供給元になるので、なるべく薄いことが望ましい。第２
絶縁膜１９は、第１絶縁膜１８よりも水素含有量が多
く、電荷に対するトラップが多い。

【００５４】周辺回路部３１において、この第２絶縁膜
１９の上には、第１層間絶縁膜２０が設けられている。
ここで、第１層間絶縁膜２０の厚さは約０．１μｍ〜
０．３μｍ程度である。第１層間絶縁膜２０は、ＴＥＯ
Ｓ膜で形成できる。また、メモリセル部３０において、
第１絶縁膜１８の上及び周辺回路部の第１層間絶縁膜２
０及び周辺ゲート４上に第２層間絶縁膜２１が形成され
ている。この第２層間絶縁膜２１はＢＰＳＧ（ホウ素を
含むシリコン酸化膜）で形成できる。

【００５５】ここで、ビット線コンタクト１５上には、
ビット線引出し配線２２が設けられている。ＮＡＮＤセ
ルのトランジスタの個数は１６個から３２個まで任意の
数のメモリセルトランジスタが２つの制御ゲートに挟ま
れて形成されている。また、メモリセルゲート間距離
は、約０．２μｍ以下の場合に、本実施の形態の効果が
顕著である。

【００５６】本実施の形態では隣り合う選択ゲート３間
のコンタクトホール開口時にエッチングストッパーとな
る第２絶縁膜１９の下に、第１絶縁膜１８が設けられて
おり、メモリセルゲート２同士の間の距離は比較的小さ
いため、第１絶縁膜１８によってメモリセルゲート２同
士の間は、完全に埋め込まれている。また、選択ゲート
３同士の間の距離は、メモリセルゲート２同士の距離よ
りも大きく、第１絶縁膜１８は設けられていない。

【００５７】周辺ゲート４端部下の半導体基板１中には
低濃度ソース・ドレイン拡散層２３が設けられ、その外
側の半導体基板１中には、高濃度ソース・ドレイン拡散
層２４が設けられている。

【００５８】本実施の形態の半導体装置では、第１絶縁
膜１８を第２絶縁膜１９の下層に設けることで第２絶縁
膜１９中の水素や、第２絶縁膜１９中に捕獲された電荷
がトランジスタ素子の電気特性へ及ぼす影響を軽減する
ことができる。すなわち、本実施の形態の半導体装置に
よれば、コンタクトホール開口のためのエッチングのプ
ロセスマージンを向上させつつ、トランジスタの閾値電
圧の変動やゲート絶縁膜における耐圧の低下といった電
気特性の劣化を防止することができるため、高信頼性で
高歩留まりの半導体装置及びその製造方法を提供するこ
とができる。特にメモリセルトランジスタ部ではゲート
電極間が第１絶縁膜１８で埋められており、第２絶縁膜
１９はメモリセルゲート２のゲート酸化膜５の近傍には
存在しないようになっている。そのためメモリセルトラ
ンジスタの特性劣化を防止することができ、半導体装置
の信頼性向上が得られる。

【００５９】ここで、ワード線であるメモリセルゲート
間には、水素含有量の多い窒化膜がないので窒化膜中に
電子がトラップされてメモリセル特性が変動してしまう
ことを防止できる。さらに、選択ゲート３間にあるコン
タクト電極を形成する際のエッチング時には、第２絶縁
膜１９の窒化膜がストッパとして機能するため、高信頼
性、高歩留まりが得られる。

【００６０】次に、本実施の形態の半導体装置の製造方
法を図１、図４乃至図１０を用いて説明する。まず、図
４に示されるように、半導体基板１上にシリコン酸化膜
１７を設け、順次、浮遊ゲート６、ゲート間絶縁膜７、
多結晶シリコン層８、ＷＳｉ層９、ゲートマスク材１１
を積層し、所定形状に加工してメモリセルゲート２、選
択ゲート３及び周辺ゲート４を形成する。次に、ゲート
加工時のダメージを回復するための後酸化を行って、後
酸化膜１６を積層構造の各ゲート電極周囲に形成する。
次に、ソース・ドレイン領域１２、ビット線コンタクト
拡散層となるソース・ドレイン領域１３及び周辺ゲート
４の低濃度拡散層２３を形成するための不純物をイオン
注入により行う。この拡散層のイオン注入は、このよう
に後酸化の後に行ってもよいし、前に行っても良い。さ
らに、後の工程で行われる第１絶縁膜形成後などでも構
わない。

【００６１】次に、図５に示されるように第１絶縁膜１
８を露出した部分に形成する。第１絶縁膜１８は、メモ
リセルトランジスタのメモリセルゲート電極２同士の間
を完全に埋め込み、かつ、選択ゲート３同士の間は完全
には埋め込まない膜厚で形成する。この第１絶縁膜１８
はメモリセルゲート電極２上及びその間の領域では、そ
の上表面を平坦化する。さらに、選択ゲート３上及び周
辺ゲート４上でも第１絶縁膜１８の上表面を平坦化す
る。なお、別の方法として、図６に示されるようにメモ
リセルゲート２，選択ゲート３，及び周辺ゲート４上の
シリコン窒化膜からなるゲートマスク材１１上表面を露
出するまで、第１絶縁膜１８及び後酸化膜１６をＣＭＰ
法でエッチングし、除去する方法も可能である。

【００６２】ここで、メモリセルゲート２間を埋め込ん
でいる第１絶縁膜１８中に空隙があっても、後の工程で
熱を加えて酸化することで、流動化させて、空隙を取り
除くこともできる。このように、周辺部のトランジスタ
の周辺ゲート４にスペーサ側壁を設け、メモリセル部の
メモリセルゲート２及び選択ゲート３にも同一材料でス
ペーサ側壁を設ける。こうして、メモリセルの信頼性を
向上し、ＬＤＤ構造を可能とする。また、ＬＤＤの高濃
度拡散層の濃度を相当程度高濃度化することで、周辺ト
ランジスタを高速動作可能にできる。次に、図５に示さ
れた工程の後で、図７に示されるようにメモリセル部３
０にマスク材３３を被覆して、周辺回路部３１におい
て、周辺ゲート４の上層であるＳｉＮ層１１の上端部の
第１絶縁膜１８をエッチングし、周辺ゲート４上表面か
ら第１絶縁膜１８を除去し、側壁上部では、テーパー部
３４を形成し、マスク材３３を除去する。次に、周辺ゲ
ート４周囲の第１絶縁膜１８をマスクとして不純物を半
導体基板１中にイオン注入して、高濃度拡散層２４を形
成する。さらに、高濃度拡散層２４の形成と同時に、周
辺ゲート４周囲の第１絶縁膜１８をマスクとして不純物
を半導体基板１中に斜めにイオン注入して、周辺ゲート
４下の低濃度拡散層２３に接するように半導体基板１内
に部分的にチャネル不純物領域（図示せず）を形成して
もよい。このチャネル不純物領域を形成する際に注入す
る不純物濃度は高濃度拡散層２４形成用不純物のイオン
濃度よりは低い濃度として、高濃度拡散層２４を打ち消
さないようにする。次に、図８に示されるように、メモ
リセル部３０の選択ゲート３−選択ゲート３間の第１絶
縁膜１８を除去する。ここで、選択ゲート３上の第１絶
縁膜１８はその大部分が除去され、メモリセルゲート２
に隣接する側の上面の一部にのみ残存する。

【００６３】次に、図９に示すように、露出面上全体に
第２絶縁膜１９を形成する。ここで、第２絶縁膜１９と
しては、ビット線コンタクト１５を開口する時の第１層
間絶縁膜２０のエッチングに対してエッチング耐性を持
つ膜を用いる。例えば第１層間絶縁膜２０としてシリコ
ン酸化膜を用いる場合には、第２絶縁膜１９としてはシ
リコン窒化膜などを用いる。次に、図１０に示すよう
に、例えば、ＢＰＳＧ膜、ＢＳＧ膜、ＴＥＯＳ膜などか
らなる第１層間絶縁膜２０を堆積し、ＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
法や、熱処理を加えて第１層間絶縁膜２０を流動させる
ことにより、第１層間絶縁膜２０を平坦化して、選択ゲ
ート３間及び周辺ゲート４間に第１層間絶縁膜２０を埋
め込む。このとき第２絶縁膜１９に対して選択性のある
ＣＭＰを用いて第１層間絶縁膜２０を研磨することによ
り平坦化を行っても良い。こうして第２絶縁膜１９上で
研磨をストップさせる。ここで、メモリセル部３０のメ
モリセルゲート２間に第１層間絶縁膜２０は埋め込まれ
ておりそれぞれのゲート２の端では、第１層間絶縁膜２
０が存在することが必要である。ただし巣（空隙）が生
じていてもよく、また、ゲート２の高さより第１層間絶
縁膜２０が低い位置まで落ちていても構わない。またメ
モリセル部３０の選択ゲート３間はゲート絶縁膜５が消
失していても構わない。あるいはメモリセルゲート２間
の第１層間絶縁膜２０に巣が入っていてもメモリセルゲ
ート２端の半導体基板１に巣が接しなければ問題はな
い。

【００６４】次に、選択ゲート３間の第１層間絶縁膜２
０を除去し、ビット線コンタクト１５中に金属あるいは
低抵抗の半導体などのコンタクト材料を埋め込んで形成
する。こうして第２絶縁膜１９の上に達するビット線コ
ンタクト１５を開口した後、エッチングの条件を切り換
えて第２絶縁膜１９をエッチングし、さらに条件を切り
換えて第１絶縁膜１８及びゲート酸化膜３をエッチング
することによって、ビット線コンタクト拡散層１３の上
のビット線コンタクト１５を完全に開口する。次に、露
出している第２絶縁膜１９を除去し、図１に示されるよ
うに、例えば不純物がドープされた多結晶シリコンなど
からなる第２層間絶縁膜２１を露出面上に堆積する。こ
の第２層間絶縁膜をＣＭＰ法などを用いて、平坦化す
る。次に、メモリセル部ならびに周辺部のソース・ドレ
イン拡散層にコンタクトをとるためのコンタクトホール
を形成し、コンタクトホールに金属あるいは低抵抗の半
導体などのコンタクト材料を埋め込み、ビット線コンタ
クト１５に接続するようにビット線引出し配線２２を第
２層間絶縁膜２１上に形成し、金属配線を形成すること
によって、半導体装置が完成する。また、別の方法で
は、メモリセル部ならびに周辺部のソース・ドレイン拡
散層にコンタクトをとるためのコンタクトホールを形成
し、コンタクトホールあるいは配線として、金属あるい
は低抵抗の半導体などのコンタクト材料を埋め込み、ビ
ット線コンタクト１５と、このビット線コンタクト１５
に接続するようにビット線引出し配線２２とを第２層間
絶縁膜２１上に同時に形成し、金属配線を形成すること
によって、半導体装置が完成する。この製造方法によれ
ばＣＭＰによる平坦化を第２絶縁膜でストップさせるこ
とにより、層間絶縁膜の膜厚の制御性を向上させること
ができる。あるいは各ゲート上のＳｉＮ層に対して選択
性を持たせた平坦化手法によっても同じように均一性の
とれた層間絶縁膜構造が可能になる。

【００６５】このように、本実施の形態によれば、不揮
発性半導体記憶装置において、ワード線同士の間隔より
も選択ゲートと選択ゲートとの間隔が広くなっており、
メモリセルアレイ全体が酸化膜と窒化膜との積層膜によ
り覆われている。ワード線間は酸化膜のみで埋め込まれ
ており、選択ゲート間には酸化膜と窒化膜が入り込んで
いる。その際にメモリセルトランジスタの形成と同時に
周辺トランジスタにも絶縁膜、窒化膜等が形成される。
このように、本実施の形態ではメモリセルの高信頼性、
高歩留まりと同時に効率よく周辺トランジスタを形成す
ることが可能となる。なお、メモリセルゲート１３間の
第１絶縁膜２５中には空隙が生じていても良い。

【００６６】本実施の形態では、第１層間絶縁膜２０の
エッチングに対しての耐性を第２絶縁膜１９が有するこ
とによって、コンタクトホール形成のためのエッチング
を第２絶縁膜１９の上でいったん止めることができる。

【００６７】また、第２絶縁膜１９としてシリコン窒化
膜を用いる場合、第１層間絶縁膜２０に含まれているホ
ウ素、リン、炭素などが半導体基板１へ拡散するのを防
止する役割も持たせることができる。このような不純物
が半導体基板１へ拡散してくると素子特性の変動やばら
つきの原因となるが、これらはシリコン窒化膜中におけ
る拡散係数がきわめて小さいため、シリコン窒化膜によ
って拡散をブロックすることができる。

【００６８】本実施の形態の半導体装置の製造方法によ
れば、高集積度を持たせて、制御性良くビット線コンタ
クトを形成でき、トランジスタ特性への水素による悪影
響を防止することができる。

【００６９】メモリセルトランジスタ間に窒化膜がない
ので窒化膜中に電子がトラップされてセル特性が変動し
てしまうのを防止でき、選択ゲートトランジスタ間にあ
るコンタクトのエッチング時には窒化膜がストッパとし
て機能するため、高信頼性、高歩留まりが得られる。ま
た、メモリセルトランジスタ間に酸化膜が入るため、ワ
ード線間の誘電率が低下し、セル干渉を低減することが
可能となる。

【００７０】なお、ゲート電極は４層構造に限られるも
のではなく、３層構造やより多くの積層構造であっても
よい。少なくともゲート絶縁膜上に浮遊ゲートが形成さ
れ、その上にゲート間絶縁膜が形成され、その上に制御
ゲートが形成されていればよい。なお、メモリセルゲー
ト、選択ゲート、周辺ゲートでそれぞれのゲート絶縁膜
は異なる厚さに形成されてもよい。特に周辺ゲートのゲ
ート絶縁膜の厚さを他の部分のゲート絶縁膜よりも厚く
形成することで、高耐圧トランジスタとして形成でき
る。

【００７１】（第２の実施の形態）本実施の形態の半導
体装置は、以下の点以外の構成では第１の実施の形態同
様の構成を有している。第１の実施の形態の半導体装置
の構造とは第１絶縁膜１８の形状、及び選択ゲート３の
ビット線コンタクト１５周囲のＳｉＮ層１１の構造が異
なっている。すなわち、図１１に本実施の形態の半導体
装置の断面図が示されるようにメモリセルゲート２間に
埋め込まれた第１絶縁膜１８の上部は、テーパー状に外
側に向けて除去されている。この除去された窪み上に
は、第２絶縁膜１９がＶ字状に形成されている。この第
２絶縁膜１９の上には、第１層間絶縁膜２０がその上部
が平坦化されて、形成されている。さらに、メモリセル
ゲート２及び選択ゲート３上には、第１絶縁膜１８は設
けられておらず、これらのゲート上には直接、第２層間
絶縁膜２１が形成されている。さらに、選択ゲート３は
ビット線コンタクト１５に対向する面において、そのＳ
ｉＮ層１１の上部がテーパー状に一部除去されている。
このため、ビット線コンタクト１５は、ゲートマスク材
１１と比較的大きな面積で接触している。このように形
成された半導体装置では、第１の実施の形態と同様な効
果を有する。

【００７２】次に、本実施の形態の半導体装置の製造方
法を図１１乃至図１５を用いて説明する。第１の実施の
形態同様に、図４及び図５に示されるような製造工程を
経た後に、図１２に示されるように周辺回路部３１にお
いて、周辺ゲート４の上層であるＳｉＮ層１１の上端部
の第１絶縁膜１８をエッチングし、周辺ゲート４上表面
から第１絶縁膜１８を除去し、側壁上部では、テーパー
部３４を形成する。同時に、周辺回路部３１の半導体基
板１上の第１絶縁膜１８を除去する。この際、同時にメ
モリセル部３０において、メモリセルゲート２の上層で
あるＳｉＮ層１１の上端部の第１絶縁膜１８をエッチン
グし、メモリセルゲート２の上表面から第１絶縁膜１８
をエッチングし、側壁上部では、テーパー部３４を形成
する。さらに同時にメモリセル部３０において、選択ゲ
ート３の上層であるＳｉＮ層１１の上端部の第１絶縁膜
１８をエッチングし、選択ゲート３の上表面から第１絶
縁膜１８をエッチングし、側壁上部では、テーパー部３
４を形成する。ここで、第１絶縁膜１８は水素含有量が
少なく、電荷に対するトラップが少ないものが適してい
る。例えばシリコン酸化膜やオキシナイトライド膜や酸
化したシリコン窒化膜、ＨＴＯ膜、ＴＥＯＳ膜、ＢＳＧ
膜、ＢＰＳＧ膜などが利用できる。

【００７３】次に、図１３に示されるように、メモリセ
ル部３０において、光露光によって隣接する選択ゲート
３間の第１絶縁膜１８及び側壁の後酸化膜１６を除去し
て、半導体基板１及び選択ゲート３の側面を選択ゲート
３間に露出させる。この際には、選択ゲート３の最上層
のゲートマスク材１１上の後酸化膜１６は、選択ゲート
間の露出される半導体基板側で大部分が除去される。

【００７４】次に、図１４に示されるように、露出面上
の全体に対して窒化膜を主成分とする第２絶縁膜１９を
形成する。

【００７５】次に、図１５に示されるように、露出面に
ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜などを用いて、選択
ゲート３の間や周辺ゲート４の周囲を埋め込むように第
１層間絶縁膜２０を形成する。次に、第２絶縁膜１９を
マスクとしてＣＭＰ法などにより、第１層間絶縁膜２０
の上表面を平坦化して、ゲート上の第２絶縁膜１９の上
面位置と一致させる。次に、露出面の第２絶縁膜１９を
除去する。次に、露出面上にＢＰＳＧ膜やＴＥＯＳ膜な
どからなる第２層間絶縁膜２１を形成する。次に、この
第２層間絶縁膜２１の上表面をＣＭＰ法などを用いて平
坦化する。

【００７６】次に、図１１に示されるように、選択ゲー
ト３間に開口を設け、導電膜を埋め込んで、ビット線コ
ンタクト１５を形成し、このビット線コンタクト１５に
接続するように第２層間絶縁膜上にビット線引出し配線
２２を形成して、半導体装置を得る。本実施の形態で
は、メモリセル部に第１の実施の形態のようにマスクを
被覆して、周辺部をエッチングする工程がないので、第
１の実施の形態に比べて、製造工程数を少なくすること
ができる。

【００７７】（第３の実施の形態）本実施の形態の半導
体装置の構造を図１６を用いて説明する。以下の点以外
の構成では第１の実施の形態同様の構成を有している。
第１の実施の形態の半導体装置の構造とは周辺ゲート４
周囲に第１絶縁膜１８が設けられていない点で、構造が
異なっている。すなわち、第２絶縁膜１９が後酸化膜１
６を介して周辺ゲート４の側面に均一な厚さで設けられ
ている。このように形成された半導体装置では、第１の
実施の形態と同様な効果を有する。

【００７８】次に、本実施の形態の半導体装置の製造方
法を図１６乃至図１９を用いて説明する。第１の実施の
形態同様に、図４及び図５に示されるような製造工程を
経た後に、図１７に示されるように周辺回路部３１にお
いて、周辺ゲート４周囲の第１絶縁膜１８を全てエッチ
ングし、周辺ゲート４の表面から第１絶縁膜１８をすべ
て除去する。同時に、周辺回路部３１の半導体基板１上
の第１絶縁膜１８を除去する。この際、同時にメモリセ
ル部３０において、隣接する選択ゲート３間に対向する
側面からその対向する側面に近接する上面から第１絶縁
膜１８をエッチングし、除去する。同時に、メモリセル
部３０の互いに隣接する選択ゲート４の間の半導体基板
１上の第１絶縁膜１８を除去する。ここで、第１絶縁膜
１８は水素含有量が少なく、電荷に対するトラップが少
ないものが適している。例えばシリコン酸化膜やオキシ
ナイトライド膜や酸化したシリコン窒化膜などが利用で
きる。

【００７９】次に、図１８に示されるように、露出面上
の全体に対して窒化膜を主成分とする第２絶縁膜１９を
形成する。

【００８０】次に、図１９に示されるように、露出面に
ＴＥＯＳ膜などを用いて、選択ゲート３の間や周辺ゲー
ト４の周囲を埋め込むように第１層間絶縁膜２０を形成
する。次に、第２絶縁膜１９をマスクとしてＣＭＰ法な
どにより、第１層間絶縁膜２０の上表面を平坦化して、
ゲート上の第２絶縁膜１９の上面位置と一致させる。次
に、露出面の第２絶縁膜１９を除去する。次に、露出面
上にＢＰＳＧ膜などからなる第２層間絶縁膜２１を形成
する。次に、この第２層間絶縁膜２１の上表面をＣＭＰ
法などを用いて平坦化する。

【００８１】次に、図１６に示されるように、選択ゲー
ト３間に開口を設け、導電膜を埋め込んで、ビット線コ
ンタクト１５を形成し、このビット線コンタクト１５に
接続するように第２層間絶縁膜上にビット線引出し配線
２２を形成して、半導体装置を得る。本実施の形態で
は、メモリセル部に第１の実施の形態のようにマスクを
被覆して、周辺部をエッチングする工程がないので、第
１の実施の形態に比べて、製造工程数を少なくすること
ができる。

【００８２】このような構成にしても第１の実施の形態
同様の効果を得ることができる。なお、本実施の形態で
は、周辺部のゲート端部にシリコン窒化膜があることで
特性の劣化が生じる場合があるが、使用年数を限って使
用するには差し支えない。

【００８３】各実施の形態において、メモリセルゲート
電極２同士の間、メモリセルゲート２と選択ゲート電極
３との間を埋め込む第１絶縁膜１８には空洞があっても
かまわない。空洞があっても、膜の上面が閉じていれ
ば、第２絶縁膜１９はメモリセルトランジスタのゲート
電極間には埋め込まれないので、本発明の効果は変わら
ない。

【００８４】また後酸化膜２４は第１の実施の形態に示
したように熱酸化によるものでも構わないし、酸化膜な
どを堆積することで兼ねてもかまわない。また第3の実
施の形態のように後酸化膜がなくても構わない。

【００８５】上記のように、各実施の形態によれば、メ
モリセルトランジスタのゲート間を厚い酸化膜で埋め込
み、周辺部とメモリ部を同時に製造することで、製造工
程数を減らすことができる。

【００８６】各実施の形態は、上記した以外にも適宜、
組み合わせて実施することができる。すなわち、直列に
ゲートが複数個接続されて、ゲート間にコンタクトがな
い構造であれば各実施の形態は適用可能である。特に、
素子領域に対して余裕の無いコンタクトを有し、ゲート
酸化膜にトンネル電流を流すような強い電気的ストレス
が印加される不揮発性半導体記憶装置に対して、各実施
の形態は好適である。

【００８７】

【発明の効果】本発明によれば、高信頼性を有するメモ
リセルと同時に効率よく周辺トランジスタを形成でき、
高信頼性で高歩留まりの半導体装置及びその製造方法を
提供することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る半導体装置
の構造を示す断面図。

【図２】 本発明の第１の実施の形態に係る半導体装置
の構造の第１変形例の構造を示す断面図。

【図３】 本発明の第１の実施の形態に係る半導体装置
の構造の第２変形例の構造を示す断面図。

【図４】 本発明の第１の実施の形態に係る半導体装置
の製造方法を示す一工程の断面図。

【図５】 本発明の第１の実施の形態に係る半導体装置
の製造方法を示す一工程の断面図。

【図６】 本発明の第１の実施の形態に係る半導体装置
の製造方法を示す一工程の断面図である図５の工程の変
形例を示す断面図。

【図７】 本発明の第１の実施の形態に係る半導体装置
の製造方法を示す一工程の断面図。

【図８】 本発明の第１の実施の形態に係る半導体装置
の製造方法を示す一工程の断面図。

【図９】 本発明の第１の実施の形態に係る半導体装置
の製造方法を示す一工程の断面図。

【図１０】 本発明の第１の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１１】 本発明の第２の実施の形態に係る半導体装
置の構造を示す断面図。

【図１２】 本発明の第２の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１３】 本発明の第２の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１４】 本発明の第２の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１５】 本発明の第２の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１６】 本発明の第３の実施の形態に係る半導体装
置の構造を示す断面図。

【図１７】 本発明の第３の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１８】 本発明の第３の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図１９】 本発明の第３の実施の形態に係る半導体装
置の製造方法を示す一工程の断面図。

【図２０】 従来の半導体装置を示す平面図である図２
２における“Ｉ−Ｊ”線上での断面図。

【図２１】 従来の半導体装置を示す平面図である図２
２における“Ｋ−Ｌ”線上での断面図。

【図２２】 従来の半導体装置を示す平面図。

【図２３】 従来の半導体装置の製造方法の一工程を示
す断面図。

【図２４】 従来の半導体装置の製造方法の一工程を示
す断面図。

【図２５】 従来の半導体装置の製造方法の一工程を示
す断面図。

【符号の説明】

１ 半導体基板 ２ メモリセルゲート ３ 選択ゲート ４ 周辺ゲート ５、１４ ゲート絶縁膜 ６ 浮遊ゲート ７ ゲート間絶縁膜 ８ 多結晶シリコン層 ９ ＷＳｉ層 １０ 制御ゲート １１ ゲートマスク材 １２，１３ ソース・ドレイン領域 １５ ビット線コンタクト １６ 後酸化膜 １７ シリコン酸化膜 １８ 第１絶縁膜 １９ 第２絶縁膜 ２０ 第１層間絶縁膜 ２１ 第２層間絶縁膜 ２２ ビット線引出し配線 ２３ 低濃度拡散層 ２４ 高濃度拡散層 ２５ 開口 ２６ 空隙（巣） ３０ メモリセル部 ３１ 周辺回路部 ３３ マスク材 ３４ テーパー部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市毛 正之 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 EP02 EP23 EP33 EP76 ER03 ER14 GA21 JA35 JA39 JA56 MA02 MA20 PR40 ZA07 5F101 BA01 BB02 BC02 BD02 BD34 BF03

Claims (11)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に形成された複数個のメモリセルゲー
   ト電極と、 このメモリセルゲート電極の一方の側面下の前記半導体
   基板中に形成された第１拡散層と、 前記メモリセルゲート電極の他方の側面下の前記半導体
   基板中に形成された第２拡散層と、 この第２拡散層及び前記半導体基板中に形成された第３
   拡散層の上に側面が形成された選択ゲート電極と、 この選択ゲートから離間し、前記半導体基板上に形成さ
   れた周辺ゲート電極と、 前記メモリセルゲート電極間を埋め込み、かつ、前記メ
   モリセルゲート電極、前記選択ゲート電極及び前記周辺
   ゲート電極上に形成され、窒素を主成分として含まない
   第１絶縁膜と、 この第１絶縁膜上に形成された第２絶縁膜と、 この第２絶縁膜上に形成され、この第２絶縁膜とは主成
   分が異なる層間絶縁膜と、 前記第３拡散層に接続され、前記第１絶縁膜、第２絶縁
   膜及び層間絶縁膜中に形成されたコンタクト電極とを有
   することを特徴とする半導体装置。
2. 【請求項２】半導体基板と、 この半導体基板上に複数個設けられ、メモリセルゲート
   をそれぞれ有するメモリセルトランジスタ、このメモリ
   セルトランジスタを挟んで前記半導体基板上に形成さ
   れ、前記半導体基板中に設けられた第１拡散層に接する
   選択ゲートを有する選択トランジスタとを備えた第１メ
   モリセルアレイと、 前記半導体基板上に複数個設けられ、メモリセルゲート
   をそれぞれ有するメモリセルトランジスタ、このメモリ
   セルトランジスタを挟んで前記半導体基板上に形成さ
   れ、前記半導体基板中に設けられた第２拡散層に接する
   選択ゲートを有し、前記第１メモリセルアレイに隣接す
   る選択トランジスタを備えた第２メモリセルアレイと、 前記第１メモリセルアレイから離間して、前記半導体基
   板上に形成され、前記半導体基板中に設けられた第３拡
   散層に接する複数の周辺ゲートを有する周辺回路部と、 前記メモリセルトランジスタ間を埋め込み、前記第１メ
   モリセルアレイ、前記第２メモリセルアレイ間及び周辺
   回路部の前記半導体基板上に形成され、前記メモリセル
   ゲート間での厚さが前記第１メモリセルアレイ、前記第
   ２メモリセルアレイ間での厚さよりも厚く形成されてい
   て、窒素を主成分として含まない第１絶縁膜と、 この第１絶縁膜上に設けられた第２絶縁膜と、 この第２絶縁膜上に形成され、この第２絶縁膜とは主成
   分が異なる層間絶縁膜と、 この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫
   いて前記第１メモリセルアレイ、前記第２セルアレイ間
   の前記拡散層に接続されたコンタクト電極とを具備する
   ことを特徴とする半導体装置。
3. 【請求項３】前記第１絶縁膜に含有される水素の密度
   は、前記第２絶縁膜に含有される水素の密度よりも小さ
   いことを特徴とする請求項１又は２いずれか１項記載の
   半導体装置。
4. 【請求項４】前記第１絶縁膜に存在する電荷に対するト
   ラップの密度が前記第２絶縁膜に存在する電荷に対する
   トラップの密度よりも小さいことを特徴とする請求項１
   乃至３いずれか１項記載の半導体装置。
5. 【請求項５】前記第１絶縁膜は酸化シリコン膜、オキシ
   ナイトライド膜又は酸化シリコン窒化膜のいずれかから
   選ばれた材料であることを特徴とする請求項１乃至４い
   ずれか１項記載の半導体装置。
6. 【請求項６】前記第２絶縁膜は窒化シリコン膜であるこ
   とを特徴とする請求項１乃至４いずれか１項記載の半導
   体装置。
7. 【請求項７】半導体基板上に第１ゲート電極層を形成す
   る工程と、 この第１ゲート電極層上に第１絶縁膜を形成する工程
   と、 この第１絶縁膜上に第２ゲート電極層を形成する工程
   と、 この第２ゲート電極層、前記第１絶縁膜及び前記第１ゲ
   ート電極層を露光方法によって加工して、メモリセル部
   において、メモリセルゲートを形成し、周辺回路部に周
   辺回路ゲートを形成する工程と、 前記メモリセルゲート及び前記周辺ゲートをマスクとし
   て、前記半導体基板上に拡散層を形成する工程と、 前記メモリセル部の前記メモリセルゲート間では、前記
   半導体基板上で、ゲート側壁同士が接し、かつ、その上
   端が隙間無く閉じるように第２絶縁膜を形成し、前記周
   辺回路部の周辺ゲートにおいては、隣接する他のゲート
   との間でゲート側壁同士が離間するように前記第２絶縁
   膜を形成する工程とを有することを特徴とする半導体装
   置の製造方法。
8. 【請求項８】前記メモリセルゲートを形成する工程にお
   いて、前記第２ゲート電極層、前記第１絶縁膜及び前記
   第１ゲート電極層を露光方法によって加工して前記メモ
   リセルゲート内に選択ゲートを形成し、 前記第２絶縁膜を形成する工程において、前記メモリセ
   ル部の前記選択ゲート間では、前記半導体基板上で、ゲ
   ート側壁同士が離間し、かつ、前記半導体基板上表面は
   被覆するように第２絶縁膜を形成し、 さらに、前記選択トランジスタ-選択トランジスタ間の
   前記第２絶縁膜を除去する工程と、 前記メモリセル部に、前記メモリセルゲートのゲート端
   から離間するように第３絶縁膜を形成し、前記周辺回路
   部の前記周辺ゲート上の前記第２絶縁膜上に第３絶縁膜
   を形成する工程とをさらに有することを特徴とする請求
   項７記載の半導体装置の製造方法。
9. 【請求項９】半導体基板上に第１ゲート電極層を形成す
   る工程と、 この第１ゲート電極層上に第１絶縁膜を形成する工程
   と、 この第１絶縁層上に第２ゲート電極層を形成する工程
   と、 この第２ゲート電極層、前記第１絶縁膜及び前記第１ゲ
   ート電極層を露光方法によって加工して、メモリセル部
   において、メモリセルゲート及び選択ゲートを形成し、
   周辺回路部に周辺回路ゲートを形成する工程と、 前記メモリセル部の前記メモリセルゲート間では、ゲー
   ト側壁同士が接し、かつ、その上端が隙間無く閉じるよ
   うに第２絶縁膜を形成し、前記選択ゲートと前記メモリ
   セルゲート間では、前記半導体基板上で、ゲート側壁同
   士が離間し、かつ、前記半導体基板上表面は被覆するよ
   うに第２絶縁膜を形成する工程と、 前記選択トランジスタ-選択トランジスタ間の前記第２
   絶縁膜を除去する工程と、 前記メモリセル部に、前記メモリセルゲートのゲート端
   から離間するように第３絶縁膜を形成し、前記周辺回路
   部の前記周辺ゲート上の前記第２絶縁膜上に第３絶縁膜
   を形成する工程とを有することを特徴とする半導体装置
   の製造方法。
10. 【請求項１０】半導体基板上に第１ゲート電極層を形成
    する工程と、 この第１ゲート電極層上に第１絶縁膜を形成する工程
    と、 この第１絶縁層上に第２ゲート電極層を形成する工程
    と、 この第２ゲート電極層、前記第１絶縁膜及び前記第１ゲ
    ート電極層を露光方法によって加工して、メモリセル部
    において、メモリセルゲートを形成し、周辺回路部に周
    辺回路ゲートを形成する工程と、 前記メモリセル部の前記メモリセルトランジスタ及び前
    記選択トランジスタのゲート材の上に第２絶縁膜を形成
    し、前記メモリセルゲート間では、前記半導体基板上
    で、ゲート側壁同士が接するように第２絶縁膜を形成
    し、前記周辺回路部の周辺ゲートにおいては、隣接する
    他のゲートとの間でゲート側壁同士が離間するように前
    記第２絶縁膜を形成する工程と、 前記選択トランジスタ-選択トランジスタ間の前記第２
    絶縁膜を除去し、同時に周辺回路部における前記周辺ト
    ランジスタ及び前記半導体基板上の前記第２絶縁膜を除
    去する工程と、 前記メモリセル部並びに前記周辺回路部に、メモリセル
    ゲートのゲート端から離間するように第３の絶縁膜を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
11. 【請求項１１】半導体基板上に、複数個の第１メモリセ
    ルゲート群と、この第１メモリセルゲート群を挟んで前
    記半導体基板上に形成された第１選択ゲート対と、前記
    半導体基板上に複数個の第２メモリセルゲート群と、こ
    の第２メモリセルゲート群を挟んで前記半導体基板上に
    形成された第２選択ゲート対と、前記第１メモリセルゲ
    ート群、前記第１選択ゲート対、前記第２メモリセルゲ
    ート対、及び前記第２選択ゲート対から離間して、複数
    個の周辺ゲート群とを形成する工程と、 前記第１メモリセルゲート群、第１選択ゲート対、第２
    メモリセルゲート群、第２選択ゲート対、及び周辺ゲー
    ト群をマスクに前記半導体基板中に複数個の拡散層を形
    成する工程と、 前記半導体基板全面上に窒素を主成分として含まない第
    １絶縁膜を形成して、第１メモリセルゲート群及び前記
    第２メモリセルゲート群のそれぞれのゲート間を埋め込
    み、かつ、前記第１選択ゲート対と前記第２選択ゲート
    対とが隣接する拡散層主要部上及び前記周辺ゲート周辺
    の前記半導体基板上では、それぞれゲート側壁同士が離
    間するように前記第１絶縁膜を形成する工程と、 前記選択ゲート間及び前記周辺ゲート周辺の前記第１絶
    縁膜を除去する工程と、 露出面上に窒素を主成分として含む第２絶縁膜を形成す
    る工程と、 この第２絶縁膜上に第２絶縁膜に対するエッチング選択
    比が大きい層間絶縁膜を形成する工程と、 この層間絶縁膜を前記第１選択ゲート対と前記第２選択
    ゲート対が隣接する前記拡散層主要部上でエッチングし
    て、コンタクト開口を形成する工程と、 このコンタクト開口に導電材を埋め込み、前記第１選択
    ゲート対と前記第２選択ゲート対が隣接する前記拡散層
    と接続する工程とを有することを特徴とする半導体装置
    の製造方法。