JP2009194244A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置70には、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には第1のゲート絶縁膜4を介して絶縁膜9が形成される。絶縁膜9上、メモリトランジスタのゲート側面、及びメモリトランジスタのゲートに相対向する選択トランジスタのゲート側面には、絶縁膜10が設けられる。金属シリサイド膜10、絶縁膜9、絶縁膜10、絶縁膜12、及び絶縁膜13を覆うように絶縁膜14が半導体基板1と平行に設けられる。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、下端及び側面が絶縁膜10で遮蔽され、上端が絶縁膜14で遮蔽される空隙部11が設けられる。
【選択図】図2
Description
H1<H2・・・・・・・・・・・・式(1)
に設定される。
WLc1≒A(ε1×ε0)/d・・・・・・・・・・・・式(2)
と表される。なお、空気の比誘電率ε1は1である。
WLc2=A(ε2×ε0)/d・・・・・・・・・・・・式(3)
と表される。絶縁膜9には、通常シリコン酸化膜系の絶縁膜を用いるので、絶縁膜9の比誘電率ε2は、例えば3.45となる。
(付記1) 半導体基板上に第1のゲート絶縁膜を介して、フローティング電極、第2のゲート絶縁膜、コントロール電極膜、及び金属シリサイド膜を選択的に積層形成してトランジスタのゲートを形成する工程と、前記トランジスタのゲートの間に設けられる第1の絶縁膜をエッチバックして、前記トランジスタのゲートの間の底部に第1の絶縁膜を残置する工程と、前記第1の絶縁膜上と前記トランジスタのゲートの周囲に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に塗布膜を形成する工程と、前記金属シリサイド膜の表面が露出するまで前記塗布膜及び前記第2の絶縁膜を研磨し、平坦化する工程と、露出された前記金属シリサイド膜上に第3の絶縁膜を形成する工程と、前記トランジスタが設けられる領域から離間した領域に、前記第3の絶縁膜を選択的にエッチングして開口部を形成する工程と、前記開口部から前記塗布膜をエッチングし、前記トランジスタのゲートの間に空隙部を形成する工程と、前記第3の絶縁膜上に層間絶縁膜を形成する工程とを具備し、前記空隙部は、上端が前記第3の絶縁膜により遮蔽され、下端及び両端が前記第2の絶縁膜で遮蔽される半導体記憶装置の製造方法。
2、3 拡散層
4 第1のゲート絶縁膜
5 フローティングゲート電極膜
6 第2のゲート絶縁膜
7 コントロールゲート電極膜
8 金属シリサイド膜
9、10、12〜14、19、32 絶縁膜
11 空隙部
15 層間絶縁膜
16 ビア
17 金属配線
20、23、33 レジスト膜
21 STI(シャロートレンチアイソレーション)
22、31 塗布膜
24 開口部
70 半導体記憶装置
BL1〜3 ビット線
BLC ビット線コンタクト
H1 空隙部の下端高さ
H2 フローティングゲート電極膜の上端高さ
MTR メモリトランジスタ
SGD、SGS 制御線
SL ソース線
STR 選択トランジスタ
WL1、WL2、WLn−2、WLn−1、WLn ワード線
WLc1、WLc2 ワード線間容量
Claims (5)
- 半導体基板と、
前記半導体基板上に第1のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第2のゲート絶縁膜を介して設けられるコントロール電極とを有する第1のメモリトランジスタと、
前記半導体基板上に第1のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第2のゲート絶縁膜を介して設けられるコントロール電極とを有し、前記第1のメモリトランジスタに隣接配置され、ソース或いはドレインとなる拡散層を前記第1のメモリトランジスタと共有する第2のメモリトランジスタと、
前記拡散層上に形成される第1の絶縁膜と、
前記第1の絶縁膜上と前記第1及び第2のメモリトランジスタのゲートの相対向する側面とに設けられる第2の絶縁膜と、
前記第1及び第2のメモリトランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第2の絶縁膜で遮蔽され、上端が第3の絶縁膜で遮蔽される空隙部と、
を具備することを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に第1のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第2のゲート絶縁膜を介して設けられるコントロール電極とを有する第1のメモリトランジスタと、
前記半導体基板上に第1のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第2のゲート絶縁膜を介して設けられるコントロール電極とを有し、前記第1のメモリトランジスタに隣接配置され、ソース或いはドレインとなる第1の拡散層を前記第1のメモリトランジスタと共有する第2のメモリトランジスタと、
前記半導体基板上に設けられ、前記フローティング電極と前記コントロール電極が接続され、前記第1のメモリトランジスタの前記第2のメモリトランジスタとは逆側に隣接配置され、ソース或いはドレインとなる第2の拡散層を前記第1のメモリトランジスタと共有する選択トランジスタと、
前記第1及び第2の拡散層上に形成される第1の絶縁膜と、
前記第1の絶縁膜上と、前記第1及び第2のメモリトランジスタのゲートの相対向する側面と、前記第1のメモリトランジスタ及び前記選択トランジスタのゲートの相対向する側面とに設けられる第2の絶縁膜と、
前記第1及び第2のメモリトランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第2の絶縁膜で遮蔽され、上端が第3の絶縁膜で遮蔽される第1の空隙部と、
前記第1のメモリトランジスタ及び前記選択トランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第2の絶縁膜で遮蔽され、上端が前記第3の絶縁膜で遮蔽される第2の空隙部と、
を具備することを特徴とする半導体記憶装置。 - 前記空隙部の下端は、前記フローティング電極の上端よりも高さが低いことを特徴とする請求項1又は2に記載の半導体記憶装置。
- 半導体基板上に第1のゲート絶縁膜を介して、フローティング電極、第2のゲート絶縁膜及びコントロール電極膜を選択的に積層形成してトランジスタのゲートを形成する工程と、
前記トランジスタのゲート間に第1の絶縁膜を埋め込む工程と、
前記第1の絶縁膜をエッチバックして、前記トランジスタのゲートの間の底部に第1の絶縁膜を残置する工程と、
前記第1の絶縁膜上と前記トランジスタのゲートの周囲に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に塗布膜を形成する工程と、
前記トランジスタのゲートの上面が露出するまで前記塗布膜及び前記第2の絶縁膜を研磨し、平坦化する工程と、
露出されたトランジスタのゲートの上面に第3の絶縁膜を形成する工程と、
前記トランジスタが設けられる領域から離間した領域に、前記第3の絶縁膜を選択的にエッチングして前記塗布膜を露出する開口部を形成する工程と、
前記開口部から前記塗布膜をエッチングし、前記トランジスタのゲートの間に空隙部を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記塗布膜は無機SOG膜であり、前記第2及び第3の絶縁膜はシリコン窒化膜であることを特徴とする請求項4に記載の半導体記憶装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071332A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013197288A (ja) * | 2012-03-19 | 2013-09-30 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008283095A (ja) * | 2007-05-14 | 2008-11-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2009194244A (ja) * | 2008-02-15 | 2009-08-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
KR100979906B1 (ko) * | 2008-10-09 | 2010-09-06 | 서울대학교산학협력단 | 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법 |
US8546239B2 (en) | 2010-06-11 | 2013-10-01 | Sandisk Technologies Inc. | Methods of fabricating non-volatile memory with air gaps |
US8603890B2 (en) * | 2010-06-19 | 2013-12-10 | Sandisk Technologies Inc. | Air gap isolation in non-volatile memory |
US8946048B2 (en) | 2010-06-19 | 2015-02-03 | Sandisk Technologies Inc. | Method of fabricating non-volatile memory with flat cell structures and air gap isolation |
US8492224B2 (en) | 2010-06-20 | 2013-07-23 | Sandisk Technologies Inc. | Metal control gate structures and air gap isolation in non-volatile memory |
US20120007165A1 (en) * | 2010-07-12 | 2012-01-12 | Samsung Electronics Co., Ltd. | Semiconductor devices |
KR20120027906A (ko) | 2010-09-14 | 2012-03-22 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
JP5570953B2 (ja) * | 2010-11-18 | 2014-08-13 | 株式会社東芝 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
US8778749B2 (en) | 2011-01-12 | 2014-07-15 | Sandisk Technologies Inc. | Air isolation in high density non-volatile memory |
KR20120117127A (ko) * | 2011-04-14 | 2012-10-24 | 삼성전자주식회사 | 소자 분리막 구조물 및 그 형성 방법 |
US9123714B2 (en) | 2012-02-16 | 2015-09-01 | Sandisk Technologies Inc. | Metal layer air gap formation |
US9123577B2 (en) | 2012-12-12 | 2015-09-01 | Sandisk Technologies Inc. | Air gap isolation in non-volatile memory using sacrificial films |
US20140269046A1 (en) * | 2013-03-15 | 2014-09-18 | Micron Technology, Inc. | Apparatuses and methods for use in selecting or isolating memory cells |
US9129995B2 (en) * | 2013-08-23 | 2015-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
US9349740B2 (en) | 2014-01-24 | 2016-05-24 | Sandisk Technologies Inc. | Non-volatile storage element with suspended charge storage region |
US9177853B1 (en) | 2014-05-14 | 2015-11-03 | Sandisk Technologies Inc. | Barrier layer stack for bit line air gap formation |
US9478461B2 (en) | 2014-09-24 | 2016-10-25 | Sandisk Technologies Llc | Conductive line structure with openings |
US9524904B2 (en) | 2014-10-21 | 2016-12-20 | Sandisk Technologies Llc | Early bit line air gap formation |
US9401305B2 (en) | 2014-11-05 | 2016-07-26 | Sandisk Technologies Llc | Air gaps structures for damascene metal patterning |
US9847249B2 (en) | 2014-11-05 | 2017-12-19 | Sandisk Technologies Llc | Buried etch stop layer for damascene bit line formation |
US9524973B1 (en) | 2015-06-30 | 2016-12-20 | Sandisk Technologies Llc | Shallow trench air gaps and their formation |
US9524974B1 (en) | 2015-07-22 | 2016-12-20 | Sandisk Technologies Llc | Alternating sidewall assisted patterning |
US9929043B2 (en) * | 2015-07-23 | 2018-03-27 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
US9607997B1 (en) | 2015-09-08 | 2017-03-28 | Sandisk Technologies Inc. | Metal line with increased inter-metal breakdown voltage |
US9391081B1 (en) | 2015-09-08 | 2016-07-12 | Sandisk Technologies Llc | Metal indentation to increase inter-metal breakdown voltage |
US11322623B2 (en) * | 2020-09-29 | 2022-05-03 | Winbond Electronics Corp. | Non-volatile memory structure and method of manufacturing the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002076299A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2003197779A (ja) * | 2001-12-25 | 2003-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6353242B1 (en) * | 1998-03-30 | 2002-03-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
US6894341B2 (en) * | 2001-12-25 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method |
US7045849B2 (en) | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
JP2005109236A (ja) * | 2003-09-30 | 2005-04-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP4331070B2 (ja) * | 2004-08-06 | 2009-09-16 | 株式会社東芝 | 半導体記憶装置 |
JP2006060138A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Corp | 半導体集積回路装置 |
JP2006302950A (ja) | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 不揮発性半導体装置および不揮発性半導体装置の製造方法 |
JP4250616B2 (ja) | 2005-05-13 | 2009-04-08 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
JP4316540B2 (ja) * | 2005-06-24 | 2009-08-19 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
KR100784860B1 (ko) * | 2005-10-31 | 2007-12-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
JP4827639B2 (ja) | 2006-07-12 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP4818061B2 (ja) * | 2006-10-13 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体メモリ |
KR100870279B1 (ko) * | 2007-06-28 | 2008-11-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
KR101019984B1 (ko) * | 2007-08-10 | 2011-03-09 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
JP2009194244A (ja) * | 2008-02-15 | 2009-08-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
2008
- 2008-02-15 JP JP2008035131A patent/JP2009194244A/ja not_active Abandoned
-
2009
- 2009-02-17 US US12/372,505 patent/US8008704B2/en not_active Expired - Fee Related
-
2011
- 2011-08-03 US US13/197,580 patent/US8349686B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002076299A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2003197779A (ja) * | 2001-12-25 | 2003-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071332A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013197288A (ja) * | 2012-03-19 | 2013-09-30 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20090267131A1 (en) | 2009-10-29 |
US8349686B2 (en) | 2013-01-08 |
US20110287624A1 (en) | 2011-11-24 |
US8008704B2 (en) | 2011-08-30 |
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