JP2006060138A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供する。
【解決手段】 第1ゲート電極(12,14)と第2ゲート電極(6)との間に窪みを持つ形状に形成された窒素を主成分としない第1絶縁膜(19)と、第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜(20)と、第1、第2拡散層上と第1、第2ゲート電極上とに形成された第3絶縁膜(21)とを具備する。第3絶縁膜の、第2拡散層(11)上における最下部の位置が、第1拡散層上でコンタクト電極(15,17)に接する部分における最下部の位置よりも高く、第2絶縁膜は上記窪みを埋め込むように形成され、第1ゲート電極と第2ゲート電極との間が、少なくとも第1絶縁膜と第2絶縁膜とを含む多層構造である。
【選択図】 図2
【解決手段】 第1ゲート電極(12,14)と第2ゲート電極(6)との間に窪みを持つ形状に形成された窒素を主成分としない第1絶縁膜(19)と、第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜(20)と、第1、第2拡散層上と第1、第2ゲート電極上とに形成された第3絶縁膜(21)とを具備する。第3絶縁膜の、第2拡散層(11)上における最下部の位置が、第1拡散層上でコンタクト電極(15,17)に接する部分における最下部の位置よりも高く、第2絶縁膜は上記窪みを埋め込むように形成され、第1ゲート電極と第2ゲート電極との間が、少なくとも第1絶縁膜と第2絶縁膜とを含む多層構造である。
【選択図】 図2
Description
この発明は半導体集積回路装置に係わり、特に、不揮発性半導体記憶装置を含む半導体集積回路装置に関する。
フローティングゲートとコントロールゲートの二層ゲート電極を有する不揮発性半導体記憶装置として、例えば、NAND型の不揮発性半導体記憶装置が知られている。
NAND型の不揮発性半導体記憶装置は、直列に接続されたメモリセルトランジスタMCの両端に、ドレイン側選択トランジスタSTDとソース側選択トランジスタSTSとが配置されたメモリセルアレイを有する。選択トランジスタSTDはビット線コンタクト電極を介してビット線に電気的に接続され、選択トランジスタSTSはソース線コンタクト電極を介してソース線に接続される。
ビット線コンタクト電極、及びソース線コンタクト電極は、層間絶縁膜にコンタクト孔を形成し、このコンタクト孔を導電物によって埋め込むことで形成される。しかし、コンタクト孔を形成する際のフォトリソグラフィ工程において、コンタクト孔が素子分離領域まで突き抜けることがある。この理由は、例えば、フォトマスクの合わせずれにある。コンタクト孔が素子分離領域まで突き抜けると、ビット線コンタクト電極、又はソース線コンタクト電極が、例えば、半導体基板に接触する。この結果、リーク電流が増加し、装置が不良になる。
そこで、合わせずれが起きた場合でも、装置が不良となることを抑制するために、シリコン窒化膜からなるバリア絶縁膜を、半導体基板、及び素子分離領域と層間絶縁膜との間に、エッチングストッパとして形成することが行われるようになってきた。
しかしながら、バリア絶縁膜となるシリコン窒化膜は、水素を多く含み、電荷トラップを形成しやすい。バリア絶縁膜となるシリコン窒化膜は、ゲート電極の形成後に、ゲート電極の表面、半導体基板、及び素子分離領域上に形成される。このため、シリコン窒化膜のうち、ゲート電極側壁、及びゲート電極間の半導体基板中に形成された拡散層上に形成された部分にトラップされた電荷、例えば、電子の影響によって、メモリセルトランジスタの特性が劣化することがある。この特性の劣化を改善するために、ゲート電極側壁、及び拡散層とシリコン窒化膜との間に、シリコン酸化膜などからなる絶縁膜を形成する技術が、特許文献1に記載されている。
また、素子の微細化が進むと、フローティングゲート間及びコントロールゲート間の寄生容量の影響が大きくなり、トランジスタ特性に影響を及ぼすようになってきた。フローティングゲート間の寄生容量が大きくなると、隣接するフローティングゲートに蓄えられる電荷量の変化の影響によって生じる、メモリセルトランジスタのしきい値電圧のばらつきが大きくなり、しきい値電圧の制御が困難化する。また、コントロールゲート間の寄生容量が大きくなると、コントロールゲートを駆動する際の配線遅延が大きくなり、動作速度が遅くなる。
これらの事情を改善するためには、フローティングゲート間、及びコントロールゲート間に埋め込まれた絶縁膜の誘電率を小さくすることが有効である。このためには、フローティングゲート間及びコントロールゲート間を誘電率の小さい材料、例えば、シリコン酸化膜などで完全に埋め込む構造にするのがよい。この技術は、特許文献2に記載されている。
しかし、埋め込んだシリコン酸化膜の量が増加すると、シリコン酸化膜の膜質次第では、シリコン窒化膜を埋め込む場合よりも、電荷、例えば、電子のトラップ量が増加する。
この事情を改善するためにゲート電極間を、水素含有量が小さく、電荷のトラップの少ないシリコン酸化膜で埋め込めば良い。しかしながら、シリコン酸化膜の成膜を、高温、かつ、長時間で行う必要があり、製造コストが上昇するほか、素子の微細化が難しくなるといった事情があった。
特開2001−148428
特開2002−280463
この発明は、トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供する。
この発明の第1態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された第1ゲート電極と、前記半導体基板上に形成された第2ゲート電極と、前記第1ゲート電極の一方の側面下における前記半導体基板中に形成された第1拡散層と、前記第1ゲート電極の他方の側面下と前記第2ゲート電極の一方の側面下との間における前記半導体基板中に形成された第2拡散層と、前記第1拡散層に電気的に接続されたコンタクト電極と、前記第1ゲート電極と前記第2ゲート電極との間に窪みを持つ形状に形成された窒素を主成分としない第1絶縁膜と、前記第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜と、少なくとも一部の領域で前記第2絶縁膜を介して、前記第1拡散層上と前記第1ゲート電極上と前記第2拡散層上と前記第2ゲート電極上とに形成された第3絶縁膜と、前記第3絶縁膜上に形成された、この第3絶縁膜とは主成分が異なる層間絶縁膜とを具備し、前記第3絶縁膜の、前記第2拡散層上における最下部の位置が、前記第1拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第2絶縁膜は前記窪みを埋め込むように形成され、前記第1ゲート電極と前記第2ゲート電極との間が、少なくとも前記第1絶縁膜と前記第2絶縁膜とを含む多層構造である。
この発明の第2態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、ゲート電極を有する少なくとも1つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第1セルユニットと、前記半導体基板上に設けられ、ゲート電極を有する少なくとも1つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第2セルユニットと、前記第1セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかと前記第2セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかとの間の前記半導体基板内に形成された拡散層と、前記拡散層に電気的に接続されたコンタクト電極と、前記第1セルユニット、及び前記第2セルユニットそれぞれにおける前記ゲート電極間に窪みを持つ形状に形成された、窒素を主成分としない第1絶縁膜と、前記第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜と、前記第1セルユニット上、前記第2セルユニット上、及び前記拡散層上に、前記第1セルユニットのゲート電極間、及び前記第2セルユニットのゲート電極間においては前記第1絶縁膜と前記第2絶縁膜を介して、形成された第3絶縁膜と、前記第3絶縁膜上に形成された、この第3絶縁膜とは主成分が異なる層間絶縁膜とを具備し、前記第3絶縁膜の、前記ゲート電極間における最下部の位置が、前記拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第2絶縁膜は前記窪みを埋め込むように形成され、前記第1セルユニットのゲート電極間、及び前記第2セルユニットのゲート電極間が、少なくとも前記第1絶縁膜と前記第2絶縁膜とを含む多層構造である。
この発明によれば、トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供できる。
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
(第1実施形態)
以下、第1実施形態をNAND型の不揮発性半導体記憶装置を例にとり、図1から図9を用いて説明する。
以下、第1実施形態をNAND型の不揮発性半導体記憶装置を例にとり、図1から図9を用いて説明する。
図1はこの発明の第1実施形態に係るNAND型の不揮発性半導体記憶装置の平面パターン例を示す平面図である。
図1に示すように、各NANDセルユニットは、素子分離領域3によって区分された素子領域4上に、直列接続された4個のメモリセルMCにドレイン側選択トランジスタSTDとソース側選択トランジスタSTSが接続された構成となっている。図中左右方向のワード線方向に配列したメモリセルMC〜MCは、共通のコントロールゲート線(ワード線)9で接続されており、ドレイン側選択トランジスタSTD〜STD及びソース側選択トランジスタSTS〜STSは、それぞれ、共通のドレイン側選択ゲート線12及びソース側選択ゲート線14で接続されている。ドレイン側選択トランジスタSTDには、ビット線コンタクト電極16を介して第1配線層によるビット線接続部23が接続され、さらに配線間コンタクト電極24を介してビット線25が接続されている。ソース側選択トランジスタSTSには、ソース線コンタクト電極17を介して第1配線層によるソース線26が接続されている。
4個のメモリセルトランジスタMCと、ドレイン側選択トランジスタSTDと、ソース側選択トランジスタSTSが1つのメモリセルアレイを構成し、1つのメモリセルアレイはビット線コンタクト電極16を介して他のメモリセルアレイにビット線方向に隣接し、さらにソース線コンタクト電極17を介して他のメモリセルアレイにビット線方向に隣接している。
図2は図1中のA−A線に沿った断面図、図3は図1中のB−Bに沿った断面図である。
図2に示される断面では、1つのメモリセルアレイ中にある4個のメモリセルMCは、半導体基板(例えば、シリコン基板)1上に設けられたウェル2中に形成された素子領域4上のゲート絶縁膜5上に設けられたメモリセルゲート電極6を有している。
本例のメモリセルゲート電極6は、それぞれスタックトゲートであり、電荷蓄積層となるフローティングゲート電極7、フローティングゲート電極7上に形成されたゲート間絶縁膜8、ゲート間絶縁膜8上に形成されたコントロールゲート電極9、コントロールゲート電極9上に形成されたゲートマスク材10を有している。コントロールゲート電極9は、他のメモリセルMCとの間でそれぞれ共有されてワード線となっている。
各メモリセルMCのソースとドレインは素子領域4内に設けられた拡散層11を介して互いに直列に接続されている。
さらに、4個のメモリセルMCの右端には、ドレイン側選択ゲート電極(ドレイン側選択ゲート線)12がゲート絶縁膜5上に形成されている。ドレイン側選択ゲート電極12の選択トランジスタSTDと反対側の素子領域4中には、ビット線コンタクト拡散層13が形成されている。
また、4個のメモリセルMCの左端には、ソース側選択ゲート電極(ソース側選択ゲート線)14がゲート絶縁膜5上に形成されている。ソース側選択ゲート電極14の選択トランジスタSTSと反対側の素子領域4中には、ソース線コンタクト拡散層15が形成されている。
メモリセルゲート電極6と、その両端の素子領域4内に設けられた拡散層11とで、メモリセルトランジスタMCが構成される。
さらに、ドレイン側選択ゲート電極12と、そのメモリセル側の素子領域4に設けられた拡散層11と、ビット線コンタクト拡散層13とで、ドレイン側選択トランジスタSTDが構成される。
さらに、ソース側選択ゲート電極14と、そのメモリセル側の素子領域4に設けられた拡散層11と、ソース線コンタクト拡散層15とで、ソース側選択トランジスタSTSが構成される。
このようにメモリセルトランジスタMCは互いにコンタクト無しで直列に接続されている。直列に配置されたメモリセルトランジスタMCの両端に、拡散層11を介してドレイン側選択トランジスタSTDとソース側選択トランジスタSTSが接続されている。
また、ビット線コンタクト拡散層13にはビット線コンタクト電極16が接続され、ソース線コンタクト拡散層15にはソース線コンタクト電極17が接続される。
ここで、各ゲート電極6、12、14の表面は後酸化膜18で覆われる。後酸化膜18、及びゲート絶縁膜5上には、第1絶縁膜19が設けられている。この第1絶縁膜19は窒素を主成分としておらず、メモリセルゲート電極6間に凹形状に形成される。また、第1絶縁膜19は、水素含有量が少なく、電荷に対するトラップが少ないもので、シリコン窒化膜などに比べて誘電率の小さい材料が適する。第1絶縁膜19の一例は、シリコン酸化膜である。
さらに、窒素を主成分としない第2絶縁膜20が、第1絶縁膜19によって形成された凹部の内部を埋め込むように設けられている。第2絶縁膜20は、シリコン窒化膜などに比べて誘電率の小さいものが適する。第2絶縁膜20の一例は、シリコン酸化膜である。
ここで、「埋め込む」とは、完全に埋め尽くすことを意味するものではなく、内部にボイド、巣などの空洞を含んでいてもその作用、効果に変わりはないので、空洞も含むことを意味する。
また、第1絶縁膜19は、第2絶縁膜20に比べて水素含有量が少なく、電荷に対するトラップが少ないものである。
ゲート電極相互の間隔は、メモリセルゲート電極6同士では小さく、ビット線コンタクト電極16を挟んだドレイン側選択ゲート電極12同士及びソース線コンタクト電極17を挟んだソース側選択ゲート電極14同士では大きくなっている。
各ゲート電極6、12、14上、及び各ゲート電極6、12、14間の第1絶縁膜19上と第2絶縁膜20上には、第3絶縁膜21が設けられている。第3絶縁膜21の一例は、シリコン窒化膜である。第3絶縁膜21は、第1絶縁膜19よりも水素含有量が多く、電荷トラップが多い。
第3絶縁膜21の上には、層間絶縁膜22が設けられている。層間絶縁膜22の一例は、ホウ素を含むシリコン酸化膜である。ホウ素を含むシリコン酸化膜の一例は、BPSG膜である。
層間絶縁膜22、第3絶縁膜21、及びゲート絶縁膜5を貫いて、ビット線コンタクト電極16、及びソース線コンタクト電極17が設けられており、それぞれビット線コンタクト拡散層13とソース線コンタクト拡散層15に接続される。
ビット線コンタクト電極16上には、第1層配線によるビット線接続部23が設けられ、さらに、配線間コンタクト電極24を介して第2配線層によるビット線25が設けられている。
ソース線コンタクト電極17上には、第1層配線によるソース線26が設けられている。
ソース線26、ビット線接続部23、及び配線間コンタクト電極24は配線間絶縁膜27で覆われて、その上にビット線25が形成されている。
本第1実施形態に係るNANDセルは、4個のメモリセルトランジスタMCが選択トランジスタSTD、STSに挟まれることで形成されているが、メモリセルトランジスタMCの個数は4個に限定されるものではなく、例えば、16個や32個など、任意の数で形成できる。もちろん、メモリセルトランジスタの個数は4個未満でも良い。
ここでは、ウェルはP型であり、ソース/ドレイン拡散層はN型であるとするが、ウェルをN型、ソース/ドレイン拡散層をP型としてもよい。
本第1実施形態では、隣り合うメモリセルゲート電極6のフローティングゲート電極7間とコントロールゲート電極9間は、第1絶縁膜19と第2絶縁膜20とで埋め込まれており、第3絶縁膜21は入り込んでいない構造となっている。また、ドレイン側選択ゲート電極12の、メモリセルと反対側の側面と、ソース側選択ゲート電極14の、メモリセルと反対側の側面とにおいて、第1絶縁膜19、及び第2絶縁膜20は、側壁として形成されている。この側壁は、いわゆるLDD(lightly doped diffusion)形成のためのイオン注入のためのマスクとして用いることができる。
次に、図3に示される断面では、半導体基板1上のウェル2中に素子分離領域3が設けられ、素子分離領域3によって分離された素子領域4が形成されている。この素子領域4全面にビット線コンタクト電極16が接続されている。素子分離領域3上には、第3絶縁膜21が形成されている。この第3絶縁膜21上には層間絶縁膜22が形成されている。これら層間絶縁膜22、第3絶縁膜21を貫いて、ビット線コンタクト電極16が形成されている。ビット線コンタクト電極16は、ビット線接続部23に接続され、さらに、配線間コンタクト電極24を介してビット線25に接続される。このビット線接続部23と配線間コンタクト電極24は、配線間絶縁膜27で覆われている。
ここで、素子分離領域3の上面は、素子領域4の上面と同じ位置に形成されているが、素子領域4の上面より高い位置に形成されていてもよい。
素子分離の方法としてSTI(shallow trench isolation)を用いているが、LOCOS(local oxidation of silicon)など、別の素子分離方法を用いてもよい。
第1実施形態に係る不揮発性半導体記憶装置によれば、メモリセルゲート電極間に埋め込む絶縁膜を第1絶縁膜19と第2絶縁膜20との2層にわけ、コンタクト孔開口の際のエッチングストッパとなる第3絶縁膜21を第2絶縁膜20の上に設けた構造である。さらに、第2絶縁膜20、及び第3絶縁膜21よりも水素含有量が少なく、電荷トラップの少ない第1絶縁膜19を、第2絶縁膜20の下層に設け、第2絶縁膜20、及び第3絶縁膜21がメモリセルトランジスタMCのゲート絶縁膜5の近傍には存在しない、例えば、直接に接触しないようにする。これにより、第2絶縁膜20中、及び第3絶縁膜21中に含有された水素や、第2絶縁膜20中、及び第3絶縁膜21中にトラップされた電荷が、メモリセルトランジスタMCの電気特性へ及ぼす影響を軽減できる。
さらに、メモリセルゲート電極6間を第3絶縁膜21よりも誘電率が小さい第1絶縁膜19と第2絶縁膜20とで埋め込む構造にする。これにより、メモリセルトランジスタMCの、コントロールゲート電極6における配線遅延の劣化を軽減できる。
さらに、第3絶縁膜21は、素子分離領域3、及び層間絶縁膜22の双方に対して、エッチング選択比を取ることができる材料とする。これにより、素子領域4の幅を狭めても、コンタクト孔が素子分離領域3に突き抜けて、コンタクト電極16、及び17がウェル2に接触することを抑制できる。
即ち、第1実施形態に係る不揮発性半導体記憶装置は、コンタクト孔開口のためのエッチングのプロセスマージンを向上させつつ、トランジスタのしきい値電圧の変動やゲート絶縁膜における耐圧の低下、並びにゲート電極の配線遅延といった電気特性の劣化を防止できる。従って、第1実施形態によれば、高信頼性、高速動作が可能で、高歩留りの不揮発性半導体記憶装置、及びその製造方法を提供できる。
以下、図2及び図4〜図9を参照して、第1実施形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。
まず、図4に示すように、ウェル2、及び素子分離領域3(図示せず)によって分離された素子領域4を、シリコン基板等の半導体基板1内に形成する。素子分離領域3の材料例は、シリコン酸化物である。次いで、ゲート絶縁膜5を、素子領域4上に形成する。次いで、フローティングゲート電極7、ゲート間絶縁膜8、コントロールゲート電極9、ゲートマスク材10を、素子領域4上に順次形成する。このとき、参照符号41に示すように、ゲート間絶縁膜8を、選択ゲート電極になる部分の領域の一部から除去し、フローティングゲート電極7とコントロールゲート電極9とが接続されるようにする。
なお、ゲート絶縁膜5、及びフローティングゲート電極7は素子分離領域3を形成する前に形成し、素子分離領域3をフローティングゲート電極7に対して自己整合的に形成するようにしても良い。さらに、ゲート絶縁膜5、フローティングゲート電極7、ゲート間絶縁膜8、及びコントロールゲート電極9は素子分離領域3を形成する前に形成し、素子分離領域3をフローティングゲート電極7、及びコントロールゲート電極9に対して自己整合的に形成するようにしても良い。
次に、図5に示すように、ゲートマスク材10を、フォトリソグラフィ法を用いてゲート電極の形成パターンにエッチングする。次いで、コントロールゲート電極9、ゲート間絶縁膜8、及びフローティングゲート電極7を、ゲートマスク材10に対して自己整合的にエッチングし、メモリセルゲート電極6、ドレイン側選択ゲート電極12、及びソース側選択ゲート電極14を形成する。次いで、メモリセルゲート電極6、ドレイン側選択ゲート電極12、及びソース側選択ゲート電極14を後酸化し、後酸化膜18を、ゲート電極6、12、及び14の周囲に形成する。これにより、ゲート電極6、12、及び14の、ゲート加工時におけるダメージを回復する。次いで、ウェル2とは異なる導電型の不純物を、ゲート電極6、12、14、及び素子分離領域3(図示せず)をマスクに用い、素子領域4に対してイオン注入し、拡散層11、及び13を得る。なお、拡散層11、及び13を得るためのイオン注入は、後酸化の後に行っても良いし、前に行っても良い。さらに、後の工程で行われる第1絶縁膜19形成後などでも構わない。
次に、図6に示すように、第1絶縁膜19を、図5に示す構造の表面上、例えば、後酸化膜18上、ゲート絶縁膜5上、及び素子分離領域3上(図示せず)に形成する。このとき、第1絶縁膜19はメモリセルゲート電極6同士の間を完全には埋め込まない膜厚で形成する。
第1絶縁膜19の材料例はシリコン酸化物であり、その厚みの例はメモリセルゲート電極6同士間の距離L2が約70nmであったとき、メモリセルゲート電極6の側面上に存在する後酸化膜18上で約5nm、ゲート絶縁膜5上で約5nmである。また、形成プロセスの一例は、SiH2Cl2+N2O雰囲気中、温度780℃、成膜速度0.1nm/minである。これによれば、電荷トラップ密度1018cm−3程度、水素含有量1mol%程度のシリコン酸化膜が得られる。
このように、第1絶縁膜19はメモリセルゲート電極6同士の間を完全には埋め込まない膜厚で形成するため、メモリセルゲート電極6同士の間を完全に埋め込む場合に比べて薄い膜厚で形成することができる。しかも、第1絶縁膜19の形成には、水素含有量が小さく電荷のトラップ量が少なくなる、高温、長時間のプロセスを用いることができる。このようなプロセスで形成されるシリコン酸化物膜は、半導体の分野においてはHTO(High Temperature Oxide)膜と呼ばれる。
なお、第1絶縁膜19を形成した後、第1絶縁膜19を酸化性雰囲気で処理するようにしても良い。第1絶縁膜19を、酸化性雰囲気で処理することにより、例えば、第1絶縁膜19中に含有された微量な水素を、第1絶縁膜19から出すことができる。例えば、酸素分子O2と水素分子H2とが結合してH2Oとなって揮発する。このため、第1絶縁膜19中の水素を、さらに、減らすことができる。例えば、この利点は、例えば、特許文献2に記載の技術では得られない、本件特有の利点である。この理由は、特許文献2では、シリコン酸化膜の厚さが厚いために、酸化剤がゲート電極近傍や拡散層近傍まで到達しきれないからである。
次に、第2絶縁膜20を、第1絶縁膜19上に形成する。第2絶縁膜20はメモリセルゲート電極6同士の間を完全に埋め込み、かつ、ドレイン側選択ゲート電極12同士の間、及びソース側選択ゲート電極14同士の間は完全には埋め込まない膜厚で形成する。
第2絶縁膜20の材料例はシリコン酸化物であり、その厚みの例はメモリセルゲート電極6同士間の距離L2が約70nmであったとき、メモリセルゲート電極6の上面上にある後酸化膜18上で約60nmである。また、形成プロセスの一例は、Si(OC2H5)4雰囲気中、温度700℃、成膜速度3nm/minである。これによれば、水素含有量5mol%程度のシリコン酸化膜が得られる。
なお、本例の第2絶縁膜20、即ち、シリコン酸化物は、原料ガスとしてSi(OC2H5)4、つまり、TEOS(Tetraethoxy Silane)を用いる。TEOSを原料ガスとして形成されたシリコン酸化膜は、半導体の分野においてはTEOS膜と呼ばれる。
次に、図7に示されるように、第1絶縁膜19、及び第2絶縁膜20がメモリセルゲート電極6同士の間に残り、かつ、第1絶縁膜19、及び第2絶縁膜20がドレイン側選択ゲート電極12のメモリセルと反対側の側面、及びソース側選択ゲート電極14のメモリセルと反対側の側面に側壁として残る形で、第1絶縁膜19、及び第2絶縁膜20をエッチング除去する。これは異方性エッチングを使えば良い。さらに、この後必要に応じ、拡散層13、15の導電型と同じ導電型の不純物を、第1絶縁膜19、第2絶縁膜20、ゲート電極6、12、及び14をマスクに用いて、拡散層13、15内にイオン注入する。これにより、選択ゲートトランジスタSTD、STSはそれぞれ、片側LDD構造となる。即ち、ビット線コンタクト電極16下、及びソース線コンタクト電極17下の不純物濃度を上げ、高不純物濃度層13´、及び15´とし、コンタクト抵抗を下げる。
次に、図8に示すように、第3絶縁膜21を、図7に示す構造の表面上、例えば、第1絶縁膜19、第2絶縁膜20、ゲート電極6、12、14、ゲート絶縁膜5、及び素子分離領域3上(図示せず)に形成する。
第3絶縁膜21の材料は、素子分離領域3(図示せず)、及び後の工程で形成される層間絶縁膜22それぞれに対してエッチング選択比をとれる材料が選ばれる。そのような材料例の一つはシリコン窒化物であり、その厚みの例は拡散層13、又は15(高不純物濃度層13´、又は15´)上で約20nmである。また、形成プロセスの一例は、SiH2Cl2+NH3雰囲気中、温度780℃、成膜速度3nm/minである。これによれば、水素含有量10mol%程度のシリコン窒化膜が得られる。
なお、電荷トラップ密度は、定量的には、キャパシタのフラットバンド電圧のシフト量から求めることができる。
また、水素含有量は、膜中の水素濃度を、2次イオン質量分析法(secondary ion mass spectroscopy:SIMS)を用いて評価したり、フーリエ変換赤外分光法(fourie transform infrared spectroscopy:FTIR)を用いてSi−H結合の量を評価したりすることで求めることができる。
次に、層間絶縁膜22を、第3絶縁膜21上に堆積する。層間絶縁膜22の材料は、第3絶縁膜21に対してエッチング選択比をとれる材料が選ばれる。そのような材料例の一つはシリコン酸化物である。次いで、層間絶縁膜22の表面を、例えば、CMP法を用いて平坦化する。これにより、層間絶縁膜22を、ドレイン側選択ゲート電極12同士の間、及びソース側選択ゲート電極14同士の間を埋め込む。
次に、図9に示されるように、コンタクト孔を層間絶縁膜22内に形成する。コンタクト孔は、拡散層13、及び15(高不純物濃度層13´、及び15´)に達する。コンタクト孔を開口のためのエッチングは、まず、層間絶縁膜22をエッチングし易く、第3絶縁膜21をエッチングし難いエッチング条件を用いて、層間絶縁膜22をエッチングする。次に、第3絶縁膜21をエッチングし易く、素子分離領域3(図示せず)をエッチングし難い条件を用いて、第3絶縁膜21、及びゲート絶縁膜5を順次エッチングする。これにより、拡散層13、及び15(高不純物濃度層13´、及び15´)を、外部に露出させる。
次に、図2に示すように、コンタクト孔にアルミニウムやタングステンなどの金属あるいは低抵抗の半導体を埋め込み、ビット線コンタクト電極16、及びソース線コンタクト電極17を形成する。この後、層間絶縁膜22上に金属配線層を形成することによって、ビット線接続部23及びソース線26を形成する。さらに、配線間絶縁膜27を堆積し、配線間コンタクト電極24を形成し、その上にビット線25を形成する。
この後、一般的に知られた手法を用いて上層の配線層を形成し、第1実施形態に係る不揮発性半導体記憶装置が完成する。
なお、本第1実施形態は、ソース線に配線層を用いた構造を元に説明を行ったが、図10に示すように、ソース線コンタクト電極17を形成せず、ソース線に拡散層15を用いた構造に変形することも可能である。
上述したように、第1絶縁膜19、及び第2絶縁膜20それぞれの電荷トラップの密度はキャパシタのフラットバンド電圧のシフト量から求めることができる。しかし、メモリセルが微細過ぎ、電荷トラップの密度を求めることが困難である場合には、次のようにして推測することができる。
電荷トラップの密度は、膜中の水素含有量、特に、水素の密度に相関がある、と考えられる。即ち、第1絶縁膜19中、及び第2絶縁膜20中それぞれの水素の密度を評価すればよい。水素の密度は、上述したように、SIMS法を用いて膜中の水素濃度を評価したり、FTIR法を用いてSi−H結合の量を評価したりすることで求めることができる。水素濃度が高い、もしくはSi−H結合の量が多ければ電荷トラップの密度は高まり、反対に水素濃度が低い、もしくはSi−H結合の量が少なければ電荷トラップの密度は低くなる。この関係を利用して、電荷トラップの密度を推測することができる。
また、例えば、メモリセル構造が微細過ぎて、断面SEM写真を見ただけでは、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれているのか否かの判断が困難な場合がある。このような場合においても、水素の密度を評価すると、ゲート電極間に複数の層の絶縁膜が埋め込まれていることを知ることができる。そのような絶縁膜の分析例のいくつかを、以下に説明する。
図28は第1の分析例に係る膜中水素プロファイルを示す図で、横軸は後酸化膜表面からの距離(Distance from surface of post−oxidation film)を示し、縦軸は単位体積あたりの水素含有量(Hydrogen content)を示す。つまり、水素の密度である。図28に示す膜中水素プロファイルは、同図中に示す断面のA−A部に沿ったものである。
図28に示すように、後酸化膜18の表面、即ち、ゲート電極の近傍から、ある距離までは水素含有量が低く、途中から水素含有量が高くなる。ゲート電極間の酸化膜の水素含有量を分析した結果、図28に示すような水素含有量の変化が認めることができれば、ゲート電極間に複数の層の酸化膜が埋め込まれていることを知ることができる。
図29は第2の分析例に係る膜中水素プロファイルを示す図で、図28と同様の図である。
図28に示した第1の分析例は、水素含有量が非連続で変化することが観測された例であるが、第2の分析例は、水素含有量が連続して変化することが観測された例である。このように、水素含有量の連続した変化が認められた場合であっても、ゲート電極間に複数の層の酸化膜が埋め込まれている、と推測することができる。
また、図29に示す第2の分析例からは、ゲート電極近傍において水素含有量が低く、ゲート電極から遠ざかるにつれて水素含有量が高くなる傾向があれば、仮に、ゲート電極間の絶縁膜、例えば、酸化膜が単層であった場合であっても、本実施形態と同様の効果が得られることが分る。これは、後述する第4の分析例においても同様である。
図30は第3の分析例に係る膜中水素プロファイルを示す図で、図28と同様の図である。
第3の分析例が第1の分析例と異なるところは、第1絶縁膜19を酸化性雰囲気で処理したか否かである(With / Without O2 densify)。
上述したように、第1絶縁膜19を酸化性雰囲気で処理すると、第1絶縁膜19中の水素含有量を、さらに、減らすことができる。水素含有量が減ることは、図30中に示されるように、第1絶縁膜19中の水素含有量が後酸化膜18表面から遠ざかるにつれて減る傾向があることから分る。酸化性雰囲気で処理した第1絶縁膜19中の水素含有量は、その表面で最も少なく、表面から内部に向かうにつれてその水素含有量は増えるが、二点鎖線で示す酸化性雰囲気で処理しなかった場合に比較すれば、水素含有量は少ない。
第3の分析例においても、水素含有量が第2絶縁膜20において増えるので、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれていることを知ることができる。
図31は第4の分析例に係る膜中水素プロファイルを示す図で、図29と同様の図である。
第4の分析例が第2の分析例と異なるところは、第1絶縁膜19を酸化性雰囲気で処理したか否かである。第4の分析例においても、第2の分析例と同様に水素含有量が連続して変化し、かつ、第2絶縁膜20において急激に増えることが観測されることで、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれていることを知ることができる。
なお、SIMS法、及びFTIR法を用いる場合においても、分析にはある程度の領域が必要であるため、メモリセルのような微小領域を測定することは困難な場合もある。この場合には、“緻密な膜ほどSi−H結合の量が少ない”、という考えに基いて、エッチングレートを利用してSi−H結合の量を推測すれば良い。Si−H結合の量の推測例を述べれば、例えば、以下のようになる。
第1絶縁膜19がシリコン酸化膜であるとき、第1絶縁膜19は、第2絶縁膜20に比較して、高温、かつ、長時間のプロセスで形成されるために膜質が良い。膜質の良さを表す指標の1つが、膜の緻密さである。膜の緻密さを表す指標の1つがエッチングレートである。そこで、第1絶縁膜19、及び第2絶縁膜20を、同時に、かつ、同じエッチャントを用いてエッチングする。第1絶縁膜19が第2絶縁膜20よりも緻密な膜であるならば、それぞれのエッチングレートに差を生ずる。即ち、第1絶縁膜19のエッチングレートは遅くなり、反対に第2絶縁膜20のエッチングレートは速くなる。本例によれば、第1絶縁膜19のエッチングレートは、第2絶縁膜20のエッチングレートの2倍以上遅くなる。このエッチングレートの差を利用して、膜の緻密さを調べるのである。
この推測例に基いた第1絶縁膜19、及び第2絶縁膜20が、それぞれシリコン酸化膜であるときのエッチングレート試験例を以下に示す。
図32A〜図32Fに示す例は、希釈HF溶液を用いて、室温にてエッチング処理を行った例であり、それぞれ所定時間t毎の第1絶縁膜19、及び第2絶縁膜20の断面形状の経時変化を模式的に示す。本試験例は、希釈HF溶液を用い、第1絶縁膜19、及び第2絶縁膜20を等方性エッチングした例である。
図32A〜図32Fに示すように、第2絶縁膜20は、第1絶縁膜19よりも深くエッチングされる。これは、第1絶縁膜19と第2絶縁膜20との間に、エッチングレート差があるためである。
図33A〜図33Fに示す例は異方性エッチングを想定したものであり、図32A〜図32Fと同様に、所定時間t毎の断面形状の経時変化を模式的に示す。異方性エッチングの場合も同様に、第1絶縁膜19と第2絶縁膜20との間に、エッチングレート差があることによって、第2絶縁膜20は、第1絶縁膜19よりも深くエッチングされる。
なお、図32A〜図32F、及び図33A〜図33Fに示す第1絶縁膜19、及び第2絶縁膜20の断面は各々、図2に示す断面に対応する。また、第1絶縁膜19のエッチングレートは、第2絶縁膜20のエッチングレートに比較し約1/4の場合を想定しているが、エッチングレートに差があれば、約1/2の場合でも約1/3の場合でも、上記2つの試験例と同様に第2絶縁膜20が第1絶縁膜19よりも深くエッチングされる。
このように、第1絶縁膜20に対して、約2倍以上程度エッチングレートが速い第2絶縁膜20を選択的に除去することが可能であり、これを利用して、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれていることを推測することができる。
(第2実施形態)
第2実施形態を、図11を用いて説明する。第2実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
第2実施形態を、図11を用いて説明する。第2実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
図11は図1のA−A線に沿った断面図である。
本第2実施形態は、第3絶縁膜21がコントロールゲート電極9の高さまで埋め込まれていることが、第1実施形態と異なる。その他の部分は、第1実施形態と同様であるため、説明は省略する。
図11に示すように、本第2実施形態では、第2絶縁膜20が第1実施形態よりも薄く形成されることによって生じたメモリセルゲート電極6間のくぼみに、第3絶縁膜21が埋め込まれる。このとき、埋め込まれた第3絶縁膜21の最下部は、フローティングゲート電極7の最上部よりも高く位置するようにする。
第1絶縁膜19に比べて電荷トラップの量の多い第2絶縁膜20の膜厚を薄くすることにより、第1実施形態に比較して、メモリセルトランジスタMCの拡散層11上にトラップされる電荷の量を、さらに抑制できる。従って、メモリセルトランジスタMCの特性の低下を、さらに、防ぐことができる。
(第3実施形態)
第3実施形態を、図12を用いて説明する。第3実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
第3実施形態を、図12を用いて説明する。第3実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
図12は図1中のA−A線に沿った断面図である。
第3実施形態は、第1絶縁膜19、及び第2絶縁膜20を、ビット線コンタクト拡散層13上、及びソース線コンタクト拡散層15上からエッチング除去していないことが、第1実施形態と異なる。その他の部分は、第1実施形態と同様であるため、説明は省略する。
図12に示すように、本第3実施形態では、第1絶縁膜19、及び第2絶縁膜20をそれぞれ堆積した後、続けて第3絶縁膜21を堆積する。
第1絶縁膜19、及び第2絶縁膜20は、第1、第2実施形態と同様に、メモリセルゲート電極6同士の間に残り、かつ、メモリセルゲート電極6上にも残る。さらに、第1絶縁膜19、及び第2絶縁膜20を、ビット線コンタクト拡散層13上、及びソース線コンタクト拡散層15上から除去するエッチングを行わない。このため、第1実施形態よりも製造コストを下げることができる。
なお、本第3実施形態においても、第2の実施形態と同様に、フローティングゲート電極7の最上部よりも高く位置するように第3絶縁膜21がメモリセルゲート電極6同士の間に埋め込まれた構造にしてもよい。
(第4実施形態)
第4実施形態を、図13を用いて説明する。第4実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
第4実施形態を、図13を用いて説明する。第4実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
図13は図1中のA−A線に沿った断面図である。
本第4実施形態は、第1絶縁膜19、及び第2絶縁膜20がメモリセルゲート電極6同士の間に残る。さらに、第1絶縁膜19、及び第2絶縁膜20は、ソース線メモリセルトランジスタMCのメモリセルゲート電極6の、ドレイン側選択ゲート電極12に相対した側面、及びソース線選択ゲート電極14に相対した側面それぞれに、側壁状に残る。さらに、第3絶縁膜21が、ドレイン側選択ゲート電極12とメモリセルゲート電極6との間、及びソース側選択ゲート電極14とメモリセルゲート電極6との間に埋め込まれていることが第1実施形態と異なる。その他の部分は、第1実施形態と同様であるため、説明は省略する。
図13に示すように、本第4実施形態では、ドレイン側選択ゲート電極12とメモリセルゲート電極6との間の距離、及び、ソース側選択ゲート電極14とメモリセルゲート電極6との間の距離が、メモリセルゲート電極6同士の間の距離よりも大きくなっており、ドレイン側選択ゲート電極12とメモリセルゲート電極6との間、及び、ソース側選択ゲート電極14とメモリセルゲート電極6との間に、第3絶縁膜21が埋め込まれた構造になっている。
ドレイン側選択ゲート電極12とメモリセルゲート電極6との間の距離、及びソース側選択ゲート電極14とメモリセルゲート電極6との間の距離が、メモリセルゲート電極6同士の間の距離よりも大きいので、第1実施形態に比較して、フォトリソグラフィ法を用いたゲート電極のパターニング時のプロセスマージンを向上できる。また、メモリセルゲート電極6同士の間は埋め込み、ドレイン側選択ゲート電極12とメモリセルゲート電極6との間、及び、ソース側選択ゲート電極14とメモリセルゲート電極6との間に窪みができるように、第1実施形態より第2絶縁膜20を薄くすることにより、第1実施形態よりもメモリセルトランジスタの拡散層上にトラップされる電荷の量が抑制され、メモリセルトランジスタMCの特性の低下を防止できる。
なお、図13では、第3絶縁膜21が、ドレイン側選択ゲート電極12とメモリセルゲート電極6との間、及びソース側選択ゲート電極14とメモリセルゲート電極6との間に、ゲート絶縁膜5まで埋め込まれているが、第3絶縁膜21が埋め込まれる深さは、ドレイン側選択ゲート電極12とメモリセルゲート電極6との間、及びソース側選択ゲート電極14とメモリセルゲート電極6との間の任意の深さでかまわない。
なお、本第4実施形態においても、第2実施形態と同様に、フローティングゲート電極7の最上部よりも高く位置するように第3絶縁膜21がメモリセルゲート電極6同士の間に埋め込まれた構造にしてもよい。
さらに、本第4実施形態においても、第3実施形態と同様に、第1絶縁膜19と第2絶縁膜20を堆積後、続けて第3絶縁膜21を堆積した構造にしてもよい。
(第5実施形態)
本第5実施形態は、この発明をNOR型の不揮発性半導体記憶装置に実施した場合の一例に関する。
本第5実施形態は、この発明をNOR型の不揮発性半導体記憶装置に実施した場合の一例に関する。
図14はこの発明の第5実施形態に係るNOR型の不揮発性半導体記憶装置の構造例を示す平面図、図15は図14中のA−A線に沿った断面図である。
図14、及び図15に示すように、本第5実施形態は、ビット線コンタクト電極16間に、直列に接続されるメモリセルトランジスタMCの数が2個であり、選択トランジスタを含んでいないことが、第1実施形態と異なる。その他の部分における形態は第1実施形態と同様であるため、説明は省略する。
図14に示すように、本第5実施形態では、メモリセルゲート電極6の、ビット線コンタクト電極16と反対側における側面間に、第1絶縁膜19と第2絶縁膜20とが埋め込まれている。ソース線は拡散層15によって形成され、ビット線コンタクト電極16は第1配線層からなるビット線25に接続される。
なお、本第5実施形態においても、第2実施形態と同様に第3絶縁膜21が、フローティングゲート電極7の最上部よりも高く位置するようにメモリセルゲート電極6同士の間に埋め込まれた構造にしてもよい。
さらに、本第5実施形態においても、第3実施形態と同様に、第1絶縁膜19と第2絶縁膜20を堆積後、続けて第3絶縁膜21を堆積した構造にしてもよい。
このように、この発明はNAND型の不揮発性半導体記憶装置だけでなく、NOR型の不揮発性半導体記憶装置にも適用できる。もちろん、AND型やDiNOR型などの不揮発性半導体記憶装置にも適用できる。即ち、トランジスタが直列に複数個接続され、ゲート電極間にコンタクト電極がない構造であれば適用できる。そして、特に、素子領域3に対して余裕のないコンタクト電極を有し、ゲート酸化膜5にトンネル電流を流し、ゲート酸化膜5に強い電気的ストレスを印加するような不揮発性半導体記憶装置に有用である。
(第6実施形態)
第6実施形態を、図16を用いて説明する。第6実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
第6実施形態を、図16を用いて説明する。第6実施形態に係る不揮発性半導体記憶装置の平面パターンは第1実施形態と同様である。平面図は図1を参照する。
図16は図1中のA−A線に沿った断面図、図17はゲート電極間距離L1、L2を示す断面図である。
本第6実施形態は、第1実施形態と、第1絶縁膜19、及び第2絶縁膜20が、素子分離領域3内の上部に埋め込まれていることが異なる。その他の部分における形態は第1実施形態と同様であるため、説明は省略する。
素子の微細化が進むと、ゲート電極をエッチングする際のプロセスマージンが低下し、素子領域4上のゲート電極を、例えば、図2に示す形状に加工する際に、素子分離領域3に埋め込まれた絶縁膜の上部の一部を、エッチング除去してしまう場合がある。
この傾向は、例えば、選択ゲート電極12同士、あるいは14同士の間の距離L1(図17参照)と、メモリセルゲート電極6同士の間の距離L2(図17参照)との差が大きくなるにつれ、顕著になる。つまり、パターンの粗密差によって生じるエッチングの速度差のために、素子分離領域3の、選択ゲート電極12同士、あるいは14同士の間に位置する部分が、エッチング除去されやすい。結果として、図18に示すように、素子分離領域3の上面と素子領域4の上面との間に窪みSが発生する。窪みSが発生した状態、かつ、合わせずれを生じた状態でコンタクト孔を形成すると、たとえ、第3絶縁膜21が形成されていたとしても、図19〜図22に示すようなメカニズムで、不良が発生する。
まず、図19に示すように、層間絶縁膜22を、第3絶縁膜21に達するまでエッチングする。層間絶縁膜22のエッチングは第3絶縁膜21で止まる。しかし、集積回路を形成する半導体ウェーハの全域で、層間絶縁膜22のエッチングが第3絶縁膜21に達するようにするために、オーバーエッチングを行うのが通常である。このため、図19中の破線円50に示すように、層間絶縁膜22のエッチングが素子領域4の上面よりも下方に進行する。
次に、図20に示すように、第3絶縁膜21をエッチングする。このとき、素子領域4の側面上に形成された第3絶縁膜21もエッチングされ、素子領域4の側面が外部に露出する。
次に、図21に示すように、ゲート絶縁膜5をエッチングする。このとき、ゲート絶縁膜5と素子分離領域3となる絶縁膜がほぼ同じ種類の膜であり、かつ、素子分離領域3が外部に露出していると、その上部もわずかにエッチングされるので、素子領域4の側面の露出量が拡大することもある。
次に、図22に示すように、コンタクト電極16をコンタクト孔内に形成する。素子領域4の側面が外部に露出していたので、コンタクト電極16は拡散層13だけでなく、素子領域4にも接触する。このため、コンタクト電極16が素子領域4に短絡、つまり、ビット線が選択トランジスタのバックゲートに短絡し、リーク電流が増加する。リーク電流が増加することで、不良が発生する。ビット線が選択トランジスタのバックゲートに短絡しない場合でも、窪みSを生ずると、接合リークや素子分離耐圧の低下が生じてしまう。
しかし、本第6実施形態のように、素子分離溝の幅W(図16参照)が、メモリセルゲート電極6同士の間の距離L2以下(L2≧W)である場合には、メモリセルゲート電極6間を、第1絶縁膜19、及び第2絶縁膜20で埋め込む際に、コンタクト電極16、もしくは17に隣接する素子分離領域3のエッチング除去された部分を、窪みSに係わらずに第1絶縁膜19と第2絶縁膜20とで埋め込むことができる。
即ち、図16に示すように、本第6実施形態では、半導体基板1上のウェル2中に素子分離領域3が設けられ、素子分離領域3によって分離された素子領域4が形成される。この素子領域4全面に、ビット線コンタクト電極16が接続される。素子分離領域3内の上部には第1絶縁膜19が埋め込まれ、第1絶縁膜19に素子分離領域3内部に形成された凹形状の内部に、第2絶縁膜20が埋め込まれる。素子分離領域3内の第1絶縁膜19、及び第2絶縁膜20上には、第3絶縁膜21が形成される。第3絶縁膜上には層間絶縁膜22が形成される。これら層間絶縁膜22、第3絶縁膜21を貫いて、ビット線コンタクト電極16が形成される。ビット線コンタクト電極16は、ビット線接続部23に接続され、さらに配線間コンタクト24を介してビット線25に接続される。ビット線接続部23と配線間コンタクト24は、配線間絶縁膜27で覆われる。
ここで、素子分離領域3内の第1絶縁膜19、及び第2絶縁膜20の上面は、素子領域4の上面と同じ位置に形成されているが、素子領域4の上面より高い位置に形成されていてもよい。
本第6実施形態によれば、素子分離領域3内に生じた窪みSを、第1絶縁膜19、及び第2絶縁膜20によって埋め込むことで、第3絶縁膜21を平坦に形成できる。従って、段差が第3絶縁膜21に発生することを抑制できるので、図19〜図22に示したメカニズムによる不良の発生を抑制できる。従って、ビット線と選択トランジスタのバックゲートとが短絡したり、接合リークや素子分離耐圧が低下したりすることが抑制される。つまり、コンタクト孔開口のためのエッチングのプロセスマージンを向上できる。
さらに、メモリセルゲート電極6間が第1絶縁膜19と第2絶縁膜20とで埋め込まれているため、トランジスタのしきい値電圧の変動やゲート絶縁膜における耐圧の、低下及びゲート電極の配線遅延といった電気特性の劣化を防止することができる。
次に、第6実施形態に係る半導体集積回路装置のコンタクト電極形成工程の例を説明する。
図23〜図27は、第6実施形態に係る半導体集積回路装置のコンタクト電極形成工程の例を示す断面図である。
図23に示すように、第3絶縁膜19上に、層間絶縁膜22を形成する。第6実施形態では、窪みSが第1絶縁膜19、及び第2絶縁膜20で埋め込まれているので、第3絶縁膜19の表面は平坦である。
次に、図24に示すように、層間絶縁膜22を、第3絶縁膜21に達するまでエッチングする。層間絶縁膜22のエッチングは第3絶縁膜21で止まる。しかし、第3絶縁膜21の表面が平坦であるので、コンタクト孔の底に、第3絶縁膜21以外の膜が露呈することは抑制される。従って、図19に示すようなオーバーエッチング形状は発生しない。
次に、図25に示すように、第3絶縁膜21をエッチングする。このとき、コンタクト孔の底には、ゲート絶縁膜5の表面、及び第2絶縁膜20の表面が露呈する。又、第1絶縁膜19は、素子領域4の側面、及び素子分離領域3の表面に沿って形成されているので、第1絶縁膜19の表面も、ゲート絶縁膜5と第2絶縁膜20との間から露呈する。
次に、図26に示すように、ゲート絶縁膜5をエッチングする。このとき、ゲート絶縁膜5が、第1絶縁膜19、及び第2絶縁膜20とほぼ同じ種類の膜であり、かつ、第1絶縁膜19、及び第2絶縁膜の上部もわずかにエッチングされ、素子領域4の表面が露出することもある。しかし、第6実施形態では窪みSへのエッチングが進行していないので、図21に示す例に比較すれば、素子領域4の側面の露出量ははるかに少ない。
さらに、第1実施形態において説明したように、第1絶縁膜19のエッチングレートが第2絶縁膜20のエッチングレートよりも小さい、即ち、第1絶縁膜19の方が、第2絶縁膜20よりもエッチングし難いものであるならば、図26に示すように、素子領域4の側面が露出することを、第1絶縁膜19によって抑制することもできる。さらに、第1絶縁膜19のエッチングレートが小さいならば膜質も良い、と考えることができる。つまり、第1絶縁膜19の絶縁性も良い。
従って、仮に、第2絶縁膜19のエッチングが早く進行したとしても、第1絶縁膜19によって、図27に示すように、コンタクト孔内にコンタクト電極16を形成した際に、コンタクト電極16と素子領域4とが短絡するような不良を、よりよく抑制することができる。
なお、本第6実施形態では、ビット線コンタクト電極16の周囲の部分に着目し説明したが、ソース線コンタクト電極17の周囲の部分についても同様である。
また、この発明の実施形態に係る半導体集積回路装置は、さらに、以下の要件を含む。
(1) 半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された第1ゲート電極と、前記半導体基板上に形成された第2ゲート電極と、前記第1ゲート電極の一方の側面下における前記半導体基板中に形成された第1拡散層と、前記第1ゲート電極の他方の側面下と前記第2ゲート電極の一方の側面下との間における前記半導体基板中に形成された第2拡散層と、前記第1拡散層に電気的に接続されたコンタクト電極と、前記第1ゲート電極と前記第2ゲート電極との間に窪みを持つ形状に形成された窒素を主成分としない第1絶縁膜と、前記第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜と、少なくとも一部の領域で前記第2絶縁膜を介して、前記第1拡散層上と前記第1ゲート電極上と前記第2拡散層上と前記第2ゲート電極上とに形成された第3絶縁膜と、前記第3絶縁膜上に形成された、この第3絶縁膜とは主成分が異なる層間絶縁膜とを具備する。そして、前記第3絶縁膜の、前記第2拡散層上における最下部の位置が、前記第1拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第2絶縁膜は前記窪みを埋め込むように形成され、前記第1ゲート電極と前記第2ゲート電極との間が、少なくとも前記第1絶縁膜と前記第2絶縁膜とを含む多層構造である。
(2) (1)に係る半導体集積回路装置において、前記第1拡散層の幅は、前記第2拡散層の幅よりも大きい。
(3) 半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、ゲート電極を有する少なくとも1つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第1セルユニットと、前記半導体基板上に設けられ、ゲート電極を有する少なくとも1つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第2セルユニットと、前記第1セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかと前記第2セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかとの間の前記半導体基板内に形成された拡散層と、前記拡散層に電気的に接続されたコンタクト電極と、前記第1セルユニット、及び前記第2セルユニットそれぞれにおける前記ゲート電極間に窪みを持つ形状に形成された、窒素を主成分としない第1絶縁膜と、前記第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜と、前記第1セルユニット上、前記第2セルユニット上、及び前記拡散層上に、前記第1セルユニットのゲート電極間、及び前記第2セルユニットのゲート電極間においては前記第1絶縁膜と前記第2絶縁膜を介して、形成された第3絶縁膜と、前記第3絶縁膜上に形成された、この第3絶縁膜とは主成分が異なる層間絶縁膜とを具備する。そして、前記第3絶縁膜の、前記ゲート電極間における最下部の位置が、前記拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第2絶縁膜は前記窪みを埋め込むように形成され、前記第1セルユニットのゲート電極間、及び前記第2セルユニットのゲート電極間が、少なくとも前記第1絶縁膜と前記第2絶縁膜とを含む多層構造である。
(4) (1)〜(3)いずれか一つに係る半導体集積回路装置において、前記メモリセルトランジスタのゲート電極は、フローティングゲートとコントロールゲートとを含むスタックゲート電極であり、前記第3絶縁膜の、前記スタックゲート電極間における最下部の位置が、前記コントロールゲートの最上部の位置よりも高い。
(5) (1)〜(3)いずれか一つに係る半導体集積回路装置において、前記メモリセルトランジスタのゲート電極は、フローティングゲートとコントロールゲートとを含むスタックゲート電極であり、前記第3絶縁膜の、前記スタックゲート電極間における第3絶縁膜の最下部の位置が、前記フローティングゲートの最上部の位置よりも高い。
(6) (1)〜(5)いずれか一つに係る半導体集積回路装置において、前記第1セルユニット、及び前記第2セルユニットそれぞれにおける前記ゲート電極間距離が、前記第1セルユニットのゲート電極と前記第2セルユニットのゲート電極との間の距離よりも短い。
(7) (1)〜(6)いずれか一つに係る半導体集積回路装置において、前記ゲート電極の、前記コンタクト電極に相対する側面側に形成された前記1絶縁膜の前記半導体基板表面に沿った方向の膜厚と、前記コンタクト電極に相対する側面側に形成された前記2絶縁膜の前記半導体基板表面に沿った方向の膜厚との和が、前記ゲート電極間距離の半分以上である。
(8) (1)〜(7)いずれか一つに係る半導体集積回路装置において、前記半導体基板は、素子領域と、前記素子領域に沿って形成され、第4絶縁膜を含む素子分離領域とを有し、前記第1セルユニット、前記拡散層、及び前記第2セルユニットは前記素子領域に設けられ、前記第4絶縁膜は前記拡散層に隣接して窪みを有し、前記第1絶縁膜、及び前記第2絶縁膜が前記第4絶縁膜の窪み内に形成されている。
(9) (8)に係る半導体集積回路装置において、前記素子分離領域の、この素子分離領域が前記素子領域に沿う方向に対して直交する方向の幅は、前記ゲート電極間の距離以下である。
(10) (1)〜(9)いずれか一つに係る半導体集積回路装置において、前記第1絶縁膜、及び第2絶縁膜それぞれの誘電率は、前記第3絶縁膜の誘電率より小さい。
(11) (1)〜(10)いずれか一つに係る半導体集積回路装置において、前記第1絶縁膜中の電荷トラップの密度は、前記第2絶縁膜中の電荷トラップの密度よりも小さい。
(12) (1)〜(11)いずれか一つに係る半導体集積回路装置において、前記第1絶縁膜に含有される水素の密度は、前記第2絶縁膜に含有される水素の密度よりも小さい。
(13) (1)〜(12)いずれか一つに係る半導体集積回路装置において、前記第1絶縁膜のエッチングレートは、前記第2絶縁膜のエッチングレートよりも遅い。
(14) (1)〜(13)いずれか一つに係る半導体集積回路装置において、前記第1絶縁膜、及び前記第2絶縁膜は、それぞれシリコン酸化膜である。
(15) (1)〜(14)いずれか一つに係る半導体集積回路装置において、前記第3絶縁膜は、シリコン窒化膜である。
(16) 半導体基板上に、第1ゲート電極、及び第2ゲート電極を形成し、前記半導体基板内に、前記第1ゲート電極、及び前記第2ゲート電極をマスクに用いて不純物を導入し、前記半導体基板内に、第1拡散層、及び第2拡散層を形成し、前記第1拡散層、前記第2拡散層、前記第1ゲート電極、及び前記第2ゲート電極上に、窒素を主成分としない第1絶縁膜を、前記第1ゲート電極と前記第2ゲート電極との間に窪みを有して形成し、前記第1絶縁膜上に、窒素を主成分としない第2絶縁膜を、前記第1ゲート電極と前記第2ゲート電極との間の窪みを埋め込むように形成し、前記第2絶縁膜上に、第3絶縁膜を形成し、前記第3絶縁膜上に、この第3絶縁膜とは主成分が異なる層間絶縁膜を形成し、前記層間絶縁膜のうち、前記第1拡散層のコンタクト電極形成予定個所上の部分をエッチングし、コンタクト孔を形成し、前記コンタクト孔内に、前記第1拡散層に電気的に接続されるコンタクト電極を形成する半導体集積回路装置の製造方法。
(17) 半導体基板上に、少なくとも1つの第1メモリセルトランジスタのゲート電極と、このゲート電極に隣接した第1選択トランジスタのゲート電極とを含む第1セルユニットゲート電極群、及び前記第1セルユニットゲート電極群に隣接し、少なくとも1つの第2メモリセルトランジスタのゲート電極と、このゲート電極に隣接した第2選択トランジスタのゲート電極とを含む第2セルユニットゲート電極群を形成し、前記半導体基板内に、前記第1セルユニットゲート電極群、及び前記第2セルユニットゲート電極群をマスクに用いて不純物を導入し、前記半導体基板内に、複数の拡散層を形成し、前記複数の拡散層、前記第1セルユニットゲート電極群、及び前記第2セルユニットゲート電極群上に、窒素を主成分としない第1絶縁膜を、各ゲート電極間に窪みを有して形成する工程と、
前記第1絶縁膜上に、窒素を主成分としない第2絶縁膜を、前記第1セルユニットゲート電極群内のゲート電極間の窪み、及び前記第2セルユニットゲート電極群内のゲート電極間の窪みを埋め込むように形成し、前記第2絶縁膜上に、第3絶縁膜を形成し、前記第3絶縁膜上に、この第3絶縁膜とは主成分が異なる層間絶縁膜を形成し、前記層間絶縁膜のうち、前記第1セルユニットゲート電極群と前記第2セルユニットゲート電極群との間の前記拡散層のコンタクト電極予定個所上の部分をエッチングし、コンタクト孔を形成し、前記コンタクト孔内に、前記第1拡散層に電気的に接続されるコンタクト電極を形成する半導体集積回路装置の製造方法。
前記第1絶縁膜上に、窒素を主成分としない第2絶縁膜を、前記第1セルユニットゲート電極群内のゲート電極間の窪み、及び前記第2セルユニットゲート電極群内のゲート電極間の窪みを埋め込むように形成し、前記第2絶縁膜上に、第3絶縁膜を形成し、前記第3絶縁膜上に、この第3絶縁膜とは主成分が異なる層間絶縁膜を形成し、前記層間絶縁膜のうち、前記第1セルユニットゲート電極群と前記第2セルユニットゲート電極群との間の前記拡散層のコンタクト電極予定個所上の部分をエッチングし、コンタクト孔を形成し、前記コンタクト孔内に、前記第1拡散層に電気的に接続されるコンタクト電極を形成する半導体集積回路装置の製造方法。
(18) (16)及び(17)いずれかに係る半導体集積回路装置の製造方法において、前記第1絶縁膜を形成した後、この第1絶縁膜を酸化性雰囲気で処理する。
(19) (16)〜(18)いずれか一つに係る半導体集積回路装置の製造方法において、前記第1絶縁膜の成膜速度を、前記第2絶縁膜の成膜速度より遅くする。
以上、この発明を複数の実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
例えば、各実施形態において、メモリセルゲート電極6同士の間、メモリセルゲート電極6とドレイン側選択ゲート電極12との間、メモリセルゲート電極6ソース側選択ゲート電極14との間を埋め込む第2絶縁膜には空洞があってもかまわない。空洞があっても、膜の上面が閉じていれば、第3絶縁膜21は各実施形態で規定した位置より埋め込まれることはないので、各実施形態における利点は変わらない。
また、各実施形態は、NAND型、もしくはNOR型の不揮発性半導体記憶装置の例について説明したが、この発明は、NAND型、もしくはNOR型以外の不揮発性半導体記憶装置にも適用できる。
特に、この発明は、図34に示すように、1つのメモリセルMCを、ドレイン側選択トランジスタSTDと、ソース側選択トランジスタSTSとの間に直列に接続した3トランジスタ型セル不揮発性半導体記憶装置にも適用できるし、図35に示すように、1つのメモリセルMCとソース側選択トランジスタSTS(もしくはドレイン側選択トランジスタSTD)とを直列に接続した2トランジスタ型セル不揮発性半導体記憶装置にも適用できる。
さらに、この発明は、NAND型セルと3トランジスタ型セルとを1つのチップ中に具備した不揮発性半導体記憶装置、NAND型セルと2トランジスタ型セルとを1つのチップ中に具備した不揮発性半導体記憶装置、及びNAND型セルと、3トランジスタ型セルと、2トランジスタ型セルとを1つのチップ中に具備した不揮発性半導体記憶装置にも適用できる。
また、各実施形態は単独で実施することが可能であるが、上記した以外にも適宜、組み合わせて実施することも可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、実施形態は、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、この発明は不揮発性半導体記憶装置に限られるものではなく、不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えば、プロセッサ、システムLSI等もまた、この発明の範疇である。
2…ウェル、6…メモリセルゲート電極、12、14…選択ゲート電極、11、13、15…拡散層、16、17…コンタクト電極、19…第1絶縁膜、20…第2絶縁膜、21…第3絶縁膜、22…層間絶縁膜。
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された第1ゲート電極と、
前記半導体基板上に形成された第2ゲート電極と、
前記第1ゲート電極の一方の側面下における前記半導体基板中に形成された第1拡散層と、
前記第1ゲート電極の他方の側面下と前記第2ゲート電極の一方の側面下との間における前記半導体基板中に形成された第2拡散層と、
前記第1拡散層に電気的に接続されたコンタクト電極と、
前記第1ゲート電極と前記第2ゲート電極との間に窪みを持つ形状に形成された窒素を主成分としない第1絶縁膜と、
前記第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜と、
少なくとも一部の領域で前記第2絶縁膜を介して、前記第1拡散層上と前記第1ゲート電極上と前記第2拡散層上と前記第2ゲート電極上とに形成された第3絶縁膜と、
前記第3絶縁膜上に形成された、この第3絶縁膜とは主成分が異なる層間絶縁膜とを具備し、
前記第3絶縁膜の、前記第2拡散層上における最下部の位置が、前記第1拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、
前記第2絶縁膜は前記窪みを埋め込むように形成され、前記第1ゲート電極と前記第2ゲート電極との間が、少なくとも前記第1絶縁膜と前記第2絶縁膜とを含む多層構造であることを特徴とする半導体集積回路装置。 - 半導体基板と、
前記半導体基板上に設けられ、ゲート電極を有する少なくとも1つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第1セルユニットと、
前記半導体基板上に設けられ、ゲート電極を有する少なくとも1つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第2セルユニットと、
前記第1セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかと前記第2セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかとの間の前記半導体基板内に形成された拡散層と、
前記拡散層に電気的に接続されたコンタクト電極と、
前記第1セルユニット、及び前記第2セルユニットそれぞれにおける前記ゲート電極間に窪みを持つ形状に形成された、窒素を主成分としない第1絶縁膜と、
前記第1絶縁膜上に形成された、窒素を主成分としない第2絶縁膜と、
前記第1セルユニット上、前記第2セルユニット上、及び前記拡散層上に、前記第1セルユニットのゲート電極間、及び前記第2セルユニットのゲート電極間においては前記第1絶縁膜と前記第2絶縁膜を介して、形成された第3絶縁膜と、
前記第3絶縁膜上に形成された、この第3絶縁膜とは主成分が異なる層間絶縁膜とを具備し、
前記第3絶縁膜の、前記ゲート電極間における最下部の位置が、前記拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、
前記第2絶縁膜は前記窪みを埋め込むように形成され、前記第1セルユニットのゲート電極間、及び前記第2セルユニットのゲート電極間が、少なくとも前記第1絶縁膜と前記第2絶縁膜とを含む多層構造であることを特徴とする半導体集積回路装置。 - 前記半導体基板は、
素子領域と、
前記素子領域に沿って形成され、第4絶縁膜を含む素子分離領域とを有し、
前記第1セルユニット、前記拡散層、及び前記第2セルユニットは前記素子領域に設けられ、
前記第4絶縁膜は前記拡散層に隣接して窪みを有し、前記第1絶縁膜、及び前記第2絶縁膜が前記第4絶縁膜の窪み内に形成されていることを特徴とする請求項2に記載の半導体集積回路装置。 - 前記第1絶縁膜中の電荷トラップの密度は、前記第2絶縁膜中の電荷トラップの密度よりも小さいことを特徴とする請求項1乃至請求項3いずれか一項に記載の半導体集積回路装置。
- 前記第1絶縁膜のエッチングレートは、前記第2絶縁膜のエッチングレートよりも遅いことを特徴とする請求項1乃至請求項4いずれか一項に記載の半導体集積回路装置。
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