JP3987418B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にMONOS メモリセルの構造に関するもので、例えばNAND型、NOR 型のフラッシュメモリに適用されるものである。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置の１つである電気的に情報を書込み消去可能なメモリセルのアレイを備えたEEPROMとして、セルトランジスタのチャネルから絶縁膜を介してトンネル電流によって電荷蓄積層に注入した電荷量に応じたトランジスタのコンダクタンス変化を測定してディジタルビットの情報を読み出すものが開発されている。このEEPROMには、MONOS メモリ、MNOSメモリ、浮遊ゲート構造のメモリなどがある。
【０００３】
MONOS メモリは、金属／酸化膜／窒化膜／酸化膜／半導体領域の構造のセルトランジスタを用いており、セルトランジスタの電荷蓄積層としてSiN 膜を用いたものは、ポリシリコン浮遊ゲートを用いたものよりも低電圧書込みまたは低電圧消去動作が可能である。このようなMONOS メモリのセルトランジスタの構造および製造工程の一例が、特許文献１に開示されている。
【０００４】
図１０（ａ）および（ｂ）は、従来のMONOS メモリにおけるメモリセル領域のセルトランジスタと周辺回路領域のMISFETの製造工程でのゲート断面構造の一例を示している。
【０００５】
図中、セルトランジスタの積層ゲートは、半導体基板1 上に第１のシリコン酸化膜4 、シリコン窒化膜（電荷蓄積層）5 、第２のシリコン酸化膜6 、および例えばポリシリコンからなるゲート電極8 の順に積層された構造を有する。ここで、上記第１のシリコン酸化膜4 は電荷を意図して通過させる役割を有し、第２のシリコン酸化膜6 は前記窒化膜5 とゲート電極8 との間の電流を阻止する役割を有する。
【０００６】
一方、MISFETは、半導体基板1 上にゲート絶縁膜2 を介してゲート電極8 が形成されている。これらのセルトランジスタのゲート側壁およびMISFETのゲート側壁にPSG からなるゲート側壁膜3 が形成されている。
【０００７】
そして、半導体基板1 の表層部には、セルトランジスタのソース領域およびドレイン領域（以下、ソース・ドレイン領域と記す）9 が形成されており、MISFETのソース・ドレイン領域9'が形成されている。
【０００８】
上記したようなセルトランジスタの形成方法の一例は、特許文献１中において図１７より図１９までを説明している段落0064〜0067に述べられている。
【０００９】
即ち、図１０（ａ）に示すように、セルトランジスタのゲート電極8 のエッチング加工に際して、ゲート電極8 の側壁が切り立った形状となるように第１のシリコン酸化膜4 までパターニングする。
【００１０】
この後、例えばリンを1.5 ×1013cm-2の条件でイオン注入し、図１０（ｂ）に示すように、ソース・ドレイン領域9 の一部となる低濃度のｎ型領域を形成する。
【００１１】
この後、PSG からなる絶縁膜を堆積し、ゲート側壁にゲート側壁膜3 を残し、さらに、例えばリンを5 ×1015cm-2の条件でイオン注入し、ソース・ドレイン領域9 の一部となる高濃度のｎ型領域を形成する。
【００１２】
ここで、ソース・ドレイン領域9 における低濃度のｎ型領域は、高濃度のｎ型領域をゲート電極8 の極く近傍に形成した場合に生じるゲート端でのドレイン耐圧の低下を防ぐために形成されている。
【００１３】
ところで、上記したセルトランジスタと同一基板上に同じゲート電極材を用いて周辺回路のMISFETを形成する場合、従来の工程では、工程削減のためにそれらのゲート電極加工を同時に行っているが、MISFETに信頼性上の問題が生じることについて、以下に詳細に説明する。
【００１４】
即ち、図１０（ａ）に示したように、半導体基板1 上にゲート絶縁膜（熱酸化膜）2 を介してMISFETのゲート電極8 の側壁が切り立った形状となるようにエッチング加工するためにパターニングする際、ゲート電極8 のゲート絶縁膜2 に対するエッチングの選択比が無限大ではなく、前記ゲート電極（シリコンを含む）8 のエッチング加工時のゲート側壁堆積物（シリコン酸化物を含む）を取り除く際にゲート電極側壁近傍のゲート絶縁膜2 が薄膜化することによって、ゲート電極8 下に僅かながらアンダーカットを生じる。
【００１５】
この後、図１０（ｂ）に示したように、ソース・ドレイン領域9'の一部となる低濃度のｎ型領域を形成した後、PSG 膜を堆積してエッチングすることによりセルトランジスタのゲート側壁膜3 を形成する場合、MISFETのゲートエッジ部分にもゲート側壁膜3 が堆積された形状となる。
【００１６】
一般的に前記ゲート側壁膜3 に堆積されたPSG 膜を含む堆積シリコン酸化膜は、Si基板の熱酸化で形成したゲート絶縁膜2 に比較して耐圧特性が劣るので、ソース・ドレイン領域9'とゲート電極8 の端との間のゲート絶縁膜耐圧が劣化し、リーク電流が増大する問題があった。
【００１７】
さらに、前記特許文献１中の段落0069〜0077では、ソース・ドレイン領域9,9'の一部となる高濃度のｎ型領域を形成した後、BPSGやPSG からなる層間絶縁膜を堆積し、メモリセル上にプラズマ化学気相成長法によるシリコン窒化膜を形成することが述べられている。
【００１８】
しかし、このシリコン窒化膜の形成時に発生する、またはシリコン窒化膜に含有される多量の水素は、PSG およびBPSGといったシリケートガラス内を例えばシンター工程などの後熱工程で容易に拡散してしまう。このため、水素が、電荷蓄積層5 となるSiN のトラップ密度またはトンネル絶縁膜の界面準位密度を変化させ、セルトランジスタの電荷保持特性がSiN の堆積条件や堆積の有無によって変動してしまうという信頼性上の問題点があった。
【００１９】
また、前記特許文献１中の段落0069では、層間絶縁膜としてBPSGやPSGを用い、粘性流動をさせるために900 ℃30分の条件の熱工程を加えることが開示されている。
【００２０】
しかし、この熱工程でBPSGやPSG に含まれる水分またはヒドロニウムイオンが拡散し、ゲートエッジ部分を酸化してまうので、ゲートエッジ部分の形状が変化してしまう。
【００２１】
上記説明と同様に、層間絶縁膜として例えばシクロペンタシランまたはポリシラザンから形成された無機ガラスを用いた場合にも、無機ガラスに転換するためには酸化工程が必要であり、この熱工程でゲートエッジ部分を酸化し、ゲートエッジ部分の形状が変化してしまう。
【００２２】
【特許文献１】
特開平10-284627 号公報（段落0064〜0077、図17〜図19）
【００２３】
【非特許文献１】
「フラッシュメモリ技術ハンドブック」、サイエンスフォーラム発行、1993年 8月15日、p.206 〜215
【００２４】
【発明が解決しようとする課題】
上記したように従来のMONOS メモリのセルトランジスタの構造は、同じゲート電極材を用いて同一基板上にMISFETを形成した場合、MISFETのゲート絶縁膜の信頼性が低下する問題があった。また、層間絶縁膜となるシリケートガラス中の水分や、層間膜となる無機ガラスに転換するためには酸化工程を導入すると、ゲートエッジ部分を酸化し、その形状が変化してしまう信頼性上の問題点があった。
【００２５】
さらに、MONOS メモリのセルトランジスタのゲート電極の側壁形状をどのようにすれば、セルトランジスタのゲート長が例えば0.2μm以下の短チャネル効果による特性悪化を抑制できるかについて、または、消去速度を改善できるかについては、従来は不明であった。
【００２６】
本発明は上記の問題点を解決すべくなされたもので、その目的とするところは、ゲート後酸化膜を薄くしてMONOS メモリのセルトランジスタに特有の短チャネル特性の悪化の改善または消去速度の改善を図り、セルトランジスタのゲート長をより短くしても信頼性を確保し高集積化を図ることができる半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の第１の態様の半導体記憶装置は、第１導電型を有する半導体領域と、前記半導体領域に設けられ、電気的に書込み消去可能なメモリセルトランジスタの第２導電型を有するソース領域およびドレイン領域と、前記ソース領域とドレイン領域との間の前記半導体領域上に設けられ、第１の絶縁膜、電荷蓄積層および第２の絶縁膜からなるゲート絶縁膜構造と、前記電荷蓄積層はシリコン窒化膜、シリコン酸窒化膜、アルミナ膜およびそれらの積層膜から選択された１つからなり、前記第２の絶縁膜上に設けられた制御ゲート電極と、前記制御ゲート電極の両側に設けられ、その厚さが前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも小さいゲート側壁と、前記制御ゲート電極の上方に設けられた第３の絶縁膜と、前記ゲート側壁および前記第３の絶縁膜を覆うように形成された第４の絶縁膜とからなることを特徴とする。
【００２８】
本発明の第２の態様の半導体記憶装置は、第１導電型を有する半導体領域と、前記半導体領域に設けられ、電気的に書込み消去可能なメモリセルトランジスタの第２導電型を有するソース領域およびドレイン領域と、前記半導体領域のうちで少なくとも前記ソース領域とドレイン領域との間のチャネル領域上に形成され、第１の絶縁膜、電荷蓄積層および第２の絶縁膜からなるゲート絶縁膜構造と、前記電荷蓄積層はシリコン窒化膜、シリコン酸窒化膜、Al2 O3およびそれらの積層膜から選択された１つからなり、前記第２の絶縁膜上に設けられた制御ゲート電極と、前記制御ゲート電極の両側に設けられ、その厚さが前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも小さいゲート側壁と、前記制御ゲート電極の上方に設けられた第３の絶縁膜と、隣り合うセルトランジスタの各制御ゲート電極間の領域上を連続して覆うように設けられた第４の絶縁膜と、および前記第４の絶縁膜を覆う第５の絶縁膜と、隣り合う前記セルトランジスタ間において、前記第１の絶縁膜及び前記電荷蓄積層は、前記ソース領域とドレイン領域の上にも形成され、前記ソース領域とドレイン領域上において、前記第５の絶縁膜の下部と前記電荷蓄積層との間の距離が前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも大きいことを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３１】
＜第１の実施形態＞
図１は、本発明の半導体記憶装置の第１の実施形態に係るMONOS メモリのメモリセルアレイにおけるセルトランジスタの２個分を取り出して構造例を示す。
【００３２】
本例のセルトランジスタは、従来例のセルトランジスタと比較して、ゲート側壁の酸化または酸窒化により形成された側壁絶縁膜13のゲート電極側壁上での厚さb が、セルトランジスタのゲート絶縁膜のトップ酸化膜（ブロック酸化膜）6のゲート電極中央下部分の厚さa よりも小さいことを特徴とするものである。
【００３３】
図１において、半導体領域1 上に第１の絶縁膜（トンネル酸化膜）4 が形成され、その上にセルトランジスタの電荷蓄積層5 、第２の絶縁膜（トップ酸化膜、ブロック酸化膜）6 およびシリコンを含むゲート電極（制御ゲート電極）8 が順に形成されている。上記ゲート電極8 の上面には金属裏打ち層11が形成されており、その上に第３の絶縁膜10が形成されている。ここで、第２の絶縁膜6 のゲート電極中央下部分の厚さはa である。なお、以下では、セルトランジスタにおける第１の絶縁膜4 、電荷蓄積層5 、第２の絶縁膜6 の積層構造のゲート絶縁膜をONO 積層膜と称する。
【００３４】
そして、半導体領域1 の表層部には、ゲート電極8 下に対応するチャネル領域を挟んでソース領域あるいはドレイン領域（以下、ソース・ドレイン領域9 と記す）となるn 型領域が形成されている。
【００３５】
上記したようなソース・ドレイン領域9 、ONO 積層膜、電荷蓄積層5 およびゲート電極8 により、電荷蓄積層5 に蓄積された電荷量を情報量とするMONOS 型EEPROMメモリのセルトランジスタが形成されており、本例のセルトランジスタのゲート長は、0.2μm以下0.01μm以上である。
【００３６】
さらに、ゲート電極8 の両側には、ゲート側壁絶縁膜（以下、側壁絶縁膜と記す）13が形成されている。このゲート側壁上での側壁絶縁膜13の厚さはb である。この側壁絶縁膜13は、少なくともゲート電極8 に接する側面は、シリコンを含むゲート電極8 の酸化または酸窒化によって形成されたシリコン酸化膜またはシリコン酸窒化膜からなる。ここでは、側壁絶縁膜13の一部がゲート電極8 と第２の絶縁膜6 との間に若干侵入している様子を示している。
【００３７】
また、前述したようにゲート加工以前に金属裏打ち層11がゲート電極8 上に形成されている場合には、側壁絶縁膜13を形成する時に金属裏打ち層11も酸化または酸窒化されるので、側壁絶縁膜13' が同時に形成される。
【００３８】
さらに、側壁絶縁膜13, 13' 上には、第４の絶縁膜12、第１の層間絶縁膜14、上部配線15、第２の層間絶縁膜16およびパッシベーション膜17が順に形成されている。
【００３９】
上記構成において、前記半導体領域1 は、例えばボロンまたはインジウムの不純物濃度が1014cm-3から1019cm-3の間のp 型シリコン領域である。前記第１の絶縁膜4 は、例えば0.5nmから10nmの厚さのシリコン酸化膜またはオキシナイトライド膜からなる。前記電荷蓄積層5 は例えば3nmから50nmの厚さのシリコン窒化膜からなる。
【００４０】
前記第２の絶縁膜6 は例えば5nm以上、30nm以下の厚さのシリコン酸化膜または前記電荷蓄積層5 よりも酸素組成の多いシリコン酸窒化膜（オキシナイトライド膜）、Al2 O3 膜、ZrSiO 膜、HfSiO 膜、HfSiON膜、ZrSiON膜またはそれらの積層膜のいずれかからなる。
【００４１】
前記ゲート電極8 は、例えば10nmから500nmの厚さのポリシリコン層に不純物として例えばボロンまたはリン、砒素が1x1019cm-3から1x1021cm-3の範囲で添加されている。このボロンまたはリン、砒素の濃度は、制御ゲート電極8 の空乏化によってONO 積層膜にかかる電界が小さくなって消去時間または書きこみ時間が増大することを防ぐためには、1x1019cm-3以上とすることが望ましい。
【００４２】
前記金属裏打ち層11は、ゲート電極形成用の前記ポリシリコン層上に、WSi,NiSi,MoSi,TiSi,CoSi,W,Al,AlCu などのいずれかが例えば10nmから500nmの厚さで形成されたものであり、ゲート電極8 を低抵抗化するために形成しておくことが望ましい。
【００４３】
前記第３の絶縁膜10は、後工程でのゲート電極加工時のマスクとして機能するものであり、例えば5nmから500nmの厚さのシリコン窒化膜やシリコン酸化膜を形成しておくことが望ましい。
【００４４】
前記ソース・ドレイン領域9 は、例えばリンや砒素、アンチモンなどのn 型不純物が、表面濃度が1017cm-3から1021cm-3となるように深さ10nmから500nmの間で拡散またはイオン注入によって形成されている。
【００４５】
特に、MONOS メモリのセルトランジスタにおいては、ソース・ドレイン領域9の形成時の欠陥形成とドレイン耐圧劣化を防ぐために、注入された各イオンによる損傷領域が互いに連結して形成されない程度の低注入量が望ましい。具体的には、ソース・ドレイン領域9 のリンまたは砒素、アンチモンのドーピング量をゲート電極8 の下で5x1018cm-3以下に保つことが望ましい。また、この程度の低ドーピング量では、活性化率はほぼ１と考えてよいので、ゲート電極8 の下での第２の導電型のキャリア濃度は、5x1018cm-3以下に保つことが望ましい。
【００４６】
また、ソース・ドレイン領域9 は、後述する理由によってセルトランジスタの書き込みしきい値と消去しきい値の短チャネル効果の差を抑制するためには、後述する側壁絶縁膜13がゲート電極8 と第２の絶縁膜6 との間に侵入した長さよりも、さらにチャネル中央方向に伸びて形成されていることが望ましい。
【００４７】
前記第４の絶縁膜12は、例えばCVD(Chemical Vapor Deposition)法やスパッタ法で形成された堆積絶縁膜であり、例えばシリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜からなり、例えば5nmから200nmの厚さの範囲で形成されている。この第４の絶縁膜12は、後述するようにその上方に形成された膜からのガスまたはラジカル、イオンがメモリセルに悪影響を及ぼすのを防ぐために、セルトランジスタのゲート電極上の第３の絶縁膜10を覆うように全面に堆積されるとともに、少なくとも２つの隣接するセルトランジスタ間でゲート電極側面とソース・ドレイン領域9 上を覆うように形成されていることが望ましい。
【００４８】
前記第１の層間絶縁膜14は、例えばボロンまたはリンを1x1020cm-3以上含むBPSG,PSG、BSG などのシリケートガラスが例えば10nmから1000nmの厚さの範囲で形成されている。このシリケートガラスは、アルカリイオンをゲッタリングする機能があり、アルカリイオンによる汚染を防ぐためにはセルトランジスタの上方の全面に形成されることが望ましい。
【００４９】
前記上部配線15は、例えばW,Al,AlCuやCuからなる。本例では、配線層として１層のみを示したが、多層配線構造を積層してもよいことは勿論である。
【００５０】
前記第２の層間絶縁膜16は、例えばTEOSやHDP(High Density Plasma)によって形成したシリコン酸化膜やHSQ などからなる。前記パッシベーション膜17は、例えばプラズマ化学気相成長法で堆積されたシリコン窒化膜が例えば20nmから1μmの範囲で全面に堆積されている。
【００５１】
上記したように第１の実施形態のセルトランジスタの構造では、ゲート側壁絶縁膜13として、従来例の堆積絶縁膜よりも品質の高い熱酸化膜を用いることにより、ゲート側壁における電荷トラップ密度を小さくし、しきい値の変動を防ぐことができる。
【００５２】
さらに、側壁絶縁膜13の電荷トラップ密度を電荷蓄積層5 のトラップ密度よりも下げるためには、側壁絶縁膜13の酸素組成を電荷蓄積層5 よりも多くすることが望ましい。
【００５３】
ここで、側壁絶縁膜13に注入された電子は、半導体基板1 から離れているので半導体基板1 からの正孔の注入で消去されることがなく、累積的に蓄積される。よって、側壁絶縁膜13の酸素組成を電荷蓄積層5 よりも増大させておくことにより、電荷蓄積層5 に蓄えるべき電荷が漏れて側壁絶縁膜13に累積的に蓄積されることに起因する制御困難なしきい値変動を生じる問題を回避することができる。
【００５４】
また、側壁絶縁膜13の絶縁耐圧(dielectric breakdown voltage)が向上しているので、ゲート電極8 と側壁絶縁膜13との間の界面準位密度を低くすることが可能であり、ゲート電極8 とソース・ドレイン領域9 との間に従来例よりも高い電圧を印加することができる。
【００５５】
なお、図１中には、前述したように金属裏打ち層11の酸化または酸窒化により同時に形成される側壁絶縁膜13と13'の境界を破線で示しているが、側壁絶縁膜13' は、金属裏打ち層11の構成金属元素が混入するので、側壁絶縁膜13よりも単位厚さあたりの耐圧など絶縁特性は劣化する。
【００５６】
しかし、図１の構造のセルトランジスタは、データ書込み時に電荷蓄積層5へ意図して電荷を注入するために、主にゲート電極8 と半導体基板1 またはドレイン領域9 との間には書込みに大きな電界が印加され、それよりも小さな電界が隣り合うゲート電極8 間に印加されるように制御される。データ消去時も、隣り合うゲート電極8 間には小さな電界が印加されるように制御される。よって、前述したように、側壁絶縁膜13のうち少なくともゲート電極8 に接する側面が、例えばシリコン酸化膜やシリコン酸窒化膜からなる高品質な絶縁膜となるように形成されていればよい。
【００５７】
側壁絶縁膜13が酸化または酸窒化プロセスで形成されているか、または、従来例のように堆積膜で形成されているかは、次のように判別することができる。
【００５８】
即ち、前述したようにゲート加工以前に金属裏打ち層11がゲート電極8 上に形成されている場合には、シリコン酸化膜またはシリコン酸窒化膜からなる側壁絶縁膜13と金属裏打ち層11の酸化物または酸窒化物による側壁絶縁膜13' が同時に形成される。よって、この側壁絶縁膜13' が形成されている場合には、側壁絶縁膜13が酸化または酸窒化プロセスで形成されていると判別することができる。
【００５９】
また、前述したようにゲート電極加工マスク用の第３の絶縁膜10がシリコン窒化膜から形成されている場合には、側壁絶縁膜13を形成する際にゲート電極8 のシリコンがシリコン酸化膜またはシリコン酸窒化膜に転換されるので、ゲート電極8 が第３の絶縁膜10よりも酸化膜形成分だけゲート長方向に膜減りした形状となる。よって、このように膜減りしている場合には、側壁絶縁膜13が酸化または酸窒化プロセスで形成されていると判別することができる。
【００６０】
図２は、図１に示したセルトランジスタと同一半導体基板上に形成され、かつ、セルトランジスタとゲート電極8 を共通に加工した周辺回路用のMISFETの断面構造を示す。
【００６１】
図２において、半導体領域1'は、図１中に示した半導体領域（p 型シリコン層）1 と同一母体から形成された領域であればよく、例えばp 型シリコン基板上のn型Well内に形成されたp 型Wellでよいし、p 型シリコン基板上に直接形成されたp 型Wellでもよい。半導体領域1'上に形成されたゲート絶縁膜2 は、例えば1.5nm以上、50nm以下の厚さのシリコン酸化膜またはオキシナイトライド膜（シリコン酸窒化膜）からなる。
【００６２】
ゲート絶縁膜2 上に形成されたゲート電極8 は、図１中に示したゲート電極（制御ゲート電極）8 と同様に、10nmから500nmの厚さのポリシリコン層に、不純物として例えばボロンまたはリン、砒素が1x1019cm-3から1x1021cm-3の範囲で添加されている。このゲート電極8 と図１中に示したゲート電極8 とは同一のリソグラフィで加工されることによって、工程を削減することが望ましい。
【００６３】
前記半導体領域1'の表層部には、ゲート電極8 下に対応するチャネル領域を挟んでソース・ドレイン領域9'としてn 型領域が形成されている。このソース・ドレイン領域9'は、図１中に示したセルトランジスタのソース・ドレイン領域9 と同様に、例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように、深さ10nmから500nmの間で拡散またはイオン注入によって形成されている。
【００６４】
これらのソース・ドレイン領域9'、ゲート絶縁膜2 およびゲート電極8 により、n 型MISFETが形成されており、本例では、MISFETのゲート長は、1.0μm以下0.01μm以上である。
【００６５】
なお、第３の絶縁膜10、金属裏打ち層11、第４の絶縁膜12、側壁絶縁膜13、13' 、第１の層間絶縁膜14、上部配線15、第２の層間絶縁膜16、パッシベーション膜17であり、それぞれ図１中に示したものと同様である。
【００６６】
図１および図２に示した構造の製造工程は、図２中に示したMISFETのゲート絶縁膜2 と図１中に示したセルトランジスタの絶縁膜4,5,6 を形成した後は同じでよく、例えば本願発明者らによる先行出願である特願2001-264754の明細書に記載されている方法を用いれば良いので、ここでは説明を省略する。
【００６７】
図２に示した構造のMISFETによれば、図１に示した構造のセルトランジスタと同様に、側壁絶縁膜13はシリコンを含むゲート電極8 の酸化または酸窒化によって形成されているので、ゲート側壁部で厚膜化することができ、ゲートエッジ部分での電界集中を防ぐことができる。よって、従来例よりも信頼性を向上することができる。
【００６８】
しかも、側壁絶縁膜13を形成する際に、同時に半導体領域1'が酸化または酸窒化される。よって、図１に示したセルトランジスタよりも、ゲート電極8 と半導体基板1'およびソース・ドレイン領域9'との間隔を広げることができ、ゲート端での電界集中をより小さくし、ゲート電極8 からのリーク電流を抑えることができる。
【００６９】
また、側壁絶縁膜13とゲート絶縁膜2 によって、ゲート電極8 とソース・ドレイン領域9 との間の電気的絶縁、および、ゲート電極8 とコンタクトや上部配線層との間の電気的絶縁を保っている。
【００７０】
また、ソース・ドレイン領域9'を形成するためのn 型イオンの注入に際して、前記側壁絶縁膜13を介在させて行うことによって、ゲート電極8 の端とイオン注入で生じた欠陥領域を側壁絶縁膜13の厚さ分だけ離すことができ、ゲート電極8と半導体領域1'との間のゲート絶縁膜2 に対するイオン注入によるダメージを小さくすることができる。
【００７１】
また、図１中及び図２中の第４の絶縁膜12として、前記側壁絶縁膜13よりも窒素組成の多いシリコン窒化膜かシリコン酸窒化膜を用いることにより、第４の絶縁膜12より上方に形成された膜からのヒドロニウムイオンや酸素の透過を防ぐことができ、それらによりメモリセルのゲート端が酸化されてしまうことによって形状が変化してしまうのを防止するのに望ましい。
【００７２】
具体例として、第４の絶縁膜12の形成に際して、例えばDCS(ジクロロシラン）やTCS （テトラクロロシラン）、HCD （ヘキサクロロジシラン）を用いて600 ℃以上1000℃以下の温度で堆積したSiN 膜を形成する。このように形成されたSiN膜は、500 ℃以下の温度で堆積したプラズマ化学気相成長法で堆積したシリコン窒化膜よりも緻密であり、前記ヒドロニウムイオンや酸素、または水素の透過を防ぐことができるので望ましい。
【００７３】
なお、図１に示したように、ゲート電極8 の高さが側壁絶縁膜13' の厚さよりも高い場合には、第４の絶縁膜12から側壁絶縁膜13を通じたゲート端のブロック酸化膜6 への距離が、第４の絶縁膜12から側壁絶縁膜13' を通じたゲート端のブロック酸化膜6 への距離よりも近い。これにより、第４の絶縁膜12からの金属イオンによる側壁絶縁膜13を通じたゲート端のブロック酸化膜6 への汚染が、側壁絶縁膜13' からの金属イオンによる汚染よりも生じ易い。これを抑制するためには、第４の絶縁膜12中の金属原子の密度を側壁絶縁膜13' 中の金属原子の密度よりも小さくすることが望ましい。
【００７４】
また、第４の絶縁膜12としてシリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜を用いることにより、水素の透過を防ぐことができる。したがって、第４の絶縁膜12より上方に形成された膜からの水素が電荷蓄積層5 のトラップ密度またはトンネル絶縁膜の界面準位密度を変化させることによってメモリセルの電荷保持特性が変動してしまうことを防止することができる。
【００７５】
さらに、第４の絶縁膜12と電荷蓄積層5 との間の距離を前記ブロック酸化膜6 の前記ゲート電極中央下部分の厚さａよりも小さくすることによって、第４の絶縁膜12の加工端より、第４の絶縁膜12と電荷蓄積層5 の間のシリコン酸化膜を通じてヒドロニウムイオンや酸素、および水素、またはNaなどのアルカリイオンが入り難くなるので望ましい。このことは、シリコン酸化膜よりもシリコン窒化膜の方が緻密であり、ヒドロニウムイオンや酸素、および水素、またはアルカリイオンをよくブロックするという当業者に周知の技術から明らかである。
【００７６】
上記アルカリイオンは、よく知られているように、セルトランジスタのブロック酸化膜6 を汚染すると、高温高電界で動き得る帯電トラップとなるので、電荷注入条件が同じでもセルトランジスタのしきい値が変化してその信頼性を損なう原因となる。また、ブロック酸化膜6 のリーク電流を劣化させるので、消去時にゲート電極8 から電荷蓄積層5 に電子電流が注入される原因となり、深く消去できない問題を生ずるが、この問題は本例の構造によれば回避することができる。
【００７７】
さらに、本例のように、第４の絶縁膜12を側壁絶縁膜13上に他の堆積絶縁膜を介さずに形成することは、堆積絶縁膜に熱工程が印加された場合に生じる、例えば水分や炭素といった脱ガスまたはイオン成分による特性変化を抑制することができるので、望ましい。
【００７８】
また、本例では、第１の層間絶縁膜14は、第４の絶縁膜12に直接に接して形成されているが、必ずしも直接に接することなく、例えば配線層間の絶縁膜や配線層上の絶縁膜として形成してもゲッタリングの効果はあるので構わない。
【００７９】
また、第１の層間絶縁膜14として前述したシリケートガラスを用いる場合、シリケートガラスは、一般的に堆積直後の埋め込み性が悪いので、堆積後に、例えば750 ℃から1000℃の間で2 分から120 分の範囲でアニールを行うことにより粘性流動させて平坦化させる。このアニールを行う際、シリケートガラスに含まれる水分またはヒドロニウムイオンが遊離するが、第４の絶縁膜12を形成することにより、水分によりメモリセルのゲート端が酸化されてゲート電極8 端のブロック酸化膜が厚膜化して形状が変化してしまうことを防ぐことができる。
【００８０】
また、第１の層間絶縁膜14として例えばシクロペンタシランまたはポリシラザンから形成された無機ガラスを用いてもよい。この場合、シクロペンタシランまたはポリシラザンを無機ガラスに転換するためには酸化工程が必要であり、この酸化工程において酸化剤がメモリセルのゲートエッジ部分を酸化してまうことによってゲート電極8 端のブロック酸化膜が厚膜化して形状が変化してしまう問題は、前記第４の絶縁膜12を形成することによって防ぐことができる。
【００８１】
また、第１の層間絶縁膜14として例えばTEOSやHDP によって形成したシリコン酸化膜やHSQ などの他の層間膜との積層構造を用いてもよい。
【００８２】
一方、前記パッシベーション膜17に用いられたシリコン窒化膜は、チップ外部（上面）から拡散してくる水分をブロックする機能があるが、一方ではシリコン窒化膜の形成時に大量の水素または水素ラジカルが発生する。この水素は、シリコン酸化膜より水素の阻止能力が高い第４の絶縁膜12によってブロックされるので、水素が電荷蓄積層5 のSiN のトラップ密度またはトンネル絶縁膜の界面準位密度を変化させることによってメモリセルの電荷保持特性が変動してしまう問題を回避することができる。
【００８３】
なお、書込みおよび消去電界のばらつきによるしきい値の広がりを防止するために、半導体領域1 のソース・ドレイン領域9 間のチャネル領域上では、絶縁膜4,5,6 が均一な膜厚で形成されていることが望ましい。
【００８４】
上記した本発明における特徴は、側壁絶縁膜13のゲート電極8 の側壁上での厚さb は、ゲート電極中央下におけるONO 積層膜のトップ酸化膜である第２の絶縁膜（ブロック酸化膜）6 の厚さa よりも小さいことである。本発明者らは、上記した条件 a＞b を満たすことによって、特にゲート電極長が0.2μm 以下のセルトランジスタの短チャネル効果が改善されることを発見した。
【００８５】
図３および図４は、それぞれ対応して図１中のセルトランジスタのブロック酸化膜6 を5nm とした場合に側壁絶縁膜13の厚さをパラメータとして消去しきい値および書き込みしきい値のゲート電極長(gate length) 依存性を示す。
【００８６】
図３および図４に示した特性を有する各デバイスは、ONO 積層膜の膜厚は同一のバッチ(batch) 工程で作成しているのでほぼ等しくなるよう制御されており、ソース・ドレイン領域（図１中の9 ）についても同一の条件で形成しており、第１の絶縁膜（図１中の4 ）には、2.7nmのシリコン酸化膜を用いている。
【００８７】
また、書込み条件は、電圧が10Vから20V間でパルス幅が10μsから10msの間の同一パルス電圧をゲート電極（図１中の8 ）に与え、ソース・ドレイン領域9 、基板領域（図１中の1 ）を0Vとしている。また、消去条件は、電圧が10Vから20V間でパルス幅が1msから1sの間の同一パルス電圧を基板領域1 に与え、ソース・ドレイン領域9 を電気的にフローティング(floating)状態として、ゲート電極8 を0Vとしている。これらの書込みおよび消去の条件では、トンネル電流がチャネルから電荷蓄積層（図１中の5 ）に注入される条件となっている。
【００８８】
図３に示した特性から分かるように、セルトランジスタのゲート長が短くなるほど消去しきい値は低下するが、消去しきい値が側壁絶縁膜13の厚さに依存する特性は±0.1V以内の範囲に収まっている。
【００８９】
また、図４に示した特性から分かるように、セルトランジスタのゲート長が短くなるほど書き込みしきい値も低下するが、その低下量は消去しきい値よりも大きい。即ち、書込み電圧パルスおよび消去電圧パルスの条件を一定とした状態では、ゲート長が短くなると、書き込みしきい値と消去しきい値との差（しきい値ウィンドウ）が小さくなってしまう。
【００９０】
ここで、特にゲート長が0.2μm以下の場合に、側壁絶縁膜13の厚さが6nmから0.6nmの範囲で薄くなるほど書き込みしきい値が高くなっている。つまり、側壁絶縁膜厚13を薄膜化することによって、書込みおよび消去しきい値の差（しきい値ウィンドウ）を大きくすることができることが判明した。
【００９１】
図５（ａ）および（ｂ）は、図１中のセルトランジスタのゲート長が短くなるほど書き込みしきい値が低下する現象（側壁絶縁膜13の厚膜化による短チャネル効果が悪化する様子）を説明するモデルを示す。
【００９２】
図５（ａ）は、図１中のセルトランジスタの示す断面図である。
【００９３】
図５（ａ）において、側壁絶縁膜13をゲート電極8 の酸化または窒化によって形成することによって、ソース・ドレイン領域9 の近傍では側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込んだ形状になる。このように側壁絶縁膜13が楔状に入り込んでブロック酸化膜6 が厚膜化した領域を、便宜上、ゲートエッジ部と呼ぶ。このゲートエッジ部では、チャネル中央部に比べてゲート電極8 から半導体基板1 までの間隔が増大し、書込み時の書込み電界が低下する。
【００９４】
さらに、側壁絶縁膜13を形成する酸化または酸窒化によってゲートエッジ部でゲート電極8 の角が丸まった形状になると、ゲート電極8 の角部分の電界が低下して書込み時の書込み電界が低下する。この結果、ゲートエッジ部では、チャネル中央部と比較して書き込まれる電荷量が減少する。
【００９５】
図５（ｂ）は、書込み後の読み出し時において第１の絶縁膜4 の極く近傍の半導体領域1 内（例えば絶縁膜4 と半導体領域1 の界面から0.2nm入った領域）におけるA-A'線に沿ったポテンシャル分布を模式的に示す。
【００９６】
図５（ｂ）中、実線は、第２導電型のキャリア（電子）に対するチャネルポテンシャルを示し、破線は、チャネル中央部とゲートエッジ部に均等に書込み電荷が注入された場合を示す。
【００９７】
書き込まれる負の電荷量が多いほど、チャネルポテンシャルはより高くなり、反転し難くなる。よって、図５（ｂ）に示すように、ゲートエッジ部では、書込み後の読み出し時のチャネルポテンシャルが低下し、均一に電荷が注入された場合よりも書き込みしきい値が低下し易くなる。さらに、ゲート長が短くなると、ゲートエッジ部のポテンシャルがチャネル中央部まで及ぶので、書き込みしきい値の低下がさらに大きくなる。即ち、ゲート長が短くなり、チャネル長が短くなると、書き込みしきい値の低下がより大きくなる。
【００９８】
なお、本図では、説明を分かり易くするために、一対のソース・ドレイン領域9 間に印加される電圧は、半導体基板1 とソース領域またはドレイン領域9 との作りつけ電圧よりも充分小さいものとするが、上記電圧が大きな場合でも定性的な結果は同じである。
【００９９】
なお、消去状態では、ゲートエッジ部での消去時の電界の絶対値はチャネル中央よりも低く、チャネル中央の電荷がゲートエッジ部よりも正に帯電する。よって、ゲートエッジ部において第２導電型のキャリアに対するチャネルポテンシャルが高くなり、消去しきい値の低下量は書き込みしきい値の低下量よりも小さくなる。
【０１００】
つまり、ゲート長を短くした場合のしきい値ウィンドウを大きくするには、書き込みしきい値の低下量と消去しきい値の低下量との差を小さくすることが重要である。このためには、ゲート端での側壁酸化膜厚13を小さくし、側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込みむことを防止することが構造上重要である。
【０１０１】
前述したように、第４の絶縁膜12を形成することにより、層間膜14の粘性流動や酸化膜への転換で発生する酸化種によってメモリセルのブロック酸化膜6 のゲートエッジ部分を酸化してしまう問題を防ぐことができる。
【０１０２】
また、しきい値ウインドウの低下を抑制するには、ソース・ドレイン領域9 は、ゲート電極8 とブロック酸化膜6 との間に側壁絶縁膜13が侵入する長さよりもチャネル中央方向に伸びて形成されていることが望ましい。
【０１０３】
このためには、側壁絶縁膜13を薄膜化することにより、ソース・ドレイン領域9 のゲート電極8 下のオーバーラップ領域の長さを小さくし、チャネル長をより大きく確保することができる。これにより、短チャネル効果をより抑制することができる。また、オーバーラップ領域の長さが小さいので、ソース・ドレイン領域9 とゲート電極8 の負荷容量をより小さくし、セルトランジスタのゲート電極8 に対するミラー（Mirror）容量を小さくできるので、より高速にゲート電極8を充放電することができる。
【０１０４】
また、第１の実施形態の構造において、セルトランジスタのゲート電極8 とMISFETのゲート電極8 を同時に加工する場合でも、MISFETのゲート絶縁膜2 として5nmから30nmの範囲の或る膜厚のシリコン酸化膜を同時に形成した場合には、側壁絶縁膜13を6nmから0.6nmと薄膜化してもゲート電極8 からの漏れ電流が増大することなく、MISFETの良好な動作を得ることが可能であることが確認された。これは、0.6nm以上の側壁絶縁膜13の形成によって、MISFETのゲート電極8 とゲート絶縁膜2 との間に楔状の部分が形成され、側壁絶縁膜13が厚膜化し、電界が緩和されたためと考えられる。この効果は、ゲート絶縁膜2 が薄膜化した場合にも得られることは言うまでもない。
【０１０５】
さらに、図１に示したセルトランジスタについても、側壁絶縁膜13を6nmから0.6nmの範囲で、書き込みしきい値および消去しきい値のボックスプロットでの外れ値は107 bit 中に1 bitも存在しなかった。これは、MISFETの信頼性とMONOS メモリのセルトランジスタの信頼性の向上を同時に達成できたことを示している。
【０１０６】
以上説明したように、本発明者は、MONOS メモリのセルトランジスタのブロック酸化膜厚a よりも側壁酸化膜厚b を小さくした場合に、書き込みしきい値の短チャネル効果が改善されることを実証し、新たな構造を発明した。さらに、ゲート電極長が0.2μm以下の場合に、特に短チャネル効果が改善されることを実証し、これを利用した構造を発明した。
【０１０７】
＜第２の実施形態＞
図６および図７は、第２の実施形態に係る同一半導体基板上に形成されたMONOS メモリにおけるセル領域のセルトランジスタおよび周辺回路領域のMISFETに対応する断面構造を示している。
【０１０８】
図６および図７に示す構造は、図１および図２に示した構造と比べて、ゲート側壁絶縁膜13、13' より上の膜の構成が異なり、その他の部分は同じであるので、図１中および図２中と同一符号を付して詳しい説明は省略する。
【０１０９】
即ち、図６および図７に示す構造では、ゲート側壁絶縁膜13、13' 上に第５の絶縁膜12を介して第４の絶縁膜12' （第１の実施形態における第４の絶縁膜12に相当する）が形成されている。
【０１１０】
上記第５の絶縁膜12は、例えばHDP やCVD 法やスパッタ法、または塗布法で形成された堆積絶縁膜であり、例えばシリコン酸化膜からなる厚さ5nmから200nmの範囲で形成されている。この第５の絶縁膜12は、この後に積層される第４の絶縁膜12' が発生する応力を緩和し、結晶欠陥を抑制するバッファー酸化膜としての役割を有する。
【０１１１】
第２の実施形態においても、従来例に比較して、側壁絶縁膜13の側壁上での厚さb をブロック酸化膜6 のゲート電極中央下部分の厚さa よりも小さくし、側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込みむことを抑制している。
【０１１２】
第２の実施形態における効果は、前述した第１の実施形態における効果と比べて、基本的に同様であるので同一の効果については説明を省略するが、以下に述べるような独特の効果を有する。
【０１１３】
即ち、第５の絶縁膜12であるシリコン酸化膜は、この後に積層される第４の絶縁膜12' よりも誘電率が低いので、第１の実施形態よりもソース・ドレイン領域9 とゲート電極8 とのオーバーラップ容量を減少させ、ゲート充放電時間を短縮することができるという特徴を持つ。
【０１１４】
さらに、隣り合う２つのゲート電極8 間の絶縁に、第１の実施形態よりも誘電率の低い第５の絶縁膜12を用いることができるので、ゲート電極8 間の容量を小さくし、隣り合うゲート電極8 の電位により書きこみ電界が受ける影響を小さく保ちつつ、ゲート充放電時間をより短縮できる特徴を持つ。
【０１１５】
なお、第５の絶縁膜12は、ゲート上の第３の絶縁膜10上に形成される必要は必ずしもなく、いわゆる側壁残しプロセスによりゲート側壁方向に選択的に形成されていてもよい。
【０１１６】
また、本例では、第５の絶縁膜12を形成した後にソース・ドレイン領域9 を形成するイオン注入を行ってもよい。これにより、本例では、ゲート電極8 とソース・ドレイン領域9 のオーバーラップ領域の長さを絶縁膜12の厚さだけ短くすることができる。
【０１１７】
よって、第１の実施形態よりも実効チャネル長を長くすることができ、短チャネル効果をより抑制することができる。さらに、第１の実施形態に比べて、ソース・ドレイン領域9 を形成するイオン注入領域をゲート電極8 端からより離すことができるので、結晶欠陥の発生をより少なくでき、リーク電流の少ないソース・ドレイン領域9 を形成することができる。
【０１１８】
さらに、第５の絶縁膜12上には、例えばシリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜からなる第４の絶縁膜12' が例えば厚さ5nmから200nmの範囲で形成されている。この第４の絶縁膜12' は、それより上方に形成された膜からのガスまたはラジカル、イオンがメモリセルに悪影響を及ぼすのを防ぐために、図６に示したように、セルトランジスタに対して全面堆積されていること、少なくとも２つの隣り合うメモリセル間のゲート電極側面とソース・ドレイン領域9 上を覆うように形成されていることが望ましい。この第４の絶縁膜12' に関するその他のことは、第１の実施形態で第４の絶縁膜12について前述した通りである。
【０１１９】
なお、図６中に示すように、第４の絶縁膜12' と電荷蓄積層5 との距離c は、前記ブロック酸化膜6 のゲート電極中央下部分の厚さa よりも大きく設定することが、第４の絶縁膜12' と第５の絶縁膜12との界面のポテンシャルをゲート電極8 とブロック酸化膜6 との界面のポテンシャルよりも高くして半導体基板1 や電荷蓄積層5 から絶縁膜12' と絶縁膜12との界面へ電荷を漏れ難くする観点で望ましい。
【０１２０】
このような構造により、第４の絶縁膜12' と第５の絶縁膜12との界面に電荷が蓄積しにくくなり、累積的に蓄積されるために生ずる制御困難なしきい値変動を生じる問題を回避することができる。
【０１２１】
また、第２の実施形態において、第５の絶縁膜12として5nmから30nmの範囲の或る膜厚の堆積シリコン酸化膜を用い、セルトランジスタのゲート電極とMISFETのゲート電極を同時に加工した場合でも、第５のゲート絶縁膜2 として5nmから30nmの範囲の或る膜厚のシリコン酸化膜を同時に形成した場合には、側壁絶縁膜13を6nmから0.6nmと薄膜化してもゲート電極8 からの漏れ電流が増大することなく、MISFETの良好な動作を得ることが可能であった。これは、0.6nm以上の側壁絶縁膜13の形成によって、MISFETのゲート電極8 とゲート絶縁膜2 との間に楔状の側壁絶縁膜13が形成され、厚膜化によって電界が緩和されたためと考えられる。この効果は、ゲート絶縁膜2 が薄膜化した場合にも得られることは言うまでもない。
【０１２２】
さらに、図６に示したセルトランジスタも、図１を参照して前述したセルトランジスタと同様に、書き込みしきい値および消去しきい値のボックスプロットでの外れ値は107 bit 中1 bitも存在しなかった。これは、MONOS メモリのセルトランジスタの信頼性とMISFETの信頼性の向上を同時に達成できることを示している。
【０１２３】
なお、第１の実施形態および第２の実施形態では、複数のゲート電極8 に接続されるデータ制御線の形成方向（図１および図６では紙面の表裏方向に相当する）とチャネルの形成方向（図１および図６では紙面の左右方向に相当する）が直交している。また、複数のメモリセルが１つのソース・ドレイン領域9 を共有している形状となっている。このような形状は、隣り合うメモリセルのソース領域およびドレイン領域を直列接続する構造、例えばNAND型メモリセルのアレイに適用できる。さらに、共有されたソース・ドレイン領域9 を共通ソース線として、図１および図６では紙面の表裏方向に延在させれば、メモリセルのドレイン領域を並列接続したNOR 型メモリセルのアレイに適用できる。これらアレイ構成や効果については、例えば当発明者らによる先行出願である特願2001-264754 に記載されているので、ここでは省略する。
【０１２４】
＜第３の実施形態＞
図８は、第３の実施形態に係るMONOS メモリのセル領域において、隣り合う２つのセルトランジスタの各ゲート電極8 がデータ制御線（11や8'に相当）で接続された状態の断面構造を示している。図９は、図８のパターンと直交する方向でゲート電極8 を通る断面構造を示している。
【０１２５】
図８および図９に示す構造は、図６に示した構造と比べて、次の点が異なり、その他の部分は同じであるので、図６中と同一符号を付して説明を省略する。
【０１２６】
即ち、本例では、（１）ソース・ドレイン領域9 上で電荷蓄積膜5 の一部が取り除かれ、隣り合うメモリセルのゲート電極8 間に、例えばシリコン酸化膜からなる素子分離絶縁膜12が形成されている。（２）ゲート電極8 上に、例えばポリシリコンやSiGe混晶からなるゲート配線8'が10nmから300nmの範囲で堆積され、その上に金属裏打ち層11およびマスク絶縁膜10が順に形成されている。この場合、ゲート電極8 に接続されるデータ制御線（11や8'に相当）の形成方向とチャネルの形成方向が一致している。（３）第２の絶縁膜6 、ゲート電極8 、ゲート配線8'、金属裏打ち層11およびマスク絶縁膜10の積層構造を覆うように第４の絶縁膜12' が形成されている。この第４の絶縁膜12' は、第２の実施形態と同様に、それより上方に形成された膜からのガスまたはラジカル、イオンがメモリセルに悪影響を及ぼすのを防ぐためにセルトランジスタに対して全面に堆積されていることが望ましい。
【０１２７】
なお、本例でも、MONOS メモリにおけるセル領域のセルトランジスタと同一半導体基板上にMISFETを形成し、それぞれのゲート電極を同時に加工することを想定しており、第１の実施形態あるいは第２の実施形態で説明したような信頼性の向上の効果が得られる。この場合、第１の実施形態あるいは第２の実施形態で説明したように、ゲート電極8 を加工した後に、側壁絶縁膜13を酸化または酸窒化により形成し、MISFET用のソース・ドレイン領域を形成するため例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように深さ10nmから500nmの間で拡散またはイオン注入して形成すればよい。
【０１２８】
図８および図９に示すゲート構造は、例えば次のような手順で形成することができる。Si基板上に、第１の絶縁膜4 、電荷蓄積層5 、第２の絶縁膜6 、ゲート電極8 形成用のシリコンを含むゲート電極材まで順に積層した後、第１の絶縁膜4 に達するまでゲート幅に相当する線状にパターンニングして異方性エッチングを行い、ゲート電極材、第２の絶縁膜6 、電荷蓄積層5 、第１の絶縁膜4 の不要部分を取り除く。そして、ゲート電極8 の酸化または酸窒化により側壁絶縁膜13を形成した後、ソース・ドレイン領域9 となるn 型層を形成するために、例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように深さ10nmから500nmの間でイオン注入する。
【０１２９】
この後、全面に素子分離形成用のシリコン酸化膜、シリケートガラス、または無機ガラスを10nmから1000nmの厚さの範囲で堆積した後、例えばCMP(Chemical Mechanical Polishing)によって平坦化することにより、素子分離絶縁膜12を残す。さらに、ゲート電極8 の上部表面を例えばフッ化アンモニウム溶液などのウェットエッチングによって露出させる。
【０１３０】
この後、例えばポリシリコンやSiGe混晶からなるゲート配線8'形成用のゲート配線材を10nmから300nmの範囲で堆積し、さらに、金属裏打ち層11、マスク絶縁膜10を全面に堆積する。ここで、セルトランジスタの消去時間または書込み時間が増大することを防ぐために、ゲート配線材のボロン、リン、または砒素の濃度は1x1019cm-3以上とすることによって、ゲート配線材の空乏化によりONO 積層膜にかかる電界を小さくすることが望ましい。
【０１３１】
次に、図８のパターンと直交する方向で線状にセルトランジスタ部のパターニングを行い、異方性エッチングを行い、マスク絶縁膜10、金属裏打ち層11、ゲート配線材, およびゲート電極材、第２の絶縁膜6 までエッチングを行う。
【０１３２】
この後、図９に示したように、隣り合う２つのセルトランジスタのチャネル間の漏れ電流を少なくするために半導体領域1 にp 型ストッパー領域18を形成してもよい。このp 型ストッパー領域18は、例えばボロンかBF2 、インジウムを、表面濃度が1016cm-3から1018cm-3、深さが10nmから500nmの間になるようにイオン注入して形成する。さらに、全面に、シリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜からなる第４の絶縁膜12' を例えば厚さ5nmから200nmの範囲で形成する。
【０１３３】
上記した第３の実施形態では、以下の特長がある。
【０１３４】
▲１▼制御電極（ゲート電極8 およびゲート配線8'）は、ソース・ドレイン領域9が形成される方向（図８では紙面の表裏方向) と直交する方向（図８では紙面の左右方向）に形成されている。これによって、隣り合うセルトランジスタのソース領域およびドレイン領域を並列に接続する構造、例えばAND 型セルアレイやVirtual Ground Array を実現するのに適している。また、素子分離膜12とソース・ドレイン領域9 、および電荷蓄積層5 を自己整合的に形成することができるので、それらの層間でのパターンの合わせずれの余裕を確保する必要がなく、より高密度なセルアレイを実現することができる。これらのアレイ構成や効果については、例えば、当発明者らによる先行出願である特願2001-264754 に記載されているので、ここでは省略する。
【０１３５】
▲２▼ソース・ドレイン領域9 上で電荷蓄積膜5 の一部が取り除かれているので、この取り除かれた領域上では電荷蓄積が生じ難くなる。よって、電荷蓄積膜5 が形成された場合に例えばプロセス過程やソース・ドレイン領域の電圧を変化させた時に生じる電荷蓄積量の変化を防止することができ、ソース・ドレイン領域の抵抗をより一定に保つことができる。
【０１３６】
なお、本発明は上記各実施形態に限られない。上記各実施形態では、チャネル全面で半導体基板1 から電荷蓄積層5 へ絶縁膜4 を通じてトンネル電流を流して書込みおよび消去を行う場合を示したが、いわゆるhot hole (assisted tunnel) eraseと呼ばれるホットホールによる消去方法を採用する場合でも前述したような効果が得られる。このhot hole (assisted tunnel) eraseを行うには、ドレイン領域に半導体基板1 に対して例えば2Vから10Vの間の正の電圧を印加し、さらに、ゲート電極8 に半導体基板1 に対して-1Vから-10Vの間の電圧を印加することによって、ドレイン・基板間にGate Induced Drain Leak(GIDL)となる電子・正孔対を発生させ、その正孔を電荷蓄積層5 に注入することにより消去する。この場合、本発明の構造、つまり、側壁絶縁膜13の側壁上での絶縁膜13の厚さbをブロック酸化膜6 のゲート電極中央下部分の厚さa よりも小さくし、側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込むことを防止する構造は、消去を高速化する効果を有する。なぜなら、前記GIDLは、ゲート電極8とドレイン領域9 とがオーバーラップした領域で生じ、さらに、側壁絶縁膜13がゲート電極8 ・ブロック酸化膜6 間に楔状に入り込む厚さが減ることによってゲートエッジ部での絶縁膜4 に印加される電界が大きくなり、ドレイン領域9 の絶縁膜4 に接する部分のバンドベンディングが大きくなり、大きな正孔電流が得られるからである。
【０１３７】
このことは、非特許文献１のp.206 〜215 、p.212 の図12に開示されているように、ドレイン上のゲート酸化膜が薄膜化すると、ゲート電極8 とドレイン領域9 との間の電圧を等しく保っても電流が増加することからも明らかである。
【０１３８】
以上の説明から、ドレイン領域9 と半導体基板1 間の正孔電流が増大すると、電荷蓄積層5 に注入される正孔電流も増大し、消去時間をより短くできる。勿論、このような消去方法を用いた場合でも、第１の実施形態および第２の実施形態の構造で、MONOS メモリとMISFETとのゲート電極を同時に加工した場合でも、ゲート絶縁膜2 として5nmから30nmの範囲の或る膜厚のシリコン酸化膜を同時に形成した場合には、側壁絶縁膜を6nmから0.6nmと薄膜化してもゲート電極からの漏れ電流が増大することなく、トランジスタの良好な動作を得ることが可能である。これは、0.6nm以上の側壁絶縁膜形成によって、MISFETのゲート電極8 とゲート絶縁膜2 との間に楔状の側壁絶縁膜13が形成され、ゲート絶縁膜2 が厚膜化し、電界が緩和されたためと考えられる。この効果は、ゲート絶縁膜2 が薄膜化した場合にも得られることは言うまでもない。
【０１３９】
なお、このようなGIDLによって正孔電流を効率よく発生させるためには、非特許文献１のp.214 の図17に開示されているように、ゲート電極下に形成されたドレイン領域の第２の導電型キャリアの濃度を、1x1018cm-3以上1x1020cm-3以下に設定することが望ましい。
【０１４０】
さらに、前述した各実施形態において、素子分離膜や層間絶縁膜の絶縁膜の形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いても構わない。
【０１４１】
また、電荷蓄積層5 は、TiO2 やAl2 O3 、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。
【０１４２】
また、前述した各実施形態では、半導体基板1 、1'としてp 型Si基板を想定したが、代わりにn 型Si基板やSOI 基板のSOI シリコン層、またはSiGe混晶、SiGeC 混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１４３】
さらに、p 型半導体層1 上にn 型MONOS-FET を形成する例について述べたが、n 型半導体層1 上にp 型 MONOS-FETを形成するように置き換えてもよく、その場合、各実施形態のソース・ドレイン領域および半導体領域に対するn 型をp 型、p 型をn 型と読み替え、さらに、ドーピング不純物種のAs、P 、SbをIn、B のいずれかと読み替えればよい。
【０１４４】
また、ゲート電極8 およびゲート配線8'は、Si半導体、SiGe混晶、SiGeC 混晶を用いることができ、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスS i 、アモルファスSiGe混晶、またはアモルファスSiGeC 混晶を用いることができ、これらの積層構造にしてもよい。但し、半導体であること、特に、Siを含んだ半導体であることが、良好な側壁絶縁膜13をゲート電極8の酸化または酸窒化によって形成することができるので望ましい。
【０１４５】
さらに、電荷蓄積層5 はソース・ドレイン間で分離されていたり、ドット状に形成されていても構わず、それぞれ本発明を適用できることは勿論である。
【０１４６】
また、前述した各実施形態では、ゲート電極8 またはゲート配線8'上に堆積法によって形成した金属裏打ち層11の断面を示したが、例えば、TiやCo,Ni,Mo,Pd,Ptといった金属とゲート電極8 またはゲート配線8'とを反応させてシリサイドを形成することによって金属裏打ち層11を形成してもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１４７】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、ゲート後酸化膜を薄くしてMONOS メモリトランジスタ特有の短チャネル特性の悪化の改善または消去速度の改善を図り、ゲート長をより短くしても信頼性を確保し高集積化を図ることができる。
【０１４８】
また、MONOS メモリトランジスタと同じゲート電極材を用いて同一基板上にMISFETを形成した場合、MISFETのゲート絶縁膜の信頼性を向上することができる。また、層間膜となるシリケートガラス中の水分や、層間膜となる無機ガラスに転換するために酸化工程を導入した場合にゲートエッジ部分を酸化してまうために形状が変化してしまう信頼性上の問題点を抑制することができる。
【０１４９】
さらに、ゲート電極長が0.2μm以下の範囲で、書込みおよび消去しきい値の短チャネル効果の差を抑制することができる。さらに、hot hole (assisted tunnel)消去を用いた場合には、消去速度を改善することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態に係るNAND型EEPROMに使用されているMONOS メモリセルトランジスタのゲート構造を示す断面図。
【図２】図１に示したセルトランジスタと同一半導体基板上に形成され、かつ、セルトランジスタとゲート電極を共通に加工した周辺回路用のMISFETのゲート構造を示す断面図。
【図３】図１中のセルトランジスタの側壁絶縁膜の厚さをパラメータとして消去しきい値のゲート電極長依存性を示す特性図。
【図４】図１中のセルトランジスタの側壁絶縁膜の厚さをパラメータとして書き込みしきい値のゲート電極長依存性を示す特性図。
【図５】図１中のセルトランジスタのゲート長が短くなるほど書き込みしきい値が低下する現象を説明するためのトランジスタモデルを示す断面図およびそのA-A'線に沿ったポテンシャル分布を模式的に示す図。
【図６】本発明の第２の実施形態に係る同一半導体基板上に形成されたMONOS メモリにおけるセル領域のセルトランジスタのゲート構造を示す断面図。
【図７】図６に示したセルトランジスタと同一半導体基板上に形成され、かつ、セルトランジスタとゲート電極を共通に加工した周辺回路用のMISFETのゲート構造を示す断面図。
【図８】本発明の第３の実施形態に係るMONOS メモリのセル領域において、隣り合う２つのセルトランジスタの各ゲート電極がデータ制御線で接続された状態の構造を示す断面図。
【図９】図８のパターンと直交する方向でゲート電極を通る構造を示す断面図。
【図１０】従来のMONOS メモリにおけるメモリセル領域のセルトランジスタと周辺回路領域のMISFETの製造工程でのゲート構造の一例を示す断面図。
【符号の説明】
1 …半導体領域、
4 …第１の絶縁膜（トンネル酸化膜）、
5 …セルトランジスタの電荷蓄積層、
6 …第２の絶縁膜（トップ酸化膜、ブロック酸化膜）、
8 …ゲート電極（制御ゲート電極）、
10…第３の絶縁膜、
11…金属裏打ち層、
12…第４の絶縁膜、
13、13' …ゲート側壁絶縁膜、
14…第１の層間絶縁膜、
15…上部配線、
16…第２の層間絶縁膜、
17…パッシベーション膜。
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にMONOS メモリセルの構造に関するもので、例えばNAND型、NOR 型のフラッシュメモリに適用されるものである。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置の１つである電気的に情報を書込み消去可能なメモリセルのアレイを備えたEEPROMとして、セルトランジスタのチャネルから絶縁膜を介してトンネル電流によって電荷蓄積層に注入した電荷量に応じたトランジスタのコンダクタンス変化を測定してディジタルビットの情報を読み出すものが開発されている。このEEPROMには、MONOS メモリ、MNOSメモリ、浮遊ゲート構造のメモリなどがある。
【０００３】
MONOS メモリは、金属／酸化膜／窒化膜／酸化膜／半導体領域の構造のセルトランジスタを用いており、セルトランジスタの電荷蓄積層としてSiN 膜を用いたものは、ポリシリコン浮遊ゲートを用いたものよりも低電圧書込みまたは低電圧消去動作が可能である。このようなMONOS メモリのセルトランジスタの構造および製造工程の一例が、特許文献１に開示されている。
【０００４】
図１０（ａ）および（ｂ）は、従来のMONOS メモリにおけるメモリセル領域のセルトランジスタと周辺回路領域のMISFETの製造工程でのゲート断面構造の一例を示している。
【０００５】
図中、セルトランジスタの積層ゲートは、半導体基板1 上に第１のシリコン酸化膜4 、シリコン窒化膜（電荷蓄積層）5 、第２のシリコン酸化膜6 、および例えばポリシリコンからなるゲート電極8 の順に積層された構造を有する。ここで、上記第１のシリコン酸化膜4 は電荷を意図して通過させる役割を有し、第２のシリコン酸化膜6 は前記窒化膜5 とゲート電極8 との間の電流を阻止する役割を有する。
【０００６】
一方、MISFETは、半導体基板1 上にゲート絶縁膜2 を介してゲート電極8 が形成されている。これらのセルトランジスタのゲート側壁およびMISFETのゲート側壁にPSG からなるゲート側壁膜3 が形成されている。
【０００７】
そして、半導体基板1 の表層部には、セルトランジスタのソース領域およびドレイン領域（以下、ソース・ドレイン領域と記す）9 が形成されており、MISFETのソース・ドレイン領域9'が形成されている。
【０００８】
上記したようなセルトランジスタの形成方法の一例は、特許文献１中において図１７より図１９までを説明している段落0064〜0067に述べられている。
【０００９】
即ち、図１０（ａ）に示すように、セルトランジスタのゲート電極8 のエッチング加工に際して、ゲート電極8 の側壁が切り立った形状となるように第１のシリコン酸化膜4 までパターニングする。
【００１０】
この後、例えばリンを1.5 ×1013cm-2の条件でイオン注入し、図１０（ｂ）に示すように、ソース・ドレイン領域9 の一部となる低濃度のｎ型領域を形成する。
【００１１】
この後、PSG からなる絶縁膜を堆積し、ゲート側壁にゲート側壁膜3 を残し、さらに、例えばリンを5 ×1015cm-2の条件でイオン注入し、ソース・ドレイン領域9 の一部となる高濃度のｎ型領域を形成する。
【００１２】
ここで、ソース・ドレイン領域9 における低濃度のｎ型領域は、高濃度のｎ型領域をゲート電極8 の極く近傍に形成した場合に生じるゲート端でのドレイン耐圧の低下を防ぐために形成されている。
【００１３】
ところで、上記したセルトランジスタと同一基板上に同じゲート電極材を用いて周辺回路のMISFETを形成する場合、従来の工程では、工程削減のためにそれらのゲート電極加工を同時に行っているが、MISFETに信頼性上の問題が生じることについて、以下に詳細に説明する。
【００１４】
即ち、図１０（ａ）に示したように、半導体基板1 上にゲート絶縁膜（熱酸化膜）2 を介してMISFETのゲート電極8 の側壁が切り立った形状となるようにエッチング加工するためにパターニングする際、ゲート電極8 のゲート絶縁膜2 に対するエッチングの選択比が無限大ではなく、前記ゲート電極（シリコンを含む）8 のエッチング加工時のゲート側壁堆積物（シリコン酸化物を含む）を取り除く際にゲート電極側壁近傍のゲート絶縁膜2 が薄膜化することによって、ゲート電極8 下に僅かながらアンダーカットを生じる。
【００１５】
この後、図１０（ｂ）に示したように、ソース・ドレイン領域9'の一部となる低濃度のｎ型領域を形成した後、PSG 膜を堆積してエッチングすることによりセルトランジスタのゲート側壁膜3 を形成する場合、MISFETのゲートエッジ部分にもゲート側壁膜3 が堆積された形状となる。
【００１６】
一般的に前記ゲート側壁膜3 に堆積されたPSG 膜を含む堆積シリコン酸化膜は、Si基板の熱酸化で形成したゲート絶縁膜2 に比較して耐圧特性が劣るので、ソース・ドレイン領域9'とゲート電極8 の端との間のゲート絶縁膜耐圧が劣化し、リーク電流が増大する問題があった。
【００１７】
さらに、前記特許文献１中の段落0069〜0077では、ソース・ドレイン領域9,9'の一部となる高濃度のｎ型領域を形成した後、BPSGやPSG からなる層間絶縁膜を堆積し、メモリセル上にプラズマ化学気相成長法によるシリコン窒化膜を形成することが述べられている。
【００１８】
しかし、このシリコン窒化膜の形成時に発生する、またはシリコン窒化膜に含有される多量の水素は、PSG およびBPSGといったシリケートガラス内を例えばシンター工程などの後熱工程で容易に拡散してしまう。このため、水素が、電荷蓄積層5 となるSiN のトラップ密度またはトンネル絶縁膜の界面準位密度を変化させ、セルトランジスタの電荷保持特性がSiN の堆積条件や堆積の有無によって変動してしまうという信頼性上の問題点があった。
【００１９】
また、前記特許文献１中の段落0069では、層間絶縁膜としてBPSGやPSGを用い、粘性流動をさせるために900 ℃30分の条件の熱工程を加えることが開示されている。
【００２０】
しかし、この熱工程でBPSGやPSG に含まれる水分またはヒドロニウムイオンが拡散し、ゲートエッジ部分を酸化してまうので、ゲートエッジ部分の形状が変化してしまう。
【００２１】
上記説明と同様に、層間絶縁膜として例えばシクロペンタシランまたはポリシラザンから形成された無機ガラスを用いた場合にも、無機ガラスに転換するためには酸化工程が必要であり、この熱工程でゲートエッジ部分を酸化し、ゲートエッジ部分の形状が変化してしまう。
【００２２】
【特許文献１】
特開平10-284627 号公報（段落0064〜0077、図17〜図19）
【００２３】
【非特許文献１】
「フラッシュメモリ技術ハンドブック」、サイエンスフォーラム発行、1993年 8月15日、p.206 〜215
【００２４】
【発明が解決しようとする課題】
上記したように従来のMONOS メモリのセルトランジスタの構造は、同じゲート電極材を用いて同一基板上にMISFETを形成した場合、MISFETのゲート絶縁膜の信頼性が低下する問題があった。また、層間絶縁膜となるシリケートガラス中の水分や、層間膜となる無機ガラスに転換するためには酸化工程を導入すると、ゲートエッジ部分を酸化し、その形状が変化してしまう信頼性上の問題点があった。
【００２５】
さらに、MONOS メモリのセルトランジスタのゲート電極の側壁形状をどのようにすれば、セルトランジスタのゲート長が例えば0.2μm以下の短チャネル効果による特性悪化を抑制できるかについて、または、消去速度を改善できるかについては、従来は不明であった。
【００２６】
本発明は上記の問題点を解決すべくなされたもので、その目的とするところは、ゲート後酸化膜を薄くしてMONOS メモリのセルトランジスタに特有の短チャネル特性の悪化の改善または消去速度の改善を図り、セルトランジスタのゲート長をより短くしても信頼性を確保し高集積化を図ることができる半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の第１の態様の半導体記憶装置は、第１導電型を有する半導体領域と、前記半導体領域に設けられ、電気的に書込み消去可能なメモリセルトランジスタの第２導電型を有するソース領域およびドレイン領域と、前記ソース領域とドレイン領域との間の前記半導体領域上に設けられ、第１の絶縁膜、電荷蓄積層および第２の絶縁膜からなるゲート絶縁膜構造と、前記電荷蓄積層はシリコン窒化膜、シリコン酸窒化膜、アルミナ膜およびそれらの積層膜から選択された１つからなり、前記第２の絶縁膜上に設けられた制御ゲート電極と、前記制御ゲート電極の両側に設けられ、その厚さが前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも小さいゲート側壁と、前記制御ゲート電極の上方に設けられた第３の絶縁膜と、前記ゲート側壁および前記第３の絶縁膜を覆うように形成された第４の絶縁膜とからなることを特徴とする。
【００２８】
本発明の第２の態様の半導体記憶装置は、第１導電型を有する半導体領域と、前記半導体領域に設けられ、電気的に書込み消去可能なメモリセルトランジスタの第２導電型を有するソース領域およびドレイン領域と、前記半導体領域のうちで少なくとも前記ソース領域とドレイン領域との間のチャネル領域上に形成され、第１の絶縁膜、電荷蓄積層および第２の絶縁膜からなるゲート絶縁膜構造と、前記電荷蓄積層はシリコン窒化膜、シリコン酸窒化膜、Al2 O3およびそれらの積層膜から選択された１つからなり、前記第２の絶縁膜上に設けられた制御ゲート電極と、前記制御ゲート電極の両側に設けられ、その厚さが前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも小さいゲート側壁と、前記制御ゲート電極の上方に設けられた第３の絶縁膜と、隣り合うセルトランジスタの各制御ゲート電極間の領域上を連続して覆うように設けられた第４の絶縁膜と、および前記第４の絶縁膜を覆う第５の絶縁膜と、隣り合う前記セルトランジスタ間において、前記第１の絶縁膜及び前記電荷蓄積層は、前記ソース領域とドレイン領域の上にも形成され、前記ソース領域とドレイン領域上において、前記第５の絶縁膜の下部と前記電荷蓄積層との間の距離が前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも大きいことを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３１】
＜第１の実施形態＞
図１は、本発明の半導体記憶装置の第１の実施形態に係るMONOS メモリのメモリセルアレイにおけるセルトランジスタの２個分を取り出して構造例を示す。
【００３２】
本例のセルトランジスタは、従来例のセルトランジスタと比較して、ゲート側壁の酸化または酸窒化により形成された側壁絶縁膜13のゲート電極側壁上での厚さb が、セルトランジスタのゲート絶縁膜のトップ酸化膜（ブロック酸化膜）6のゲート電極中央下部分の厚さa よりも小さいことを特徴とするものである。
【００３３】
図１において、半導体領域1 上に第１の絶縁膜（トンネル酸化膜）4 が形成され、その上にセルトランジスタの電荷蓄積層5 、第２の絶縁膜（トップ酸化膜、ブロック酸化膜）6 およびシリコンを含むゲート電極（制御ゲート電極）8 が順に形成されている。上記ゲート電極8 の上面には金属裏打ち層11が形成されており、その上に第３の絶縁膜10が形成されている。ここで、第２の絶縁膜6 のゲート電極中央下部分の厚さはa である。なお、以下では、セルトランジスタにおける第１の絶縁膜4 、電荷蓄積層5 、第２の絶縁膜6 の積層構造のゲート絶縁膜をONO 積層膜と称する。
【００３４】
そして、半導体領域1 の表層部には、ゲート電極8 下に対応するチャネル領域を挟んでソース領域あるいはドレイン領域（以下、ソース・ドレイン領域9 と記す）となるn 型領域が形成されている。
【００３５】
上記したようなソース・ドレイン領域9 、ONO 積層膜、電荷蓄積層5 およびゲート電極8 により、電荷蓄積層5 に蓄積された電荷量を情報量とするMONOS 型EEPROMメモリのセルトランジスタが形成されており、本例のセルトランジスタのゲート長は、0.2μm以下0.01μm以上である。
【００３６】
さらに、ゲート電極8 の両側には、ゲート側壁絶縁膜（以下、側壁絶縁膜と記す）13が形成されている。このゲート側壁上での側壁絶縁膜13の厚さはb である。この側壁絶縁膜13は、少なくともゲート電極8 に接する側面は、シリコンを含むゲート電極8 の酸化または酸窒化によって形成されたシリコン酸化膜またはシリコン酸窒化膜からなる。ここでは、側壁絶縁膜13の一部がゲート電極8 と第２の絶縁膜6 との間に若干侵入している様子を示している。
【００３７】
また、前述したようにゲート加工以前に金属裏打ち層11がゲート電極8 上に形成されている場合には、側壁絶縁膜13を形成する時に金属裏打ち層11も酸化または酸窒化されるので、側壁絶縁膜13' が同時に形成される。
【００３８】
さらに、側壁絶縁膜13, 13' 上には、第４の絶縁膜12、第１の層間絶縁膜14、上部配線15、第２の層間絶縁膜16およびパッシベーション膜17が順に形成されている。
【００３９】
上記構成において、前記半導体領域1 は、例えばボロンまたはインジウムの不純物濃度が1014cm-3から1019cm-3の間のp 型シリコン領域である。前記第１の絶縁膜4 は、例えば0.5nmから10nmの厚さのシリコン酸化膜またはオキシナイトライド膜からなる。前記電荷蓄積層5 は例えば3nmから50nmの厚さのシリコン窒化膜からなる。
【００４０】
前記第２の絶縁膜6 は例えば5nm以上、30nm以下の厚さのシリコン酸化膜または前記電荷蓄積層5 よりも酸素組成の多いシリコン酸窒化膜（オキシナイトライド膜）、Al2 O3 膜、ZrSiO 膜、HfSiO 膜、HfSiON膜、ZrSiON膜またはそれらの積層膜のいずれかからなる。
【００４１】
前記ゲート電極8 は、例えば10nmから500nmの厚さのポリシリコン層に不純物として例えばボロンまたはリン、砒素が1x1019cm-3から1x1021cm-3の範囲で添加されている。このボロンまたはリン、砒素の濃度は、制御ゲート電極8 の空乏化によってONO 積層膜にかかる電界が小さくなって消去時間または書きこみ時間が増大することを防ぐためには、1x1019cm-3以上とすることが望ましい。
【００４２】
前記金属裏打ち層11は、ゲート電極形成用の前記ポリシリコン層上に、WSi,NiSi,MoSi,TiSi,CoSi,W,Al,AlCu などのいずれかが例えば10nmから500nmの厚さで形成されたものであり、ゲート電極8 を低抵抗化するために形成しておくことが望ましい。
【００４３】
前記第３の絶縁膜10は、後工程でのゲート電極加工時のマスクとして機能するものであり、例えば5nmから500nmの厚さのシリコン窒化膜やシリコン酸化膜を形成しておくことが望ましい。
【００４４】
前記ソース・ドレイン領域9 は、例えばリンや砒素、アンチモンなどのn 型不純物が、表面濃度が1017cm-3から1021cm-3となるように深さ10nmから500nmの間で拡散またはイオン注入によって形成されている。
【００４５】
特に、MONOS メモリのセルトランジスタにおいては、ソース・ドレイン領域9の形成時の欠陥形成とドレイン耐圧劣化を防ぐために、注入された各イオンによる損傷領域が互いに連結して形成されない程度の低注入量が望ましい。具体的には、ソース・ドレイン領域9 のリンまたは砒素、アンチモンのドーピング量をゲート電極8 の下で5x1018cm-3以下に保つことが望ましい。また、この程度の低ドーピング量では、活性化率はほぼ１と考えてよいので、ゲート電極8 の下での第２の導電型のキャリア濃度は、5x1018cm-3以下に保つことが望ましい。
【００４６】
また、ソース・ドレイン領域9 は、後述する理由によってセルトランジスタの書き込みしきい値と消去しきい値の短チャネル効果の差を抑制するためには、後述する側壁絶縁膜13がゲート電極8 と第２の絶縁膜6 との間に侵入した長さよりも、さらにチャネル中央方向に伸びて形成されていることが望ましい。
【００４７】
前記第４の絶縁膜12は、例えばCVD(Chemical Vapor Deposition)法やスパッタ法で形成された堆積絶縁膜であり、例えばシリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜からなり、例えば5nmから200nmの厚さの範囲で形成されている。この第４の絶縁膜12は、後述するようにその上方に形成された膜からのガスまたはラジカル、イオンがメモリセルに悪影響を及ぼすのを防ぐために、セルトランジスタのゲート電極上の第３の絶縁膜10を覆うように全面に堆積されるとともに、少なくとも２つの隣接するセルトランジスタ間でゲート電極側面とソース・ドレイン領域9 上を覆うように形成されていることが望ましい。
【００４８】
前記第１の層間絶縁膜14は、例えばボロンまたはリンを1x1020cm-3以上含むBPSG,PSG、BSG などのシリケートガラスが例えば10nmから1000nmの厚さの範囲で形成されている。このシリケートガラスは、アルカリイオンをゲッタリングする機能があり、アルカリイオンによる汚染を防ぐためにはセルトランジスタの上方の全面に形成されることが望ましい。
【００４９】
前記上部配線15は、例えばW,Al,AlCuやCuからなる。本例では、配線層として１層のみを示したが、多層配線構造を積層してもよいことは勿論である。
【００５０】
前記第２の層間絶縁膜16は、例えばTEOSやHDP(High Density Plasma)によって形成したシリコン酸化膜やHSQ などからなる。前記パッシベーション膜17は、例えばプラズマ化学気相成長法で堆積されたシリコン窒化膜が例えば20nmから1μmの範囲で全面に堆積されている。
【００５１】
上記したように第１の実施形態のセルトランジスタの構造では、ゲート側壁絶縁膜13として、従来例の堆積絶縁膜よりも品質の高い熱酸化膜を用いることにより、ゲート側壁における電荷トラップ密度を小さくし、しきい値の変動を防ぐことができる。
【００５２】
さらに、側壁絶縁膜13の電荷トラップ密度を電荷蓄積層5 のトラップ密度よりも下げるためには、側壁絶縁膜13の酸素組成を電荷蓄積層5 よりも多くすることが望ましい。
【００５３】
ここで、側壁絶縁膜13に注入された電子は、半導体基板1 から離れているので半導体基板1 からの正孔の注入で消去されることがなく、累積的に蓄積される。よって、側壁絶縁膜13の酸素組成を電荷蓄積層5 よりも増大させておくことにより、電荷蓄積層5 に蓄えるべき電荷が漏れて側壁絶縁膜13に累積的に蓄積されることに起因する制御困難なしきい値変動を生じる問題を回避することができる。
【００５４】
また、側壁絶縁膜13の絶縁耐圧(dielectric breakdown voltage)が向上しているので、ゲート電極8 と側壁絶縁膜13との間の界面準位密度を低くすることが可能であり、ゲート電極8 とソース・ドレイン領域9 との間に従来例よりも高い電圧を印加することができる。
【００５５】
なお、図１中には、前述したように金属裏打ち層11の酸化または酸窒化により同時に形成される側壁絶縁膜13と13'の境界を破線で示しているが、側壁絶縁膜13' は、金属裏打ち層11の構成金属元素が混入するので、側壁絶縁膜13よりも単位厚さあたりの耐圧など絶縁特性は劣化する。
【００５６】
しかし、図１の構造のセルトランジスタは、データ書込み時に電荷蓄積層5へ意図して電荷を注入するために、主にゲート電極8 と半導体基板1 またはドレイン領域9 との間には書込みに大きな電界が印加され、それよりも小さな電界が隣り合うゲート電極8 間に印加されるように制御される。データ消去時も、隣り合うゲート電極8 間には小さな電界が印加されるように制御される。よって、前述したように、側壁絶縁膜13のうち少なくともゲート電極8 に接する側面が、例えばシリコン酸化膜やシリコン酸窒化膜からなる高品質な絶縁膜となるように形成されていればよい。
【００５７】
側壁絶縁膜13が酸化または酸窒化プロセスで形成されているか、または、従来例のように堆積膜で形成されているかは、次のように判別することができる。
【００５８】
即ち、前述したようにゲート加工以前に金属裏打ち層11がゲート電極8 上に形成されている場合には、シリコン酸化膜またはシリコン酸窒化膜からなる側壁絶縁膜13と金属裏打ち層11の酸化物または酸窒化物による側壁絶縁膜13' が同時に形成される。よって、この側壁絶縁膜13' が形成されている場合には、側壁絶縁膜13が酸化または酸窒化プロセスで形成されていると判別することができる。
【００５９】
また、前述したようにゲート電極加工マスク用の第３の絶縁膜10がシリコン窒化膜から形成されている場合には、側壁絶縁膜13を形成する際にゲート電極8 のシリコンがシリコン酸化膜またはシリコン酸窒化膜に転換されるので、ゲート電極8 が第３の絶縁膜10よりも酸化膜形成分だけゲート長方向に膜減りした形状となる。よって、このように膜減りしている場合には、側壁絶縁膜13が酸化または酸窒化プロセスで形成されていると判別することができる。
【００６０】
図２は、図１に示したセルトランジスタと同一半導体基板上に形成され、かつ、セルトランジスタとゲート電極8 を共通に加工した周辺回路用のMISFETの断面構造を示す。
【００６１】
図２において、半導体領域1'は、図１中に示した半導体領域（p 型シリコン層）1 と同一母体から形成された領域であればよく、例えばp 型シリコン基板上のn型Well内に形成されたp 型Wellでよいし、p 型シリコン基板上に直接形成されたp 型Wellでもよい。半導体領域1'上に形成されたゲート絶縁膜2 は、例えば1.5nm以上、50nm以下の厚さのシリコン酸化膜またはオキシナイトライド膜（シリコン酸窒化膜）からなる。
【００６２】
ゲート絶縁膜2 上に形成されたゲート電極8 は、図１中に示したゲート電極（制御ゲート電極）8 と同様に、10nmから500nmの厚さのポリシリコン層に、不純物として例えばボロンまたはリン、砒素が1x1019cm-3から1x1021cm-3の範囲で添加されている。このゲート電極8 と図１中に示したゲート電極8 とは同一のリソグラフィで加工されることによって、工程を削減することが望ましい。
【００６３】
前記半導体領域1'の表層部には、ゲート電極8 下に対応するチャネル領域を挟んでソース・ドレイン領域9'としてn 型領域が形成されている。このソース・ドレイン領域9'は、図１中に示したセルトランジスタのソース・ドレイン領域9 と同様に、例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように、深さ10nmから500nmの間で拡散またはイオン注入によって形成されている。
【００６４】
これらのソース・ドレイン領域9'、ゲート絶縁膜2 およびゲート電極8 により、n 型MISFETが形成されており、本例では、MISFETのゲート長は、1.0μm以下0.01μm以上である。
【００６５】
なお、第３の絶縁膜10、金属裏打ち層11、第４の絶縁膜12、側壁絶縁膜13、13' 、第１の層間絶縁膜14、上部配線15、第２の層間絶縁膜16、パッシベーション膜17であり、それぞれ図１中に示したものと同様である。
【００６６】
図１および図２に示した構造の製造工程は、図２中に示したMISFETのゲート絶縁膜2 と図１中に示したセルトランジスタの絶縁膜4,5,6 を形成した後は同じでよく、例えば本願発明者らによる先行出願である特願2001-264754の明細書に記載されている方法を用いれば良いので、ここでは説明を省略する。
【００６７】
図２に示した構造のMISFETによれば、図１に示した構造のセルトランジスタと同様に、側壁絶縁膜13はシリコンを含むゲート電極8 の酸化または酸窒化によって形成されているので、ゲート側壁部で厚膜化することができ、ゲートエッジ部分での電界集中を防ぐことができる。よって、従来例よりも信頼性を向上することができる。
【００６８】
しかも、側壁絶縁膜13を形成する際に、同時に半導体領域1'が酸化または酸窒化される。よって、図１に示したセルトランジスタよりも、ゲート電極8 と半導体基板1'およびソース・ドレイン領域9'との間隔を広げることができ、ゲート端での電界集中をより小さくし、ゲート電極8 からのリーク電流を抑えることができる。
【００６９】
また、側壁絶縁膜13とゲート絶縁膜2 によって、ゲート電極8 とソース・ドレイン領域9 との間の電気的絶縁、および、ゲート電極8 とコンタクトや上部配線層との間の電気的絶縁を保っている。
【００７０】
また、ソース・ドレイン領域9'を形成するためのn 型イオンの注入に際して、前記側壁絶縁膜13を介在させて行うことによって、ゲート電極8 の端とイオン注入で生じた欠陥領域を側壁絶縁膜13の厚さ分だけ離すことができ、ゲート電極8と半導体領域1'との間のゲート絶縁膜2 に対するイオン注入によるダメージを小さくすることができる。
【００７１】
また、図１中及び図２中の第４の絶縁膜12として、前記側壁絶縁膜13よりも窒素組成の多いシリコン窒化膜かシリコン酸窒化膜を用いることにより、第４の絶縁膜12より上方に形成された膜からのヒドロニウムイオンや酸素の透過を防ぐことができ、それらによりメモリセルのゲート端が酸化されてしまうことによって形状が変化してしまうのを防止するのに望ましい。
【００７２】
具体例として、第４の絶縁膜12の形成に際して、例えばDCS(ジクロロシラン）やTCS （テトラクロロシラン）、HCD （ヘキサクロロジシラン）を用いて600 ℃以上1000℃以下の温度で堆積したSiN 膜を形成する。このように形成されたSiN膜は、500 ℃以下の温度で堆積したプラズマ化学気相成長法で堆積したシリコン窒化膜よりも緻密であり、前記ヒドロニウムイオンや酸素、または水素の透過を防ぐことができるので望ましい。
【００７３】
なお、図１に示したように、ゲート電極8 の高さが側壁絶縁膜13' の厚さよりも高い場合には、第４の絶縁膜12から側壁絶縁膜13を通じたゲート端のブロック酸化膜6 への距離が、第４の絶縁膜12から側壁絶縁膜13' を通じたゲート端のブロック酸化膜6 への距離よりも近い。これにより、第４の絶縁膜12からの金属イオンによる側壁絶縁膜13を通じたゲート端のブロック酸化膜6 への汚染が、側壁絶縁膜13' からの金属イオンによる汚染よりも生じ易い。これを抑制するためには、第４の絶縁膜12中の金属原子の密度を側壁絶縁膜13' 中の金属原子の密度よりも小さくすることが望ましい。
【００７４】
また、第４の絶縁膜12としてシリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜を用いることにより、水素の透過を防ぐことができる。したがって、第４の絶縁膜12より上方に形成された膜からの水素が電荷蓄積層5 のトラップ密度またはトンネル絶縁膜の界面準位密度を変化させることによってメモリセルの電荷保持特性が変動してしまうことを防止することができる。
【００７５】
さらに、第４の絶縁膜12と電荷蓄積層5 との間の距離を前記ブロック酸化膜6 の前記ゲート電極中央下部分の厚さａよりも小さくすることによって、第４の絶縁膜12の加工端より、第４の絶縁膜12と電荷蓄積層5 の間のシリコン酸化膜を通じてヒドロニウムイオンや酸素、および水素、またはNaなどのアルカリイオンが入り難くなるので望ましい。このことは、シリコン酸化膜よりもシリコン窒化膜の方が緻密であり、ヒドロニウムイオンや酸素、および水素、またはアルカリイオンをよくブロックするという当業者に周知の技術から明らかである。
【００７６】
上記アルカリイオンは、よく知られているように、セルトランジスタのブロック酸化膜6 を汚染すると、高温高電界で動き得る帯電トラップとなるので、電荷注入条件が同じでもセルトランジスタのしきい値が変化してその信頼性を損なう原因となる。また、ブロック酸化膜6 のリーク電流を劣化させるので、消去時にゲート電極8 から電荷蓄積層5 に電子電流が注入される原因となり、深く消去できない問題を生ずるが、この問題は本例の構造によれば回避することができる。
【００７７】
さらに、本例のように、第４の絶縁膜12を側壁絶縁膜13上に他の堆積絶縁膜を介さずに形成することは、堆積絶縁膜に熱工程が印加された場合に生じる、例えば水分や炭素といった脱ガスまたはイオン成分による特性変化を抑制することができるので、望ましい。
【００７８】
また、本例では、第１の層間絶縁膜14は、第４の絶縁膜12に直接に接して形成されているが、必ずしも直接に接することなく、例えば配線層間の絶縁膜や配線層上の絶縁膜として形成してもゲッタリングの効果はあるので構わない。
【００７９】
また、第１の層間絶縁膜14として前述したシリケートガラスを用いる場合、シリケートガラスは、一般的に堆積直後の埋め込み性が悪いので、堆積後に、例えば750 ℃から1000℃の間で2 分から120 分の範囲でアニールを行うことにより粘性流動させて平坦化させる。このアニールを行う際、シリケートガラスに含まれる水分またはヒドロニウムイオンが遊離するが、第４の絶縁膜12を形成することにより、水分によりメモリセルのゲート端が酸化されてゲート電極8 端のブロック酸化膜が厚膜化して形状が変化してしまうことを防ぐことができる。
【００８０】
また、第１の層間絶縁膜14として例えばシクロペンタシランまたはポリシラザンから形成された無機ガラスを用いてもよい。この場合、シクロペンタシランまたはポリシラザンを無機ガラスに転換するためには酸化工程が必要であり、この酸化工程において酸化剤がメモリセルのゲートエッジ部分を酸化してまうことによってゲート電極8 端のブロック酸化膜が厚膜化して形状が変化してしまう問題は、前記第４の絶縁膜12を形成することによって防ぐことができる。
【００８１】
また、第１の層間絶縁膜14として例えばTEOSやHDP によって形成したシリコン酸化膜やHSQ などの他の層間膜との積層構造を用いてもよい。
【００８２】
一方、前記パッシベーション膜17に用いられたシリコン窒化膜は、チップ外部（上面）から拡散してくる水分をブロックする機能があるが、一方ではシリコン窒化膜の形成時に大量の水素または水素ラジカルが発生する。この水素は、シリコン酸化膜より水素の阻止能力が高い第４の絶縁膜12によってブロックされるので、水素が電荷蓄積層5 のSiN のトラップ密度またはトンネル絶縁膜の界面準位密度を変化させることによってメモリセルの電荷保持特性が変動してしまう問題を回避することができる。
【００８３】
なお、書込みおよび消去電界のばらつきによるしきい値の広がりを防止するために、半導体領域1 のソース・ドレイン領域9 間のチャネル領域上では、絶縁膜4,5,6 が均一な膜厚で形成されていることが望ましい。
【００８４】
上記した本発明における特徴は、側壁絶縁膜13のゲート電極8 の側壁上での厚さb は、ゲート電極中央下におけるONO 積層膜のトップ酸化膜である第２の絶縁膜（ブロック酸化膜）6 の厚さa よりも小さいことである。本発明者らは、上記した条件 a＞b を満たすことによって、特にゲート電極長が0.2μm 以下のセルトランジスタの短チャネル効果が改善されることを発見した。
【００８５】
図３および図４は、それぞれ対応して図１中のセルトランジスタのブロック酸化膜6 を5nm とした場合に側壁絶縁膜13の厚さをパラメータとして消去しきい値および書き込みしきい値のゲート電極長(gate length) 依存性を示す。
【００８６】
図３および図４に示した特性を有する各デバイスは、ONO 積層膜の膜厚は同一のバッチ(batch) 工程で作成しているのでほぼ等しくなるよう制御されており、ソース・ドレイン領域（図１中の9 ）についても同一の条件で形成しており、第１の絶縁膜（図１中の4 ）には、2.7nmのシリコン酸化膜を用いている。
【００８７】
また、書込み条件は、電圧が10Vから20V間でパルス幅が10μsから10msの間の同一パルス電圧をゲート電極（図１中の8 ）に与え、ソース・ドレイン領域9 、基板領域（図１中の1 ）を0Vとしている。また、消去条件は、電圧が10Vから20V間でパルス幅が1msから1sの間の同一パルス電圧を基板領域1 に与え、ソース・ドレイン領域9 を電気的にフローティング(floating)状態として、ゲート電極8 を0Vとしている。これらの書込みおよび消去の条件では、トンネル電流がチャネルから電荷蓄積層（図１中の5 ）に注入される条件となっている。
【００８８】
図３に示した特性から分かるように、セルトランジスタのゲート長が短くなるほど消去しきい値は低下するが、消去しきい値が側壁絶縁膜13の厚さに依存する特性は±0.1V以内の範囲に収まっている。
【００８９】
また、図４に示した特性から分かるように、セルトランジスタのゲート長が短くなるほど書き込みしきい値も低下するが、その低下量は消去しきい値よりも大きい。即ち、書込み電圧パルスおよび消去電圧パルスの条件を一定とした状態では、ゲート長が短くなると、書き込みしきい値と消去しきい値との差（しきい値ウィンドウ）が小さくなってしまう。
【００９０】
ここで、特にゲート長が0.2μm以下の場合に、側壁絶縁膜13の厚さが6nmから0.6nmの範囲で薄くなるほど書き込みしきい値が高くなっている。つまり、側壁絶縁膜厚13を薄膜化することによって、書込みおよび消去しきい値の差（しきい値ウィンドウ）を大きくすることができることが判明した。
【００９１】
図５（ａ）および（ｂ）は、図１中のセルトランジスタのゲート長が短くなるほど書き込みしきい値が低下する現象（側壁絶縁膜13の厚膜化による短チャネル効果が悪化する様子）を説明するモデルを示す。
【００９２】
図５（ａ）は、図１中のセルトランジスタの示す断面図である。
【００９３】
図５（ａ）において、側壁絶縁膜13をゲート電極8 の酸化または窒化によって形成することによって、ソース・ドレイン領域9 の近傍では側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込んだ形状になる。このように側壁絶縁膜13が楔状に入り込んでブロック酸化膜6 が厚膜化した領域を、便宜上、ゲートエッジ部と呼ぶ。このゲートエッジ部では、チャネル中央部に比べてゲート電極8 から半導体基板1 までの間隔が増大し、書込み時の書込み電界が低下する。
【００９４】
さらに、側壁絶縁膜13を形成する酸化または酸窒化によってゲートエッジ部でゲート電極8 の角が丸まった形状になると、ゲート電極8 の角部分の電界が低下して書込み時の書込み電界が低下する。この結果、ゲートエッジ部では、チャネル中央部と比較して書き込まれる電荷量が減少する。
【００９５】
図５（ｂ）は、書込み後の読み出し時において第１の絶縁膜4 の極く近傍の半導体領域1 内（例えば絶縁膜4 と半導体領域1 の界面から0.2nm入った領域）におけるA-A'線に沿ったポテンシャル分布を模式的に示す。
【００９６】
図５（ｂ）中、実線は、第２導電型のキャリア（電子）に対するチャネルポテンシャルを示し、破線は、チャネル中央部とゲートエッジ部に均等に書込み電荷が注入された場合を示す。
【００９７】
書き込まれる負の電荷量が多いほど、チャネルポテンシャルはより高くなり、反転し難くなる。よって、図５（ｂ）に示すように、ゲートエッジ部では、書込み後の読み出し時のチャネルポテンシャルが低下し、均一に電荷が注入された場合よりも書き込みしきい値が低下し易くなる。さらに、ゲート長が短くなると、ゲートエッジ部のポテンシャルがチャネル中央部まで及ぶので、書き込みしきい値の低下がさらに大きくなる。即ち、ゲート長が短くなり、チャネル長が短くなると、書き込みしきい値の低下がより大きくなる。
【００９８】
なお、本図では、説明を分かり易くするために、一対のソース・ドレイン領域9 間に印加される電圧は、半導体基板1 とソース領域またはドレイン領域9 との作りつけ電圧よりも充分小さいものとするが、上記電圧が大きな場合でも定性的な結果は同じである。
【００９９】
なお、消去状態では、ゲートエッジ部での消去時の電界の絶対値はチャネル中央よりも低く、チャネル中央の電荷がゲートエッジ部よりも正に帯電する。よって、ゲートエッジ部において第２導電型のキャリアに対するチャネルポテンシャルが高くなり、消去しきい値の低下量は書き込みしきい値の低下量よりも小さくなる。
【０１００】
つまり、ゲート長を短くした場合のしきい値ウィンドウを大きくするには、書き込みしきい値の低下量と消去しきい値の低下量との差を小さくすることが重要である。このためには、ゲート端での側壁酸化膜厚13を小さくし、側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込みむことを防止することが構造上重要である。
【０１０１】
前述したように、第４の絶縁膜12を形成することにより、層間膜14の粘性流動や酸化膜への転換で発生する酸化種によってメモリセルのブロック酸化膜6 のゲートエッジ部分を酸化してしまう問題を防ぐことができる。
【０１０２】
また、しきい値ウインドウの低下を抑制するには、ソース・ドレイン領域9 は、ゲート電極8 とブロック酸化膜6 との間に側壁絶縁膜13が侵入する長さよりもチャネル中央方向に伸びて形成されていることが望ましい。
【０１０３】
このためには、側壁絶縁膜13を薄膜化することにより、ソース・ドレイン領域9 のゲート電極8 下のオーバーラップ領域の長さを小さくし、チャネル長をより大きく確保することができる。これにより、短チャネル効果をより抑制することができる。また、オーバーラップ領域の長さが小さいので、ソース・ドレイン領域9 とゲート電極8 の負荷容量をより小さくし、セルトランジスタのゲート電極8 に対するミラー（Mirror）容量を小さくできるので、より高速にゲート電極8を充放電することができる。
【０１０４】
また、第１の実施形態の構造において、セルトランジスタのゲート電極8 とMISFETのゲート電極8 を同時に加工する場合でも、MISFETのゲート絶縁膜2 として5nmから30nmの範囲の或る膜厚のシリコン酸化膜を同時に形成した場合には、側壁絶縁膜13を6nmから0.6nmと薄膜化してもゲート電極8 からの漏れ電流が増大することなく、MISFETの良好な動作を得ることが可能であることが確認された。これは、0.6nm以上の側壁絶縁膜13の形成によって、MISFETのゲート電極8 とゲート絶縁膜2 との間に楔状の部分が形成され、側壁絶縁膜13が厚膜化し、電界が緩和されたためと考えられる。この効果は、ゲート絶縁膜2 が薄膜化した場合にも得られることは言うまでもない。
【０１０５】
さらに、図１に示したセルトランジスタについても、側壁絶縁膜13を6nmから0.6nmの範囲で、書き込みしきい値および消去しきい値のボックスプロットでの外れ値は107 bit 中に1 bitも存在しなかった。これは、MISFETの信頼性とMONOS メモリのセルトランジスタの信頼性の向上を同時に達成できたことを示している。
【０１０６】
以上説明したように、本発明者は、MONOS メモリのセルトランジスタのブロック酸化膜厚a よりも側壁酸化膜厚b を小さくした場合に、書き込みしきい値の短チャネル効果が改善されることを実証し、新たな構造を発明した。さらに、ゲート電極長が0.2μm以下の場合に、特に短チャネル効果が改善されることを実証し、これを利用した構造を発明した。
【０１０７】
＜第２の実施形態＞
図６および図７は、第２の実施形態に係る同一半導体基板上に形成されたMONOS メモリにおけるセル領域のセルトランジスタおよび周辺回路領域のMISFETに対応する断面構造を示している。
【０１０８】
図６および図７に示す構造は、図１および図２に示した構造と比べて、ゲート側壁絶縁膜13、13' より上の膜の構成が異なり、その他の部分は同じであるので、図１中および図２中と同一符号を付して詳しい説明は省略する。
【０１０９】
即ち、図６および図７に示す構造では、ゲート側壁絶縁膜13、13' 上に第５の絶縁膜12を介して第４の絶縁膜12' （第１の実施形態における第４の絶縁膜12に相当する）が形成されている。
【０１１０】
上記第５の絶縁膜12は、例えばHDP やCVD 法やスパッタ法、または塗布法で形成された堆積絶縁膜であり、例えばシリコン酸化膜からなる厚さ5nmから200nmの範囲で形成されている。この第５の絶縁膜12は、この後に積層される第４の絶縁膜12' が発生する応力を緩和し、結晶欠陥を抑制するバッファー酸化膜としての役割を有する。
【０１１１】
第２の実施形態においても、従来例に比較して、側壁絶縁膜13の側壁上での厚さb をブロック酸化膜6 のゲート電極中央下部分の厚さa よりも小さくし、側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込みむことを抑制している。
【０１１２】
第２の実施形態における効果は、前述した第１の実施形態における効果と比べて、基本的に同様であるので同一の効果については説明を省略するが、以下に述べるような独特の効果を有する。
【０１１３】
即ち、第５の絶縁膜12であるシリコン酸化膜は、この後に積層される第４の絶縁膜12' よりも誘電率が低いので、第１の実施形態よりもソース・ドレイン領域9 とゲート電極8 とのオーバーラップ容量を減少させ、ゲート充放電時間を短縮することができるという特徴を持つ。
【０１１４】
さらに、隣り合う２つのゲート電極8 間の絶縁に、第１の実施形態よりも誘電率の低い第５の絶縁膜12を用いることができるので、ゲート電極8 間の容量を小さくし、隣り合うゲート電極8 の電位により書きこみ電界が受ける影響を小さく保ちつつ、ゲート充放電時間をより短縮できる特徴を持つ。
【０１１５】
なお、第５の絶縁膜12は、ゲート上の第３の絶縁膜10上に形成される必要は必ずしもなく、いわゆる側壁残しプロセスによりゲート側壁方向に選択的に形成されていてもよい。
【０１１６】
また、本例では、第５の絶縁膜12を形成した後にソース・ドレイン領域9 を形成するイオン注入を行ってもよい。これにより、本例では、ゲート電極8 とソース・ドレイン領域9 のオーバーラップ領域の長さを絶縁膜12の厚さだけ短くすることができる。
【０１１７】
よって、第１の実施形態よりも実効チャネル長を長くすることができ、短チャネル効果をより抑制することができる。さらに、第１の実施形態に比べて、ソース・ドレイン領域9 を形成するイオン注入領域をゲート電極8 端からより離すことができるので、結晶欠陥の発生をより少なくでき、リーク電流の少ないソース・ドレイン領域9 を形成することができる。
【０１１８】
さらに、第５の絶縁膜12上には、例えばシリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜からなる第４の絶縁膜12' が例えば厚さ5nmから200nmの範囲で形成されている。この第４の絶縁膜12' は、それより上方に形成された膜からのガスまたはラジカル、イオンがメモリセルに悪影響を及ぼすのを防ぐために、図６に示したように、セルトランジスタに対して全面堆積されていること、少なくとも２つの隣り合うメモリセル間のゲート電極側面とソース・ドレイン領域9 上を覆うように形成されていることが望ましい。この第４の絶縁膜12' に関するその他のことは、第１の実施形態で第４の絶縁膜12について前述した通りである。
【０１１９】
なお、図６中に示すように、第４の絶縁膜12' と電荷蓄積層5 との距離c は、前記ブロック酸化膜6 のゲート電極中央下部分の厚さa よりも大きく設定することが、第４の絶縁膜12' と第５の絶縁膜12との界面のポテンシャルをゲート電極8 とブロック酸化膜6 との界面のポテンシャルよりも高くして半導体基板1 や電荷蓄積層5 から絶縁膜12' と絶縁膜12との界面へ電荷を漏れ難くする観点で望ましい。
【０１２０】
このような構造により、第４の絶縁膜12' と第５の絶縁膜12との界面に電荷が蓄積しにくくなり、累積的に蓄積されるために生ずる制御困難なしきい値変動を生じる問題を回避することができる。
【０１２１】
また、第２の実施形態において、第５の絶縁膜12として5nmから30nmの範囲の或る膜厚の堆積シリコン酸化膜を用い、セルトランジスタのゲート電極とMISFETのゲート電極を同時に加工した場合でも、第５のゲート絶縁膜2 として5nmから30nmの範囲の或る膜厚のシリコン酸化膜を同時に形成した場合には、側壁絶縁膜13を6nmから0.6nmと薄膜化してもゲート電極8 からの漏れ電流が増大することなく、MISFETの良好な動作を得ることが可能であった。これは、0.6nm以上の側壁絶縁膜13の形成によって、MISFETのゲート電極8 とゲート絶縁膜2 との間に楔状の側壁絶縁膜13が形成され、厚膜化によって電界が緩和されたためと考えられる。この効果は、ゲート絶縁膜2 が薄膜化した場合にも得られることは言うまでもない。
【０１２２】
さらに、図６に示したセルトランジスタも、図１を参照して前述したセルトランジスタと同様に、書き込みしきい値および消去しきい値のボックスプロットでの外れ値は107 bit 中1 bitも存在しなかった。これは、MONOS メモリのセルトランジスタの信頼性とMISFETの信頼性の向上を同時に達成できることを示している。
【０１２３】
なお、第１の実施形態および第２の実施形態では、複数のゲート電極8 に接続されるデータ制御線の形成方向（図１および図６では紙面の表裏方向に相当する）とチャネルの形成方向（図１および図６では紙面の左右方向に相当する）が直交している。また、複数のメモリセルが１つのソース・ドレイン領域9 を共有している形状となっている。このような形状は、隣り合うメモリセルのソース領域およびドレイン領域を直列接続する構造、例えばNAND型メモリセルのアレイに適用できる。さらに、共有されたソース・ドレイン領域9 を共通ソース線として、図１および図６では紙面の表裏方向に延在させれば、メモリセルのドレイン領域を並列接続したNOR 型メモリセルのアレイに適用できる。これらアレイ構成や効果については、例えば当発明者らによる先行出願である特願2001-264754 に記載されているので、ここでは省略する。
【０１２４】
＜第３の実施形態＞
図８は、第３の実施形態に係るMONOS メモリのセル領域において、隣り合う２つのセルトランジスタの各ゲート電極8 がデータ制御線（11や8'に相当）で接続された状態の断面構造を示している。図９は、図８のパターンと直交する方向でゲート電極8 を通る断面構造を示している。
【０１２５】
図８および図９に示す構造は、図６に示した構造と比べて、次の点が異なり、その他の部分は同じであるので、図６中と同一符号を付して説明を省略する。
【０１２６】
即ち、本例では、（１）ソース・ドレイン領域9 上で電荷蓄積膜5 の一部が取り除かれ、隣り合うメモリセルのゲート電極8 間に、例えばシリコン酸化膜からなる素子分離絶縁膜12が形成されている。（２）ゲート電極8 上に、例えばポリシリコンやSiGe混晶からなるゲート配線8'が10nmから300nmの範囲で堆積され、その上に金属裏打ち層11およびマスク絶縁膜10が順に形成されている。この場合、ゲート電極8 に接続されるデータ制御線（11や8'に相当）の形成方向とチャネルの形成方向が一致している。（３）第２の絶縁膜6 、ゲート電極8 、ゲート配線8'、金属裏打ち層11およびマスク絶縁膜10の積層構造を覆うように第４の絶縁膜12' が形成されている。この第４の絶縁膜12' は、第２の実施形態と同様に、それより上方に形成された膜からのガスまたはラジカル、イオンがメモリセルに悪影響を及ぼすのを防ぐためにセルトランジスタに対して全面に堆積されていることが望ましい。
【０１２７】
なお、本例でも、MONOS メモリにおけるセル領域のセルトランジスタと同一半導体基板上にMISFETを形成し、それぞれのゲート電極を同時に加工することを想定しており、第１の実施形態あるいは第２の実施形態で説明したような信頼性の向上の効果が得られる。この場合、第１の実施形態あるいは第２の実施形態で説明したように、ゲート電極8 を加工した後に、側壁絶縁膜13を酸化または酸窒化により形成し、MISFET用のソース・ドレイン領域を形成するため例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように深さ10nmから500nmの間で拡散またはイオン注入して形成すればよい。
【０１２８】
図８および図９に示すゲート構造は、例えば次のような手順で形成することができる。Si基板上に、第１の絶縁膜4 、電荷蓄積層5 、第２の絶縁膜6 、ゲート電極8 形成用のシリコンを含むゲート電極材まで順に積層した後、第１の絶縁膜4 に達するまでゲート幅に相当する線状にパターンニングして異方性エッチングを行い、ゲート電極材、第２の絶縁膜6 、電荷蓄積層5 、第１の絶縁膜4 の不要部分を取り除く。そして、ゲート電極8 の酸化または酸窒化により側壁絶縁膜13を形成した後、ソース・ドレイン領域9 となるn 型層を形成するために、例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように深さ10nmから500nmの間でイオン注入する。
【０１２９】
この後、全面に素子分離形成用のシリコン酸化膜、シリケートガラス、または無機ガラスを10nmから1000nmの厚さの範囲で堆積した後、例えばCMP(Chemical Mechanical Polishing)によって平坦化することにより、素子分離絶縁膜12を残す。さらに、ゲート電極8 の上部表面を例えばフッ化アンモニウム溶液などのウェットエッチングによって露出させる。
【０１３０】
この後、例えばポリシリコンやSiGe混晶からなるゲート配線8'形成用のゲート配線材を10nmから300nmの範囲で堆積し、さらに、金属裏打ち層11、マスク絶縁膜10を全面に堆積する。ここで、セルトランジスタの消去時間または書込み時間が増大することを防ぐために、ゲート配線材のボロン、リン、または砒素の濃度は1x1019cm-3以上とすることによって、ゲート配線材の空乏化によりONO 積層膜にかかる電界を小さくすることが望ましい。
【０１３１】
次に、図８のパターンと直交する方向で線状にセルトランジスタ部のパターニングを行い、異方性エッチングを行い、マスク絶縁膜10、金属裏打ち層11、ゲート配線材, およびゲート電極材、第２の絶縁膜6 までエッチングを行う。
【０１３２】
この後、図９に示したように、隣り合う２つのセルトランジスタのチャネル間の漏れ電流を少なくするために半導体領域1 にp 型ストッパー領域18を形成してもよい。このp 型ストッパー領域18は、例えばボロンかBF2 、インジウムを、表面濃度が1016cm-3から1018cm-3、深さが10nmから500nmの間になるようにイオン注入して形成する。さらに、全面に、シリコン窒化膜かシリコン酸窒化膜、またはアルミナ膜からなる第４の絶縁膜12' を例えば厚さ5nmから200nmの範囲で形成する。
【０１３３】
上記した第３の実施形態では、以下の特長がある。
【０１３４】
▲１▼制御電極（ゲート電極8 およびゲート配線8'）は、ソース・ドレイン領域9が形成される方向（図８では紙面の表裏方向) と直交する方向（図８では紙面の左右方向）に形成されている。これによって、隣り合うセルトランジスタのソース領域およびドレイン領域を並列に接続する構造、例えばAND 型セルアレイやVirtual Ground Array を実現するのに適している。また、素子分離膜12とソース・ドレイン領域9 、および電荷蓄積層5 を自己整合的に形成することができるので、それらの層間でのパターンの合わせずれの余裕を確保する必要がなく、より高密度なセルアレイを実現することができる。これらのアレイ構成や効果については、例えば、当発明者らによる先行出願である特願2001-264754 に記載されているので、ここでは省略する。
【０１３５】
▲２▼ソース・ドレイン領域9 上で電荷蓄積膜5 の一部が取り除かれているので、この取り除かれた領域上では電荷蓄積が生じ難くなる。よって、電荷蓄積膜5 が形成された場合に例えばプロセス過程やソース・ドレイン領域の電圧を変化させた時に生じる電荷蓄積量の変化を防止することができ、ソース・ドレイン領域の抵抗をより一定に保つことができる。
【０１３６】
なお、本発明は上記各実施形態に限られない。上記各実施形態では、チャネル全面で半導体基板1 から電荷蓄積層5 へ絶縁膜4 を通じてトンネル電流を流して書込みおよび消去を行う場合を示したが、いわゆるhot hole (assisted tunnel) eraseと呼ばれるホットホールによる消去方法を採用する場合でも前述したような効果が得られる。このhot hole (assisted tunnel) eraseを行うには、ドレイン領域に半導体基板1 に対して例えば2Vから10Vの間の正の電圧を印加し、さらに、ゲート電極8 に半導体基板1 に対して-1Vから-10Vの間の電圧を印加することによって、ドレイン・基板間にGate Induced Drain Leak(GIDL)となる電子・正孔対を発生させ、その正孔を電荷蓄積層5 に注入することにより消去する。この場合、本発明の構造、つまり、側壁絶縁膜13の側壁上での絶縁膜13の厚さbをブロック酸化膜6 のゲート電極中央下部分の厚さa よりも小さくし、側壁絶縁膜13がゲート電極8 とブロック酸化膜6 との間に楔状に入り込むことを防止する構造は、消去を高速化する効果を有する。なぜなら、前記GIDLは、ゲート電極8とドレイン領域9 とがオーバーラップした領域で生じ、さらに、側壁絶縁膜13がゲート電極8 ・ブロック酸化膜6 間に楔状に入り込む厚さが減ることによってゲートエッジ部での絶縁膜4 に印加される電界が大きくなり、ドレイン領域9 の絶縁膜4 に接する部分のバンドベンディングが大きくなり、大きな正孔電流が得られるからである。
【０１３７】
このことは、非特許文献１のp.206 〜215 、p.212 の図12に開示されているように、ドレイン上のゲート酸化膜が薄膜化すると、ゲート電極8 とドレイン領域9 との間の電圧を等しく保っても電流が増加することからも明らかである。
【０１３８】
以上の説明から、ドレイン領域9 と半導体基板1 間の正孔電流が増大すると、電荷蓄積層5 に注入される正孔電流も増大し、消去時間をより短くできる。勿論、このような消去方法を用いた場合でも、第１の実施形態および第２の実施形態の構造で、MONOS メモリとMISFETとのゲート電極を同時に加工した場合でも、ゲート絶縁膜2 として5nmから30nmの範囲の或る膜厚のシリコン酸化膜を同時に形成した場合には、側壁絶縁膜を6nmから0.6nmと薄膜化してもゲート電極からの漏れ電流が増大することなく、トランジスタの良好な動作を得ることが可能である。これは、0.6nm以上の側壁絶縁膜形成によって、MISFETのゲート電極8 とゲート絶縁膜2 との間に楔状の側壁絶縁膜13が形成され、ゲート絶縁膜2 が厚膜化し、電界が緩和されたためと考えられる。この効果は、ゲート絶縁膜2 が薄膜化した場合にも得られることは言うまでもない。
【０１３９】
なお、このようなGIDLによって正孔電流を効率よく発生させるためには、非特許文献１のp.214 の図17に開示されているように、ゲート電極下に形成されたドレイン領域の第２の導電型キャリアの濃度を、1x1018cm-3以上1x1020cm-3以下に設定することが望ましい。
【０１４０】
さらに、前述した各実施形態において、素子分離膜や層間絶縁膜の絶縁膜の形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いても構わない。
【０１４１】
また、電荷蓄積層5 は、TiO2 やAl2 O3 、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。
【０１４２】
また、前述した各実施形態では、半導体基板1 、1'としてp 型Si基板を想定したが、代わりにn 型Si基板やSOI 基板のSOI シリコン層、またはSiGe混晶、SiGeC 混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１４３】
さらに、p 型半導体層1 上にn 型MONOS-FET を形成する例について述べたが、n 型半導体層1 上にp 型 MONOS-FETを形成するように置き換えてもよく、その場合、各実施形態のソース・ドレイン領域および半導体領域に対するn 型をp 型、p 型をn 型と読み替え、さらに、ドーピング不純物種のAs、P 、SbをIn、B のいずれかと読み替えればよい。
【０１４４】
また、ゲート電極8 およびゲート配線8'は、Si半導体、SiGe混晶、SiGeC 混晶を用いることができ、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスS i 、アモルファスSiGe混晶、またはアモルファスSiGeC 混晶を用いることができ、これらの積層構造にしてもよい。但し、半導体であること、特に、Siを含んだ半導体であることが、良好な側壁絶縁膜13をゲート電極8の酸化または酸窒化によって形成することができるので望ましい。
【０１４５】
さらに、電荷蓄積層5 はソース・ドレイン間で分離されていたり、ドット状に形成されていても構わず、それぞれ本発明を適用できることは勿論である。
【０１４６】
また、前述した各実施形態では、ゲート電極8 またはゲート配線8'上に堆積法によって形成した金属裏打ち層11の断面を示したが、例えば、TiやCo,Ni,Mo,Pd,Ptといった金属とゲート電極8 またはゲート配線8'とを反応させてシリサイドを形成することによって金属裏打ち層11を形成してもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１４７】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、ゲート後酸化膜を薄くしてMONOS メモリトランジスタ特有の短チャネル特性の悪化の改善または消去速度の改善を図り、ゲート長をより短くしても信頼性を確保し高集積化を図ることができる。
【０１４８】
また、MONOS メモリトランジスタと同じゲート電極材を用いて同一基板上にMISFETを形成した場合、MISFETのゲート絶縁膜の信頼性を向上することができる。また、層間膜となるシリケートガラス中の水分や、層間膜となる無機ガラスに転換するために酸化工程を導入した場合にゲートエッジ部分を酸化してまうために形状が変化してしまう信頼性上の問題点を抑制することができる。
【０１４９】
さらに、ゲート電極長が0.2μm以下の範囲で、書込みおよび消去しきい値の短チャネル効果の差を抑制することができる。さらに、hot hole (assisted tunnel)消去を用いた場合には、消去速度を改善することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態に係るNAND型EEPROMに使用されているMONOS メモリセルトランジスタのゲート構造を示す断面図。
【図２】図１に示したセルトランジスタと同一半導体基板上に形成され、かつ、セルトランジスタとゲート電極を共通に加工した周辺回路用のMISFETのゲート構造を示す断面図。
【図３】図１中のセルトランジスタの側壁絶縁膜の厚さをパラメータとして消去しきい値のゲート電極長依存性を示す特性図。
【図４】図１中のセルトランジスタの側壁絶縁膜の厚さをパラメータとして書き込みしきい値のゲート電極長依存性を示す特性図。
【図５】図１中のセルトランジスタのゲート長が短くなるほど書き込みしきい値が低下する現象を説明するためのトランジスタモデルを示す断面図およびそのA-A'線に沿ったポテンシャル分布を模式的に示す図。
【図６】本発明の第２の実施形態に係る同一半導体基板上に形成されたMONOS メモリにおけるセル領域のセルトランジスタのゲート構造を示す断面図。
【図７】図６に示したセルトランジスタと同一半導体基板上に形成され、かつ、セルトランジスタとゲート電極を共通に加工した周辺回路用のMISFETのゲート構造を示す断面図。
【図８】本発明の第３の実施形態に係るMONOS メモリのセル領域において、隣り合う２つのセルトランジスタの各ゲート電極がデータ制御線で接続された状態の構造を示す断面図。
【図９】図８のパターンと直交する方向でゲート電極を通る構造を示す断面図。
【図１０】従来のMONOS メモリにおけるメモリセル領域のセルトランジスタと周辺回路領域のMISFETの製造工程でのゲート構造の一例を示す断面図。
【符号の説明】
1 …半導体領域、
4 …第１の絶縁膜（トンネル酸化膜）、
5 …セルトランジスタの電荷蓄積層、
6 …第２の絶縁膜（トップ酸化膜、ブロック酸化膜）、
8 …ゲート電極（制御ゲート電極）、
10…第３の絶縁膜、
11…金属裏打ち層、
12…第４の絶縁膜、
13、13' …ゲート側壁絶縁膜、
14…第１の層間絶縁膜、
15…上部配線、
16…第２の層間絶縁膜、
17…パッシベーション膜。
Claims (26)
- 第１導電型を有する半導体領域と、
前記半導体領域に設けられ、電気的に書込み消去可能なメモリセルトランジスタの第２導電型を有するソース領域およびドレイン領域と、
前記ソース領域とドレイン領域との間の前記半導体領域上に設けられ、第１の絶縁膜、電荷蓄積層および第２の絶縁膜からなるゲート絶縁膜構造と、
前記電荷蓄積層はシリコン窒化膜、シリコン酸窒化膜、アルミナ膜およびそれらの積層膜から選択された１つからなり、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
前記制御ゲート電極の両側に設けられ、その厚さが前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも小さいゲート側壁と、
前記制御ゲート電極の上方に設けられた第３の絶縁膜と、
前記ゲート側壁および前記第３の絶縁膜を覆うように形成された第４の絶縁膜とからなることを特徴とする半導体記憶装置。 - 前記第１の絶縁膜及び前記電荷蓄積層は、前記ソース領域とドレイン領域の上にも形成され、前記ソース領域とドレイン領域上において、前記第４の絶縁膜の下部と前記電荷蓄積層との間の距離は、前記制御ゲート電極中央下の前記第２の絶縁膜の厚さよりも小さいことを特徴とする請求項１記載の半導体記憶装置。
- 前記第１の絶縁膜は、シリコン酸化膜および前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から選択された１つからなることを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記第２の絶縁膜は、シリコン酸化膜、前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜、Ａ１２０３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＺｒＳｉＯＮ膜およびそれらの積層膜から選択された１つからなることを特徴とする請求項１乃至３のいずれか１記載の半導体記憶装置。
- 前記ゲート側壁はシリコン酸化膜およびシリコン酸窒化膜から選択された１つからなり、その酸素組成は前記電荷蓄積層よりも大きいことを特徴とする請求項１乃至４のいずれか１記載の半導体記憶装置。
- 前記第３の絶縁膜は、シリコン酸化膜および前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から選択された１つからなり、前記第４の絶縁膜は、前記第３の絶縁膜よりも窒素組成の多いシリコン酸窒化膜、シリコン窒化膜、アルミナ膜から選択された１つからなることを特徴とする請求項１乃至５のいずれか１記載の半導体記憶装置。
- 前記第４の絶縁膜の上方には、プラズマＣＶＤによって堆積されたシリコン窒化膜、ボロンおよびリンの１つを１×１０２０ｃｍ−３以上含むシリケートガラス、および、シクロペンタシランおよびポリシラザンの１つから形成された無機ガラスから選択された１つが設けられていることを特徴とする請求項１乃至６のいずれか１記載の半導体記憶装置。
- 前記ゲート側壁の厚さは、０．６ｎｍ〜６ｎｍであることを特徴とする請求項１乃至７のいずれか１記載の半導体記憶装置。
- 前記制御ゲート電極のチャネル長方向の長さは０．２μｍ以下であることを特徴とする請求項１乃至８のいずれか１記載の半導体記憶装置。
- 隣り合うメモリセルのゲート電極間に連続して前記第４の絶縁膜が形成されていることを特徴とする請求項１乃至９のいずれか１記載の半導体記憶装置。
- 前記第３の絶縁膜は、シリコン酸化膜および前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から選択された１つからなり、前記第４の絶縁膜は、前記第３の絶縁膜よりも窒素組成の多いシリコン酸窒化膜、シリコン窒化膜、アルミナ膜から選択された１つからなることを特徴とする請求項５乃至１０のいずれか１記載の半導体記憶装置。
- 前記第１の絶縁膜及び前記電荷蓄積層は、前記ソース領域とドレイン領域の上にも形成され、前記ソース領域とドレイン領域上において、前記第４の絶縁膜の下部と前記電荷蓄積層との間の距離は、前記制御ゲート電極中央下の前記第２の絶縁膜の厚さよりも小さいことを特徴とする請求項５乃至１１のいずれかに記載の半導体記憶装置。
- 前記第４の絶縁膜の上方には、プラズマＣＶＤによって堆積されたシリコン窒化膜、ボロンおよびリンの１つを１×１０２０ｃｍ−３以上含むシリケートガラス、および、シクロペンタシランおよびポリシラザンの１つから形成された無機ガラスから選択された１つが設けられていることを特徴とする請求項１１又は１２記載の半導体記憶装置。
- 前記ゲート側壁の厚さは、０．６ｎｍ〜６ｎｍであることを特徴とする請求項１１乃至１３のいずれか１記載の半導体記憶装置。
- 隣り合うメモリセルのゲート電極間に連続して前記第４の絶縁膜が形成されていることを特徴とする請求項１１乃至１４のいずれか１記載の半導体記憶装置。
- 第１導電型を有する半導体領域と、
前記半導体領域に設けられ、電気的に書込み消去可能なメモリセルトランジスタの第２導電型を有するソース領域およびドレイン領域と、
前記半導体領域のうちで少なくとも前記ソース領域とドレイン領域との間のチャネル領域上に形成され、第１の絶縁膜、電荷蓄積層および第２の絶縁膜からなるゲート絶縁膜構造と、
前記電荷蓄積層はシリコン窒化膜、シリコン酸窒化膜、アルミナ膜およびそれらの積層膜から選択された１つからなり、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
前記制御ゲート電極の両側に設けられ、その厚さが前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも小さいゲート側壁と、
前記制御ゲート電極の上方に設けられた第３の絶縁膜と、
隣り合うセルトランジスタの各制御ゲート電極間の領域上を連続して覆うように設けられた第４の絶縁膜と、
前記第４の絶縁膜を覆う第５の絶縁膜と、
隣り合う前記セルトランジスタ間において、前記第１の絶縁膜及び前記電荷蓄積層は、前記ソース領域とドレイン領域の上にも形成され、前記ソース領域とドレイン領域上において、前記第５の絶縁膜の下部と前記電荷蓄積層との間の距離が前記制御ゲート電極の中央における前記第２の絶縁膜の厚さよりも大きい半導体記憶装置。 - 前記第１の絶縁膜は、シリコン酸化膜および前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から選択された１つからなることを特徴とする請求項１６記載の半導体記憶装置。
- 前記第２の絶縁膜は、シリコン酸化膜、前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜、Ａ１２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＺｒＳｉＯＮ膜およびそれらの積層膜から選択された１つからなることを特徴とする請求項１６又は１７記載の半導体記憶装置。
- 前記ゲート側壁はシリコン酸化膜およびシリコン酸窒化膜から選択された１つからなり、その酸素組成は前記電荷蓄積層よりも大きいことを特徴とする請求項１６乃至１８のいずれか１記載の半導体記憶装置。
- 前記第３の絶縁膜は、シリコン酸化膜および前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から選択された１つからなり、前記第４の絶縁膜は、シリコン酸化膜からなることを特徴とする請求項１６乃至１９のいずれか１記載の半導体記憶装置。
- 前記第４の絶縁膜の上方には、プラズマＣＶＤによって堆積されたシリコン窒化膜、ボロンおよびリンの１つを１×１０２０ｃｍ−３以上含むシリケートガラス、および、シクロペンタシランおよびポリシラザンの１つから形成された無機ガラスから選択された１つが設けられていることを特徴とする請求項１６乃至２０のいずれか１記載の半導体記憶装置。
- 前記ゲート側壁の厚さは、０．６ｎｍ〜６ｎｍであることを特徴とする請求項１６乃至２１のいずれか１記載の半導体記憶装置。
- 前記制御ゲート電極のチャネル長方向の長さは０．２μｍ以下であることを特徴とする請求項１６乃至２２のいずれか１記載の半導体記憶装置。
- 前記第３の絶縁膜は、シリコン酸化膜および前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から選択された１つからなり、前記第４の絶縁膜は、前記第３の絶縁膜よりも窒素組成の多いシリコン酸窒化膜、シリコン窒化膜、アルミナ膜から選択された１つからなることを特徴とする請求項１９記載の半導体記憶装置。
- 前記第５の絶縁膜の上方には、プラズマＣＶＤによって堆積されたシリコン窒化膜、ボロンおよびリンの１つを１×１０２０ｃｍ−３以上含むシリケートガラス、および、シクロペンタシランおよびポリシラザンの１つから形成された無機ガラスから選択された１つが設けられていることを特徴とする請求項２４記載の半導体記憶装置。
- 前記ゲート側壁の厚さは、０．６ｎｍ〜６ｎｍであることを特徴とする請求項２４記載の半導体記憶装置。
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