KR20150056049A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150056049A
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film
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후꾸오 오와다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

불휘발성 메모리를 갖는 반도체 장치의 성능을 향상시킨다. 메모리 셀(MC)은, 반도체 기판(SB) 위에 절연막(GI)을 개재하여 형성된 제어 게이트 전극(CG)과, 반도체 기판(SB) 위에 절연막(MZ)을 개재하여 형성되고, 제어 게이트 전극(CG)과 절연막(MZ)을 개재하여 인접하는 메모리 게이트 전극(MG)을 갖고 있다. 절연막(MZ)은, 절연막(MZ1)과, 그 위의 절연막(MZ2)과, 그 위의 절연막(MZ3)을 갖고 있다. 절연막(MZ2)은, 전하 축적 기능을 갖는 절연막이며, 절연막(MZ1) 및 절연막(MZ3)의 각각의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크다. 절연막(MZ2)의 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분과 제어 게이트 전극(CG)과 메모리 게이트 전극의 사이에 연장되는 부분의 사이의 내각은 90° 이상이며, 메모리 게이트 전극(MG)의 하면(MG1)과 측면(MG2)에 의해 형성되는 코너부(MG3)의 내각은 90° 미만이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히, 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법에 적절하게 이용할 수 있는 것이다.
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 현재 널리 사용되고 있는 플래시 메모리로 대표되는 이 기억 장치는, MISFET의 게이트 전극 아래에, 산화막으로 둘러싸인 도전성의 부유 게이트 전극 또는 트랩성 절연막을 갖고 있으며, 부유 게이트 또는 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하여, 그것을 트랜지스터의 임계값으로서 판독하는 것이다. 이 트랩성 절연막이란, 전하가 축적 가능한 절연막을 말하며, 일례로서, 질화 실리콘막 등을 들 수 있다. 이러한 전하 축적 영역으로의 전하의 주입·방출에 의해 MISFET의 임계값을 시프트시켜 기억 소자로서 동작시킨다. 이 플래시 메모리로서는, MONOS(Metal Oxide Nitride Oxide Semiconductor)막을 사용한 스플릿 게이트형 셀이 있다. 이와 같은 메모리에서는, 전하 축적 영역으로서 질화 실리콘막을 사용함으로써 도전성의 부유 게이트막과 비교하여, 이산적으로 전하를 축적하기 때문에 데이터 유지의 신뢰성이 우수하고, 또한, 데이터 유지의 신뢰성이 우수하기 때문에 질화 실리콘막 상하의 산화막을 박막화할 수 있고, 기입·소거 동작의 저전압화가 가능한 등의 이점을 갖는다.
일본 특허 공개 제2011-40782호 공보(특허문헌 1), 일본 특허 공개 제2009-54707호 공보(특허문헌 2), 일본 특허 공개 제2004-221554호 공보(특허문헌 3), 일본 특허 공개 제2012-94790호 공보(특허문헌 4), 및 일본 특허 공개 제2007-258497호 공보(특허문헌 5)에는, 스플릿 게이트형 메모리에 관한 기술이 기재되어 있다.
일본 특허 공개 제2011-40782호 공보 일본 특허 공개 제2009-54707호 공보 일본 특허 공개 제2004-221554호 공보 일본 특허 공개 제2012-94790호 공보 일본 특허 공개 제2007-258497호 공보
불휘발성 메모리를 갖는 반도체 장치에서도, 가능한 한 신뢰성을 향상시킬 것이 요망된다. 또는, 반도체 장치의 성능을 향상시킬 것이 요망된다. 또는, 반도체 장치의 신뢰성을 향상시키고, 또한, 성능을 향상시킬 것이 요망된다.
기타 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 반도체 기판 위에 적층 절연막을 개재하여 형성되고 또한 상기 제1 게이트 전극과 상기 적층 절연막을 개재하여 인접하는 제2 게이트 전극을 갖고 있다. 상기 제1 게이트 전극과 상기 제2 게이트 전극은, 불휘발성 메모리의 메모리 셀을 구성하고 있고, 상기 적층 절연막은, 상기 반도체 기판과 상기 제2 게이트 전극의 사이와, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 걸쳐 형성되어 있다. 상기 적층 절연막은, 제1 절연막과, 상기 제1 절연막 위의 제2 절연막과, 상기 제2 절연막 위의 제3 절연막을 갖고 있으며, 상기 제2 절연막은, 전하 축적 기능을 갖는 절연막이며, 상기 제1 절연막 및 상기 제3 절연막의 각각의 밴드 갭은, 상기 제2 절연막의 밴드 갭보다 크다. 상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분이 이루는 각이 90° 이상이며, 상기 제2 게이트 전극의 하면의 상기 제1 게이트 전극측의 단부는 예각이다.
또한, 일 실시 형태에 의하면, 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 공정, (b) 상기 반도체 기판 위에 제1 게이트 절연막을 개재하여 제1 게이트 전극을 형성하는 공정, (c) 제1 절연막과 상기 제1 절연막 위의 제2 절연막과 상기 제2 절연막 위의 제3 절연막을 갖는 적층 절연막을, 상기 반도체 기판의 주면과 상기 제1 게이트 전극의 표면에 형성하는 공정을 갖고 있다. 반도체 장치의 제조 방법은, 또한, (d) 상기 적층 절연막 위에 도전막을 형성하는 공정, (g) 상기 도전막을 에치백함으로써, 상기 제1 게이트 전극의 측벽 위에 상기 적층 절연막을 개재하여 상기 도전막을 남기고, 상기 제2 게이트 전극을 형성하는 공정을 갖고 있다. 상기 제1 게이트 전극과 상기 제2 게이트 전극은, 불휘발성 메모리의 메모리 셀을 구성하고, 상기 적층 절연막은, 상기 반도체 기판과 상기 제2 게이트 전극의 사이와, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 걸쳐 연장된다. 상기 제2 절연막은, 전하 축적 기능을 갖는 절연막이며, 상기 제1 절연막 및 상기 제3 절연막의 각각의 밴드 갭은, 상기 제2 절연막의 밴드 갭보다 크다. 상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분이 이루는 각이 90° 이상이며, 상기 제2 게이트 전극의 하면의 상기 제1 게이트 전극측의 단부는 예각이다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또는, 반도체 장치의 성능을 향상시킬 수 있다.
또는, 반도체 장치의 신뢰성을 향상시키고, 또한, 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태인 반도체 장치의 주요부 단면도이다.
도 2는 도 1의 일부를 확대한 부분 확대 단면도이다.
도 3은 도 2의 일부를 도시하는 단면도이다.
도 4는 메모리 셀의 등가 회로도이다.
도 5는 「기입」, 「소거」 및 「판독」 시에서의 선택 메모리 셀의 각 부위에 대한 전압의 인가 조건의 일례를 나타내는 표이다.
도 6은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 7은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 8은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 9는 본 발명의 일 실시 형태인 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 10은 도 9에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11은 도 10에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은 도 12에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는 도 13의 공정 상세를 도시하는 주요부 단면도이다.
도 15는 도 13의 공정 상세를 도시하는 주요부 단면도이다.
도 16은 도 13의 공정 상세를 도시하는 주요부 단면도이다.
도 17은 도 13의 공정 상세를 도시하는 주요부 단면도이다.
도 18은 도 13에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 19는 도 18과 동일한 공정 중의 부분 확대 단면도이다.
도 20은 도 18에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 21은 도 20과 동일한 공정 중의 부분 확대 단면도이다.
도 22는 도 20에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 23은 도 22에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 24는 도 23과 동일한 공정 중의 부분 확대 단면도이다.
도 25는 도 23에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은 도 25에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 27은 도 26에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 28은 도 27에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 29는 도 28에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 30은 도 29에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 31은 도 30에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 32는 도 31에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 33은 제1 검토 예의 반도체 장치의 주요부 단면도이다.
도 34는 도 33의 일부를 도시하는 단면도이다.
도 35는 기입 동작 시에 전하 축적층에 전자가 주입되는 모습을 도시하는 설명도이다.
도 36은 소거 동작 시에 전하 축적층에 전자가 주입되는 모습을 도시하는 설명도이다.
도 37은 제2 검토 예의 반도체 장치의 주요부 단면도이다.
도 38은 제1 변형예의 반도체 장치의 주요부 단면도이다.
도 39는 제2 변형예의 반도체 장치의 주요부 단면도이다.
도 40은 제3 변형예의 반도체 장치의 주요부 단면도이다.
도 41은 반도체 기판으로부터 메모리 게이트 전극에 걸친 에너지 밴드 도이다.
도 42는 반도체 기판으로부터 메모리 게이트 전극에 걸친 에너지 밴드 도이다.
도 43은 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도이다.
도 44는 본 발명의 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 45는 도 44에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 46은 도 45에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 47은 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도이다.
도 48은 본 발명의 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 49는 도 48에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 50은 도 49에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 51은 본 발명의 다른 실시 형태인 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 52는 본 발명의 다른 실시 형태인 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 53은 본 발명의 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 54는 도 53에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 55는 도 54와 동일한 공정 중의 부분 확대 단면도이다.
도 56은 도 54에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 57은 도 56에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 58은 도 57과 동일한 공정 중의 부분 확대 단면도이다.
도 59는 도 57 및 도 58에 이어지는 반도체 장치의 제조 공정 중의 부분 확대 단면도이다.
도 60은 도 59에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 61은 도 60의 공정의 상세를 도시하는 주요부 단면도이다.
도 62는 도 60의 공정의 상세를 도시하는 주요부 단면도이다.
도 63은 도 60의 공정의 상세를 도시하는 주요부 단면도이다.
도 64는 도 60에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 65는 도 64와 동일한 공정 중의 부분 확대 단면도이다.
도 66은 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도이다.
이하의 실시 형태에서는, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하는데, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 모두의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이나 이하이어도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아님은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에서는, 단면도라도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해 해칭을 가하는 경우도 있다.
(실시 형태 1)
<반도체 장치의 구조에 대해서>
본 실시 형태 및 이하의 실시 형태의 반도체 장치는, 불휘발성 메모리(불휘발성 기억 소자, 플래시 메모리, 불휘발성 반도체 기억 장치)를 구비한 반도체 장치이다. 본 실시 형태 및 이하의 실시 형태에서는, 불휘발성 메모리는, ｎ채널형 MISFET(MISFET: Metal Insulator Semiconductor Field Effect Transistor)를 기본으로 한 메모리 셀을 바탕으로 설명을 행한다. 또한, 본 실시 형태 및 이하의 실시 형태에서의 극성(기입·소거·판독시의 인가 전압의 극성이나 캐리어의 극성)은 ｎ채널형 MISFET를 기본으로 한 메모리 셀의 경우의 동작을 설명하기 위한 것이고, p 채널형 MISFET를 기본으로 하는 경우에는, 인가 전위나 캐리어의 도전형 등의 모든 극성을 반전시킴으로써, 원리적으로는 동일한 동작을 얻을 수 있다.
본 실시 형태의 반도체 장치를 도면을 참조하여 설명한다.
도 1은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. 본 실시 형태의 반도체 장치는, 불휘발성 메모리를 구비한 반도체 장치이며, 도 1에는, 불휘발성 메모리의 메모리 셀 영역의 주요부 단면도가 나타나 있다. 도 2는, 본 실시 형태의 반도체 장치에서의 메모리 셀(MC)의 부분 확대 단면도(주요부 단면도)이며, 도 1의 일부가 확대되어 나타나 있다. 또한, 도 2는, 도면을 보기 쉽게 하기 위해서, 도 1에 도시되는 층간 절연막(IL1)에 대해서는 도시를 생략하고, 도 2의 점선 원으로 둘러싸인 영역의 확대도를, 도 2의 하측에 꺼내어 나타내고 있다. 또한, 도 3은, 도 2의 점선 원으로 둘러싸인 영역을 도시하는 단면도이며, 도면을 보기 쉽게 하기 위해 해칭을 생략하고 있다. 도 2의 하측에 꺼내어 점선의 원으로 둘러싸서 나타낸 단면도와, 도 3에 점선의 원으로 둘러싸서 나타낸 단면도는, 동일한 영역의 단면도이지만, 해칭의 유무가 다르다(도 2는 해칭이 있고, 도 3은 해칭이 없음). 도 4는, 메모리 셀(MC)의 등가 회로도이다.
도 1에 도시되는 바와 같이, 예를 들어 1 내지 10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼)(SB)에는, 소자를 분리하기 위한 소자 분리 영역(후술하는 소자 분리 영역(ST)에 대응하는데, 여기에서는 도시되어 있지 않음)이 형성되어 있고, 이 소자 분리 영역으로 분리(규정)된 활성 영역에, p형 웰(PW)이 형성되어 있다. 메모리 셀 영역의 p형 웰(PW)에는, 도 1에 도시되는 바와 같은 메모리 트랜지스터 및 제어 트랜지스터(선택 트랜지스터)를 포함하는 불휘발성 메모리의 메모리 셀(MC)이 형성되어 있다. 반도체 기판(SB)에는, 실제로는 복수의 메모리 셀(MC)이 어레이 형상으로 형성되어 있고, 도 1에는, 그 중 하나의 메모리 셀(MC)의 단면이 나타나 있다. 각 메모리 셀 영역은, 소자 분리 영역에 의해 다른 영역으로부터 전기적으로 분리되어 있다.
도 1 내지 도 4에 도시된 바와 같이, 본 실시 형태의 반도체 장치에서의 불휘발성 메모리의 메모리 셀(MC)은, 스플릿 게이트형의 메모리 셀이며, 제어 게이트 전극(선택 게이트 전극)(CG)을 갖는 제어 트랜지스터(선택 트랜지스터)와 메모리 게이트 전극(메모리용 게이트 전극)(MG)을 갖는 메모리 트랜지스터의 2개의 MISFET를 접속한 것이다.
여기서, 전하 축적부(전하 축적층)를 포함하는 게이트 절연막 및 메모리 게이트 전극(MG)을 구비하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 메모리 트랜지스터라고 하며, 또한, 게이트 절연막 및 제어 게이트 전극(CG)을 구비하는 MISFET를 제어 트랜지스터라고 한다. 따라서, 메모리 게이트 전극(MG)은, 메모리 트랜지스터의 게이트 전극이며, 제어 게이트 전극(CG)은, 제어 트랜지스터의 게이트 전극이며, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 불휘발성 메모리(의 메모리 셀)를 구성하는 게이트 전극이다.
또한, 제어 트랜지스터는, 메모리 셀 선택용 트랜지스터이기 때문에, 선택 트랜지스터라 간주할 수도 있다. 이로 인해, 제어 게이트 전극(CG)은, 선택 게이트 전극이라 간주할 수도 있다. 메모리 트랜지스터는, 기억용 트랜지스터이다.
이하에, 메모리 셀(MC)의 구성을 구체적으로 설명한다.
도 1 내지 도 3에 도시된 바와 같이, 불휘발성 메모리의 메모리 셀(MC)은, 반도체 기판(SB)의 p형 웰(PW) 중에 형성된 소스 및 드레인용의 n형의 반도체 영역(MS, MD)과, 반도체 기판(SB)(p형 웰(PW))의 위에 형성된 제어 게이트 전극(CG)과, 반도체 기판(SB)(p형 웰(PW))의 위에 형성되어 제어 게이트 전극(CG)과 이웃하는 메모리 게이트 전극(MG)을 갖고 있다. 그리고, 불휘발성 메모리의 메모리 셀(MC)은, 또한, 제어 게이트 전극(CG) 및 반도체 기판(SB)(p형 웰(PW))간에 형성된 절연막(게이트 절연막)(GI)과, 메모리 게이트 전극(MG) 및 반도체 기판(SB)(p형 웰(PW))간과 메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)간에 형성된 절연막(MZ)을 갖고 있다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 그것들의 대향 측면(측벽)의 사이에 절연막(MZ)을 개재한 상태에서, 반도체 기판(SB)의 주면을 따라 연장되어, 나란히 배치되어 있다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 연장 방향은, 도 1의 지면에 수직인 방향이다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 반도체 영역(MD)과 반도체 영역(MS)의 사이의 반도체 기판(SB)(p형 웰(PW)) 위에 절연막(GI) 또는 절연막(MZ)을 개재하여 형성되어 있고, 반도체 영역(MS)측에 메모리 게이트 전극(MG)이 위치하고, 반도체 영역(MD)측에 제어 게이트 전극(CG)이 위치하고 있다. 단, 제어 게이트 전극(CG)은 절연막(GI)을 개재하고, 메모리 게이트 전극(MG)은 절연막(MZ)을 개재하여, 반도체 기판(SB)(p형 웰(PW)) 위에 형성되어 있다.
제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, 사이에 절연막(MZ)을 개재하여 서로 인접하고 있고, 메모리 게이트 전극(MG)은, 제어 게이트 전극(CG)의 측면(측벽) 위에 절연막(MZ)을 개재하여 사이드 월 스페이서 형상으로 형성되어 있다. 또한, 절연막(MZ)은, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이의 영역의, 양쪽 영역에 걸쳐 연속적으로 연장되어 있다.
제어 게이트 전극(CG)과 반도체 기판(SB)(p형 웰(PW))의 사이에 형성된 절연막(GI), 즉 제어 게이트 전극(CG)의 아래의 절연막(GI)이, 제어 트랜지스터의 게이트 절연막으로서 기능한다.
절연막(GI)은, 예를 들어 산화 실리콘막 또는 산질화 실리콘막 등에 의해 형성할 수 있다. 또한, 절연막(GI)은, 상술한 산화 실리콘막 또는 산질화 실리콘막 등 이외에도, 산화하프늄막, 산화 알루미늄막(알루미나) 또는 산화탄탈막 등, 질화 실리콘막보다 높은 유전율을 갖는 고유전율 절연막을 사용해도 된다.
또한, 메모리 게이트 전극(MG) 및 반도체 기판(SB)(p형 웰(PW))간의 영역과 메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)간의 영역에 연장되어 있는 절연막(MZ)을, 게이트 절연막(적층 게이트 절연막, 적층 구조의 게이트 절연막)이라고 간주할 수 있다. 단, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이의 절연막(MZ)(즉 메모리 게이트 전극(MG)의 아래의 절연막(MZ))은 메모리 트랜지스터의 게이트 절연막으로서 기능하는데, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이의 절연막(MZ)은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이를 절연(전기적으로 분리)하기 위한 절연막으로서 기능한다.
절연막(MZ)은, 적층 절연막이며, 절연막(MZ1)과, 절연막(MZ1) 위의 절연막(MZ2)과, 절연막(MZ2) 위의 절연막(MZ3)을 갖는 적층막을 포함한다. 여기에서는, 절연막(MZ1)은, 산화 실리콘막(산화막)을 포함하고, 절연막(MZ2)은, 질화 실리콘막(질화막)을 포함하고, 절연막(MZ3)은, 산화 실리콘막(산화막)을 포함한다.
절연막(MZ1)과 절연막(MZ2)과 절연막(MZ3)의 적층막을 포함하는 절연막(MZ)에서, 절연막(MZ1)은, 보텀(bottom) 절연막이라 간주할 수 있고, 절연막(MZ3)은, 톱(top) 절연막이라 간주할 수 있다. 이로 인해, 절연막(MZ)은, 보텀 절연막인 절연막(MZ1)과 톱 절연막인 절연막(MZ3)의 사이에, 절연막(MZ2)이 개재된 구조를 갖고 있다.
또한, 도 1에서는, 도면을 보기 쉽게 하기 위해서, 절연막(MZ1)과 절연막(MZ2)과 절연막(MZ3)을 포함하는 적층막을, 간단히 절연막(MZ)으로서 도시하고 있지만, 실제로는, 도 2에 도시된 바와 같이, 절연막(MZ)은, 절연막(MZ1)과 절연막(MZ2)과 절연막(MZ3)의 적층막을 포함한다.
절연막(MZ) 중, 절연막(MZ2)은, 전하 축적 기능을 갖는 절연막이다. 즉, 절연막(MZ) 중, 절연막(MZ2)은, 전하를 축적하기 위한 절연막이며, 전하 축적층(전하 축적부)으로서 기능할 수 있다. 즉, 절연막(MZ)은, 절연막(MZ) 중에 형성된 트랩성 절연막이다. 여기서, 트랩성 절연막이란, 전하의 축적이 가능한 절연막을 가리킨다. 이와 같이, 트랩 준위를 갖는 절연막(전하 축적층)으로서, 절연막(MZ2)이 사용되고 있다. 이로 인해, 절연막(MZ)은, 그 내부에 전하 축적부(여기서는 절연막(MZ2))를 갖는 절연막이라 간주할 수 있다.
절연막(MZ) 중, 트랩성 절연막인 절연막(MZ2)의 상하에 위치하는 절연막(MZ3)과 절연막(MZ1)은, 트랩성 절연막에 전하를 가두기 위한 전하 블록층 또는 전하 가둠층으로서 기능할 수 있다. 트랩성 절연막인 절연막(MZ2)을, 전하 블록층(또는 전하 가둠층)으로서 기능하는 절연막(MZ1, MZ3) 사이에 끼운 구조를 채용함으로써, 절연막(MZ2)에 대한 전하의 축적이 가능하게 된다.
절연막(MZ)은, 메모리 트랜지스터의 게이트 절연막으로서 기능하고, 전하 유지(전하 축적) 기능을 갖고 있다. 따라서, 절연막(MZ)은, 메모리 트랜지스터의 전하 유지 기능을 갖는 게이트 절연막으로서 기능할 수 있도록, 적어도 3층의 적층 구조를 갖고, 전하 블록층으로서 기능하는 외측의 층(여기서는 절연막(MZ1, MZ3))의 포텐셜 장벽 높이에 비해, 전하 축적부로서 기능하는 내측의 층(여기서는 절연막(MZ))의 포텐셜 장벽 높이가 낮아진다. 이것은, 절연막(MZ1)을 산화 실리콘막에 의해 형성하고, 절연막(MZ2)을 질화 실리콘막에 의해 형성하고, 절연막(MZ3)을 산화 실리콘막에 의해 형성함으로써 달성할 수 있다.
절연막(MZ)의 톱 절연막인 절연막(MZ3)과 보텀 절연막인 절연막(MZ1)의 각각의 밴드 갭은, 절연막(MZ3)과 절연막(MZ1)의 사이의 전하 축적층(여기서는 절연막(MZ2))의 밴드 갭보다 클 필요가 있다. 즉, 절연막(MZ1)과 절연막(MZ3)의 각각의 밴드 갭은, 트랩성 절연막인 절연막(MZ2)의 밴드 갭보다 크다. 그렇게 함으로써, 전하 축적층으로서의 절연막(MZ2)을 사이에 끼우는 절연막(MZ3)과 절연막(MZ1)이, 각각 전하 블록층(또는 전하 가둠층)으로서 기능할 수 있다. 산화 실리콘막은, 질화 실리콘막의 밴드 갭보다 큰 밴드 갭을 갖고 있기 때문에, 절연막(MZ2)으로서 질화 실리콘막을 채용하고, 절연막(MZ1) 및 절연막(MZ3)으로서 각각 산화 실리콘막을 채용할 수 있다.
반도체 영역(MS)은, 소스 영역 또는 드레인 영역의 한쪽으로서 기능하는 반도체 영역이며, 반도체 영역(MD)은, 소스 영역 또는 드레인 영역의 다른 쪽으로서 기능하는 반도체 영역이다. 여기에서는, 반도체 영역(MS)은 소스 영역으로서 기능하는 반도체 영역, 반도체 영역(MD)은 드레인 영역으로서 기능하는 반도체 영역이다. 반도체 영역(MS, MD)은, n형의 불순물이 도입된 반도체 영역(n형 불순물 확산층)을 포함하고, 각각 LDD(lightly doped drain) 구조를 구비하고 있다. 즉, 소스용의 반도체 영역(MS)은, n-형 반도체 영역(EX1)과, n-형 반도체 영역(EX1)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(SD1)을 갖고, 드레인용의 반도체 영역(MD)은, n-형 반도체 영역(EX2)과, n-형 반도체 영역(EX2)보다 높은 불순물 농도를 갖는n+형 반도체 영역(SD2)을 갖고 있다. n+형 반도체 영역(SD1)은, n-형 반도체 영역(EX1)보다 접합 깊이가 깊고 또한 불순물 농도가 높고, 또한, n+형 반도체 영역(SD2)은, n-형 반도체 영역(EX2)보다 접합 깊이가 깊고 또한 불순물 농도가 높다.
메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)의 측벽(서로 인접하고 있지 않은 측의 측벽) 위에는, 절연막(산화 실리콘막, 질화 실리콘막, 또는 그것들의 적층막)을 포함하는 사이드 월 스페이서(사이드 월, 측벽 절연막)(SW)가 형성되어 있다. 즉, 절연막(MZ)을 개재하여 제어 게이트 전극(CG)에 인접하는 측과는 반대측의 메모리 게이트 전극(MG)의 측벽(측면) 위와, 절연막(MZ)을 개재하여 메모리 게이트 전극(MG)에 인접하는 측과는 반대측의 제어 게이트 전극(CG)의 측벽(측면) 위에, 사이드 월 스페이서(SW)가 형성되어 있다.
소스측의 n-형 반도체 영역(EX1)은, 메모리 게이트 전극(MG)의 측벽에 대하여 자기 정합적으로 형성되고, n+형 반도체 영역(SD1)은, 메모리 게이트 전극(MG)의 측벽상의 사이드 월 스페이서(SW)의 측면(메모리 게이트 전극(MG)에 접하는 측과는 반대측의 측면)에 대하여 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(EX1)은, 메모리 게이트 전극(MG)의 측벽 위의 사이드 월 스페이서(SW) 아래에 형성되고, 고농도의 n+형 반도체 영역(SD1)은, 저농도의 n-형 반도체 영역(EX1)의 외측에 형성되어 있다. 따라서, 저농도의 n-형 반도체 영역(EX1)은, 메모리 트랜지스터의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(SD1)은, 저농도의 n-형 반도체 영역(EX1)에 접하고(인접하고), 메모리 트랜지스터의 채널 영역으로부터 n-형 반도체 영역(EX1)의 분만큼 이격되도록 형성되어 있다.
드레인측의 n-형 반도체 영역(EX2)은, 제어 게이트 전극(CG)의 측벽에 대하여 자기 정합적으로 형성되고, n+형 반도체 영역(SD2)은, 제어 게이트 전극(CG)의 측벽상의 사이드 월 스페이서(SW)의 측면(제어 게이트 전극(CG)과 접하는 측과는 반대측의 측면)에 대하여 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(EX2)은, 제어 게이트 전극(CG)의 측벽 위의 사이드 월 스페이서(SW) 아래에 형성되고, 고농도의 n+형 반도체 영역(SD2)은, 저농도의 n-형 반도체 영역(EX2)의 외측에 형성되어 있다. 따라서, 저농도의 n-형 반도체 영역(EX2)은, 제어 트랜지스터의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(SD2)은, 저농도의 n-형 반도체 영역(EX2)에 접하고(인접하고), 제어 트랜지스터의 채널 영역으로부터 n-형 반도체 영역(EX2)의 분만큼 이격되도록 형성되어 있다.
메모리 게이트 전극(MG) 아래의 절연막(MZ)의 아래에 메모리 트랜지스터의 채널 영역이 형성되고, 제어 게이트 전극(CG) 아래의 절연막(GI)의 아래에 제어 트랜지스터의 채널 영역이 형성된다. 제어 게이트 전극(CG) 아래의 절연막(GI) 아래의 제어 트랜지스터의 채널 형성 영역에는, 제어 트랜지스터의 임계값 조정용의 반도체 영역(p형 반도체 영역 또는 n형 반도체 영역)이 필요에 따라서 형성되어 있다. 또한, 메모리 게이트 전극(MG) 아래의 절연막(MZ) 아래의 메모리 트랜지스터의 채널 형성 영역에는, 메모리 트랜지스터의 임계값 조정용의 반도체 영역(p형 반도체 영역 또는 n형 반도체 영역)이 필요에 따라서 형성되어 있다.
제어 게이트 전극(CG)은, 도전막을 포함하고, 예를 들어, n형 폴리실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑된 폴리실리콘막)과 같은 실리콘막(PS1)을 포함한다. 구체적으로는, 제어 게이트 전극(CG)은, 패터닝된 실리콘막(PS1)을 포함한다.
메모리 게이트 전극(MG)은, 도전막을 포함하고, 예를 들어, n형 폴리실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑된 폴리실리콘막)과 같은 실리콘막(PS2)을 포함한다. 구체적으로는, 반도체 기판(SB) 위에 제어 게이트 전극(CG)을 덮도록 형성한 실리콘막(PS2)(예를 들어 n형 불순물을 도입한 다결정 실리콘막)을 이방성 에칭(에치백)하여, 제어 게이트 전극(CG)의 측벽 위에 절연막(MZ)을 개재하여 실리콘막(PS2)을 잔존시킴으로써 형성되어 있다. 이로 인해, 메모리 게이트 전극(MG)은, 제어 게이트 전극(CG)의 한쪽의 측벽 위에 절연막(MZ)을 개재하여 사이드 월 스페이서 형상으로 형성되어 있다.
메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)는, 직각보다 날카롭게 되어 있어, 90° 미만의 각, 즉 예각으로 되어 있다. 즉, 메모리 게이트 전극(MG)의 코너부(MG3)의 내각(각도)(α1)은, 90° 미만(즉 α1 <90°)으로 되어 있다. 즉, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아) 예각(즉 90° 미만)인 코너부(MG3)가 형성되어 있다. 또한, 메모리 게이트 전극(MG)의 코너부(MG3)는, 메모리 게이트 전극(MG)의 하면(MG1)의 제어 게이트측의 단부(코너부)로 간주할 수도 있다. 이로 인해, 메모리 게이트 전극(MG)의 하면(MG1)의 제어 게이트측의 단부(즉 코너부(MG3))는, 90° 미만의 각, 즉 예각으로 되어 있다.
여기서, 메모리 게이트 전극(MG)의 하면(MG1)은, 반도체 기판(SB)에 대향하는 측의 면이며, 메모리 게이트 전극(MG)의 측면(MG2)은, 제어 게이트 전극(CG)에 대향하는 측의 면이다. 또한, 단면에서 본다(메모리 게이트 전극(MG)의 단면에서 본다)는 것은, 메모리 게이트 전극(MG)의 하면(MG1)과 측면(MG2)의 양쪽에 대략 수직인 단면에서 본 경우에 대응하고 있다. 이로 인해, 메모리 게이트 전극(MG)의 단면에서 본다는 것은, 메모리 게이트 전극(MG)의 게이트 폭 방향(즉 메모리 게이트 전극(MG)의 연장 방향)에 수직인 단면에서 본 경우에도 대응하고, 또한, 제어 게이트 전극(CG)의 게이트 폭 방향(즉 제어 게이트 전극(CG)의 연장 방향)에 수직인 단면에서 본 경우에도 대응한다. 또한, 메모리 게이트 전극(MG)의 단면에서 본다는 것은, 반도체 기판(SB)의 주면에 수직이고, 또한, 메모리 게이트 전극(MG)의 게이트 길이 방향에 평행인 단면에서 본 경우에도 대응한다. 도 1 내지 도 3에 도시되는 메모리 게이트 전극(MG)의 단면은, 메모리 게이트 전극(MG)의 단면에서 본 것에 대응하고 있다. 또한, 내각(α1)뿐만 아니라, 후술하는 각 α2, 각 α3 및 각 α4에 대해서도, 이 단면에서 본(메모리 게이트 전극(MG)의 단면에서 본) 각도에 대응하고 있다.
또한, 절연막(MZ3)은, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서, 두께가 국소적으로 얇아져 있다. 이로 인해, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서의 절연막(MZ3)의 두께(T1)는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T2)보다 작아져 있다(T1<T2). 또한, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서의 절연막(MZ3)의 두께(T1)는, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T3)보다 작아져 있다(T1<T3).
또한, 본 실시 형태에서는, 절연막(MZ2)의 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2a)과, 절연막(MZ2)의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2b)이 이루는 각(각도)(α2)은, 90° 이상이다.
또한, 도 1 내지 3의 반도체 장치의 경우와 후술하는 제2 변형예(후술하는 도 39)의 경우에서는, 절연막(MZ2)의 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2a)과, 절연막(MZ2)의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2b)이 이루는 각(각도)(α2)은, 90°(수직)이다. 즉, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)에 대하여, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)은, 거의 수직이다.
한편, 후술하는 제1 변형예(후술하는 도 38)의 경우와 후술하는 제3 변형예(후술하는 도 40)의 경우에서는, 절연막(MZ2)의 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2a)과, 절연막(MZ2)의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2b)이 이루는 각(각도)(α2)은, 90°보다 크다. 즉, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)에 대하여, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)은, 수직으로부터 소정의 각도 경사져 있다(단, 각(α2)이 90°보다도 커지는 측으로 경사져 있음).
메모리 게이트 전극(MG)(을 구성하는 실리콘막(PS2))의 상부(상면)와 제어 게이트 전극(CG)(을 구성하는 실리콘막(PS1))의 상부(상면)와 n+형 반도체 영역(SD1, SD2)의 상부(상면, 표면)에는, 살리사이드(Salicide: Self Aligned Silicide) 기술 등에 의해, 금속 실리사이드층(SL)이 형성되어 있다. 금속 실리사이드층(SL)은, 예를 들어, 코발트 실리사이드층, 니켈 실리사이드층 또는 백금 첨가 니켈 실리사이드층 등을 포함한다. 금속 실리사이드층(SL)에 의해, 확산 저항이나 콘택트 저항을 저저항화할 수 있다. 제어 게이트 전극(CG)을 구성하는 실리콘막(PS1)과, 그 위의 금속 실리사이드층(SL)을 합친 것을, 제어 게이트 전극(CG)이라 간주할 수도 있고, 또한, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2)과, 그 위의 금속 실리사이드층(SL)을 합친 것을, 메모리 게이트 전극(MG)이라 간주할 수도 있다. 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이의 쇼트를 가능한 한 방지한다는 관점에서, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 한쪽 또는 양쪽의 상부에 금속 실리사이드층(SL)을 형성하지 않는 경우도 있을 수 있다.
반도체 기판(SB) 위에는, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 사이드 월 스페이서(SW)를 덮도록, 절연막으로서 층간 절연막(IL1)이 형성되어 있다. 층간 절연막(IL1)은, 산화 실리콘막의 단체막, 또는, 질화 실리콘막과 해당 질화 실리콘막 위에 해당 질화 실리콘막보다 두껍게 형성된 산화 실리콘막과의 적층막 등을 포함한다. 층간 절연막(IL1)의 상면은 평탄화되어 있다.
층간 절연막(IL1)에는 콘택트 홀(개구부, 관통 구멍)(CT)이 형성되어 있고, 콘택트 홀(CT) 내에, 접속용의 도전체부로서 도전성의 플러그(콘택트 플러그)(PG)가 형성되어 있다.
플러그(PG)는, 콘택트 홀(CT)의 저부 및 측벽(측면) 위에 형성된 얇은 배리어 도체막과, 이 배리어 도체막 위에 콘택트 홀(CT)을 매립하도록 형성된 주 도체막으로 형성되어 있는데, 도면의 간략화를 위해서, 도 1에서는, 플러그(PG)를 구성하는 배리어 도체막 및 주 도체막을 일체화해서 나타내고 있다. 또한, 플러그(PG)를 구성하는 배리어 도체막은, 예를 들어, 티타늄막, 질화티타늄막, 또는 그것들의 적층막으로 할 수 있고, 플러그(PG)를 구성하는 주 도체막은, 텅스텐막으로 할 수 있다.
콘택트 홀(CT) 및 그것에 매립된 플러그(PG)는, n+형 반도체 영역(SD1, SD2), 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 위 등에 형성된다. 콘택트 홀(CT)의 저부에서는, 반도체 기판(SB)의 주면의 일부, 예를 들어 n+형 반도체 영역(SD1, SD2)(의 표면 위의 금속 실리사이드층(SL))의 일부, 제어 게이트 전극(CG)(의 표면 위의 금속 실리사이드층(SL))의 일부, 메모리 게이트 전극(MG)(의 표면 위의 금속 실리사이드층(SL))의 일부 등이 노출된다. 그리고, 그 노출부(콘택트 홀(CT)의 저부의 노출부)에 플러그(PG)가 접속된다. 또한, 도 1에서는, n+형 반도체 영역(SD2)(의 표면 위의 금속 실리사이드층(SL))의 일부가, 콘택트 홀(CT)의 저부에서 노출되어, 그 콘택트 홀(CT)을 매립하는 플러그(PG)와 전기적으로 접속된 단면이 나타나 있다.
플러그(PG)가 매립된 층간 절연막(IL1) 위에는 배선(배선층)(M1)이 형성되어 있다. 배선(M1)은, 예를 들어 다마신 배선(매립 배선)이며, 층간 절연막(IL1) 위에 형성된 절연막(도 1에는 나타내지 않았지만 후술하는 절연막(IL2)에 대응함)에 설치된 배선 홈에 매립되어 있다. 배선(M1)은, 플러그(PG)를 통해, 메모리 트랜지스터의 소스 영역(반도체 영역(MS)), 제어 트랜지스터의 드레인 영역(반도체 영역(MD)), 제어 게이트 전극(CG) 또는 메모리 게이트 전극(MG) 등과 전기적으로 접속된다. 또한, 도 1에서는, 배선(M1)의 예로서, 제어 트랜지스터의 드레인 영역(반도체 영역(MD))에 플러그(PG)를 통해 전기적으로 접속된 배선(M1)이 나타나 있다.
배선(M1)보다 더 상층의 배선 및 절연막도 형성되어 있지만, 여기에서는 그 도시 및 설명은 생략한다. 또한, 배선(M1) 및 그것보다 상층의 배선은, 다마신 배선(매립 배선)에 한정되지 않고, 배선용의 도전체막을 패터닝하여 형성할 수도 있고, 예를 들어 텅스텐 배선 또는 알루미늄 배선 등을 채용할 수도 있다.
<반도체 장치의 동작에 대해서>
도 5는, 본 실시 형태의 「기입」, 「소거」 및 「판독」 시에서의 선택 메모리 셀의 각 부위에 대한 전압의 인가 조건의 일례를 나타내는 표이다. 도 5의 표에는, 「기입」, 「소거」 및 「판독」 시의 각각에 있어서, 도 1 내지 4에 나타낸 바와 같은 메모리 셀(선택 메모리 셀)의 각 부위에 인가하는 전압(Vd, Vcg, Vmg, Vs, Vb)이 나타나 있다. 여기서, 전압(Vmg)은, 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)이다. 또한, 전압(Vs)은, 반도체 영역(MS)(소스 영역)에 인가하는 전압(Vs)이다. 또한, 전압(Vcg)은, 제어 게이트 전극(CG)에 인가하는 전압(Vcg)이다. 또한, 전압(Vd)은, 반도체 영역(MD)(드레인 영역)에 인가하는 전압(Vd)이다. 또한, 베이스 전압(Vb)은, p형 웰(PW)에 인가되는 베이스 전압(Vb)이다. 또한, 도 5의 표에 나타낸 것은 전압의 인가 조건의 적합한 일례이며, 이것에 한정되는 것이 아니라, 필요에 따라 다양하게 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 절연막(MZ) 중의 전하 축적부(여기서는 절연막(MZ2))에 대한 전자의 주입을 「기입」, 홀(hole: 정공)의 주입을 「소거」라고 정의한다.
기입 방식은, 소위 SSI(Source Side Injection: 소스 사이드 주입) 방식이라고 불리는, 소스 사이드 주입에 의한 핫 일렉트론 주입으로 기입을 행하는 기입 방식(핫 일렉트론 주입 기입 방식)을 적절하게 사용할 수 있다.
SSI 방식의 기입에서는, 예를 들어 도 5의 「기입」의 란에 나타낸 바와 같은 전압을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀의 절연막(MZ) 중의 전하 축적층(여기서는 절연막(MZ2))에 전자를 주입함으로써 기입을 행한다. 이때, 핫 일렉트론은, 2개의 게이트 전극(메모리 게이트 전극(MG) 및 제어 게이트 전극(CG))간의 아래의 채널 영역(소스, 드레인간)에서 발생하고, 메모리 게이트 전극(MG)의 아래의 절연막(MZ) 중의 전하 축적층(여기서는 절연막(MZ2))에 핫 일렉트론이 주입된다. 이로 인해, SSI 방식에서는, 절연막(MZ)의 메모리 게이트 전극(CG)측에 전자가 주입된다. 주입된 핫 일렉트론(전자)은 절연막(MZ) 중의 전하 축적층(여기서는 절연막(MZ2))의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태가 된다.
소거 방식은, 소위 FN 방식이라고 불리는, FN(Fowler Nordheim) 터널링에 의해 소거를 행하는 소거 방식(터널링 소거 방식)을 적절하게 사용할 수 있다.
FN 방식의 소거에서는, 예를 들어 도 5의 「소거」의 란에 나타낸 바와 같은 전압(Vmg가 플러스 전압이고 Vd, Vcg, Vs, Vb가 제로 볼트)을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에서, 메모리 게이트 전극(MG)로부터 홀(정공)을 터널링시켜서 절연막(MZ) 중의 전하 축적층(여기서는 절연막(MZ2))에 주입함으로써 소거를 행한다. 이때, 홀은 메모리 게이트 전극(MG)으로부터 FN 터널링(FN 터널 효과)에 의해 절연막(MZ3)을 터널링하여 절연막(MZ) 중에 주입되고, 절연막(MZ) 중의 전하 축적층(여기서는 절연막(MZ2))의 트랩 준위에 포획되어, 그 결과, 메모리 트랜지스터의 임계값 전압이 저하된다(소거 상태가 된다).
판독시에는, 예를 들어 도 5의 표의 「판독」의 란에 나타낸 바와 같은 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독시의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을, 기입 상태에서의 메모리 트랜지스터의 임계값 전압과 소거 상태에서의 메모리 트랜지스터의 임계값 전압의 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
또한, 소거 방식으로서, 소위 BTBT 방식이라고 불리는 BTBT(Band-To-Band Tunneling: 밴드간 터널 현상)에 의한 핫 홀 주입에 의해 소거를 행하는 소거 방식(핫 홀 주입 소거 방식)도 있다. BTBT 방식의 소거에서는, BTBT(Band-To-Band Tunneling)에 의해 발생한 홀(정공)을 반도체 기판(SB)측에서 절연막(MZ) 중의 전하 축적층(여기서는 절연막(MZ2))에 주입함으로써 소거를 행한다.
그러나, 본 실시 형태에서는, 소거 방식으로서, BTBT 방식(BTBT 소거 방식)이 아니라, FN 방식(터널링 소거 방식)을 사용하는 것이 바람직하다. BTBT 방식(BTBT 소거 방식)보다 FN 방식(터널링 소거 방식)이, 소거시의 소비 전류(소비 전력)가 적어도 된다. 본 실시 형태에서는, 소거 방식으로서, FN 방식(터널링 소거 방식)을 사용함으로써 즉, 메모리 게이트 전극(MG)으로부터 절연막(MZ)의 절연막(MZ2)에 (터널링에 의해) 홀을 주입함으로써 선택 메모리 셀의 소거를 행함으로써, 소거시의 소비 전류(소비 전력)를 저감할 수 있다.
<반도체 장치의 제조 공정에 대해서>
이어서, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 설명한다.
도 6 내지 도 8은, 본 실시 형태의 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다. 또한, 도 6에 나타내는 프로세스 플로우가 행하여지고 나서, 도 7에 나타내는 프로세스 플로우가 행하여진다. 또한, 도 8은, 도 6의 스텝 S7(절연막(MZ) 형성 공정)의 상세를 나타내는 프로세스 플로우가 나타나 있다. 도 9 내지 도 32는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 이 중, 도 9 내지 도 13, 도 18, 도 20, 도 22, 도 23, 도 25 내지 도 32의 단면도에는, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 주요부 단면도가 나타나 있고, 메모리 셀 영역(1A)에 메모리 셀(MC)이, 주변 회로 영역(1B)에 MISFET가 각각 형성되는 모습이 나타나 있다. 또한, 도 14 내지 도 17, 도 19, 도 21 및 도 24는, 메모리 셀 영역(1A)의 일부가 확대되어 나타나 있다. 또한, 도 14 내지 도 17에는, 도 13의 공정(스텝 S7의 절연막(MZ) 형성 공정)의 상세가 나타나 있다.
여기서, 메모리 셀 영역(1A)은, 반도체 기판(SB)(의 주면)에서, 불휘발성 메모리의 메모리 셀이 형성될 예정인 영역이다. 또한, 주변 회로 영역(1B)은, 반도체 기판(SB)(의 주면)에서, 주변 회로가 형성될 예정인 영역이다. 메모리 셀 영역(1A)과 주변 회로 영역(1B)은, 동일한 반도체 기판(SB)에 존재하고 있다. 즉, 메모리 셀 영역(1A)과 주변 회로 영역(1B)은, 동일한 반도체 기판(SB)의 주면의 서로 다른 평면 영역에 대응하고 있다. 또한, 메모리 셀 영역(1A)과 주변 회로 영역(1B)은 인접하고 있지 않아도 되지만, 이해를 간단하게 하기 위해서, 도 9 내지 도 13, 도 18, 도 20, 도 22, 도 23, 도 25 내지 도 32의 단면도에서는, 메모리 셀 영역(1A)의 이웃에 주변 회로 영역(1B)을 도시하고 있다.
여기서, 주변 회로란, 불휘발성 메모리 이외의 회로이며, 예를 들어, CPU 등의 프로세서, 제어 회로, 감지 증폭기, 칼럼 디코더, 로우 디코더, 입출력 회로 등이다. 주변 회로 영역(1B)에 형성되는 MISFET는, 주변 회로용의 MISFET이다.
또한, 본 실시 형태에서는, 메모리 셀 영역(1A)에 ｎ채널형의 MISFET(제어 트랜지스터 및 메모리 트랜지스터)를 형성하는 경우에 대해 설명하지만, 도전형을 반대로 해서 p 채널형의 MISFET(제어 트랜지스터 및 메모리 트랜지스터)를 메모리 셀 영역(1A)에 형성할 수도 있다. 마찬가지로, 본 실시 형태에서는, 주변 회로 영역(1B)에 ｎ채널형의 MISFET를 형성하는 경우에 대해 설명하지만, 도전형을 반대로 해서 p 채널형의 MISFET를 주변 회로 영역(1B)에 형성할 수도 있고, 또한, 주변 회로 영역(1B)에 CMISFET(Complementary MISFET) 등을 형성할 수도 있다.
도 9에 도시된 바와 같이, 먼저, 예를 들어 1 내지 10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼)(SB)을 준비한다(도 6의 스텝 S1). 그리고, 반도체 기판(SB)의 주면에, 활성 영역을 규정(획정)하는 소자 분리 영역(소자간 분리 절연 영역)(ST)을 형성한다(도 6의 스텝 S2).
소자 분리 영역(ST)은, 산화 실리콘 등의 절연체를 포함하고, 예를 들어 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of Silicon)법 등에 의해 형성할 수 있다. 예를 들어, 반도체 기판(SB)의 주면에 소자 분리용의 홈을 형성한 후, 이 소자 분리용의 홈 내에, 예를 들어 산화 실리콘을 포함하는 절연막을 매립함으로써 소자 분리 영역(ST)을 형성할 수 있다. 보다 구체적으로는, 반도체 기판(SB)의 주면에 소자 분리용의 홈을 형성한 후, 반도체 기판(SB) 위에 이 소자 분리용의 홈을 매립하도록, 소자 분리 영역 형성용의 절연막(예를 들어 산화 실리콘막)을 형성한다. 그리고, 소자 분리용의 홈의 외부의 절연막(소자 분리 영역 형성용의 절연막)을 제거함으로써, 소자 분리용의 홈에 매립된 절연막을 포함하는 소자 분리 영역(ST)을 형성할 수 있다.
이어서, 도 10에 도시되는 바와 같이, 반도체 기판(SB)의 메모리 셀 영역(1A)에 p형 웰(PW)을, 주변 회로 영역(1B)에 p형 웰(PW2)을 형성한다(도 6의 스텝 S3). p형 웰(PW, PW2)은, 예를 들어 붕소(B) 등의 p형의 불순물을 반도체 기판(SB)에 이온 주입하거나 함으로써 형성할 수 있다. p형 웰(PW, PW2)은, 반도체 기판(SB)의 주면으로부터 소정의 깊이에 걸쳐 형성된다. p형 웰(PW)과 p형 웰(PW2)은, 동일한 도전형이기 때문에, 동일한 이온 주입 공정으로 형성하거나, 또는 서로 다른 이온 주입 공정으로 형성해도 된다.
이어서, 메모리 셀 영역(1A)에 나중에 형성되는 제어 트랜지스터의 임계값 전압을 조정하기 위해서, 필요에 따라, 메모리 셀 영역(1A)의 p형 웰(PW)의 표면부(표층부)에 대해 채널 도프 이온 주입을 행한다. 또한, 주변 회로 영역(1B)에 나중에 형성되는 ｎ채널형 MISFET의 임계값 전압을 조정하기 위해서, 필요에 따라, 주변 회로 영역(1B)의 p형 웰(PW2)의 표면부(표층부)에 대해 채널 도프 이온 주입을 행한다.
이어서, 희석 불산 세정 등에 의해 반도체 기판(SB)(p형 웰(PW, PW2))의 표면을 청정화한 후, 반도체 기판(SB)의 주면(p형 웰(PW, PW2)의 표면)에, 게이트 절연막용의 절연막(GI)을 형성한다(도 6의 스텝 S4).
절연막(GI)은, 예를 들어 얇은 산화 실리콘막 또는 산질화 실리콘막 등에 의해 형성할 수 있다. 절연막(GI)이 산화 실리콘막인 경우에는, 예를 들어 열산화법에 의해 절연막(GI)을 형성할 수 있다. 또한, 절연막(GI)을 산질화 실리콘막으로 하는 경우에는, 예를 들어, N2O와 O2와 H2를 사용한 고온 단시간 산화법, 또는, 열산화법에 의해 산화 실리콘막을 형성한 후에 플라즈마 중에서 질화 처리(플라즈마 질화)를 행하는 방법 등에 의해 형성할 수 있다. 절연막(GI)의 형성 막 두께는, 예를 들어 2 내지 3nm 정도로 할 수 있다. 절연막(GI)을 열산화법에 의해 형성한 경우에는, 소자 분리 영역(ST) 위에는 절연막(GI)이 형성되지 않는다.
다른 형태로서, 스텝 S4에서, 주변 회로 영역(1B)의 절연막(GI)을, 메모리 셀 영역(1A)의 절연막(GI)과는 다른 공정에서 형성할 수도 있다.
이어서, 도 11에 도시되는 바와 같이, 반도체 기판(SB)의 주면(주면 전체면) 위에, 즉 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 절연막(GI) 위에, 제어 게이트 전극(CG) 형성용의 도전막으로서 실리콘막(PS1)을 형성(퇴적)한다(도 6의 스텝 S5).
실리콘막(PS1)은, 다결정 실리콘막(폴리실리콘막)을 포함하고, CVD(Chemical Vapor Deposition: 화학적 기상 성장)법 등을 사용하여 형성할 수 있다. 실리콘막(PS1)의 막 두께(퇴적 막 두께)는 예를 들어 50 내지 250nm 정도로 할 수 있다. 성막시는 실리콘막(PS1)을 아몰퍼스 실리콘막으로서 형성하고 나서, 그 후의 열처리로, 아몰퍼스 실리콘막을 포함하는 실리콘막(PS1)을, 다결정 실리콘막을 포함하는 실리콘막(PS1)으로 바꿀 수도 있다. 또한, 실리콘막(PS1)은, 성막 시의 단계에서는, 논 도프의 실리콘막으로 할 수 있다.
실리콘막(PS1)을 형성한 후, 실리콘막(PS1) 위에 포토리소그래피법을 사용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이 포토레지스트 패턴은, 주변 회로 영역(1B) 전체에 형성된다. 그리고, 이 포토레지스트 패턴을 마스크로서 사용하여, 메모리 셀 영역(1A)의 실리콘막(PS1)에 n형 불순물을 이온 주입법 등에 의해 도입함으로써, 메모리 셀 영역(1A)의 실리콘막(PS1)을 n형의 실리콘막(PS1)으로 한다. 즉, 메모리 셀 영역(1A)의 실리콘막(PS1)에 n형 불순물이 도입되어, 메모리 셀 영역(1A)의 실리콘막(PS1)이, n형 불순물이 도입된 n형의 실리콘막(PS1)이 된다. 이때, 주변 회로 영역(1B)의 실리콘막(PS1)은, 포토레지스트 패턴으로 덮여 있었기 때문에, n형 불순물은 도입(이온 주입)되지 않는다. 그 후, 이 포토레지스트 패턴은 제거한다.
이어서, 도 12에 도시된 바와 같이, 메모리 셀 영역(1A)의 n형의 실리콘막(PS1)을 포토리소그래피 기술 및 에칭 기술에 의해 패터닝하여, 제어 게이트 전극(CG)을 형성한다(도 6의 스텝 S6). 스텝 S6의 패터닝 공정은, 구체적으로는, 예를 들어 다음과 같이 하여 행할 수 있다.
즉, 실리콘막(PS1) 위에 포토리소그래피법을 사용하여 포토레지스트 패턴(도시하지 않음)을 형성하고, 이 포토레지스트 패턴을 에칭 마스크로서 사용하여, 메모리 셀 영역(1A)의 실리콘막(PS1)을 에칭(건식 에칭)하여 패터닝한다. 이 포토레지스트 패턴은, 여기에서는 도시하지 않지만, 제어 게이트 전극(CG) 형성 예정 영역과 주변 회로 영역(1B) 전체에 형성된다. 실리콘막(PS1)의 패터닝 후에, 이 포토레지스트 패턴은 제거된다.
이와 같이 하여, 스텝 S6에서 실리콘막(PS1)이 패터닝되고, 도 12에 도시된 바와 같이, 메모리 셀 영역(1A)에, 패터닝된 실리콘막(PS1)을 포함하는 제어 게이트 전극(CG)이 형성된다. 이때, 주변 회로 영역(1B)에서는, 상술한 바와 같이 포토레지스트 패턴을 형성하고 있었기 때문에, 실리콘막(PS1)의 패터닝은 행하여지지 않고, 실리콘막(PS1)이 그대로 잔존한다. 주변 회로 영역(1B)에 잔존하는 실리콘막(PS1)을, 부호 PS1a를 첨부하여 실리콘막(PS1a)이라 칭하기로 한다. 또한, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG) 아래에 잔존하는 절연막(GI)이, 제어 트랜지스터의 게이트 절연막이 된다. 따라서, 실리콘막(PS1)을 포함하는 제어 게이트 전극(CG)은, 반도체 기판(SB)(p형 웰(PW)) 위에 게이트 절연막으로서의 절연막(GI)을 개재하여 형성된 상태가 된다.
메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)으로 덮인 부분 이외의 절연막(GI)(즉 게이트 절연막이 되는 부분 이외의 절연막(GI))은, 스텝 S6의 패터닝 공정에서 행하는 건식 에칭이나, 또는 그 건식 에칭 후에 습식 에칭을 행함으로써 제거될 수 있다.
이어서, 메모리 셀 영역(1A)에 나중에 형성되는 메모리 트랜지스터의 임계값 전압을 조정하기 위해서, 필요에 따라, 메모리 셀 영역(1A)의 p형 웰(PW)의 표면부(표층부)에 대해 채널 도프 이온 주입을 행한다.
이어서, 세정 처리를 행하여, 반도체 기판(SB)의 주면을 청정화 처리한 후, 도 13에 도시된 바와 같이, 반도체 기판(SB)의 주면 전체면에, 즉, 반도체 기판(SB)의 주면(표면) 위와 제어 게이트 전극(CG)의 표면(상면 및 측면) 위에, 메모리 트랜지스터의 게이트 절연막용의 절연막(MZ)을 형성한다(도 6의 스텝 S7). 또한, 주변 회로 영역(1B)에서는, 실리콘막(PS1a)이 잔존하고 있으므로, 이 실리콘막(PS1a)의 표면(상면 및 측면) 위에도 절연막(MZ)이 형성된다. 이로 인해, 스텝 S7에서, 절연막(MZ)은, 반도체 기판(SB) 위에 제어 게이트 전극(CG) 및 주변 회로 영역(1B)의 실리콘막(PS1a)을 덮도록 형성된다.
절연막(MZ)은, 메모리 트랜지스터의 게이트 절연막용의 절연막이며, 내부에 전하 축적층(전하 축적부)을 갖는 절연막이다. 이 절연막(MZ)은, 절연막(MZ1)과, 절연막(MZ1) 위에 형성된 절연막(MZ2)과, 절연막(MZ2) 위에 형성된 절연막(MZ3)을 갖는 적층막(적층 절연막)을 포함한다. 여기서, 절연막(MZ1)과 절연막(MZ3)은, 각각 산화 실리콘막(산화막)에 의해 형성할 수 있고, 절연막(MZ2)은, 질화 실리콘막(질화막)에 의해 형성할 수 있다.
또한, 도면을 보기 쉽게 하기 위해서, 도 13에서는, 절연막(MZ1)과 절연막(MZ2)과 절연막(MZ3)을 포함하는 절연막(MZ)을, 간단히 절연막(MZ)으로서 도시하고 있지만, 실제로는, 도 13에서 점선의 원으로 둘러싸인 영역의 확대도에 도시된 바와 같이, 절연막(MZ)은, 절연막(MZ1)과 절연막(MZ2)과 절연막(MZ3)의 적층막을 포함한다.
스텝 S7의 절연막(MZ) 형성 공정에 대해서, 도 8 및 도 14 내지 도 17을 참조하여 구체적으로 설명한다. 도 14는, 절연막(MZ)을 형성하기 직전의 상태를 나타내고 있고, 도 12와 동일한 공정 단계(제어 게이트 전극(CG)을 형성한 후이고 절연막(MZ)을 형성하기 전의 단계)에 대응하고 있다.
도 12 및 도 14에 도시되어 있는 바와 같이 제어 게이트 전극(CG)을 형성한 후, 절연막(MZ)을 형성하기 위해서는, 먼저, 도 15에 도시된 바와 같이, 절연막(MZ1)을 형성한다(도 8의 스텝 S7a).
절연막(MZ1)은, 산화 실리콘막을 포함하고, 산화 처리(열산화 처리)에 의해 형성할 수 있다. 이때의 산화 처리(열산화 처리)에는, ISSG(In Situ Steam Generation) 산화를 사용하면 더 바람직하다. 절연막(MZ1)으로서의 산화 실리콘막의 막 두께(형성 막 두께)는, 예를 들어 3 내지 10nm 정도로 할 수 있다. 절연막(MZ1)으로서의 산화 실리콘막을, CVD법에 의해 형성하는 것도 가능하다.
단, 절연막(MZ1)으로서의 산화 실리콘막은, CVD법보다 산화 처리(열산화 처리)에 의해 형성하는 것이 바람직하고, ISSG 산화에 의해 형성하는 것이 특히 바람직하다. 이에 의해, 형성된 산화 실리콘막의 막질이 향상되기(치밀한 막으로 되기) 때문에, 절연막(MZ)의 전하 유지 특성을 보다 향상시킬 수 있다.
절연막(MZ1)으로서의 산화 실리콘막의 형성에 ISSG 산화를 사용하는 경우에는, 예를 들어, O2(산소) 가스 및 H2(수소) 가스를 사용할 수 있다. 또한, 절연막(MZ1)으로서의 산화 실리콘막의 형성에 CVD법을 사용하는 경우에는, 성막용의 가스로서, 예를 들어, SiH4(모노실란) 가스 및 N2O(1산화2질소) 가스를 사용할 수 있고, 또는, TEOS(Tetraethoxysilane: 테트라에톡시실란) 가스 및 O2(산소) 가스를 사용할 수도 있다.
절연막(MZ1)으로서의 산화 실리콘막은, 제어 게이트 전극(CG) 및 실리콘막(PS1a)으로 덮여 있지 않은 부분의 반도체 기판(SB)(p형 웰(PW, PW2))의 표면과, 제어 게이트 전극(CG)의 표면(측면 및 상면)과, 실리콘막(PS1a)의 표면(측면 및 상면)에 형성된다.
이어서, 도 16에 도시된 바와 같이, 절연막(MZ1) 위에 절연막(MZ2)을 형성한다(도 8의 스텝 S7b).
절연막(MZ2)은, 질화 실리콘막을 포함하고, 예를 들어 CVD법 또는 ALD(Atomic Layer Deposition: 원자층 퇴적)법에 의해 형성할 수 있다. 절연막(MZ2)으로서의 질화 실리콘막의 막 두께(형성 막 두께)는, 예를 들어 4 내지 12nm 정도로 할 수 있다. 절연막(MZ2)으로서의 질화 실리콘막의 형성에 CVD법을 사용하는 경우에는, 성막 가스로서는, 예를 들어, SiH2Cl2(디클로실란) 가스 및 NH3(암모니아) 가스를 사용할 수 있다.
이어서, 도 17에 도시된 바와 같이, 절연막(MZ2) 위에 절연막(MZ3)을 형성한다(도 8의 스텝 S7c).
절연막(MZ3)은, 산화 실리콘막을 포함하고, 산화 처리(열산화 처리)에 의해 형성할 수 있다. 이때의 산화 처리(열산화 처리)에는, ISSG 산화를 사용하면 더 바람직하다. 절연막(MZ3)으로서의 산화 실리콘막의 막 두께(형성 막 두께)는, 예를 들어 5 내지 15nm 정도로 할 수 있다. 절연막(MZ3)으로서의 산화 실리콘막을, CVD법에 의해 형성하는 것도 가능하다.
단, 절연막(MZ3)으로서의 산화 실리콘막은, CVD법보다 산화 처리(열산화 처리)에 의해 형성하는 것이 바람직하고, ISSG 산화에 의해 형성하는 것이 특히 바람직하다. 이에 의해, 형성된 산화 실리콘막의 막질이 향상되기(치밀한 막으로 되기) 때문에, 절연막(MZ)의 전하 유지 특성을 보다 향상시킬 수 있다.
절연막(MZ3)으로서의 산화 실리콘막의 형성에 ISSG 산화를 사용하는 경우에는, 예를 들어, O2(산소) 가스 및 H2(수소) 가스를 사용할 수 있다. 또한, 절연막(MZ3)으로서의 산화 실리콘막의 형성에 CVD법을 사용하는 경우에는, 성막용의 가스로서, 예를 들어, SiH4(모노실란) 가스 및 N2O(1산화2질소) 가스를 사용할 수 있고, 또는, TEOS(테트라에톡시실란) 가스 및 O2(산소) 가스를 사용할 수도 있다.
메모리 셀 영역(1A)에 형성된 절연막(MZ)은, 나중에 형성되는 메모리 게이트 전극(MG)의 게이트 절연막으로서 기능하고, 전하 유지(전하 축적) 기능을 갖는다. 절연막(MZ)은, 전하 유지 기능이 필요하기 때문에, 전하 축적층(여기서는 질화 실리콘막을 포함하는 절연막(MZ))을 전하 블록층(여기서는 산화 실리콘막을 포함하는 절연막(MZ1, MZ3)) 사이에 끼운 구조를 갖고 있으며, 전하 축적층(여기서는 절연막(MZ2))의 포텐셜 장벽 높이에 비해, 전하 블록층(여기서는 절연막(MZ1, MZ3))의 포텐셜 장벽 높이가 높아진다. 즉, 절연막(MZ2)은, 전하 축적 기능을 갖는 절연막(트랩성 절연막)이며, 절연막(MZ1) 및 절연막(MZ3)의 각각의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크다.
이렇게 스텝 S7a, S7b, S7c를 행함으로써, 도 13 및 도 17에 도시된 바와 같이, 절연막(MZ1)과 절연막(MZ2)과 절연막(MZ3)의 적층막을 포함하는 절연막(MZ)이 형성된다. 도 13과 도 17은, 동일한 공정 단계(스텝 S7c의 절연막(MZ3) 형성 공정을 행한 단계, 즉 절연막(MZ) 형성 공정을 종료한 단계)에 대응하고 있다.
또한, 본 실시 형태에서는, 나중에 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)가 예각이 되도록(상기 도 2 및 도 3 참조), 스텝 S7c의 절연막(MZ3)의 성막 공정을 연구하고 있다.
즉, 스텝 S7a의 절연막(MZ1) 형성 공정은, 절연막(MZ1)이 거의 균일한 두께를 갖도록 행한다. 마찬가지로, 스텝 S7b의 절연막(MZ2) 형성 공정은, 절연막(MZ2)이 거의 균일한 두께를 갖도록 행한다. 한편, 절연막(MZ3)에 대해서는, 코너부(KD)에서 절연막(MZ3)의 두께가 국소적으로 얇아지도록, 스텝 S7c의 절연막(MZ3) 형성 공정을 행한다. 여기서, 코너부(KD)는, 절연막(MZ3)의 반도체 기판(SB)의 주면을 따라 형성되는 부분과, 절연막(MZ2)의 제어 게이트 전극(CG)의 측면(측벽)을 따라 형성되는 부분의 사이의 코너부이다.
산화막의 성막 공정에서, 평탄부에 비해 코너부는, 노출되는 가스의 양이 적기 때문에, 즉, 공급되는 가스의 양이 적기 때문에, 성막 조건에 따라서는, 평탄부에 비해 코너부에서 성막 속도가 느려진다. 그리고, 평탄부와 코너부에서 막 두께에 차가 생기기 시작하면, 성막이 진행됨에 따라서 평탄부와 코너부에서 막 두께의 차가 커진다. 이에 의해, 절연막(MZ3)은, 코너부(KD)에서 두께가 국소적으로 얇아진다. 즉, 반도체 기판(SB)의 주면을 따라 형성되는 부분의 절연막(MZ3)의 두께(T12)와, 제어 게이트 전극(CG)의 측면(측벽)을 따라 형성되는 부분의 절연막(MZ3)의 두께(T13)보다, 코너부(KD)에서의 절연막(MZ3)의 두께(T11)가 얇아진다(T11<T12 또한 T11<T13). 이에 의해, 나중에 절연막(MZ3) 위에 후술하는 실리콘막(PS2)을 형성하고 나서 그 실리콘막(PS2)을 에치백하여 메모리 게이트 전극(MG)을 형성하면, 두께가 국소적으로 얇아진 절연막(MZ3)의 코너부(KD)에 인접하는 위치에 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)를, 예각으로 할 수 있다.
또한, 상기 두께(T1)는, 두께(T11)와 동일하게(T1=T11) 되고, 상기 두께(T2)는 두께(T12)와 동일하게(T2=T12) 되고, 상기 두께(T3)는 두께(T13)와 동일하게(T3=T13) 된다.
이와 같이, 코너부(KD)에서의 성막 속도가 느려져, 코너부(KD)에서의 두께가 국소적으로 얇아지도록 스텝 S7c의 절연막(MZ3) 형성 공정을 행하는데, 이것을 실현하기 위해서는, 스텝 S7c의 성막 조건을 조정할 필요가 있다. 성막 온도, 압력, 성막용 가스의 종류, 가스 유량, 가스의 유량비 등의 조건을 조정함으로써, 코너부(KD)에서의 성막 속도가 느려져, 코너부(KD)에서의 두께가 국소적으로 얇아지는 절연막(MZ3)의 성막 조건을 설정할 수 있다. 상술한 조건을 변경하여 실험을 행하면, 어떤 성막 조건하에서, 코너부(KD)에서의 성막 속도가 느려져, 코너부(KD)에서의 두께가 국소적으로 얇아지는 절연막(MZ3)을 형성할 수 있는지를 조사할 수 있다. 이로 인해, 사전에 실험을 행하여, 절연막(MZ3)의 적합한 성막 조건을 미리 얻어 두고, 그 성막 조건에 따라 스텝 S7c를 행하면 된다.
이어서, 도 18 및 도 19에 도시된 바와 같이, 반도체 기판(SB)의 주면(주면 전체면) 위에, 즉 절연막(MZ) 위에, 메모리 셀 영역(1A)에서는 제어 게이트 전극(CG)을 덮도록, 주변 회로 영역(1B)에서는 실리콘막(PS1a)을 덮도록, 메모리 게이트 전극(MG) 형성용의 도전막으로서 실리콘막(PS2)을 형성(퇴적)한다(도 6의 스텝 S8).
또한, 도 18과 도 19는, 동일한 공정 단계(스텝 S8의 실리콘막(PS2) 형성 공정을 행한 단계)에 대응하고 있고, 도 18은, 상기 도 9 내지 도 13과 동일한 단면 영역이 나타나고, 도 19는, 상기 도 14 내지 도 17과 동일한 단면 영역이 나타나 있다.
실리콘막(PS2)은, 다결정 실리콘 막을 포함하고, CVD법 등을 사용하여 형성할 수 있다. 실리콘막(PS2)의 막 두께(퇴적 막 두께)는, 예를 들어 30 내지 150nm 정도로 할 수 있다. 성막시는 실리콘막(PS2)을 아몰퍼스 실리콘막으로서 형성하고 나서, 그 후의 열처리로, 아몰퍼스 실리콘막을 포함하는 실리콘막(PS2)을, 다결정 실리콘막을 포함하는 실리콘막(PS2)으로 바꿀 수도 있다.
실리콘막(PS2)은, n형 불순물이 도입되어 저저항율로 되어 있다. 실리콘막(PS2)의 성막 후의 이온 주입으로 실리콘막(PS2)에 n형 불순물을 도입할 수도 있지만, 실리콘막(PS2)의 성막 시에 실리콘막(PS2)에 n형 불순물을 도입할 수도 있다. 실리콘막(PS2)의 성막 시에 n형 불순물을 도입하는 경우에는, 실리콘막(PS2)의 성막용의 가스에 도핑 가스(n형 불순물 첨가용의 가스)를 포함시킴으로써, n형 불순물이 도입된 실리콘막(PS2)을 성막할 수 있다. 어떻게 하든, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)에, n형 불순물이 도입된 실리콘막(PS2)이 형성된다.
이어서, 이방성 에칭 기술에 의해, 실리콘막(PS2)을 에치백(에칭, 건식 에칭, 이방성 에칭)한다(도 7의 스텝 S9).
스텝 S9의 에치백 공정에서는, 실리콘막(PS2)의 퇴적 막 두께의 분만큼 실리콘막(PS2)을 이방성 에칭(에치백)함으로써, 제어 게이트 전극(CG)의 양쪽의 측벽 위에(절연막(MZ)을 개재해서) 실리콘막(PS2)을 사이드 월 스페이서 형상으로 남기고, 다른 영역의 실리콘막(PS2)을 제거한다. 이에 의해, 도 20 및 도 21에 도시된 바와 같이, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)의 양쪽의 측벽 중, 한쪽의 측벽 위에 절연막(MZ)을 개재하여 사이드 월 스페이서 형상으로 잔존한 실리콘막(PS2)에 의해, 메모리 게이트 전극(MG)이 형성된다. 또한, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)의 양쪽의 측벽 중, 다른 쪽의 측벽 위에 절연막(MZ)을 개재하여 사이드 월 스페이서 형상으로 잔존한 실리콘막(PS2)에 의해, 실리콘 스페이서(SP)가 형성된다. 메모리 게이트 전극(MG)은, 절연막(MZ) 위에 제어 게이트 전극(CG)과 절연막(MZ)을 개재하여 인접하도록 형성된다.
또한, 도 20과 도 21은, 동일한 공정 단계(스텝 S9의 에치백 공정을 행한 단계)에 대응하고 있고, 도 20은, 상기 도 9 내지 도 13 및 도 18과 동일한 단면 영역을 나타내고, 도 21은, 상기 도 14 내지 도 17 및 도 19와 동일한 단면 영역을 나타내고 있다.
실리콘 스페이서(SP)는, 도전체를 포함하는 사이드 월 스페이서, 즉 도전체 스페이서라 간주할 수도 있다. 메모리 게이트 전극(MG)과 실리콘 스페이서(SP)는, 제어 게이트 전극(CG)의 서로 반대측이 되는 측벽 위에 형성되어 있고, 제어 게이트 전극(CG)을 사이에 끼워 거의 대칭인 구조를 갖고 있다. 또한, 주변 회로 영역(1B)에 잔존시키고 있는 실리콘막(PS1a)의 측벽 위에도, 절연막(MZ)을 개재하여 실리콘 스페이서(SP)가 형성될 수 있다.
스텝 S9의 에치백 공정을 행한 단계에서, 메모리 게이트 전극(MG)과 실리콘 스페이서(SP)로 덮여 있지 않은 영역의 절연막(MZ)이 노출된다. 스텝 S9에서 형성된 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이 및 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에는 절연막(MZ)이 개재하고 있다. 메모리 셀 영역(1A)에서의 메모리 게이트 전극(MG) 아래의 절연막(MZ)이, 메모리 트랜지스터의 게이트 절연막이 된다. 상기 스텝 S8에서 퇴적하는 실리콘막(PS2)의 퇴적 막 두께를 조정함으로써, 메모리 게이트 길이(메모리 게이트 전극(MG)의 게이트 길이)를 조정할 수 있다.
이어서, 포토리소그래피 기술을 사용하여, 메모리 게이트 전극(MG)이 덮이고 또한 실리콘 스페이서(SP)가 노출되는 포토레지스트 패턴(도시하지 않음)을 반도체 기판(SB) 위에 형성하고 나서, 이 포토레지스트 패턴을 에칭 마스크로 한 건식 에칭에 의해, 실리콘 스페이서(SP)를 제거한다(도 7의 스텝 S10). 그 후, 이 포토레지스트 패턴을 제거한다. 스텝 S10의 에칭 공정에 의해, 도 22에 도시된 바와 같이, 실리콘 스페이서(SP)가 제거되지만, 메모리 게이트 전극(MG)은, 포토레지스트 패턴으로 덮여 있었으므로, 에칭되지 않고 잔존한다.
이어서, 도 23 및 도 24에 도시된 바와 같이, 절연막(MZ) 중, 메모리 게이트 전극(MG)으로 덮이지 않고 노출되는 부분을 에칭(예를 들어 습식 에칭)에 의해 제거한다(도 7의 스텝 S11). 이때, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG) 아래와 메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)간에 위치하는 절연막(MZ)은, 제거되지 않고 잔존하고, 다른 영역의 절연막(MZ)은 제거된다. 도 23 및 도 24로부터도 알 수 있는 바와 같이, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이의 영역의, 양쪽 영역에 걸쳐 절연막(MZ)이 연속적으로 연장되어 있다.
또한, 도 23과 도 24는, 동일한 공정 단계(스텝 S10의 절연막(MZ)의 제거 공정을 행한 단계)에 대응하고 있고, 도 23은, 상기 도 9 내지 도 13, 도 18, 도 20 및 도 22와 동일한 단면 영역을 나타내고, 도 24는, 상기 도 14 내지 도 17, 도 19 및 도 21과 동일한 단면 영역을 나타내고 있다.
이어서, 주변 회로 영역(1B)의 실리콘막(PS1a)을 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝함으로써, 도 25에 도시된 바와 같이, 주변 회로 영역(1B)에 게이트 전극(GE)을 형성한다(도 7의 스텝 S12). 이 스텝 S12의 패터닝 공정은, 예를 들어 다음과 같이 하여 행할 수 있다.
즉, 주변 회로 영역(1B)에 형성되어 있는 실리콘막(PS1a) 위에 포토리소그래피법을 사용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이 포토레지스트 패턴은, 메모리 셀 영역(1A) 전체와 주변 회로 영역(1B)의 p 채널형 MISFET 형성 예정 영역에 형성된다. 그리고, 이 포토레지스트 패턴을 마스크로서 사용하여, 주변 회로 영역(1B)의 실리콘막(PS1a)에 n형 불순물을 이온 주입법 등에 의해 도입한다. 이에 의해, 주변 회로 영역(1B)의 ｎ채널형 MISFET 형성 예정 영역의 실리콘막(PS1a)이, n형의 실리콘막(PS1a)이 된다. 그리고, 이 포토레지스트 패턴을 제거하고 나서, 실리콘막(PS1a) 위에 포토리소그래피법을 사용하여 별도의 포토레지스트 패턴(도시하지 않음)을 형성한다. 이 포토레지스트 패턴은, 메모리 셀 영역(1A) 전체와 주변 회로 영역(1B)의 게이트 전극(GE) 형성 예정 영역에 형성된다. 그리고, 이 포토레지스트 패턴을 에칭 마스크로서 사용하여, 실리콘막(PS1a)을 에칭(건식 에칭)하여 패터닝한다. 이때, 메모리 셀 영역(1A)은, 포토레지스트 패턴으로 덮여 있어 에칭되지 않는다. 그 후, 이 포토레지스트 패턴을 제거한다. 이에 의해, 도 25에 도시된 바와 같이, 패터닝된 n형의 실리콘막(PS1a)을 포함하는 게이트 전극(GE)이 주변 회로 영역(1B)에 형성된다. 게이트 전극(GE)은, 주변 회로를 구성하는 MISFET의 게이트 전극이다.
이어서, 도 26에 도시된 바와 같이, n-형 반도체 영역(불순물 확산층)(EX1, EX2, EX3)을, 이온 주입법 등을 사용하여 형성한다(도 7의 스텝 S13).
스텝 S13에서, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 게이트 전극(GE)을 마스크(이온 주입 저지 마스크)로서 사용하여 반도체 기판(SB)(p형 웰(PW, PW2))에 이온 주입함으로써, n-형 반도체 영역(EX1, EX2, EX3)을 형성할 수 있다.
이때, n-형 반도체 영역(EX1)은, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)의 측벽(절연막(MZ)을 개재하여 제어 게이트 전극(CG)에 인접하고 있는 측과는 반대측의 측벽)에 자기 정합하여 형성된다. 또한, n-형 반도체 영역(EX2)은, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)의 측벽(절연막(MZ)을 개재하여 메모리 게이트 전극(MG)에 인접하고 있는 측과는 반대측의 측벽)에 자기 정합하여 형성된다. 또한, n-형 반도체 영역(EX3)은, 주변 회로 영역(1B)에서, 게이트 전극(GE)의 양 측벽에 자기 정합하여 형성된다. n-형 반도체 영역(EX1) 및 n-형 반도체 영역(EX2)은, 메모리 셀 영역(1A)에 형성되는 메모리 셀의 소스·드레인 영역(소스 또는 드레인 영역)의 일부로서 기능하고, n-형 반도체 영역(EX3)은 주변 회로 영역(1B)에 형성되는 MISFET의 소스·드레인 영역(소스 또는 드레인 영역)의 일부로서 기능할 수 있다. n-형 반도체 영역(EX1)과 n-형 반도체 영역(EX2)과 n-형 반도체 영역(EX3)은, 동일한 이온 주입 공정으로 형성할 수 있지만, 서로 다른 이온 주입 공정으로 형성하는 것도 가능하다.
이어서, 도 27에 도시된 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 측벽(절연막(MZ)을 개재하여 서로 이웃하는 측과는 반대측의 측벽) 위와, 게이트 전극(GE)의 측벽 위에, 절연막(산화 실리콘막, 질화 실리콘막, 또는 그들의 적층막)을 포함하는 사이드 월 스페이서(사이드 월, 측벽 절연막)(SW)를 형성한다(도 7의 스텝 S14).
스텝 S14의 사이드 월 스페이서(SW) 형성 공정은, 예를 들어 다음과 같이 하여 행할 수 있다. 즉, 반도체 기판(SB)의 주면 전체면 위에 사이드 월 스페이서(SW) 형성용의 절연막을 CVD법 등을 사용하여 퇴적한다. 이 사이드 월 스페이서(SW) 형성용의 절연막은, 예를 들어, 산화 실리콘막, 질화 실리콘막, 또는 그것들의 적층막을 포함한다. 그리고, 이 사이드 월 스페이서(SW) 형성용의 절연막을 이방성 에칭(에치백)함으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 측벽(절연막(MZ)을 개재하여 서로 이웃하는 측과는 반대측의 측벽) 위와 게이트 전극(GE)의 측벽 위에 선택적으로 이 절연막(사이드 월 스페이서(SW) 형성용의 절연막)을 남겨, 사이드 월 스페이서(SW)를 형성한다. 사이드 월 스페이서(SW)는, 게이트 전극(GE)의 양 측벽 위와, 제어 게이트 전극(CG)의 측벽 중, 절연막(MZ)을 개재하여 메모리 게이트 전극(MG)에 인접하고 있는 측의 측벽과는 반대측의 측벽 위와, 메모리 게이트 전극(MG)의 측벽 중, 절연막(MZ)을 개재하여 제어 게이트 전극(CG)에 인접하고 있는 측의 측벽과는 반대측의 측벽 위에 형성된다.
이어서, 도 28에 도시된 바와 같이, n+형 반도체 영역(불순물 확산층)(SD1, SD2, SD3)을, 이온 주입법 등을 사용하여 형성한다(도 7의 스텝 S15).
스텝 S15에서, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 게이트 전극(GE)과 그것들의 측벽 위의 사이드 월 스페이서(SW)를 마스크(이온 주입 저지 마스크)로서 사용하여 반도체 기판(SB)(p형 웰(PW, PW2))에 이온 주입함으로써, n+형 반도체 영역(SD1, SD2, SD3)을 형성할 수 있다. 이때, n+형 반도체 영역(SD1)은, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)의 측벽 위의 사이드 월 스페이서(SW)에 자기 정합하여 형성되고, n+형 반도체 영역(SD2)은, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)의 측벽 위의 사이드 월 스페이서(SW)에 자기 정합하여 형성된다. 또한, n+형 반도체 영역(SD3)은, 주변 회로 영역(1B)에서, 게이트 전극(GE)의 양 측벽 위의 사이드 월 스페이서(SW)에 자기 정합하여 형성된다. 이에 의해, LDD 구조가 형성된다. n+형 반도체 영역(SD1)과 n+형 반도체 영역(SD2)과 n+형 반도체 영역(SD3)은, 동일한 이온 주입 공정으로 형성할 수 있지만, 서로 다른 이온 주입 공정으로 형성하는 것도 가능하다.
이와 같이 하여, n-형 반도체 영역(EX1)과 그것보다 고불순물 농도의 n+형 반도체 영역(SD1)에 의해, 메모리 트랜지스터의 소스 영역으로서 기능하는 n형의 반도체 영역(MS)이 형성되고, n-형 반도체 영역(EX2)과 그것보다 고불순물 농도의 n+형 반도체 영역(SD2)에 의해, 제어 트랜지스터의 드레인 영역으로서 기능하는 n형의 반도체 영역(MD)이 형성된다. 또한, n-형 반도체 영역(EX3)과 그것보다 고불순물 농도의 n+형 반도체 영역(SD3)에 의해, 주변 회로 영역(1B)의 MISFET의 소스·드레인 영역으로서 기능하는 n형의 반도체 영역이 형성된다.
이어서, 소스 및 드레인용의 반도체 영역(n-형 반도체 영역(EX1, EX2, EX3) 및 n+형 반도체 영역(SD1, SD2, SD3)) 등에 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다(도 7의 스텝 S16).
이와 같이 하여, 메모리 셀 영역(1A)에 불휘발성 메모리의 메모리 셀(MC)이 형성되고, 주변 회로 영역(1B)에 MISFET가 형성된다.
이어서, 반도체 기판(SB)의 주면 전면 위에 산화 실리콘막(여기서는 도시하지 않음)을 CVD법 등을 사용하여 형성한다. 그리고, 이 산화 실리콘막을 포토리소그래피법 및 에칭법을 사용해서 제거하여, n+형 반도체 영역(SD1, SD2, SD3)의 상면(표면)과 제어 게이트 전극(CG)의 상면과 메모리 게이트 전극(MG)의 상면과 게이트 전극(GE)의 상면의 각 실리콘면(실리콘 영역, 실리콘막)을 노출시킨다. 또한, 이 산화 실리콘막은 금속 실리사이드층(SL)을 형성하지 않아도 되는 실리콘 영역 위에 남겨진다.
이어서, 도 29에 도시된 바와 같이, n+형 반도체 영역(SD1, SD2, SD3)의 상면(표면) 위와 메모리 게이트 전극(MG)의 상면 위와 제어 게이트 전극(CG)의 상면 위와 게이트 전극(GE)의 상면 위를 포함하는 반도체 기판(SB)의 주면 전체면 위에 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(GE) 및 사이드 월 스페이서(SW)를 덮도록, 금속막(ME)을 형성(퇴적)한다. 여기서, 메모리 게이트 전극(MG)의 상면은, 메모리 게이트 전극(MG)의 표면 중, 사이드 월 스페이서(SW)로 덮여 있지 않은 부분에 대응하고 있다. 금속막(ME)은, 예를 들어 코발트(Co)막, 니켈(Ni)막, 또는, 니켈 백금 합금막 등을 포함하고, 스퍼터링법 등을 사용하여 형성할 수 있다.
이어서, 반도체 기판(SB)에 대하여 열처리를 실시함으로써, n+형 반도체 영역(SD1, SD2, SD3), 제어 게이트 전극(CG)(실리콘막(PS1)), 메모리 게이트 전극(MG)(실리콘막(PS2)) 및 게이트 전극(GE)(실리콘막(PS1a))의 각 상층 부분(표층 부분)을 금속막(ME)과 반응시킨다. 이에 의해, 도 30에 도시된 바와 같이, n+형 반도체 영역(SD1, SD2, SD3), 제어 게이트 전극(CG)(실리콘막(PS1)), 메모리 게이트 전극(MG)(실리콘막(PS2)) 및 게이트 전극(GE)(실리콘막(PS1a))의 각 상부에, 각각 금속 실리사이드층(SL)이 형성된다. 금속막(ME)이 코발트막인 경우에는, 금속 실리사이드층(SL)은 코발트 실리사이드층을 포함하고, 금속막(ME)이 니켈막인 경우에는, 금속 실리사이드층(SL)은 니켈 실리사이드층을 포함하고, 금속막(ME)이 니켈 백금 합금막인 경우에는, 금속 실리사이드층(SL)은 백금 첨가 니켈 실리사이드층을 포함한다. 그 후, 미반응된 금속막(ME)을 제거한다. 도 30에는, 이 단계의 단면도가 나타나 있다.
이와 같이, 소위 살리사이드(Salicide: Self Aligned Silicide) 프로세스를 행함으로써, n+형 반도체 영역(SD1, SD2, SD3), 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 게이트 전극(GE)의 상부에 금속 실리사이드층(SL)을 형성하고, 그에 의해, 소스, 드레인이나 각 게이트 전극(CG, MG, GE)의 저항을 저저항화할 수 있다.
이어서, 도 31에 도시된 바와 같이, 반도체 기판(SB)의 주면 전체면 위에 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(GE) 및 사이드 월 스페이서(SW)를 덮도록, 절연막으로서 층간 절연막(IL1)을 형성(퇴적)한다.
층간 절연막(IL1)은, 산화 실리콘막의 단체막, 또는, 질화 실리콘막과 해당 질화 실리콘막 위에 해당 질화 실리콘막보다 두껍게 형성된 산화 실리콘막과의 적층막 등을 포함하고, 예를 들어 CVD법 등을 사용하여 형성할 수 있다. 층간 절연막(IL1)의 형성 후, 필요에 따라 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 등을 사용하여 층간 절연막(IL1)의 상면을 평탄화한다.
이어서, 포토리소그래피법을 사용하여 층간 절연막(IL1) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 층간 절연막(IL1)을 건식 에칭함으로써, 층간 절연막(IL1)에 콘택트 홀(개구부, 관통 구멍)(CT)을 형성한다.
이어서, 콘택트 홀(CT) 내에, 접속용의 도전체부로서, 텅스텐(W) 등을 포함하는 도전성의 플러그(PG)를 형성한다.
플러그(PG)를 형성하기 위해서는, 예를 들어, 콘택트 홀(CT)의 내부(저부 및 측벽상)를 포함하는 층간 절연막(IL1) 위에 배리어 도체막을 형성한다. 이 배리어 도체막은, 예를 들어, 티타늄막, 질화티타늄막, 또는 그것들의 적층막을 포함한다. 그리고, 이 배리어 도체막 위에 텅스텐막 등을 포함하는 주 도체막을 콘택트 홀(CT)을 매립하도록 형성하고 나서, 층간 절연막(IL1) 위의 불필요한 주 도체막 및 배리어 도체막을 CMP법 또는 에치백법 등에 의해 제거함으로써, 플러그(PG)를 형성할 수 있다.
또한, 도면의 간략화를 위해서, 도 31에서는, 플러그(PG)를 구성하는 배리어 도체막 및 주 도체막(텅스텐막)을 일체화하여 나타내고 있다.
콘택트 홀(CT) 및 그것에 매립된 플러그(PG)는, n+형 반도체 영역(SD1, SD2, SD3), 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(GE) 위 등에 형성된다. 콘택트 홀(CT)의 저부에서는, 반도체 기판(SB)의 주면의 일부, 예를 들어 n+형 반도체 영역(SD1, SD2, SD3)(의 표면 위의 금속 실리사이드층(SL))의 일부, 제어 게이트 전극(CG)(의 표면 위의 금속 실리사이드층(SL))의 일부, 메모리 게이트 전극(MG)(의 표면 위의 금속 실리사이드층(SL))의 일부, 또는 게이트 전극(GE)(의 표면 위의 금속 실리사이드층(SL))의 일부 등이 노출된다. 또한, 도 31의 단면도에서는, n+형 반도체 영역(SD2, SD3)(의 표면 위의 금속 실리사이드층(SL))의 일부가 콘택트 홀(CT)의 저부에서 노출되고, 그 콘택트 홀(CT)을 매립하는 플러그(PG)와 전기적으로 접속된 단면이 나타나 있다.
이어서, 플러그(PG)가 매립된 층간 절연막(IL1) 위에 제1층째의 배선인 배선(배선층)(M1)을 형성하는데, 이 배선(M1)을, 다마신 기술(여기서는 싱글 다마신 기술)을 사용하여 형성하는 경우에 대해 설명한다.
먼저, 도 32에 도시된 바와 같이, 플러그(PG)가 매립된 층간 절연막(IL1) 위에 절연막(IL2)을 형성한다. 절연막(IL2)은, 복수의 절연막의 적층막으로 형성할 수도 있다. 그리고, 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 한 건식 에칭에 의해 절연막(IL2)의 소정의 영역에 배선 홈(배선용의 홈)을 형성한 후, 배선 홈의 저부 및 측벽 위를 포함하는 절연막(IL2) 위에 배리어 도체막을 형성한다. 이 배리어 도체막은, 예를 들어, 질화티타늄막, 탄탈막 또는 질화탄탈막 등을 포함한다. 그리고, CVD법 또는 스퍼터링법 등에 의해 배리어 도체막 위에 구리의 시드층을 형성하고, 또한 전해 도금법 등을 사용하여 시드층 위에 구리 도금막을 형성하고, 구리 도금막에 의해 배선 홈의 내부를 매립한다. 그리고, 배선 홈 이외의 영역의 주 도체막(구리 도금막 및 시드층)과 배리어 도체막을 CMP법에 의해 제거하고, 배선 홈에 매립된 구리를 주 도전 재료로 하는 제1층째의 배선(M1)을 형성한다. 도 32에서는, 도면의 간략화를 위해서, 배선(M1)은, 배리어 도체막, 시드층 및 구리 도금막을 일체화하여 나타내고 있다.
배선(M1)은 플러그(PG)를 개재하여, 메모리 트랜지스터의 소스 영역(반도체 영역(MS)), 제어 트랜지스터의 드레인 영역(반도체 영역(MD)), 주변 회로 영역(1B)의 MISFET의 소스·드레인 영역(n+형 반도체 영역(SD3)), 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 또는 게이트 전극(GE) 등과 전기적으로 접속된다. 그 후, 듀얼 다마신법 등에 의해 2층째 이후의 배선을 형성하는데, 여기에서는 도시 및 그 설명은 생략한다. 또한, 배선(M1) 및 그것보다 상층의 배선은, 다마신 배선에 한정되지 않고, 배선용의 도전체막을 패터닝하여 형성할 수도 있고, 예를 들어 텅스텐 배선 또는 알루미늄 배선 등으로 할 수도 있다.
이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
또한, 본 실시 형태의 변형예로서, 상기 도 1 및 도 2에서, 제어 게이트 전극(CG)과 제어 게이트 전극(CG) 위에 형성된 금속 실리사이드층(SL)의 적층체를, 제어 게이트 전극(CG)과 제어 게이트 전극(CG) 위에 형성된 절연막과의 적층체로 치환할 수도 있다. 이 구조는, 상기 스텝 S5(상기 도 11의 공정)에서 실리콘막(PS1)을 형성할 때에, 실리콘막(PS1)과 실리콘막(PS1) 위의 절연막과의 적층막을 형성함으로써 얻을 수 있다. 이 경우, 상기 스텝 S6(상기 도 12의 공정)에서 형성된 제어 게이트 전극(CG)은, 실리콘막(PS1)과 실리콘막(PS1) 위의 절연막과의 적층 구조를 가진 것으로 된다. 그 후에, 상기 스텝 S7 내지 S11을 행하면, 실리콘막(PS1)과 실리콘막(PS1) 위의 절연막과의 적층 구조를 갖는 제어 게이트 전극(CG)에 절연막(MZ)을 개재하여 인접하도록, 메모리 게이트 전극(MG)이 형성되게 된다.
<검토의 경위에 대해서>
먼저, 본 발명자가 검토한 제1 검토 예의 반도체 장치에 대하여 설명한다. 도 33은, 본 발명자가 검토한 제1 검토 예의 반도체 장치의 주요부 단면도이며, 본 실시 형태의 상기 도 2에 상당하는 것이다. 또한, 도 33은, 도 33의 점선의 원으로 둘러싸인 영역의 확대도를, 도 33의 하측에 꺼내어 나타내고 있다. 또한, 도 34는, 도 33의 점선의 원으로 둘러싸인 영역을 도시하는 단면도이며, 본 실시 형태의 상기 도 3에 상당하는 것이며, 도면을 보기 쉽게 하기 위하여 해칭을 생략하고 있다. 도 33의 하측에 꺼내어 점선의 원으로 둘러싸서 나타낸 단면도와, 도 34에 점선의 원으로 둘러싸서 나타낸 단면도는, 동일한 영역의 단면도이지만, 해칭의 유무가 다르다(도 33은 해칭이 있고, 도 34는 해칭이 없음).
도 33 및 도 34에 나타내는 제1 검토 예의 반도체 장치는, 불휘발성 메모리의 메모리 셀(MC100)을 갖는 반도체 장치이며, 반도체 기판(SB100)의 p형 웰(PW100) 위에 불휘발성 메모리 셀을 구성하는 제어 게이트 전극(CG100)과 메모리 게이트 전극(MG100)이 서로 인접하도록 형성되어 있다. 제어 게이트 전극(CG100)과 p형 웰(PW100)의 사이에는, 게이트 절연막으로서의 절연막(GI100)이 형성되어 있다. 또한, 메모리 게이트 전극(MG100)과 p형 웰(PW100)의 사이 및 제어 게이트 전극(CG100)과 메모리 게이트 전극(MG100)의 사이에는, 절연막(MZ101), 절연막(MZ102) 및 절연막(MZ103)의 적층막을 포함하는 절연막(MZ100)이 형성되어 있다. 절연막(MZ101)은 산화 실리콘막을 포함하고, 절연막(MZ102)은 질화 실리콘막을 포함하고, 절연막(MZ103)은 산화 실리콘막을 포함하고, 절연막(MZ102)은 전하 블록막으로서 기능하는 절연막(MZ101, MZ103)에 의해 끼워져, 전하 축적층(트랩성 절연막)으로서 기능할 수 있다. 제어 게이트 전극(CG100) 및 메모리 게이트 전극(MG100)은, 각각 n형 폴리실리콘막에 의해 형성되고, 상부에 금속 실리사이드층(SL100)이 형성되어 있다. 제어 게이트 전극(CG100) 및 메모리 게이트 전극(MG100)의 서로 인접하는 측과는 반대측의 측벽 위에는, 측벽 절연막인 사이드 월 스페이서(SW100)가 형성되어 있다. p형 웰(PW100)에는, n-형 반도체 영역(EX101)을 포함하는 소스용의 n형 반도체 영역과, n-형 반도체 영역(EX102)을 포함하는 드레인용의 n형 반도체 영역이 형성되어 있다.
도 33 및 도 34에 나타내는 제1 검토 예에서의 메모리 게이트 전극(MG100)은, 본 실시 형태의 메모리 게이트 전극(MG)에 상당하는 것이다. 단, 본 실시 형태의 메모리 게이트 전극(MG)과는 달리, 제1 검토 예에서의 메모리 게이트 전극(MG100)에서는, 메모리 게이트 전극(MG100)의 하면(MG101)과 메모리 게이트 전극(MG100)의 측면(MG102)에 의해 형성되는 메모리 게이트 전극(MG100)의 코너부(MG103)의 내각(α101)은, 직각, 즉 90°이다(α101=90°). 즉, 메모리 게이트 전극(MG100)의 하면(MG101)과 메모리 게이트 전극(MG100)의 측면(MG102)에 의해, 단면에서 보아(메모리 게이트 전극(MG100)의 단면에서 보아) 직각이 되는 코너부(MG103)가 형성되어 있다.
여기서, 메모리 게이트 전극(MG100)의 하면(MG101)은, 반도체 기판(SB100)에 대향하는 측의 면이며, 메모리 게이트 전극(MG100)의 측면(MG102)은, 제어 게이트 전극(CG100)에 대향하는 측의 면이다. 또한, 메모리 게이트 전극(MG100)의 단면에서 본다는 것은, 메모리 게이트 전극(MG100)의 하면(MG101)과 측면(MG102)의 양쪽에 대략 수직인 단면에서 본 경우에 대응하고 있다. 이로 인해, 메모리 게이트 전극(MG100)의 단면에서 본다는 것은, 메모리 게이트 전극(MG100)의 게이트 폭 방향에 수직인 단면에서 본 경우에도 대응하고, 또한, 제어 게이트 전극(CG100)의 게이트 폭 방향에 수직인 단면에서 본 경우에도 대응하고 있다.
메모리 게이트 전극(MG100)으로부터 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에 홀을 주입함으로써 소거를 행하는 경우, 소거 특성은, 절연막(MZ100)에서의 절연막(MZ103)의 두께를 얇게 하는 것이 향상된다. 예를 들어, 절연막(MZ100)에서의 절연막(MZ103)의 두께를 얇게 하면, 메모리 게이트 전극(MG100)으로부터 절연막(MZ100)의 절연막(MZ103)을 터널링에 의해 빠져나가서 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에 홀을 주입하기 쉬워지기 때문에, 소거 속도를 빠르게 할 수 있다. 그러나, 절연막(MZ100)에서의 절연막(MZ103)의 두께를 얇게 하는 것은, 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에 유지되어 있는 전하가, 절연막(MZ103)을 통과하여 메모리 게이트 전극(MG100)측으로 빠져나가버리는 현상이 발생할 확률을 증가시켜버리기 때문에, 리텐션 특성(전하 유지 특성)을 저하시키도록 작용한다. 한편, 절연막(MZ100)에서의 절연막(MZ103)의 두께를 두껍게 하는 것은, 리텐션 특성을 향상시키지만, 소거 특성이 열화되도록 작용해버린다. 소거 특성의 저하와 리텐션 특성의 저하는, 모두 불휘발성 메모리를 갖는 반도체 장치의 성능 저하로 이어지게 된다.
또한, 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에 전자를 주입함으로써 메모리 셀의 기입이 행하여지고, 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에 홀을 주입함으로써 메모리 셀의 소거가 행하여진다. 이때, 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에서, 기입 동작 시에 전자가 주입되는 위치와, 소거 동작 시에 홀이 주입되는 위치가 이격되어 있으면, 소거 동작 후의 메모리 트랜지스터의 임계값 전압이 변동하기 쉬워진다. 이것은, 불휘발성 메모리를 갖는 반도체 장치의 성능 저하로 이어지게 된다.
<주요한 특징과 효과에 대해서>
이어서, 본 실시 형태의 주요한 특징과 효과에 대하여 설명한다.
본 실시 형태의 반도체 장치는, 불휘발성 메모리의 메모리 셀(MC)을 구비하는 반도체 장치이며, 반도체 기판(SB)과, 반도체 기판(SB) 위에 절연막(GI)(제1 게이트 절연막)을 개재하여 형성된 제어 게이트 전극(CG)(제1 게이트 전극)과, 반도체 기판(SB) 위에 절연막(MZ)을 개재하여 형성되고 또한 제어 게이트 전극(CG)과 절연막(MZ)을 개재하여 인접하는 메모리 게이트 전극(MG)(제2 게이트 전극)을 갖고 있다. 절연막(MZ)은 적층 절연막이며, 절연막(MZ1)(제1 절연막)과, 절연막(MZ1) 위의 절연막(MZ2)(제2 절연막)과, 절연막(MZ2) 위의 절연막(MZ3)(제3 절연막)을 갖고 있다. 절연막(MZ)은, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이와, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 걸쳐 형성되어 있다. 절연막(MZ2)은, 전하 축적 기능을 갖는 절연막이며, 또한, 절연막(MZ1) 및 절연막(MZ3)의 각각의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크다.
본 실시 형태의 반도체 장치의 주요한 특징 중 하나인 제1 특징은, 상기 도 2 및 도 3에도 나타낸 바와 같이, 메모리 게이트 전극(MG)의 하면(MG1)(제1면)과 메모리 게이트 전극(MG)의 측면(MG2)(제2면)에 의해 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)(제1 코너부)의 내각(각도)(α1)이, 90° 미만(즉 α1<90°)인 것이다. 즉, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아) 90° 미만인 코너부(MG3)가 형성되어 있다. 즉, 메모리 게이트 전극(MG)의 코너부(MG3)는, 직각보다 날카롭게 되어 있어, 90° 미만의 각, 즉 예각으로 되어 있다. 따라서, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)이 이루는 각은, 90° 미만이다. 또한, 메모리 게이트 전극(MG)의 코너부(MG3)는, 메모리 게이트 전극(MG)의 하면(MG1)의 제어 게이트측의 단부(코너부)라 간주할 수도 있다. 이로 인해, 제1 특징은, 메모리 게이트 전극(MG)의 하면(MG1)의 제어 게이트측의 단부(즉 코너부(MG3))가 90° 미만인 각, 즉 예각으로 되어 있는 것에 대응하고 있다.
여기서, 메모리 게이트 전극(MG)의 하면(MG1)은, 반도체 기판(SB)에 대향하는 측의 면(제1면)이며, 메모리 게이트 전극(MG)의 측면(MG2)은, 제어 게이트 전극(CG)에 대향하는 측의 면(제2면)이다. 또한, 단면에서 본다는(메모리 게이트 전극(MG)의 단면에서 본다는) 것은, 메모리 게이트 전극(MG)의 하면(MG1)과 측면(MG2)의 양쪽에 대략 수직인 단면에서 본 경우에 대응하고 있다. 이로 인해, 메모리 게이트 전극(MG)의 단면에서 본다는 것은, 메모리 게이트 전극(MG)의 게이트 폭 방향(즉 메모리 게이트 전극(MG)의 연장 방향)에 수직인 단면에서 본 경우에도 대응하고, 또한, 제어 게이트 전극(CG)의 게이트 폭 방향(즉 제어 게이트 전극(CG)의 연장 방향)에 수직인 단면에서 본 경우에도 대응한다. 또한, 메모리 게이트 전극(MG)의 단면에서 본다는 것은, 반도체 기판(SB)의 주면에 수직이고, 또한, 메모리 게이트 전극(MG)의 게이트 길이 방향에 평행인 단면에서 본 경우에도 대응한다. 상기 도 1 내지 도 3에 도시되는 메모리 게이트 전극(MG)의 단면은, 메모리 게이트 전극(MG)의 단면에서 본 것에 대응하고 있다. 또한, 내각(α1)뿐만 아니라, 후술하는 각 α2, 각 α3 및 각 α4에 대해서도, 이 단면에서 본(메모리 게이트 전극(MG)의 단면에서 본) 각도에 대응하고 있다.
본 실시 형태에서는, 메모리 게이트 전극(MG)의 코너부(MG3)는 직각보다 날카로워, 예각으로 되어 있기 때문에, 소거 동작 시에 메모리 게이트 전극(MG)에 전압(소거용 전압)을 인가하면, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)에 전계가 집중하게 된다. 이로 인해, 소거 동작 시에, 전계가 집중된 메모리 게이트 전극(MG)의 예각의 코너부(MG3)로부터 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 전하(여기서는 홀)를 집중적으로 주입할 수 있다. 이에 의해, 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에서, 기입 동작 시에 전하(여기서는 전자)가 주입되는 위치와, 소거 동작 시에 전하(여기서는 홀)가 주입되는 위치를, 거의 동일하게 할 수 있다. 따라서, 소거 동작 후의 메모리 트랜지스터의 임계값 전압이 변동하는 것을 방지할 수 있다. 예를 들어, 절연막(MZ)의 전하 축적층에서, 기입 동작 시에 전자가 주입되는 위치와, 소거 동작 시에 홀이 주입되는 위치를, 거의 동일하게 할 수 있음으로써, 소거 동작 후에 절연막(MZ)의 전하 축적층(절연막(MZ2)) 중에 소거되지 않은 나머지 전하(전자)가 남기 어려워져, 소거되지 않은 나머지 전하(전자)에 의해 메모리 트랜지스터의 임계값 전압이 변동되는 것을 억제 또는 방지할 수 있다. 따라서, 불휘발성 메모리를 갖는 반도체 장치의 신뢰성을 향상시킬 수 있고, 나아가서는, 불휘발성 메모리를 갖는 반도체 장치의 성능을 향상시킬 수 있다. 이에 대해서, 도 35 및 36을 참조하면서, 이하에 보다 상세하게 설명한다.
도 35는, 기입 동작 시에 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 전자가 주입되는 모습을 도시하는 설명도이며, 도 36은, 소거 동작 시에 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 홀이 주입되는 모습을 도시하는 설명도이다. 도 35 및 도 36은, 모두 상기 도 3과 동일한 영역의 단면도를 나타내고 있고, 도면을 보기 쉽게 하기 위하여 해칭은 생략하고 있다. 또한, 도 35 및 도 36에서는, 전자를 흰색 동그라미로, 홀을 검은색 동그라미로 모식적으로 도시하고 있다.
본 실시 형태에서는, 반도체 기판(SB)으로부터 절연막(MZ)의 절연막(MZ2)에 전하를 주입함으로써 선택 메모리 셀의 기입을 행하고, 메모리 게이트 전극(MG)으로부터 절연막(MZ)의 절연막(MZ2)에 전하를 주입함으로써 선택 메모리 셀의 소거를 행하는데, 기입 시에 절연막(MZ)의 절연막(MZ2)에 주입되는 전하와, 소거 시에 절연막(MZ)의 절연막(MZ2)에 주입되는 전하는, 극성이 반대이다. 즉, 기입 시에는, 반도체 기판(SB)으로부터 절연막(MZ)의 절연막(MZ2)에 제1 극성의 전하가 주입되고, 소거 시에는, 메모리 게이트 전극(MG)으로부터 절연막(MZ)의 절연막(MZ2)에, 제1 극성과는 반대인 제2 극성의 전하가 주입된다. 여기에서는, 기입 시에 절연막(MZ)의 절연막(MZ2)에 주입되는 전하는 전자이며, 즉, 상기 제1 극성의 전하는 전자이며, 소거 시에 절연막(MZ)의 절연막(MZ2)에 주입되는 전하는 홀(정공)이며, 즉 상기 제2 극성의 전하는 홀(정공)이다. 또한, 기입에서는, 소스 사이드 주입에 의해 절연막(MZ)(의 절연막(MZ2))의 제어 게이트 전극(CG)측에 제1 극성의 전하(여기서는 전자)가 주입된다.
본 실시 형태에서는, 메모리 게이트 전극(MG)의 코너부(MG3)는 직각보다 날카로워, 예각으로 되어 있기 때문에, 소거 동작 시에 소거용의 전압을 인가하면, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)에 전계가 집중되어, 도 36에 도시된 바와 같이, 전계가 집중된 메모리 게이트 전극(MG)의 코너부(MG3)로부터 절연막(MZ)의 전하 축적층인 절연막(MZ2)에 홀이 주입되기 쉬워진다. 즉, 소거 동작 시에, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)로부터, 절연막(MZ)의 절연막(MZ3)을 터널링에 의해 빠져나가서, 절연막(MZ2)에 홀이 주입되기 쉬워진다. 즉, 소거 동작 시에는, 절연막(MZ)의 절연막(MZ2)에서, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)에 가까운 위치에 집중적으로 홀이 주입되기 쉬워진다. 이로 인해, 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에서, 소거 동작 시에 주입되는 홀의 분포는, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)에 가까운 위치에서 상대적으로 커진다. 따라서, 절연막(MZ)의 절연막(MZ2)에서, 소거 동작 시에 홀이 주입되는 위치는, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)에 가까운 위치가 된다.
한편, 절연막(MZ)의 전하 축적층인 절연막(MZ2)에서, 기입 동작 시에 전자가 주입되는 위치도, 메모리 게이트 전극(MG)의 코너부(MG3)에 가까운 위치이다. 이것은, SSI(소스 사이드 주입) 방식의 기입에서는, 도 35에 도시된 바와 같이, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이의 영역의 하방의 채널 영역(기판 영역)에서 핫 일렉트론이 발생하고, 이 핫 일렉트론이, 절연막(MZ)의 전하 축적층인 절연막(MZ2)에 주입되기 때문이다. 이로 인해, SSI 방식의 기입에서는, 반도체 기판(SB) 위에 반도체 기판(SB)을 따라 연장되는 부분의 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에서, 반도체 영역(MD)측의 단부(즉 제어 게이트(CG)측의 단부)에 가까운 위치에, 전자가 주입되기 쉽다.
메모리 게이트 전극(MG)의 예각의 코너부(MG3)는, 메모리 게이트 전극(MG)의 하면(MG3)의 제어 게이트측의 단부에 대응하고 있고, 따라서, 메모리 게이트 전극(MG)의 하면(MG3)의 반도체 영역(MD)측의 단부에 대응하고 있다. 소거 동작 시에 메모리 게이트 전극(MG)의 코너부(MG3)로부터 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 홀을 집중적으로 주입할 수 있으면, 절연막(MZ)에서, 기입 동작 시에 전자가 주입되는 위치와, 소거 동작 시에 홀이 주입되는 위치를, 거의 동일하게 할 수 있다.
본 실시 형태에서는, 메모리 게이트 전극(MG)의 코너부(MG3)를 직각보다 날카롭게 해서, 예각으로 함으로써, 소거 동작 시에, 메모리 게이트 전극(MG)의 코너부(MG3)에 전계가 보다 집중되기 쉬워지기 때문에, 메모리 게이트 전극(MG)의 예각의 코너부(MG3)로부터, 절연막(MZ)의 절연막(MZ3)을 터널링에 의해 빠져나가서 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 홀을 집중적으로 주입하기 쉬워진다. 이로 인해, 도 35 및 도 36에도 나타낸 바와 같이, 본 실시 형태에서는, 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에서, 기입 동작 시에 전자가 주입되는 위치와, 소거 동작 시에 홀이 주입되는 위치를, 거의 동일 위치로 할 수 있다.
절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에서, 기입 동작 시에 전자가 주입되는 위치와, 소거 동작 시에 홀이 주입되는 위치가 이격되어 있으면, 소거 동작 후에 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2)) 중에 소거되지 않은 나머지 전하(전자)가 남아, 이 소거되지 않은 나머지 전하(전자)에 의해, 메모리 트랜지스터의 임계값 전압이 변동되기 쉬워진다.
그에 대하여 본 실시 형태에서는, 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에서, 기입 동작 시에 전자가 주입되는 위치와, 소거 동작 시에 홀이 주입되는 위치를, 거의 동일하게 할 수 있다. 이로 인해, 기입 동작 시에 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 주입된 전자를, 소거 동작 시에 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 주입된 홀로 지우기 쉬워진다. 따라서, 소거 동작 후에 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2)) 중에 소거되지 않은 나머지 전하(전자)가 남기 어려워져, 소거되지 않은 나머지 전하(전자)에 의해 메모리 트랜지스터의 임계값 전압이 변동되는 것을 방지할 수 있다. 따라서, 불휘발성 메모리를 갖는 반도체 장치의 신뢰성을 향상시킬 수 있고, 나아가서는, 불휘발성 메모리를 갖는 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치의 주요한 특징 중 다른 하나인 제2 특징은, 상기 도 2 및 도 3에도 나타낸 바와 같이, 절연막(MZ2)의 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2a)과, 절연막(MZ2)의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2b)이 이루는 각(각도)(α2)이, 90° 이상(α2≥90°)인 것이다.
이 제2 특징의 의의를 이해하기 쉽게 하기 위해서, 본 발명자가 검토한 제2 검토 예에 대하여 도 37을 참조하여 설명한다.
도 37은, 본 발명자가 검토한 제2 검토 예의 반도체 장치의 주요부 단면도이며, 상기 제1 검토 예의 도 34에 상당하는 것이다. 상기 도 34와 마찬가지로 도 37도 단면도인데, 도면을 보기 쉽게 하기 위하여 해칭을 생략하고 있다.
상기 도 33 및 도 34의 제1 검토 예에서는, 메모리 게이트 전극(MG100)의 하면(MG101)과 메모리 게이트 전극(MG100)의 측면(MG102)에 의해 형성되는 메모리 게이트 전극(MG100)의 코너부(MG103)의 내각(α101)이, 직각, 즉 90°이다(α101=90°). 그에 반해 도 37의 제2 검토 예에서는, 메모리 게이트 전극(MG100)의 하면(MG101)과 메모리 게이트 전극(MG100)의 측면(MG102)에 의해 형성되는 메모리 게이트 전극(MG100)의 코너부(MG103)의 내각(α101)이, 90° 미만(α101<90°)으로 되어 있다. 즉, 메모리 게이트 전극(MG100)의 코너부(MG103)는, 예각으로 되어 있다.
도 34의 제1 검토 예에서는, 제어 게이트 전극(CG)의 측면(CG101)은, 반도체 기판(SB)의 주면에 대하여 거의 수직이다. 한편, 도 37의 제2 검토 예에서는, 제어 게이트 전극(CG100)의 측면(CG101)을 역테이퍼 형상이 되도록 경사지게 하고, 그에 의해, 메모리 게이트 전극(MG100)의 코너부(MG103)가 예각이 되도록 하고 있다. 여기서, 제어 게이트 전극(CG100)의 측면(CG101)은, 메모리 게이트 전극(MG100)에 대향하는 측의 측면(측벽)이다.
도 37의 제2 검토 예에서는, 메모리 게이트 전극(MG100)의 코너부(MG103)는 직각보다 날카로워, 예각으로 되어 있기 때문에, 소거 동작 시에 메모리 게이트 전극(MG100)에 전압을 인가하면, 메모리 게이트 전극(MG100)의 예각 코너부(MG103)에 전계가 집중하게 된다. 이로 인해, 도 34의 제1 검토 예에 비교하면, 도 37의 제2 검토 예가 더, 소거 동작 시에, 전계가 집중된 메모리 게이트 전극(MG100)의 예각 코너부(MG103)로부터 절연막(MZ100)의 전하 축적층(여기서는 절연막(MZ102))에 홀을 주입하기 쉬워진다.
그러나, 도 37의 제2 검토 예에서는, 절연막(MZ102)의 반도체 기판(SB100)과 메모리 게이트 전극(MG100)의 사이에 연장되는 부분(MZ102a)과, 절연막(MZ102)의 제어 게이트 전극(CG100)과 메모리 게이트 전극(MG100)의 사이에 연장되는 부분(MZ102b)이 이루는 각(α102)이, 90° 미만(α102<90°)으로 되어 있다. 또한, 도 34의 제1 검토 예에서는, 이 각(α102)은 90°(α102=90°)로 되어 있다.
도 37의 제2 검토 예는, 도 34의 제1 검토 예에 비해, 다음과 같은 과제를 갖고 있다.
기입 시에는, 절연막(MZ102)에서, 반도체 기판(SB100)과 메모리 게이트 전극(MG100)의 사이에 연장되는 부분의 절연막(MZ102)(MZ102a)과, 제어 게이트 전극(CG100)과 메모리 게이트 전극(MG100)의 사이에 연장되는 부분의 절연막(MZ102)(MZ102b)에 의해 형성되는 코너부(MZ102c)의 근방에 채널 영역으로부터 전자가 주입되어 유지된다. 한편, 소거 동작 시에는, 메모리 게이트 전극(MG100)의 코너부(MG103)로부터, 절연막(MZ102)에서의 이 코너부(MZ102c) 근방에 홀이 주입된다. 그러나, 도 37의 제2 검토 예에서는, α102<90°로 되어 있기 때문에, 소거 동작 시에서, 절연막(MZ102)의 코너부(MZ102c)에 전계가 집중되기 쉬워져, 채널 영역으로부터 절연막(MZ102)에서의 이 코너부(MZ102c) 근방에 전자가 주입되는 현상이 발생하기 쉬워져버린다. 소거 동작 시에서, 채널 영역(반도체 기판(SB100))으로부터 절연막(MZ102)에 전자가 주입되어버리면, 소거가 진행되지 않게 되어버리기 때문에, 소거 동작 시에, 채널 영역(반도체 기판(SB100))으로부터 절연막(MZ102)에 전자가 주입되어버리는 현상은, 가능한 한 방지하는 것이 바람직하다.
따라서, 도 37의 제2 검토 예는, 도 34의 제1 검토 예에 비해, 소거 동작 시에 메모리 게이트 전극(MG100)의 예각 코너부(MG103)로부터 절연막(MZ102)에 집중적으로 홀을 주입할 수 있다는 이점은 얻어지지만, 소거 동작 시에 채널 영역(반도체 기판(SB100))으로부터 절연막(MZ102)에 전자가 주입되어버리는 현상이 발생하기 쉬워진다는 과제가 발생해버린다.
또한, 도 37의 제2 검토 예의 경우에는, α102<90°로 되어 있기 때문에, 코너부(MZ102c) 부근에서 절연막(MZ102)의 두께가 국소적으로 얇아지기 쉽다. 기입 시에 전자가 주입되는 것은, 주로 절연막(MZ102)에서의 코너부(MZ102c) 근방의 영역이기 때문에, 코너부(MZ102c) 부근에서 절연막(MZ102)의 두께가 국소적으로 얇아져버리면, 전하 축적층(여기서는 절연막(MZ102))에 축적 가능한 전하량이 저감되어버린다. 그렇다고 해서, 절연막(MZ102) 전체를 두껍게 형성해버리면, 메모리 셀의 동작 전압을 높게 해야만 되어, 소비 전력의 증가를 초래해버린다. 또한, 도 37의 제2 검토 예의 경우에는, α102<90°로 되어 있기 때문에, 코너부(MZ102c) 부근에서 절연막(MZ102)의 막질이 저하되기 쉽다. 이것들도, 도 37의 제2 검토 예의 과제이다.
그에 대해 본 실시 형태에서는, 제2의 특징으로서, 절연막(MZ2)의 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2a)과, 절연막(MZ2)의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분(MZ2b)이 이루는 각(α2)이, 90° 이상(α2≥90°)으로 되어 있다. 본 실시 형태에서는, α2≥90°로 되어 있기 때문에, 상술한 도 37의 제2 검토 예에서의 과제도 해결하고 있다.
즉, 기입 시에는, 절연막(MZ2)에서, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)에 의해 형성되는 코너부(MZ2c)의 근방에 채널 영역(반도체 기판(SB))으로부터 전자가 주입되어 유지된다. 한편, 소거 동작 시에는, 메모리 게이트 전극(MG)의 코너부(MG3)로부터, 절연막(MZ2)에서의 이 코너부(MZ2c) 근방에 홀이 주입된다. 본 실시 형태에서는, α2≥90°로 되어 있기 때문에, 소거 동작 시에 있어서, 절연막(MZ2)의 코너부(MZ2c)에 전계가 집중되는 것을 완화할 수 있고, 채널 영역(반도체 기판(SB))으로부터 절연막(MZ2)에서의 이 코너부(MZ2c) 근방에 전자가 주입되는 현상이 발생하는 것을 억제 또는 방지할 수 있다. 소거 동작 시에 있어서, 채널 영역(반도체 기판(SB))으로부터 절연막(MZ2)에 전자가 주입되어버리면 소거가 진행되지 않게 되어버리는데, 본 실시 형태에서는, 이것을 방지할 수 있기 때문에, 소거 동작을 보다 정확하게 행할 수 있게 된다. 따라서, 불휘발성 메모리를 갖는 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, α2≥90°로 되어 있기 때문에, 코너부(MZ2c) 부근에서 절연막(MZ2)의 두께가 국소적으로 얇아지는 현상을 억제 또는 방지할 수 있다. 이에 의해, 전하 축적층(여기서는 절연막(MZ2))에 축적 가능한 전하량을 확보하기 쉬워진다. 또한, 전하 축적층(여기서는 절연막(MZ2))에 축적 가능한 전하량을 확보하기 쉽기 때문에, 절연막(MZ2) 전체를 두껍게 형성하지 않아도 된다. 이에 의해, 메모리 셀의 동작 전압을 높게 하지 않아도 되어, 소비 전력을 저감할 수도 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 본 실시 형태에서는, α2≥90°로 되어 있기 때문에, 코너부(MZ2c) 부근에서 절연막(MZ2)의 막질이 저하되는 것을 억제 또는 방지할 수 있다. 이로 인해, 반도체 장치의 신뢰성을 향상시킬 수 있고, 나아가서는 반도체 장치의 성능을 향상시킬 수 있다.
따라서, 본 실시 형태와 같이, 상기 제1 특징과 상기 제2 특징의 양쪽을 만족하는 것이, 불휘발성 메모리를 갖는 반도체 장치의 성능을 향상시킴에 있어서 매우 중요하다. 본 실시 형태에서는, 상기 제1 특징과 상기 제2 특징의 양쪽을 만족함으로써, 우수한 성능을 갖는 반도체 장치를 제공할 수 있다.
도 38은, 본 실시 형태의 반도체 장치의 제1 변형예를 도시하는 단면도이며, 상기 도 3에 대응하는 것이다. 도 38에는, 상기 도 3과 동일한 단면 영역이 나타나 있고, 상기 도 3과 마찬가지로, 단면도이지만 해칭을 생략하고 있다.
상기 제1 특징에 대해서는, 도 38의 제1 변형예도, 상기 도 1 내지 도 3의 반도체 장치와 마찬가지로 만족하고 있어, 여기에서는 그 반복 설명은 생략한다.
상기 제2 특징에 대해서는, 도 38의 제1 변형예와 상기 도 1 내지 도 3의 반도체 장치 모두 만족하고 있지만, 상기 도 1 내지 도 3의 반도체 장치에서는, α2=90°인 것에 반해, 도 38의 제1 변형예에서는, α2>90°로 되어 있다. 이것이, 도 38의 제1 변형예가 상기 도 1 내지 도 3의 반도체 장치와 주로 상이한 점이다.
즉, 상기 도 1 내지 도 3의 반도체 장치에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)이 이루는 각(α2)이, 직각, 즉 90°(α2=90°)로 되어 있다. 또한, 상기 도 1 내지 도 3의 반도체 장치에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ1)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ1)이 이루는 각(α3)도, 직각, 즉 90°(α3=90°)로 되어 있다. 또한, 상기 도 1 내지 도 3의 반도체 장치에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)이 이루는 각(α4)도, 직각, 즉 90°(α4=90°)로 되어 있다. 또한, 상기 도 1 내지 도 3의 반도체 장치에서는, 절연막(MZ)을 개재하여 메모리 게이트 전극(MG)에 인접하는 측의 제어 게이트 전극(CG)의 측면(측벽)(CG1)은, 반도체 기판(SB)의 주면에 대하여 거의 수직으로 되어 있다.
한편, 도 38의 제1 변형예에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)이 이루는 각(α2)이, 둔각, 즉 90°보다 크게 되어 있다(α2>90°). 또한, 도 38의 제1 변형예에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ1)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ1)이 이루는 각(α3)도, 둔각, 즉 90°보다 크게 되어 있다(α3>90°). 또한, 도 38의 제1 변형예에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)이 이루는 각(α4)도, 둔각, 즉 90°보다 크게 되어 있다(α4>90°). 또한, 도 38의 제1 변형예에서는, 절연막(MZ)을 개재하여 메모리 게이트 전극(MG)에 인접하는 측의 제어 게이트 전극(CG)의 측면(측벽)(CG1)은, 반도체 기판(SB)의 주면에 대하여 수직으로부터 소정의 각도 경사져 있다. 경사 방향은, 제어 게이트 전극(CG)의 단면 형상(제어 게이트 전극(CG)의 게이트 폭 방향에 수직인 단면 형상)이 테이퍼 형상이 되는 방향이며, 제어 게이트 전극(CG)의 치수(게이트 길이 방향의 치수)는 제어 게이트 전극(CG)의 상측에서부터 하측으로 옮겨짐에 따라서 커지고 있다.
도 38의 제1 변형예의 경우에는, 각(α2)이 둔각(α2>90°)으로 되어 있기 때문에, 소거 동작 시에 있어서, 절연막(MZ2)의 코너부(MZ2c)에 전계가 집중되는 것을, 보다 적확하게 완화할 수 있고, 채널 영역(반도체 기판(SB))으로부터 절연막(MZ2)에서의 코너부(MZ2c) 근방에 전자가 주입되는 현상이 발생하는 것을, 보다 적확하게 억제 또는 방지할 수 있다. 또한, 도 38의 제1 변형예의 경우에는, 각(α2)이 둔각(α2>90°)으로 되어 있기 때문에, 코너부(MZ2c) 부근에서 절연막(MZ2)의 두께가 국소적으로 얇아지는 현상을, 보다 적확하게 억제 또는 방지할 수 있다. 또한, 도 38의 제1 변형예의 경우에는, 각(α2)이 둔각(α2>90°)으로 되어 있기 때문에, 코너부(MZ2c) 부근에서 절연막(MZ2)의 막질이 저하되는 것을, 보다 적확하게 억제 또는 방지할 수 있다.
한편, 상기 도 1 내지 도 3의 반도체 장치의 경우에는, 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 형성하기 쉬워진다는 이점이 있다. 즉, 상기 도 17에 도시된 바와 같이, 코너부(KD)에서 두께가 국소적으로 얇아지도록 절연막(MZ3)을 형성하기 쉬워지기 때문에, 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 형성하기 쉬워진다.
도 39는, 본 실시 형태의 반도체 장치의 제2 변형예를 도시하는 단면도이며, 도 40은, 본 실시 형태의 반도체 장치의 제3 변형예를 도시하는 단면도이며, 모두 상기 도 3에 대응하는 것이다. 도 39 및 도 40에는, 상기 도 3과 동일한 단면 영역이 나타나 있고, 상기 도 3과 마찬가지로, 단면도이지만, 해칭을 생략하고 있다.
도 39의 제2 변형예는, 상기 도 1 내지 도 3의 반도체 장치의 변형예이며, 도 40의 제3 변형예는, 상기 도 38의 제1 변형예의 또 다른 변형예이다.
도 39의 제2 변형예가 상기 도 1 내지 도 3의 반도체 장치와 상이한 점과, 도 40의 제3 변형예가 상기 도 38의 제1 변형예와 상이한 점은, 주로, 도 39의 제2 변형예와 도 40의 제3 변형예에서는, 절연막(MZ2)의 코너부(MZ2c)가 둥그스름하게 되어 있는(즉 라운드 형상으로 되어 있는) 것이다. 예를 들어, 상기 스텝 S6에서 제어 게이트 전극(CG)을 형성할 때의 에칭이나 그 후의 에칭에서 제어 게이트 전극에 인접하는 영역의 반도체 기판(SB)을 오버 에칭하여 기판 표면을 후퇴시킨 경우에는, 그 후의 산화 공정을 거침으로써, 도 39나 도 40과 같이, 절연막(MZ1)의 코너부(MZ1c)가 둥그스름하게 되고(즉 라운드 형상으로 되고), 그에 의해 절연막(MZ2)의 코너부(MZ2c)도 둥그스름하게 되기 쉽다.
여기서, 절연막(MZ1)의 코너부(MZ1c)는, 절연막(MZ1)에서, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ1)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ1)에 의해 형성되는 코너부(MZ1c)이다. 또한, 상술한 바와 같이, 절연막(MZ2)의 코너부(MZ2c)는, 절연막(MZ2)에서, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)에 의해 형성되는 코너부(MZ2c)이다.
도 39의 제2 변형예의 경우에도, 상기 제1 특징과 제2 특징을 만족함으로써, 상기 도 1 내지 도 3의 반도체 장치의 경우와 거의 마찬가지의 효과를 얻을 수 있고, 도 40의 제3 변형예의 경우에도, 상기 제1 특징과 제2 특징을 만족함으로써, 상기 도 38의 제1 변형예의 경우와 거의 마찬가지의 효과를 얻을 수 있다.
여기서, 각(α2)에 관한 규정 방법은, 절연막(MZ2)의 코너부(MZ2c)가 둥그스름하게 되어 있거나, 둥그스름하게 되어 있지 않아도, 마찬가지이다. 즉, 각(α2)은, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)과, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)이 이루는 각(각도)이다. 예를 들어, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)에 대하여 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)이 수직이면, 절연막(MZ2)의 코너부(MZ2c)가 둥그스름하게 되어 있거나 둥그스름하게 되어 있지 않아도, 각(α2)은 직각, 즉 90°이다. 또한, 예를 들어, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)에 대하여 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)이 100°의 각도로 경사져 있으면, 절연막(MZ2)의 코너부(MZ2c)가 둥그스름하게 되어 있거나 둥그스름하게 되어 있지 않아도, 각(α2)은 100°이며, 둔각이다. 따라서, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2a)에 대하여 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ2)(MZ2b)이 어느 정도 경사져 있는지로, 각(α2)을 규정할 수 있다.
따라서, 도 3의 경우에는, 절연막(MZ2)의 코너부(MZ2c)는 거의 둥그스름하게 되어 있지 않고, 도 39의 경우에는, 절연막(MZ2)의 코너부(MZ2c)는 둥그스름하게 되어 있지만, 도 3의 경우와 도 39의 경우 모두, 각(α2)은 90°(α2=90°)이며, 상기 제2 특징을 만족하고 있다. 또한, 도 38의 경우에는, 절연막(MZ2)의 코너부(MZ2c)는 거의 둥그스름하게 되어 있지 않고, 도 40의 경우에는, 절연막(MZ2)의 코너부(MZ2c)는 둥그스름하게 되어 있지만, 도 38의 경우와 도 40의 경우 모두, 각(α2)은 90°보다 커서(α2>90°), 상기 제2 특징을 만족하고 있다.
또한, 상기 도 1 내지 도 3의 반도체 장치, 상기 도 38의 제1 변형예, 상기 도 39의 제2 변형예, 및 도 40의 제3 변형예 모두에 공통되는데, 절연막(MZ)에서의 절연막(MZ3)의 막 두께는, 다음과 같은 막 두께의 관계로 되어 있는 것이 바람직하다.
즉, 제1 막 두께의 관계로서, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서의 절연막(MZ3)의 두께(T1)(제1 두께)는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T2)(제2 두께)보다 작다(T1<T2). 또한, 제2 막 두께의 관계로서, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서의 절연막(MZ3)의 두께(T1)(제1 두께)는 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T3)(제3 두께)보다 작다(T1<T3).
여기서, 두께(T1), 두께(T2) 및 두께(T3)는, 상기 도 3에 도시되어 있다. 상기 도 38 내지 도 40에는 부호 T1, T2, T3은 나타나 있지 않지만, 상기 도 38 내지 도 40의 경우도, 두께(T1), 두께(T2) 및 두께(T3)가 각각 가리키는 위치는, 상기 도 3의 경우와 마찬가지이다.
두께(T1)와 두께(T2)와 두께(T3)는, 모두 절연막(MZ3)의 두께(막 두께)인데, 어떤 영역의 두께인지가 상이하다. 두께(T1)는, 메모리 게이트 전극(MG)의 코너부(MG3)(의 선단)에 접하는(인접하는) 위치에서의 절연막(MZ3)의 두께(막 두께)이다. 이로 인해, 상기 도 3으로부터도 알 수 있는 바와 같이, 메모리 게이트 전극(MG)의 코너부(MG3)(의 선단)와, 그 코너부(MG3)(의 선단)에 대향하는 절연막(MZ2)의 코너부의 사이에 개재하는 절연막(MZ2)의 두께가, 두께(T1)에 대응하고 있다. 또한, 두께(T2)는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(막 두께)이다. 이로 인해, 상기 도 3으로부터도 알 수 있는 바와 같이, 메모리 게이트 전극(MG)의 코너부(MG3)로부터 이격된 위치에서, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께가, 두께(T2)에 대응하고 있다. 예를 들어, 메모리 게이트 전극(MG)의 게이트 길이 방향의 중앙 부근에서, 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 개재하고 있는 절연막(MZ3)의 두께는, 두께(T2)에 대응하고 있다. 또한, 두께(T3)는, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(막 두께)이다. 이로 인해, 상기 도 3으로부터도 알 수 있는 바와 같이, 메모리 게이트 전극(MG)의 코너부(MG3)로부터 이격된 위치에서, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께가, 두께(T3)에 대응하고 있다. 예를 들어, 메모리 게이트 전극(MG)의 높이의 약 절반의 높이 위치에서, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 개재하고 있는 절연막(MZ3)의 두께는, 두께(T3)에 대응하고 있다.
제1 막 두께의 관계인 T1<T2를 만족하고 있음으로써, 다음과 같은 효과를 얻을 수 있다. 즉, 메모리 게이트 전극(MG)의 코너부(MG3)와 전하 축적층(여기서는 절연막(MZ2))의 사이의 거리는, 두께(T1)와 동일하기 때문에, 두께(T1)를 두께(T2)보다 작게(얇게) 함으로써, 메모리 게이트 전극(MG)의 코너부(MG3)를 전하 축적층(여기서는 절연막(MZ2))에 보다 접근시킬 수 있다. 이에 의해, 소거 동작 시에 메모리 게이트 전극(MG)으로부터 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 홀을 주입할 때에, 메모리 게이트 전극(MG)의 코너부(MG3)로부터 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에, 보다 집중해서 홀을 주입할 수 있게 된다. 즉, 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 함과 함께, 이 코너부(MG3)에 접하는 위치에서의 절연막(MZ3)의 두께(T1)를, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 절연막(MZ3)의 두께(T2)보다 작게 함으로써, 소거 시의 메모리 게이트 전극(MG)으로부터 절연막(MZ2)으로의 홀의 주입 위치를, 메모리 게이트 전극(MG)의 코너부(MG3)로부터, 보다 집중시킬 수 있게 된다. 이에 의해, 상기 제1 특징(메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 하는 것)에서 얻어지는 상술한 효과를, 보다 정확하게 얻을 수 있게 된다.
제2 막 두께의 관계인 T1<T3을 만족하고 있음으로써, 다음과 같은 효과를 얻을 수 있다. 즉, 두께(T1)를 두께(T3)보다 작게(얇게) 함으로써, 메모리 게이트 전극(MG)의 코너부(MG3)를 전하 축적층(여기서는 절연막(MZ2))에, 보다 접근시킬 수 있다. 이에 의해, 소거 동작 시에 메모리 게이트 전극(MG)으로부터 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에 홀을 주입할 때에, 메모리 게이트 전극(MG)의 코너부(MG3)로부터 절연막(MZ)의 전하 축적층(여기서는 절연막(MZ2))에, 보다 집중해서 홀을 주입할 수 있게 된다. 그리고, 두께(T3)를 두께(T1)보다 크게(두껍게) 함으로써, 메모리 게이트 전극(MG)의 코너부(MG3) 이외에서의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이의 절연막(MZ)의 두께를 두껍게 할 수 있기 때문에, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이의 내압을, 보다 향상시킬 수 있다.
또한, 제1 막 두께의 관계인 T1<T2와, 제2 막 두께의 관계인 T1<T3의 양쪽을 만족하고 있는 경우에는, 또한 다음과 같은 효과도 얻을 수 있다. 즉, 두께(T1)를, 두께(T2) 및 두께(T3) 각각보다 작게(얇게) 함으로써, 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 하여 코너부(MG3)의 선단을 날카롭게 하기 쉬워진다. 이에 의해, 상기 제1 특징을 실현하기 쉬워진다. 또한, 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 하여 코너부(MG3)의 선단을 날카롭게 하기 쉽기 때문에, 소거 동작 시의 메모리 게이트 전극(MG)으로부터 절연막(MZ2)으로의 홀의 주입 위치를, 메모리 게이트 전극(MG)의 코너부(MG3)로부터, 보다 적확하게 집중시키기 쉬워진다.
따라서, 절연막(MZ3)은, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는 위치에서, 두께가 국소적으로 얇게 되어 있는 것이 바람직하다. 이에 의해, T1<T2 또한 T1<T3이 만족되게 된다.
또한, 상기 도 33 및 도 34의 제1 검토 예의 반도체 장치에서는, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)을 향상시키는 점에서는, 절연막(MZ103)의 두께를 두껍게 한 것이 유리하지만, 절연막(MZ103)의 두께를 두껍게 하는 것은, 소거 동작 시에 메모리 게이트 전극(MG100)으로부터 절연막(MZ102)으로의 홀의 주입을 행하기 어려워지는 것으로 이어지기 때문에, 소거 속도의 저하로 이어질 우려가 있다.
그에 대해 본 실시 형태 및 각 변형예에서는, 상기 제1 특징에 의해 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 한 것이나, 상기 제1 막 두께의 관계에 의해 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는 위치에서 절연막(MZ3)의 두께를 국소적으로 얇게 함으로써, 소거 동작 시에 메모리 게이트 전극(MG)의 코너부(MG3)로부터 절연막(MZ2)으로의 홀의 주입을 행하기 쉽게 하고 있다. 이로 인해, 본 실시 형태 및 각 변형예에서는, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는 위치 이외에서의 절연막(MZ3)의 두께를 확보하면서, 소거 동작 시의 메모리 게이트 전극(MG)으로부터 절연막(MZ2)으로의 홀의 주입을 행하기 쉬워져, 소거 속도의 향상을 도모할 수 있다. 따라서, 본 실시 형태 및 각 변형예에서는, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)을 유지하면서, 소거 속도의 향상을 도모할 수 있다. 또는, 본 실시 형태 및 각 변형예에서는, 소거 속도를 유지하면서, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)의 향상을 도모할 수 있다. 또는, 본 실시 형태 및 각 변형예에서는, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)의 향상과, 소거 속도의 향상을 양립시킬 수 있다.
도 41 및 도 42는, 반도체 기판(SB)(p형 웰(PW)), 절연막(MZ) 및 메모리 게이트 전극(MG)의 적층 구조의 에너지 밴드 도이며, 두께 방향(반도체 기판(SB)의 주면에 대략 수직인 방향)의 에너지 밴드를 나타내고 있다. 도 41 및 도 42는, 가로가, 반도체 기판(SB)(p형 웰(PW)), 절연막(MZ) 및 메모리 게이트 전극(MG)의 적층 구조의 두께 방향의 위치에 대응하고, 세로가, 에너지에 대응하고 있다. 또한, 도 41은, 반도체 기판(SB)이 실리콘 기판이고, 절연막(MZ1)이 산화 실리콘막이고, 절연막(MZ2)이 질화 실리콘막이고, 절연막(MZ3)이 산질화 실리콘막이고, 메모리 게이트 전극(MG)이 실리콘의 게이트 전극인 경우에 대응하고 있다. 또한, 도 42는, 반도체 기판(SB)이 실리콘 기판이고, 절연막(MZ1)이 산화 실리콘막이고, 절연막(MZ2)이 질화 실리콘막이고, 절연막(MZ3)이 산화 실리콘막이고, 메모리 게이트 전극(MG)이 실리콘의 게이트 전극인 경우에 대응하고 있다. 따라서, 도 41과 도 42는, 절연막(MZ3)이, 산질화 실리콘막(도 41의 경우)인지, 또는 산화 실리콘막(도 42의 경우)인지가 다르다.
도 41 및 도 42에 도시된 바와 같이, 절연막(MZ1)의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크고, 또한, 절연막(MZ3)의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크다. 이에 의해, 절연막(MZ2)은, 전하 축적 기능을 갖는 절연막으로서 기능할 수 있고, 절연막(MZ1)과 절연막(MZ3)은, 각각, 절연막(MZ2)에 전하를 가두기 위한 전하 블록층(또는 전하 가둠층)으로서 기능할 수 있다.
또한, 산화 실리콘의 밴드 갭은, 산질화 실리콘의 밴드 갭보다 크기 때문에, 절연막(MZ3)에 산질화 실리콘막을 사용한 경우(도 41에 대응)보다, 절연막(MZ3)에 산화 실리콘막을 사용한 경우(도 42에 대응)가 더, 전하 축적층인 절연막(MZ2)과 전하 블록층인 절연막(MZ3)의 사이의 에너지 장벽(GP)을 높게 할 수 있다.
즉, 절연막(MZ2)에 질화 실리콘막을 사용하고, 또한 절연막(MZ3)에 산질화 실리콘막을 사용한 경우(도 41에 대응)의, 절연막(MZ2)과 절연막(MZ3)의 사이의 에너지 장벽(GP)을, 부호 GP1을 첨부하여 에너지 장벽(GP1)이라 한다. 또한, 절연막(MZ2)에 질화 실리콘막을 사용하고, 또한 절연막(MZ3)에 산화 실리콘막을 사용한 경우(도 42에 대응)의, 절연막(MZ2)과 절연막(MZ3)의 사이의 에너지 장벽(GP)을, 부호 GP2를 첨부하여 에너지 장벽(GP2)이라 한다. 이때, 에너지 장벽(GP2)은, 에너지 장벽(GP1)보다 커진다(GP2>GP1).
이로 인해, 절연막(MZ3)으로서는, 산질화 실리콘막과 산화 실리콘막 중 어느 것을 사용해도 되지만, 산화 실리콘막을 사용하는 것이 더 바람직하다. 절연막(MZ3)으로서 산화 실리콘막을 사용함으로써, 절연막(MZ2)과 절연막(MZ3)의 사이의 에너지 장벽(GP)을 높게 할 수 있기 때문에, 전하 축적층인 절연막(MZ2)에 유지되어 있는 전하가, 의도하지 않게 메모리 게이트 전극(MG)측으로 빠져나가버리는 것을, 보다 적확하게 방지할 수 있게 된다. 이에 의해, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)을 보다 향상시킬 수 있다.
상기 도 33 및 도 34의 제1 검토 예의 반도체 장치에서는, 절연막(MZ103)으로서 산질화 실리콘막을 사용하면, 절연막(MZ102)과 절연막(MZ103)의 사이의 에너지 장벽이 낮아지기 때문에, 소거 동작 시의 메모리 게이트 전극(MG100)으로부터 절연막(MZ102)으로의 홀의 주입을 행하기 쉬워져, 소거 속도를 향상시키기 쉽지만, 리텐션 특성(전하 유지 특성)은 저하되어버린다. 한편, 상기 도 33 및 도 34의 제1 검토 예의 반도체 장치에서는, 절연막(MZ103)으로서 산화 실리콘막을 사용하면, 절연막(MZ102)과 절연막(MZ103)의 사이의 에너지 장벽이 높아지기 때문에, 리텐션 특성(전하 유지 특성)을 향상시키기 쉽지만, 소거 동작 시에 메모리 게이트 전극(MG100)으로부터 절연막(MZ102)으로의 홀의 주입을 행하기 어려워져, 소거 속도는 저하되어버린다.
그에 반해, 본 실시 형태 및 각 변형예에서는, 상기 제1 특징에 의해 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 하거나, 상기 제1 막 두께의 관계에 의해 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는 위치에서 절연막(MZ3)의 두께를 국소적으로 얇게 함으로써, 소거 동작 시에 메모리 게이트 전극(MG)의 코너부(MG3)로부터 절연막(MZ2)으로 홀을 주입하기 쉽게 하여, 소거 속도를 향상시킬 수 있다. 이로 인해, 절연막(MZ3)으로서 산화 실리콘막을 사용함으로써 절연막(MZ2)과 절연막(MZ3)의 사이의 에너지 장벽(GP2)이 높아져도, 소거 속도의 향상이 가능하다. 따라서, 본 실시 형태 및 각 변형예에서는, 소거 속도의 향상을 도모하면서, 절연막(MZ3)으로서 산화 실리콘막을 사용함으로써 절연막(MZ2)과 절연막(MZ3)의 사이의 에너지 장벽(GP2)을 높게 하여, 리텐션 특성(전하 유지 특성)을 향상시킬 수 있다.
(실시 형태 2)
도 43은, 본 실시 형태 2의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 상기 도 2에 상당하는 것이다. 상기 도 2와 마찬가지로, 도 43은, 도 43의 점선의 원으로 둘러싸인 영역의 확대도를, 도 43의 하측에 꺼내어 나타내고 있다.
본 실시 형태 2의 반도체 장치가, 상기 실시 형태 1의 반도체 장치와 상이한 점은, 본 실시 형태 2에서는, 절연막(MZ3)이, 절연막(MZ4)과 절연막(MZ4) 위의 절연막(MZ5)과의 적층막을 포함하는 것이다. 그 밖에 대해서는, 본 실시 형태 2의 반도체 장치는, 상기 실시 형태 1의 반도체 장치와 기본적으로는 마찬가지이므로, 여기에서는 그 반복 설명은 생략한다.
도 43에 나타내는 본 실시 형태 2의 반도체 장치에서는, 절연막(MZ3)은, 절연막(MZ4)과 절연막(MZ4) 위의 절연막(MZ5)과의 적층막에 의해 형성되어 있다. 이로 인해, 본 실시 형태 2에서는, 절연막(MZ)은, 절연막(MZ1)과, 절연막(MZ1) 위의 절연막(MZ2)과, 절연막(MZ2) 위의 절연막(MZ4)과, 절연막(MZ4) 위의 절연막(MZ5)과의 적층막을 포함한다. 절연막(MZ4)은, 바람직하게는 산질화 실리콘막을 포함하고, 절연막(MZ5)은, 바람직하게는 산화 실리콘막을 포함한다.
또한, 별도의 견해로는, 본 실시 형태 2에서의 산화 실리콘막을 포함하는 절연막(MZ5)이, 상기 실시 형태 1에서의 산화 실리콘막을 포함하는 절연막(MZ3)에 대응하고 있다고 간주할 수도 있다. 이로 인해, 상기 실시 형태 1에서, 질화 실리콘막을 포함하는 절연막(MZ2)과 산화 실리콘막을 포함하는 절연막(MZ3)의 사이에, 산질화 실리콘막(즉 절연막(MZ4))을 개재시킨 것이, 본 실시 형태 2라고 할 수도 있다.
본 실시 형태 2에서, 절연막(MZ4)의 밴드 갭은 절연막(MZ2)의 밴드 갭보다 크고, 또한, 절연막(MZ5)의 밴드 갭은 절연막(MZ2)의 밴드 갭보다 크다. 이로 인해, 절연막(MZ4)과 절연막(MZ5)의 적층막을 포함하는 절연막(MZ3)의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크게 된다. 이에 의해, 절연막(MZ4)과 절연막(MZ5)은, 각각, 절연막(MZ2)에 전하를 가두기 위한 전하 블록층(또는 전하 가둠층)으로서 기능할 수 있다. 따라서, 절연막(MZ4)과 절연막(MZ4) 위의 절연막(MZ5)과의 적층막을 포함하는 절연막(MZ3)은, 절연막(MZ2)에 전하를 가두기 위한 전하 블록층(또는 전하 가둠층)으로서 기능할 수 있다.
또한, 본 실시 형태 2에서도, 상기 실시 형태 1과 마찬가지로, 절연막(MZ1)의 밴드 갭은 절연막(MZ2)의 밴드 갭보다 크기 때문에, 절연막(MZ1)은, 절연막(MZ2)에 전하를 가두기 위한 전하 블록층(또는 전하 가두기층)으로서 기능할 수 있다.
도 44 내지 도 46은, 본 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이며, 상기 실시 형태 1의 상기 도 14 내지 도 17 및 도 19에 상당하는 단면 영역이 나타나 있다.
본 실시 형태 2의 반도체 장치의 제조 공정은, 상기 스텝 S7b에서 절연막(MZ2)을 형성할 때까지는, 상기 실시 형태 1과 거의 마찬가지이므로, 여기에서는 그 반복 설명은 생략한다.
본 실시 형태 2에서도, 상기 실시 형태 1과 거의 마찬가지로 해서 상기 스텝 S7b의 절연막(MZ2) 형성 공정까지를 행하여, 상기 도 16의 구조를 얻는다. 절연막(MZ1)으로서의 산화 실리콘막의 막 두께(형성 막 두께)는, 예를 들어 3 내지 10nm 정도로 할 수 있고, 절연막(MZ2)으로서의 질화 실리콘막의 막 두께(형성 막 두께)는 예를 들어 4 내지 8nm 정도로 할 수 있다.
그리고, 본 실시 형태 2에서는, 도 44에 도시된 바와 같이, 절연막(MZ2) 위에 절연막(MZ4)을 형성한다. 절연막(MZ4)은, 산질화 실리콘막을 포함하고, 바람직하게는 CVD법에 의해 형성할 수 있다. 절연막(MZ4)으로서의 산질화 실리콘막의 막 두께(형성 막 두께)는 예를 들어 5 내지 12nm 정도로 할 수 있다. 또한, CVD법에 의해 산질화 실리콘막(절연막(MZ4))을 형성하는 경우에는, 성막용의 가스로서, 예를 들어, SiH2Cl2(디클로실란) 가스와 NH3(암모니아) 가스와 N2O(1산화2질소) 가스의 혼합 가스 등을 사용할 수 있다.
그리고, 본 실시 형태 2에서는, 도 45에 도시된 바와 같이, 절연막(MZ4) 위에 절연막(MZ5)을 형성한다. 절연막(MZ4)은, 산질화 실리콘막을 포함하고, 그 형성법은, 상기 실시 형태 1에서의 절연막(MZ3)의 형성법과 마찬가지이므로, 여기에서는 그 반복 설명은 생략한다. 절연막(MZ5)으로서의 산화 실리콘막의 막 두께(형성 막 두께)는 예를 들어 5 내지 15nm 정도로 할 수 있다.
이와 같이 하여, 본 실시 형태 2에서는, 절연막(MZ1)과 절연막(MZ2)과 절연막(MZ4)과 절연막(MZ5)의 적층막을 포함하는 절연막(MZ)이 형성된다.
이후의 공정은, 상기 실시 형태 1과 기본적으로는 동일하다. 즉, 상기 실시 형태 1과 마찬가지로 상기 스텝 S8의 실리콘막(PS2) 형성 공정을 행하여, 상기 도 19에 대응하는 도 46의 구조를 얻는다. 그 후, 상기 실시 형태 1과 마찬가지로 상기 스텝 S9(실리콘막(PS2)의 에치백 공정) 및 그 이후의 공정을 행하는데, 여기에서는 그 반복 설명은 생략한다.
본 실시 형태 2는, 상기 실시 형태 1에서 얻어지는 효과 외에, 또한 다음과 같은 효과도 얻을 수 있다.
즉, 질화 실리콘막을 포함하는 절연막(MZ2) 위에 산화 실리콘막을 포함하는 절연막(MZ3)을 직접 형성한 경우에는, 절연막(MZ2)과 절연막(MZ3)의 사이의 계면에, 질화 실리콘막이 산화된 천이층이 형성되고, 그 천이층에 낮은 트랩 준위가 형성되어버릴 우려가 있다. 그러한 낮은 트랩 준위가 형성되어버리면, 그 낮은 트랩 준위로부터의 전하의 출입이 발생하여, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)의 저하로 이어질 우려가 있다. 그에 대해 본 실시 형태 2에서는, 질화 실리콘막을 포함하는 절연막(MZ2) 위에 산화 실리콘막을 직접 형성하는 것이 아니라, 질화 실리콘막을 포함하는 절연막(MZ2) 위에 산질화 실리콘막을 포함하는 절연막(MZ4)을 형성하고 나서, 절연막(MZ4) 위에 산화 실리콘막을 포함하는 절연막(MZ5)을 형성하고 있다. 이로 인해, 본 실시 형태 2에서는, 절연막(MZ2)과 절연막(MZ4)의 사이의 계면에는, 질화 실리콘막이 산화된 천이층은 형성되기 어려워, 그 천이층에 낮은 트랩 준위가 형성되어버리는 것을 방지할 수 있다. 이로 인해, 본 실시 형태 2에서는, 절연막(MZ2)과 절연막(MZ3)의 사이의 계면에 낮은 트랩 준위가 형성되기 어렵기 때문에, 불휘발성 메모리의 리텐션 특성(전하 유지 특성)을 보다 정확하게 향상시킬 수 있다.
한편, 상기 실시 형태 1에서는, 절연막(MZ3)을 단층의 절연막에 의해 형성할 수 있기 때문에, 제조 공정수를 저감할 수 있고, 또한, 반도체 장치의 스루풋을 향상시킬 수 있다.
또한, 본 실시 형태 2보다 상기 실시 형태 1이 더, 메모리 게이트 전극(MG)의 코너부(MG3)를 뾰족하게 하기 쉽기 때문에, 상기 제1 특징의 구조를 형성하기 쉽다. 이것은, 상기 실시 형태 1에서의 산화 실리콘막을 포함하는 절연막(MZ3)은, 본 실시 형태 2에서의 산화 실리콘막을 포함하는 절연막(MZ5)에 비해, 산질화 실리콘막을 포함하는 절연막(MZ4)을 형성하지 않는 만큼, 두께를 두껍게 할 수 있기 때문이다. 상기 제1 막 두께의 관계와 제2 막 두께의 관계를 만족하는 산화 실리콘막은, 그 산화 실리콘막의 형성 막 두께가 두꺼운 것이 얻기 쉽기 때문에, 산화 실리콘막의 형성 막 두께가 두꺼운 것이 더, 메모리 게이트 전극(MG)의 코너부(MG3)를 뾰족하게 하여 예각으로 하기 쉽다.
또한, 본 실시 형태 2는, 상기 실시 형태 1의 각 변형예에도 적용할 수 있고, 그 경우에는, 상기 실시 형태 1의 각 변형예에서, 절연막(MZ3)을, 절연막(MZ4)과 절연막(MZ4) 위의 절연막(MZ5)과의 적층막에 의해 형성하게 된다.
(실시 형태 3)
도 47은, 본 실시 형태 3의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 상기 도 2에 상당하는 것이다. 상기 도 2와 마찬가지로, 도 47은, 도 47의 점선의 원으로 둘러싸인 영역의 확대도를, 도 47의 하측에 꺼내어 나타내고 있다.
본 실시 형태 3의 반도체 장치가, 상기 실시 형태 1의 반도체 장치와 상이한 점은, 본 실시 형태 3에서는, 절연막(MZ3)이, 고유전율 절연막을 포함하는 것이다. 여기서, 고유전율 절연막이란, 질화 실리콘막보다 유전율(비유전율)이 높은 절연막을 의미한다.
그 밖에 대해서는, 본 실시 형태 3의 반도체 장치는, 상기 실시 형태 1의 반도체 장치와 기본적으로는 마찬가지이므로, 여기에서는 그 반복 설명은 생략한다. 따라서, 절연막(MZ3)의 재료가 상이한 것 이외는, 본 실시 형태 3의 반도체 장치는, 상기 실시 형태 1의 반도체 장치의 반도체 장치와 마찬가지의 구성으로 할 수 있다.
도 47에 나타내는 본 실시 형태 3의 반도체 장치는, 절연막(MZ)의 상측의 전하 블록층(전하 가둠층)인 절연막(MZ3)이, 고유전율 절연막(MZ6)을 포함하는 것이, 상기 실시 형태 1의 반도체 장치와 상이하다. 이 고유전율 절연막(MZ6)은, 질화 실리콘막보다 유전율이 높고, 예를 들어, 산화 알루미늄막(대표적으로는 Al2O3막), 산화하프늄막(대표적으로는 HfO2막), 또는 하프늄 알루미네이트막(HfAlO막) 등의 금속 산화물막(산화 금속막)을 적절하게 사용할 수 있다.
단, 절연막(MZ3)을 고유전율 절연막(MZ6)에 의해 형성한 경우도, 상기 실시 형태 1과 마찬가지로, 절연막(MZ2)이 전하 축적 기능을 갖는 절연막(트랩성 절연막)이며, 절연막(MZ1) 및 절연막(MZ3)(여기에서는 고유전율 절연막(MZ6)) 각각의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크다.
도 48 내지 도 50은, 본 실시 형태 3의 반도체 장치의 제조 공정 중의 주요부 단면도이며, 상기 실시 형태 1의 상기 도 14 내지 도 17 및 도 19에 상당하는 단면 영역이 나타나 있다.
본 실시 형태 3의 반도체 장치의 제조 공정은, 상기 스텝 S7b에서 절연막(MZ2)을 형성할 때까지는, 상기 실시 형태 1과 거의 마찬가지이므로, 여기에서는 그 반복 설명은 생략한다.
본 실시 형태 3에서도, 상기 실시 형태 1과 거의 마찬가지로 해서 상기 스텝 S7b의 절연막(MZ2) 형성 공정까지를 행하여, 상기 도 16과 마찬가지의 도 48의 구조를 얻는다.
그리고, 본 실시 형태 3에서는, 고유전율 절연막(MZ6) 형성 공정을 행하는데, 이 고유전율 절연막(MZ6) 형성 공정은, 베이스 막(MZ6a)을 형성하는 공정(도 49에 대응)과, 이 베이스 막(MZ6a)을 산화하는 공정(도 50에 대응)을 갖고 있다. 이하, 구체적으로 설명한다.
즉, 상기 실시 형태 1과 거의 마찬가지로 해서 상기 스텝 S7b에서 절연막(MZ2)을 형성하고 나서, 본 실시 형태 3에서는, 도 49에 도시된 바와 같이, 절연막(MZ2) 위에 베이스 막(MZ6a)을 형성한다. 베이스 막(MZ6a)은, 고유전율 절연막(MZ6)의 베이스가 되는 막이며, 예를 들어, 알루미늄막(Al막), 하프늄막(Hf막), 또는 알루미늄 하프늄막(AlHf막) 등의 금속막(고유전율 절연막의 베이스가 되는 금속막)이다. 베이스 막(MZ6a)은, ALD법 또는 스퍼터링법 등에 의해 형성할 수 있다.
그리고, 도 50에 도시된 바와 같이, 베이스 막(MZ6a)을 산화함으로써, 고유전율 절연막(MZ6)을 형성한다. 즉, 베이스 막(MZ6a)이 산화되어, 고유전율 절연막(MZ6)이 된다. 이때, 베이스 막(MZ6a)이 알루미늄막(Al막)인 경우에는, 고유전율 절연막(MZ6)은 산화 알루미늄막(대표적으로는 Al2O3막)이 된다. 또한, 베이스 막(MZ6a)이 하프늄막(Hf막)인 경우에는, 고유전율 절연막(MZ6)은 산화하프늄막(대표적으로는 HfO2막)이 된다. 또한, 베이스 막(MZ6a)이 알루미늄 하프늄막(AlHf막)인 경우에는, 고유전율 절연막(MZ6)은 하프늄 알루미네이트막(HfAlO막)이 된다. 베이스 막(MZ6a)을 산화하는 방법으로서는, 열산화를 적절하게 사용할 수 있고, ISSG 산화를 사용하면 더 바람직하다. ISSG 산화를 사용하는 경우에는, 예를 들어, O2(산소) 가스 및 H2(수소) 가스를 사용할 수 있다.
베이스 막(MZ6a)을 형성한 단계에서는, 베이스 막(MZ6a)은 거의 균일한 막 두께를 갖고 있다. 그러나, 베이스 막(MZ6a)을 산화하여 고유전율 절연막(MZ6)을 형성할 때에는, 평탄부에 비해 코너부는, 공급되는 가스의 양이 적기 때문에, 산화 조건에 따라서는, 평탄부에 비해 코너부에서 산화의 진행 속도가 느려져, 형성된 산화막(여기서는 고유전율 절연막(MZ6))의 두께는, 평탄부에 비해 코너부에서 얇아진다. 이로 인해, 베이스 막(MZ6a)을 산화함으로써 형성된 고유전율 절연막(MZ6)은, 반도체 기판(SB)의 주면을 따라 형성되는 부분과, 제어 게이트 전극(CG)의 측면(측벽)을 따라 형성되는 부분의 사이의 코너부(KD)에서, 두께가 국소적으로 얇아진다.
즉, 반도체 기판(SB)의 주면을 따라 형성되는 부분의 고유전율 절연막(MZ6)의 두께(T22)와, 제어 게이트 전극(CG)의 측면(측벽)을 따라 형성되는 부분의 고유전율 절연막(MZ6)의 두께(T23)보다, 코너부(KD)에서의 절연막(MZ3)의 두께(T21)가 얇아진다(T21<T22 또한 T21<T23). 이에 의해, 나중에 고유전율 절연막(MZ6) 위에 상기 실리콘막(PS2)을 형성하고 나서 그 실리콘막(PS2)을 에치백하여 메모리 게이트 전극(MG)을 형성하면, 두께가 국소적으로 얇아진 고유전율 절연막(MZ6)의 코너부(KD)에 인접하는 위치에 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)를, 예각으로 할 수 있다.
이와 같이, 코너부(KD)에서의 산화 속도가 느려져, 코너부(KD)에서의 두께가 국소적으로 얇아지도록 고유전율 절연막(MZ6) 형성 공정을 행하는데, 이것을 실현하기 위해서는, 베이스 막(MZ6a)을 산화할 때의 산화 처리의 조건을 조정할 필요가 있다. 처리 온도, 압력, 가스의 종류, 가스 유량, 가스의 유량비 등의 조건을 조정함으로써, 코너부(KD)에서의 산화 속도가 느려져, 코너부(KD)에서의 두께가 국소적으로 얇아지는 산화 조건을 설정할 수 있다. 상술한 조건을 변경하여 실험을 행하면, 어떤 산화 조건하에서, 코너부(KD)에서의 산화 속도가 느려져, 코너부(KD)에서의 두께가 국소적으로 얇아지는 고유전율 절연막(MZ6)을 형성할 수 있는지를 조사할 수 있다. 이로 인해, 사전에 실험을 행하여, 베이스 막(MZ6a)의 적합한 산화 조건을 미리 얻어 두고, 그 산화 조건에 따라 베이스 막(MZ6a)의 산화 공정을 행하면 된다.
또한, 고유전율 절연막(MZ6)을 형성하는 다른 방법으로서, 도 49의 공정에서 형성하는 베이스 막(MZ6a)으로서, 고유전율 절연막을 사용할 수도 있고, 예를 들어 산화알루미늄막, 산화하프늄막, 또는 하프늄 알루미네이트막 등의 금속 산화물막(산화 금속막)을 사용할 수 있다. 이 베이스 막(MZ6a)으로서의 고유전율 절연막은, ALD법 또는 스퍼터링법 등에 의해 형성할 수도 있다. 그리고, 베이스 막(MZ6a)으로서의 고유전율 절연막을 도 50의 공정에서 산화하여, 고유전율 절연막(MZ6)을 형성할 수 있다. 이때의 베이스 막(MZ6a)을 산화하는 방법으로서는, 열산화를 적절하게 사용할 수 있고, ISSG 산화를 사용하면 더 바람직하다. ISSG 산화를 사용하는 경우에는, 예를 들어, O2(산소) 가스 및 H2(수소) 가스를 사용할 수 있다.
베이스 막(MZ6a)으로서 고유전율 절연막을 사용한 경우에도, 베이스 막(MZ6a)이 산화되어 고유전율 절연막(MZ6)이 되는데, 베이스 막(MZ6a)이 산화알루미늄막인 경우에는, 고유전율 절연막(MZ6)은 산화알루미늄막이 된다. 또한, 베이스 막(MZ6a)이 산화하프늄막인 경우에는, 고유전율 절연막(MZ6)은 산화하프늄막이 된다. 또한, 베이스 막(MZ6a)이 하프늄 알루미네이트막인 경우에는, 고유전율 절연막(MZ6)은 하프늄 알루미네이트막이 된다. 단, 고유전율 절연막(MZ6)에서의 산소의 조성비는, 베이스 막(MZ6a)에서의 산소의 조성비보다 커진다.
베이스 막(MZ6a)으로서 고유전율 절연막을 사용한 경우에도, 베이스 막(MZ6a)을 산화하여 고유전율 절연막(MZ6)을 형성할 때에는, 평탄부에 비해 코너부는, 공급되는 가스의 양이 적기 때문에, 산화 조건에 따라서는, 평탄부에 비해 코너부에서 산화의 진행 속도가 느려져, 형성된 산화막(여기서는 고유전율 절연막(MZ6))의 두께는, 평탄부에 비해 코너부에서 얇아진다. 이로 인해, 고유전율 절연막(MZ6)은, 반도체 기판(SB)의 주면을 따라 형성되는 부분과, 제어 게이트 전극(CG)의 측면(측벽)을 따라 형성되는 부분의 사이의 코너부(KD)에서, 두께가 국소적으로 얇아진다. 즉, 상기 두께(T22) 및 두께(T23)보다, 상기 두께(T21)가 얇아진다(T21<T22 또한 T21<T23). 이에 의해, 두께가 국소적으로 얇아진 고유전율 절연막(MZ6)의 코너부(KD)에 인접하는 위치에 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)를 예각으로 할 수 있다.
단, 베이스 막(MZ6a)으로서 고유전율 절연막을 사용한 경우보다, 베이스 막(MZ6a)으로서 금속막을 사용한 경우가 더, 상기 두께(T21, T22, T23)의 관계성(즉 T21<T22 또한 T21<T23의 관계성)을 제어하기 쉽다.
이와 같이 하여, 본 실시 형태 3에서는, 절연막(MZ1)과 절연막(MZ2)과 고유전율 절연막(MZ6)의 적층막을 포함하는 절연막(MZ)이 형성된다.
이후의 공정은, 상기 실시 형태 1과 기본적으로는 동일하다. 즉, 상기 실시 형태 1과 마찬가지로 상기 스텝 S8의 실리콘막(PS2) 형성 공정 및 그 이후의 공정을 행하는데, 여기에서는 그 반복 설명은 생략한다.
또한, 본 실시 형태 3은, 상기 실시 형태 1의 각 변형예에도 적용할 수 있고, 그 경우에는, 각 변형예에서, 절연막(MZ3)을, 고유전율 절연막에 의해 형성하게 된다.
본 실시 형태 3은, 상기 실시 형태 1에서 얻어지는 효과 외에, 또한 다음과 같은 효과도 얻을 수 있다.
즉, 절연막(MZ3)은, 메모리 게이트 전극(MG)의 코너부(MG3)에 인접하는 위치에서, 두께가 국소적으로 얇아져 있다. 이로 인해, 메모리 게이트 전극(MG)의 코너부(MG3)로부터 이격된 위치에서는, 절연막(MZ3)의 두께가 두꺼워져 있기 때문에, 리텐션 특성(전하 유지 특성)을 향상시킬 수 있지만, 메모리 트랜지스터의 게이트 절연막에 대응하는 부분의 절연막(MZ)의 물리적 막 두께가 두꺼워져버린다. 그에 대해 본 실시 형태 3에서는, 절연막(MZ3)을, 고유전율 절연막(MZ6)에 의해 형성함으로써, 절연막(MZ3)의 물리적 막 두께를 두껍게 하면서, 절연막(MZ3)의 EOT(산화막 환산 막 두께)를 억제할 수 있다. 이에 의해, 절연막(MZ3)의 EOT를 제어할 수 있음으로써, 메모리 트랜지스터의 게이트 절연막(여기서는 절연막(MZ))의 EOT를 억제할 수 있기 때문에, 동작 전압의 저감 등이 가능해지고, 또한, 동작 속도의 향상을 도모할 수 있다. 또한, 소비 전력을 저감할 수 있다. 따라서, 반도체 장치의 성능을 보다 향상시킬 수 있다.
본 실시 형태 3의 변형예로서, 절연막(MZ3)뿐만 아니라, 또한, 절연막(MZ1)과 절연막(MZ2)의 한쪽 또는 양쪽을 고유전율 절연막에 의해 형성할 수도 있다. 단, 이 경우도, 절연막(MZ2)이 전하 축적 기능을 갖는 절연막(트랩성 절연막)이며, 절연막(MZ1) 및 절연막(MZ3)의 각각의 밴드 갭이, 절연막(MZ2)의 밴드 갭보다 클 것이 필요하다. 절연막(MZ1)과 절연막(MZ2)의 한쪽 또는 양쪽을 고유전율 절연막에 의해 형성함으로써, 메모리 트랜지스터의 게이트 절연막(절연막(MZ))의 EOT를 더욱 억제할 수 있기 때문에, 동작 전압의 더욱 저감 등이 가능해지고, 또한, 동작 속도의 더욱 향상을 도모할 수 있다. 또한, 소비 전력을 더욱 저감할 수 있다. 따라서, 반도체 장치의 성능을 더욱 향상시킬 수 있다.
(실시 형태 4)
도 51 및 도 52는, 본 실시 형태 4의 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이며, 상기 실시 형태 1의 상기 도 6 및 도 7에 대응하는 것이다. 또한, 도 51에 나타내는 프로세스 플로우가 행하여지고 나서, 도 52에 나타내는 프로세스 플로우가 행하여진다. 도 53 내지 도 65는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 53 내지 도 65 중, 도 53, 도 54, 도 56, 도 57, 도 60 및 도 64에는, 상기 실시 형태 1의 상기 도 9 내지 도 13, 도 18, 도 20, 도 22, 도 23 및 도 25 내지 도 32에 상당하는 단면 영역을 나타내고 있다. 또한, 도 53 내지 도 65 중, 도 55, 도 58, 도 59, 도 61 내지 도 63 및 도 65에는, 상기 실시 형태 1의 상기 도 14 내지 도 17, 도 19, 도 21 및 도 24에 상당하는 단면 영역을 나타내고 있다.
또한, 본 실시 형태 4의 제조 공정에서, 상기 실시 형태 1에서의 제조 공정과 기본적으로 동일한 부분에 대해서는, 반복 설명은 생략한다.
본 실시 형태 4의 반도체 장치의 제조 공정은, 스텝 S6에서 제어 게이트 전극(GE)을 형성할 때까지는, 상기 실시 형태 1과 거의 마찬가지이므로, 여기에서는 그 반복 설명은 생략한다.
본 실시 형태 4에서도, 상기 실시 형태 1과 거의 마찬가지로 해서 스텝 S6의 제어 게이트 전극(CG) 형성 공정까지를 행하여, 상기 도 12와 마찬가지의 도 53의 구조를 얻는다.
그리고, 본 실시 형태 4에서도, 도 54 및 도 55에 도시된 바와 같이, 스텝 S7에서 절연막(MZ)을 형성한다.
절연막(MZ)이, 절연막(MZ1)과, 절연막(MZ1) 위에 형성된 절연막(MZ2)과, 절연막(MZ2) 위에 형성된 절연막(MZ3)의 적층막(적층 절연막)을 포함하는 점은, 본 실시 형태 4도, 상기 실시 형태 1과 마찬가지이다. 단, 본 실시 형태 4에서는, 나중에 후술하는 스텝 S21의 산화 처리를 행하는 분만큼, 스텝 S7의 단계에서는, 스텝 S7에서 형성하는 절연막(MZ3)의 두께(형성 막 두께)를 상기 실시 형태 1에서의 절연막(MZ3)의 형성 막 두께보다 얇게 해 두는 것이 바람직하다.
또한, 스텝 S7에서, 절연막(MZ1)이 거의 균일한 두께를 갖도록 절연막(MZ1) 형성 공정을 행하고, 또한, 절연막(MZ2)이 거의 균일한 두께를 갖도록 절연막(MZ2) 형성 공정을 행하는 점은, 본 실시 형태 4도, 상기 실시 형태 1과 마찬가지이다. 그러나, 스텝 S7에서, 절연막(MZ3)에 대해서는, 상기 실시 형태 1에서는, 상기 도 17에 도시된 바와 같이, 코너부(KD)에서 절연막(MZ3)의 두께가 국소적으로 얇아지도록 절연막(MZ3) 형성 공정을 행하고 있었지만, 본 실시 형태 4에서는, 그러한 제한은 없고, 도 55에 도시된 바와 같이, 절연막(MZ3)이 거의 균일한 두께를 갖도록 절연막(MZ3) 형성 공정을 행할 수 있다.
그 밖에 대해서는, 스텝 S7에 대해서는, 본 실시 형태 4도, 상기 실시 형태 1과 기본적으로는 동일하므로, 여기에서는 그 반복 설명은 생략한다.
이어서, 도 56에 도시된 바와 같이, 스텝 S8에서 실리콘막(PS2)을 형성한다. 즉, 반도체 기판(SB)의 주면(주면 전체면) 위에, 즉 절연막(MZ) 위에, 메모리 셀 영역(1A)에서는 제어 게이트 전극(CG)을 덮도록, 주변 회로 영역(1B)에서는 실리콘막(PS1a)을 덮도록, 메모리 게이트 전극(MG) 형성용의 도전막으로서 실리콘막(PS2)을 형성(퇴적)한다. 스텝 S8에 대해서는, 본 실시 형태 4도, 상기 실시 형태 1과 기본적으로는 동일하므로, 여기에서는 그 반복 설명은 생략한다.
이어서, 스텝 S9에서, 이방성 에칭 기술에 의해, 실리콘막(PS2)을 에치백(에칭, 건식 에칭, 이방성 에칭)한다. 스텝 S9를 행함으로써, 도 57 및 도 58에 도시된 바와 같이, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)의 양쪽의 측벽 중, 한쪽의 측벽 위에 절연막(MZ)을 개재하여 메모리 게이트 전극(MG)이 형성되고, 다른 쪽의 측벽 위에 절연막(MZ)을 개재하여 실리콘 스페이서(SP)가 형성된다. 스텝 S9에 대해서는, 본 실시 형태 4도, 상기 실시 형태 1과 기본적으로는 동일하므로, 여기에서는 그 반복 설명은 생략한다.
이어서, 상기 실시 형태 1과는 달리, 본 실시 형태 4에서는, 산화 처리를 행한다(도 52의 스텝 S21). 이 스텝 S21의 산화 처리는, ISSG 산화를 사용하지 않고, 통상의 열산화를 사용하는 것이 바람직하다. ISSG 산화를 사용하지 않으면, 절연막(MZ2)(질화 실리콘막)이 스텝 S21에서 산화되어버리는 것을 방지하기 쉬워진다. 스텝 S21의 열산화 온도는, 예를 들어 700 내지 1000℃ 정도로 할 수 있다.
스텝 S21의 산화 처리에 의해, 메모리 게이트 전극(MG) 및 실리콘 스페이서(SP)의 노출면이 산화되어 산화막(OX)이 형성됨과 함께, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)이 버즈빅(bird's beak) 형상으로 된다. 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)도, 버즈빅 형상으로 된다. 버즈빅 형상이 형성되는 것은, 스텝 S21에서는, 메모리 게이트 전극(MG)이 침식되면서 산화가 진행되기 때문이다. 또한, 스텝 S21의 산화 처리에 의해, 실리콘 스페이서(SP)와 반도체 기판(SB)(p형 웰(PW))의 사이 및 실리콘 스페이서(SP)와 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)도, 버즈빅 형상으로 된다.
즉, 스텝 S21의 산화 처리를 행하기 전에는, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이 및 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께는, 거의 균일하다. 또한, 스텝 S21의 산화 처리를 행하기 전에는, 실리콘 스페이서(SP)와 반도체 기판(SB)(p형 웰(PW))의 사이 및 실리콘 스페이서(SP)와 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께도, 거의 균일하다. 그러나, 스텝 S21의 산화 처리를 행하면, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이 및 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께는, 균일하지 않게 된다. 또한, 스텝 S21의 산화 처리를 행하면, 실리콘 스페이서(SP)와 반도체 기판(SB)(p형 웰(PW))의 사이 및 실리콘 스페이서(SP)와 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께도, 균일하지 않게 된다.
스텝 S21의 산화 처리를 행한 후의 절연막(MZ3)의 두께 관계를 구체적으로 설명하면 다음과 같다.
즉, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아), 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T32)는, 메모리 게이트 전극(MG)의 하면 단부(MG4)에 접하는(인접하는) 위치로부터, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치를 향함에 따라서, 서서히 얇아지고 있다. 즉, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아), 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T32)는, 메모리 게이트 전극(MG)의 코너부(MG3)에 가까워짐에 따라서 서서히 얇아(작아)지고 있다. 바꾸어 말하면, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아, 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T32)는, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치로부터, 메모리 게이트 전극(MG)의 하면 단부(MG4)에 접하는(인접하는) 위치를 향함에 따라서, 서서히 두꺼워지고 있다. 즉, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아, 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T32)는, 메모리 게이트 전극(MG)의 하면 단부(MG4)에 접하는(인접하는) 위치에서 가장 두꺼워지고, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서 가장 얇아지고 있다. 이러한 상태는, 제조된 반도체 장치에서도 유지된다.
스텝 S21의 산화 처리를 행한 후에, 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T32)가, 메모리 게이트 전극(MG)의 하면 단부(MG4)에 접하는(인접하는) 위치에서, 5 내지 20nm 정도가 되도록, 스텝 S21의 산화 처리를 행하면 더 바람직하다.
또한, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아), 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T33)는, 메모리 게이트 전극(MG)의 측면 상단부(MG5)에 접하는(인접하는) 위치로부터, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치를 향함에 따라서 서서히 얇아지고 있다. 즉, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아), 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T33)는, 메모리 게이트 전극(MG)의 코너부(MG3)에 가까워짐에 따라서 서서히 얇아(작아)지고 있다. 바꾸어 말하면, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T33)는, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치로부터, 메모리 게이트 전극(MG)의 측면 상단부(MG5)에 접하는(인접하는) 위치를 향함에 따라서, 서서히 두꺼워지고 있다. 즉, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께(T33)는, 메모리 게이트 전극(MG)의 측면 상단부(MG5)에 접하는(인접하는) 위치에서 가장 두꺼워지고, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서 가장 얇아지고 있다. 이러한 상태는, 제조된 반도체 장치에서도 유지된다.
여기서, 메모리 게이트 전극(MG)의 하면(MG1)은, 반도체 기판(SB)에 대향하는 측의 면이며, 메모리 게이트 전극(MG)의 측면(MG2)은, 제어 게이트 전극(CG)에 대향하는 측의 면이다. 메모리 게이트 전극(MG)의 코너부(MG3)는, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해 형성되는 코너부이다. 메모리 게이트 전극(MG)의 하면 단부(코너부)(MG4)는, 메모리 게이트 전극(MG)의 하면(MG1)의 단부인데, 코너부(MG3)와는 반대측의 단부이다. 메모리 게이트 전극(MG)의 측면 상단부(코너부)(MG5)는, 메모리 게이트 전극(MG)의 측면(MG2)의 단부(상단부)인데, 코너부(MG3)와는 반대측의 단부이다.
실리콘 스페이서(SP)와 반도체 기판(SB)(p형 웰(PW))의 사이 및 실리콘 스페이서(SP)와 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)의 두께의 관계에 대해서도, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이 및 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)(산화 실리콘막)의 두께의 관계와 마찬가지이다. 상기 설명(두께(T32, T33)에 관련된 설명)에서, 「메모리 게이트 전극(MG)」을 「실리콘 스페이서(SP)」로 바꿔말하면 된다.
상술한 바와 같이, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아, 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 연장되는 부분의 절연막(MZ)의 두께(T32)는, 메모리 게이트 전극(MG)의 하면 단부(MG4)측으로부터 메모리 게이트 전극(MG)의 코너부(MG3)측을 향해 서서히 얇아지고 있다. 또한, 스텝 S21의 산화 처리를 행한 후에는, 단면에서 보아, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)의 두께(T33)는, 메모리 게이트 전극(MG)의 측면 상단부(MG5)측으로부터 메모리 게이트 전극(MG)의 코너부(MG3)측을 향해 서서히 얇아지고 있다. 이로 인해, 스텝 S21의 산화 처리를 행한 후에는, 메모리 게이트 전극(MG)의 코너부(MG3)는, 직각보다도 날카롭게 되어 있어, 90° 미만의 각, 즉 예각으로 되어 있다. 즉, 스텝 S21의 산화 처리를 행한 후에는, 메모리 게이트 전극(MG)의 코너부(MG3)의 내각(각도)(α1)은, 90° 미만(즉 α1<90°)으로 되어 있다. 이러한 상태는, 제조된 반도체 장치에서도 유지된다.
즉, 스텝 S21의 산화 처리를 행함으로써, 스텝 S21의 산화 처리를 행하기 전보다 스텝 S21의 산화 처리를 행한 후가 더, 메모리 게이트 전극(MG)의 코너부(MG3)의 내각(각도)(α1)을 작게 할 수 있다. 이로 인해, 스텝 S21의 산화 처리를 행하기 전에는, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해, 단면에서 보아 대략 직각(즉 90°)인 코너부(MG3)가 형성되어 있어도, 스텝 S21의 산화 처리를 행한 후에는, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해, 단면에서 보아 예각(즉 90° 미만)인 코너부(MG3)가 형성된다.
이어서, 도 60에 도시된 바와 같이, 스텝 S10에서 실리콘 스페이서(SP)를 제거한다. 이 스텝 S10의 실리콘 스페이서(SP) 제거 공정은, 구체적으로는 다음과 같이 행할 수 있다.
즉, 먼저, 도 61에 도시된 바와 같이, 포토리소그래피 기술을 사용하여, 메모리 게이트 전극(MG)을 덮고 또한 실리콘 스페이서(SP)를 덮지 않는 포토레지스트 패턴(RP1)을 반도체 기판(SB) 위에 형성한다. 그리고, 도 62에 도시된 바와 같이, 이 포토레지스트 패턴(RP1)을 에칭 마스크로 한 에칭(예를 들어 건식 에칭)에 의해, 실리콘 스페이서(SP)를 제거한다. 이때, 먼저, 실리콘 스페이서(SP)의 표면을 덮는 산화막(OX)이 제거되고, 계속해서, 노출된 실리콘 스페이서(SP)가 제거된다. 그 후, 도 63에 도시된 바와 같이, 포토레지스트 패턴(RP1)을 제거하고, 도 60은, 이 도 63의 단계에 대응하고 있다. 스텝 S10의 에칭 공정에 의해, 실리콘 스페이서(SP)가 제거되지만, 메모리 게이트 전극(MG)은, 포토레지스트 패턴(RP1)으로 덮여 있었으므로, 에칭되지 않고 잔존한다.
이어서, 스텝 S11에서, 도 64 및 도 65에 도시된 바와 같이, 절연막(MZ) 중, 메모리 게이트 전극(MG)으로 덮이지 않고 노출되는 부분을 에칭(예를 들어 습식 에칭)에 의해 제거한다. 이때, 메모리 게이트 전극(MG)의 표면에 형성되어 있던 산화막(OX)도 제거된다. 즉, 스텝 S11에서는, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG) 아래와 메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)간에 위치하는 절연막(MZ)은, 제거되지 않고 잔존하고, 다른 영역의 절연막(MZ)은 제거되고, 또한, 메모리 게이트 전극(MG)의 표면에 형성되어 있던 산화막(OX)도 제거된다. 도 64 및 도 65로부터도 알 수 있는 바와 같이, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)과 반도체 기판(SB)(p형 웰(PW))의 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이의 영역의, 양쪽 영역에 걸쳐 절연막(MZ)이 연속적으로 연장되어 있다.
이후의 공정은, 본 실시 형태 4도 상기 실시 형태 1과 기본적으로는 동일하다. 즉, 상기 실시 형태 1과 마찬가지로, 상기 스텝 S12(게이트 전극(GE) 형성 공정) 및 그 이후의 공정을 행하는데, 여기에서는 그 반복 설명은 생략한다.
도 66은, 상술한 바와 같이 제조 공정에서 제조된 본 실시 형태 4의 반도체 장치의 주요부 단면도이며, 상기 실시 형태 1의 상기 도 2에 상당하는 것이다. 상기 도 2와 마찬가지로, 도 66은, 도 66의 점선의 원으로 둘러싸인 영역의 확대도를, 도 66의 하측에 꺼내어 나타내고 있다.
본 실시 형태 4의 반도체 장치가, 상기 실시 형태 1의 반도체 장치와 상이한 점을, 이하에 설명한다.
상기 실시 형태 1에서는, 절연막(MZ3)은, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서, 두께가 국소적으로 얇아져 있고, 메모리 게이트 전극(MG)의 코너부(MG3)로부터 어느 정도 떨어진(떠난) 위치에서는, 절연막(MZ3)의 두께는, 거의 균일하게 되어 있었다.
그에 대해 본 실시 형태 4에서는, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아), 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이에 연장되는 부분의 절연막(MZ)의 두께(T32)는, 메모리 게이트 전극(MG)의 하면 단부(MG4)측으로부터 메모리 게이트 전극(MG)의 코너부(MG3)측을 향해 서서히 얇아지고 있다. 또한, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아), 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 연장되는 부분의 절연막(MZ)의 두께(T33)는, 메모리 게이트 전극(MG)의 측면 상단부(MG5)측으로부터 메모리 게이트 전극(MG)의 코너부(MG3)측을 향해 서서히 얇아지고 있다. 또한, 메모리 게이트 전극(MG)과 반도체 기판(SB)의 사이와, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 사이에 걸쳐, 절연막(MZ3)이 연속적으로 연장되어 있는 점은, 본 실시 형태 4도, 상기 실시 형태 1과 마찬가지이다.
즉, 상기 실시 형태 1에서는, 메모리 게이트 전극(MG)의 코너부(MG3)에 접하는(인접하는) 위치에서, 절연막(MZ3)의 두께가 국소적으로 얇아져 있지만, 본 실시 형태 4에서는, 메모리 게이트 전극(MG)의 하면 단부(MG4)측으로부터, 메모리 게이트 전극(MG)의 코너부(MG3)측을 향해, 절연막(MZ3)의 두께(T32)가 완만하게 변화하여 서서히 얇아지고 있다. 또한, 본 실시 형태 4에서는, 메모리 게이트 전극(MG)의 측면 상단부(MG5)측으로부터, 메모리 게이트 전극(MG)의 코너부(MG3)측을 향해, 절연막(MZ3)의 두께(T33)가 완만하게 변화하여, 서서히 얇아지고 있다. 즉, 본 실시 형태 4에서는, 반도체 기판(SB)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T32)는, 메모리 게이트 전극(MG)의 코너부(MG3)에 가까워짐에 따라서 서서히 얇아(작아)지고 있다. 또한, 본 실시 형태 4에서는, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에 연장되는 부분의 절연막(MZ3)의 두께(T33)는, 메모리 게이트 전극(MG)의 코너부(MG3)에 가까워짐에 따라서 서서히 얇아(작아)지고 있다.
그 밖에 대해서는, 본 실시 형태 4의 반도체 장치의 구조도, 상기 실시 형태 1의 반도체 장치와 기본적으로는 동일하므로, 여기에서는 그 반복 설명은 생략한다. 따라서, 상기 실시 형태 1에서 설명한 상기 제1 특징 및 상기 제2 특징의 특징은, 본 실시 형태 4도 만족하고 있다.
즉, 본 실시 형태 4에서도, 상기 제1 특징을 만족하고 있고, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해 형성되는 메모리 게이트 전극(MG)의 코너부(MG3)의 내각(각도)(α1)이, 90° 미만(즉 α1<90°)으로 되어 있다. 즉, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)에 의해, 단면에서 보아(메모리 게이트 전극(MG)의 단면에서 보아) 90° 미만인 코너부(MG3)가 형성되어 있다. 즉, 메모리 게이트 전극(MG)의 코너부(MG3)는, 직각보다도 날카롭게 되어 있어, 90° 미만인 각, 즉 예각으로 되어 있다. 따라서, 메모리 게이트 전극(MG)의 하면(MG1)과 메모리 게이트 전극(MG)의 측면(MG2)이 이루는 각은, 90° 미만이다. 또한, 본 실시 형태 4에서도, 상기 제2 특징을 만족하고 있지만, 상기 제2 특징에 대해서는, 여기에서는 그 반복 설명은 생략한다.
본 실시 형태 4는, 상기 실시 형태 1에서 얻어지는 효과 외에, 또한 다음과 같은 효과도 얻을 수 있다.
상기 실시 형태 1에서는, 절연막(MZ3)의 두께를 너무 두껍게 하면(어떤 값을 초과할 때까지 두껍게 하면), 메모리 게이트 전극(MG)의 코너부(MG3)가 무뎌질(코너부(MG3)의 날카로움이 저하될) 우려가 있다. 그에 대해 본 실시 형태 4에서는, 절연막(MZ3)의 두께를 두껍게 해도, 메모리 게이트 전극(MG)의 코너부(MG3)는 무뎌지지 않고(코너부(MG3)의 날카로움은 저하되지 않고), 절연막(MZ3)의 두께를 두껍게 할수록, 메모리 게이트 전극(MG)의 코너부(MG3)가 날카롭게 된다(내각(α1)이 작아져 간다). 이로 인해, 본 실시 형태 4에서는, 절연막(MZ3)의 두께를 두껍게 했을 때의 문제가 발생하기 어렵다.
한편, 상기 실시 형태 1에서는, 스텝 S21의 산화 처리가 불필요하므로, 반도체 장치의 제조 공정수를 저감할 수 있다. 이로 인해, 반도체 장치의 제조 비용을 억제할 수 있다.
또한, 본 실시 형태 4는, 상기 실시 형태 1 내지 3과 조합할 수도 있다. 본 실시 형태 4는, 상기 실시 형태 1 내지 3과 조합함으로써, 메모리 게이트 전극(MG)의 코너부(MG3)의 내각(각도)(α1)을 보다 작게 할 수 있어, 메모리 게이트 전극(MG)의 코너부(MG3)를 더 날카롭게 할 수 있다. 이에 의해, 상기 실시 형태 1에서 설명한 상기 제1 특징에 의해 얻어지는 효과를, 보다 적확하게 누릴 수 있게 된다. 또한, 본 실시 형태 4는, 상기 실시 형태 1 내지 3과 조합함으로써, 절연막(MZ3)의 두께를, 나중에(즉 스텝 S21의 산화 처리에 의해) 최적의 두께로 조정하는 것이 가능해진다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능함은 물론이다.
1A : 메모리 셀 영역 1B : 주변 회로 영역
CG, CG100 : 제어 게이트 전극 CG1, CG101 : 측면
CT : 콘택트 홀
EX1, EX2, EX3, EX101, EX102 : n-형 반도체 영역
GE : 게이트 전극 GI, GI100 : 절연막
GP, GP1, GP2 : 에너지 장벽 IL1 : 층간 절연막
IL2 : 절연막 KD : 코너부
M1 : 배선 MC, MC100 : 메모리 셀
MD, MS : 반도체 영역 ME : 금속막
MG, MG100, MG200 : 메모리 게이트 전극 MG1, MG101 : 하면
MG2, MG102 : 측면 MG3, MG103, MG203 : 코너부
MZ, MZ1, MZ2, MZ3, MZ4, MZ5 : 절연막 MZ1c, MZ2c : 코너부
MZ2a, MZ2b : 부분 MZ6 : 고유전율 절연막
MZ6a : 베이스 막
MZ100, MZ101, MZ102, MZ103 : 절연막 MZ102a, MZ102b : 부분
MZ102c : 코너부 OX : 산화막
PG : 플러그 PS1, PS1a, PS2 : 실리콘막
PW, PW2, PW100 : p형 웰 SB, SB100 : 반도체 기판
SD1, SD2, SD3 : n+형 반도체 영역 SL, SL100 : 금속 실리사이드층
SP : 실리콘 스페이서 ST : 소자 분리 영역
SW, SW100 : 사이드 월 스페이서

Claims (17)

  1. 불휘발성 메모리의 메모리 셀을 구비하는 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성되고, 상기 메모리 셀을 구성하는 제1 게이트 전극과,
    상기 반도체 기판 위에 적층 절연막을 개재하여 형성되고, 상기 제1 게이트 전극과 상기 적층 절연막을 개재해서 인접하여, 상기 메모리 셀을 구성하는 제2 게이트 전극,
    을 갖고,
    상기 적층 절연막은, 상기 반도체 기판과 상기 제2 게이트 전극의 사이와, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 걸쳐 형성되고,
    상기 적층 절연막은, 제1 절연막과, 상기 제1 절연막 위의 제2 절연막과, 상기 제2 절연막 위의 제3 절연막을 갖고,
    상기 제2 절연막은, 전하 축적 기능을 갖는 절연막이며, 상기 제1 절연막 및 상기 제3 절연막의 각각의 밴드 갭은, 상기 제2 절연막의 밴드 갭보다도 크고,
    상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분이 이루는 각이, 90° 이상이며,
    상기 제2 게이트 전극의 상기 반도체 기판에 대향하는 측의 제1면과 상기 제1 게이트 전극에 대향하는 측의 제2면에 의해 형성되는 제1 코너부의 내각이, 90° 미만인, 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 기판으로부터 상기 적층 절연막의 상기 제2 절연막에 제1 극성의 전하를 주입함으로써, 상기 메모리 셀의 기입을 행하고,
    상기 제2 게이트 전극으로부터 상기 적층 절연막의 상기 제2 절연막에 상기 제1 극성과는 반대인 제2 극성의 전하를 주입함으로써 상기 메모리 셀의 소거를 행하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 극성의 전하는 전자이며,
    상기 제2 극성의 전하는 홀인, 반도체 장치.
  4. 제3항에 있어서,
    상기 메모리 셀의 기입에서는, 소스 사이드 주입에 의해, 상기 적층 절연막의 상기 제1 게이트 전극측에 전자가 주입되는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 게이트 전극의 상기 제1 코너부에 접하는 위치에서의 상기 제3 절연막의 제1 두께는, 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분의 상기 제3 절연막의 제2 두께보다도 작은, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 두께는, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분의 상기 제3 절연막의 제3 두께보다도 작은, 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 절연막은, 산화 실리콘막을 포함하고,
    상기 제2 절연막은, 질화 실리콘막을 포함하고,
    상기 제3 절연막은, 산화 실리콘막을 포함하는, 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 절연막은, 산화 실리콘막을 포함하고,
    상기 제2 절연막은, 질화 실리콘막을 포함하고,
    상기 제3 절연막은, 산질화 실리콘막과 해당 산질화 실리콘막 위의 산화 실리콘막과의 적층막을 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제3 절연막은, 고유전율 절연막을 포함하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 절연막 및 상기 제3 절연막의 한쪽 또는 양쪽이, 고유전율 절연막을 포함하는, 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분의 사이에 형성되는 코너부는, 둥그스름하게 되어 있는, 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분이 이루는 각이, 90°인, 반도체 장치.
  13. 제1항에 있어서,
    상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분이 이루는 각이, 90°보다도 큰, 반도체 장치.
  14. 제1항에 있어서,
    상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분의 상기 제3 절연막의 두께는, 상기 제1 코너부에 근접함에 따라서 서서히 얇아지고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분의 상기 제3 절연막의 두께는, 상기 제1 코너부에 근접함에 따라서 서서히 얇아지는, 반도체 장치.
  15. 불휘발성 메모리의 메모리 셀을 구비하는 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 위에, 제1 게이트 절연막을 개재하여, 상기 메모리 셀을 구성하는 제1 게이트 전극을 형성하는 공정,
    (c) 제1 절연막과 상기 제1 절연막 위의 제2 절연막과 상기 제2 절연막 위의 제3 절연막을 갖는 적층 절연막을, 상기 반도체 기판의 주면과 상기 제1 게이트 전극의 표면에 형성하는 공정,
    (d) 상기 적층 절연막 위에, 상기 메모리 셀을 구성하는 제2 게이트 전극용의 도전막을 형성하는 공정,
    (e) 상기 도전막을 에치백함으로써, 상기 제1 게이트 전극의 측벽 위에 상기 적층 절연막을 개재하여 상기 도전막을 남겨, 상기 제2 게이트 전극을 형성하는 공정,
    을 갖고,
    상기 적층 절연막은, 상기 반도체 기판과 상기 제2 게이트 전극의 사이와, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 걸쳐 연장되고,
    상기 제2 절연막은, 전하 축적 기능을 갖는 절연막이며, 상기 제1 절연막 및 상기 제3 절연막의 각각의 밴드 갭은, 상기 제2 절연막의 밴드 갭보다도 크고,
    상기 제2 절연막의 상기 반도체 기판과 상기 제2 게이트 전극의 사이에 연장되는 부분과 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 연장되는 부분이 이루는 각이, 90° 이상이며,
    상기 제2 게이트 전극의 상기 반도체 기판에 대향하는 측의 제1면과 상기 제1 게이트 전극에 대향하는 측의 제2면에 의해 형성되는 제1 코너부의 내각이, 90° 미만인, 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제3 절연막은 산화 실리콘막을 포함하고,
    상기 (c) 공정에서는, ISSG 산화에 의해, 상기 제3 절연막이 형성되는, 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    (f) 상기 (e) 공정 후, 산화 처리를 행하는 공정,
    (g) 상기 (f) 공정 후, 상기 적층 절연막의 노출부를 제거하는 공정,
    을 더 갖는 반도체 장치의 제조 방법.
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