TWI633651B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI633651B
TWI633651B TW103137268A TW103137268A TWI633651B TW I633651 B TWI633651 B TW I633651B TW 103137268 A TW103137268 A TW 103137268A TW 103137268 A TW103137268 A TW 103137268A TW I633651 B TWI633651 B TW I633651B
Authority
TW
Taiwan
Prior art keywords
insulating film
gate electrode
film
memory
semiconductor substrate
Prior art date
Application number
TW103137268A
Other languages
English (en)
Other versions
TW201521184A (zh
Inventor
大和田福夫
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201521184A publication Critical patent/TW201521184A/zh
Application granted granted Critical
Publication of TWI633651B publication Critical patent/TWI633651B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

本發明使具有非揮發性記憶體之半導體裝置之性能提高。
記憶體單元MC包括：控制閘極電極CG，其介隔絕緣膜GI而形成於半導體基板SB上；以及記憶體閘極電極MG，其介隔絕緣膜MZ而形成於半導體基板SB上，且介隔絕緣膜MZ而與控制閘極電極CG相鄰。絕緣膜MZ具有絕緣膜MZ1、該絕緣膜MZ1上之絕緣膜MZ2、及該絕緣膜MZ2上之絕緣膜MZ3。絕緣膜MZ2為具有電荷積累功能之絕緣膜，絕緣膜MZ1及絕緣膜MZ3各自之能帶間隙大於絕緣膜MZ2之能帶間隙。絕緣膜MZ2之於半導體基板SB與記憶體閘極電極MG之間延伸之部分、與於控制閘極電極CG與記憶體閘極電極之間延伸之部分之間的內角為90°以上，藉由記憶體閘極電極MG之下表面MG1與側面MG2形成之角部MG3之內角未達90°。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其可較佳地利用於具有非揮發性記憶體之半導體裝置及其製造方法。
作為能夠電性地進行寫入．刪除之非揮發性半導體記憶裝置，廣泛使用有EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)。以目前所廣泛使用之快閃記憶體為代表之該等記憶裝置於MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)之閘極電極下方，具有由氧化膜包圍之導電性之浮動閘極電極或捕獲性絕緣膜，該等記憶裝置將浮動閘極或捕獲性絕緣膜中的電荷積累狀態作為記憶資訊，且讀出該記憶資訊作為電晶體之臨限值。該捕獲性絕緣膜係指能夠積累電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由此種對於電荷積累區域之電荷之注入．放出而使MISFET之臨限值發生變化，從而使該捕獲性絕緣膜作為記憶元件而進行動作。作為該快閃記憶體，存在使用有MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化氮氧化物半導體)膜之分離閘極型單元。於該記憶體中，使用氮化矽膜作為電荷積累區域，藉此，與導電性之浮動閘極膜相比較，具有如下優點，例如由於離散地積累電荷。故而資 料保持之可靠性優異，又，由於資料保持之可靠性優異，故而可使氮化矽膜上下之氧化膜實現薄膜化，從而能夠實現寫入．刪除動作之低電壓化。
於日本專利特開2011-40782號公報(專利文獻1)、日本專利特開2009-54707號公報(專利文獻2)、日本專利特開2004-221554號公報(專利文獻3)、日本專利特開2012-94790號公報(專利文獻4)、及日本專利特開2007-258497號公報(專利文獻5)中，揭示有與分離閘極型記憶體相關之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]
日本專利特開2011-40782號公報
[專利文獻2]
日本專利特開2009-54707號公報
[專利文獻3]
日本專利特開2004-221554號公報
[專利文獻4]
日本專利特開2012-94790號公報
[專利文獻5]
日本專利特開2007-258497號公報
對於具有非揮發性記憶體之半導體裝置而言，亦期望儘可能提高可靠性。或者，期望提高半導體裝置之性能。或者，期望提高半導體裝置之可靠性且提高性能。
其他問題與新穎特徵會根據本說明書之記述及隨附圖式而變得 明確。
根據一實施形態，半導體裝置具有：半導體基板；第1閘極電極，其介隔第1閘極絕緣膜而形成於上述半導體基板上；以及第2閘極電極，其介隔積層絕緣膜而形成於上述半導體基板上，且介隔上述積層絕緣膜而與上述第1閘極電極相鄰。上述第1閘極電極與上述第2閘極電極構成非揮發性記憶體之記憶體單元，上述積層絕緣膜遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極之間而形成。上述積層絕緣膜具有第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜，上述第2絕緣膜為具有電荷積累功能之絕緣膜，上述第1絕緣膜及上述第3絕緣膜各自之能帶間隙大於上述第2絕緣膜之能帶間隙。上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角為90°以上，上述第2閘極電極下表面之上述第1閘極電極側之端部為銳角。
又，根據一實施形態，半導體裝置之製造方法具有：(a)步驟，其準備半導體基板；(b)步驟，其介隔第1閘極絕緣膜而於上述半導體基板上形成第1閘極電極；以及(c)步驟，其於上述半導體基板之主面與上述第1閘極電極之表面形成積層絕緣膜，該積層絕緣膜具有第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜。半導體裝置之製造方法進而具有：(d)步驟，其於上述積層絕緣膜上形成導電膜；以及(g)步驟，其藉由將上述導電膜進行回蝕，介隔上述積層絕緣膜而將上述導電膜殘留於上述第1閘極電極之側壁上，形成上述第2閘極電極。上述第1閘極電極與上述第2閘極電極構成非揮發性記憶體之記憶體單元，上述積層絕緣膜遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極 之間而延伸。上述第2絕緣膜為具有電荷積累功能之絕緣膜，上述第1絕緣膜及上述第3絕緣膜各自之能帶間隙大於上述第2絕緣膜之能帶間隙。上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角為90°以上，上述第2閘極電極下表面之上述第1閘極電極側之端部為銳角。
根據一實施形態，可提高半導體裝置之可靠性。
或者，可提高半導體裝置之性能。
或者，可提高半導體裝置之可靠性且可提高性能。
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
CG、CG100‧‧‧控制閘極電極
CG1、CG101‧‧‧側面
CT‧‧‧接觸孔
EX1、EX2、EX3、EX101、EX102‧‧‧n-型半導體區域
GE‧‧‧閘極電極
GI、GI100‧‧‧絕緣膜
GP、GP1、GP2‧‧‧能量障壁
IL1‧‧‧層間絕緣膜
IL2‧‧‧絕緣膜
KD‧‧‧角部
M1‧‧‧配線
MC、MC100‧‧‧記憶體單元
MD、MS‧‧‧半導體區域
ME‧‧‧金屬膜
MG、MG100、MG200‧‧‧記憶體閘極電極
MG1、MG101‧‧‧下表面
MG2、MG102‧‧‧側面
MG3、MG103、MG203‧‧‧角部
MG4‧‧‧下表面端部
MG5‧‧‧側面上端部
MZ、MZ1、MZ2、MZ3、MZ4、MZ5‧‧‧絕緣膜
MZ1c、MZ2c‧‧‧角部
MZ2a、MZ2b‧‧‧部分
MZ6‧‧‧高介電常數絕緣膜
MZ6a‧‧‧基極膜
MZ100、MZ101、MZ102、MZ103‧‧‧絕緣膜
MZ102a、MZ102b‧‧‧部分
MZ102c‧‧‧角部
OX‧‧‧氧化膜
PG‧‧‧插塞
PS1、PS1a、PS2‧‧‧矽膜
PW、PW2、PW100‧‧‧p型井
RP1‧‧‧光阻圖案
SB、SB100‧‧‧半導體基板
SD1、SD2、SD3‧‧‧n+型半導體區域
SL、SL100‧‧‧金屬矽化物層
SP‧‧‧矽間隔片
ST‧‧‧元件分離區域
SW、SW100‧‧‧側壁間隔片
S1~S16、S7a~S7c‧‧‧步驟
T1~T3、T11~T13、T21~T23、T32、T33‧‧‧厚度
Vb、Vcg、Vd、Vmg、Vs‧‧‧電壓
α1、α101‧‧‧內角
α2~α4、α102‧‧‧角
圖1係作為本發明之一實施形態之半導體裝置之要部剖面圖。
圖2係將圖1之一部分予以放大之部分放大剖面圖。
圖3係表示圖2之一部分之剖面圖。
圖4係記憶體單元之等效電路圖。
圖5係表示「寫入」、「刪除」及「讀出」時的對於選擇記憶體單元各部位之電壓之施加條件之一例的表。
圖6係表示作為本發明之一實施形態之半導體裝置之製造步驟的一部分之製造流程圖。
圖7係表示作為本發明之一實施形態之半導體裝置之製造步驟的一部分之製造流程圖。
圖8係表示作為本發明之一實施形態之半導體裝置之製造步驟的一部分之製造流程圖。
圖9係表示作為本發明之一實施形態之半導體裝置之製造步驟中的要部剖面圖。
圖10係接續圖9之半導體裝置之製造步驟中的要部剖面圖。
圖11係接續圖10之半導體裝置之製造步驟中的要部剖面圖。
圖12係接續圖11之半導體裝置之製造步驟中的要部剖面圖。
圖13係接續圖12之半導體裝置之製造步驟中的要部剖面圖。
圖14係表示圖13之步驟之詳情之要部剖面圖。
圖15係表示圖13之步驟之詳情之要部剖面圖。
圖16係表示圖13之步驟之詳情之要部剖面圖。
圖17係表示圖13之步驟之詳情之要部剖面圖。
圖18係接續圖13之半導體裝置之製造步驟中的要部剖面圖。
圖19係與圖18相同之步驟中的部分放大剖面圖。
圖20係接續圖18之半導體裝置之製造步驟中的要部剖面圖。
圖21係與圖20相同之步驟中的部分放大剖面圖。
圖22係接續圖20之半導體裝置之製造步驟中的要部剖面圖。
圖23係接續圖22之半導體裝置之製造步驟中的要部剖面圖。
圖24係與圖23相同之步驟中的部分放大剖面圖。
圖25係接續圖23之半導體裝置之製造步驟中的要部剖面圖。
圖26係接續圖25之半導體裝置之製造步驟中的要部剖面圖。
圖27係接續圖26之半導體裝置之製造步驟中的要部剖面圖。
圖28係接續圖27之半導體裝置之製造步驟中的要部剖面圖。
圖29係接續圖28之半導體裝置之製造步驟中的要部剖面圖。
圖30係接續圖29之半導體裝置之製造步驟中的要部剖面圖。
圖31係接續圖30之半導體裝置之製造步驟中的要部剖面圖。
圖32係接續圖31之半導體裝置之製造步驟中的要部剖面圖。
圖33係第1研究例之半導體裝置之要部剖面圖。
圖34係表示圖33之一部分之剖面圖。
圖35係表示電子於寫入動作時被注入至電荷積累層之情形的說明圖。
圖36係表示電子於刪除動作時被注入至電荷積累層之情形的說明圖。
圖37係第2研究例之半導體裝置之要部剖面圖。
圖38係第1變化例之半導體裝置之要部剖面圖。
圖39係第2變化例之半導體裝置之要部剖面圖。
圖40係第3變化例之半導體裝置之要部剖面圖。
圖41係自半導體基板至記憶體閘極電極之能帶圖。
圖42係自半導體基板至記憶體閘極電極之能帶圖。
圖43係作為本發明之其他實施形態之半導體裝置之要部剖面圖。
圖44係本發明之其他實施形態之半導體裝置之製造步驟中的要部剖面圖。
圖45係接續圖44之半導體裝置之製造步驟中的要部剖面圖。
圖46係接續圖45之半導體裝置之製造步驟中的要部剖面圖。
圖47係作為本發明之其他實施形態之半導體裝置之要部剖面圖。
圖48係本發明之其他實施形態之半導體裝置之製造步驟中的要部剖面圖。
圖49係接續圖48之半導體裝置之製造步驟中的要部剖面圖。
圖50係接續圖49之半導體裝置之製造步驟中的要部剖面圖。
圖51係表示作為本發明之其他實施形態之半導體裝置之製造步驟的一部分之製造流程圖。
圖52係表示作為本發明之其他實施形態之半導體裝置之製造步驟的一部分之製造流程圖。
圖53係本發明之其他實施形態之半導體裝置之製造步驟中的要部剖面圖。
圖54係接續圖53之半導體裝置之製造步驟中的要部剖面圖。
圖55係與圖54相同之步驟中的部分放大剖面圖。
圖56係接續圖54之半導體裝置之製造步驟中的要部剖面圖。
圖57係接續圖56之半導體裝置之製造步驟中的要部剖面圖。
圖58係與圖57相同之步驟中的部分放大剖面圖。
圖59係接續圖57及圖58之半導體裝置之製造步驟中的部分放大剖面圖。
圖60係接續圖59之半導體裝置之製造步驟中的要部剖面圖。
圖61係表示圖60之步驟之詳情之要部剖面圖。
圖62係表示圖60之步驟之詳情之要部剖面圖。
圖63係表示圖60之步驟之詳情之要部剖面圖。
圖64係接續圖60之半導體裝置之製造步驟中的要部剖面圖。
圖65係與圖64相同之步驟中的部分放大剖面圖。
圖66係作為本發明之其他實施形態之半導體裝置之要部剖面圖。
於以下之實施形態中，方便起見，於有必要時，分割為複數個區段或實施形態而進行說明，但除了特別明示之情形外，該等區段或實施形態並非彼此無關，而是處於如下關係，即，一方為另一方之一部分或全部之變化例、詳情、補充說明等。又，於以下之實施形態中，於涉及要素之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上顯然限定於特定之數量之情形等外，並不限定於該特定之數量，既可為特定之數量以上，亦可為特定之數量以下。進而，於以下之實施形態中，其構成要素(亦包含要素步驟等)除了特別明示之情形及認為原理上顯然必需之情形等外，當然不一定必需。同樣地，於以下之實施形態中，當涉及構成要素等之形狀、位 置關係等時，除了特別明示之情形及認為原理上顯然並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此對於上述數值及範圍而言亦相同。
以下，基於圖式而詳細地對實施形態進行說明。再者，於用以對實施形態進行說明之全部的圖中，對具有相同功能之構件附加相同符號，且省略其重複說明。又，於以下之實施形態中，除了有特別必要時以外，原則上不對同一或同樣之部分進行重複說明。
又，對於實施形態所使用之圖式而言，亦存在如下情形，即，即使為剖面圖，亦省略影線以使圖式便於觀察。又，亦存在如下情形，即，即使為平面圖，亦附加影線以使圖式便於觀察。
(實施形態1)<關於半導體裝置之構造>本實施形態及以下之實施形態之半導體裝置係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)之半導體裝置。於本實施形態及以下之實施形態中，根據以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)為基礎之記憶體單元，對非揮發性記憶體進行說明。又，本實施形態及以下之實施形態中的極性(寫入．刪除．讀出時之施加電壓之極性或載子之極性)係用以對以n通道型MISFET為基礎之記憶體單元之情形時的動作進行說明者，於以p通道型MISFET為基礎之情形時，使施加電位或載子之導電類型等的全部極性反轉，藉此，原理上可獲得相同之動作。
參照圖式說明本實施形態之半導體裝置。
圖1係本實施形態之半導體裝置之要部剖面圖。本實施形態之半導體裝置為具備非揮發性記憶體之半導體裝置，於圖1中表示了非揮發性記憶體之記憶體單元區域之要部剖面圖。圖2係本實施形態之半導體裝置中的記憶體單元MC之部分放大剖面圖(要部剖面圖)，其放大地表示了圖1之一部分。再者，為了便於觀察圖式，圖2省略了與圖 1所示之層間絕緣膜IL1相關之圖示，將圖2之點線圓所包圍之區域之放大圖抽出至圖2之下側而加以表示。又，圖3係表示圖2之點線圓所包圍之區域之剖面圖，為了便於觀察圖式而省略了影線。抽出至圖2之下側且由點線圓包圍而表示之剖面圖、與圖3中的由點線圓包圍而表示之剖面圖係相同區域之剖面圖，但於有無影線之方面不同(圖2有影線，圖3無影線)。圖4係記憶體單元MC之等效電路圖。
如圖1所示，於包含具有例如1~10Ωcm左右之比電阻之p型單晶矽等之半導體基板(半導體晶圓)SB，形成有用以使元件分離之元件分離區域(對應於後述之元件分離區域ST，但此處未圖示)，於由該元件分離區域分離(規定)之活性區域形成有p型井PW。於記憶體單元區域之p型井PW，形成有如圖1所示之包含記憶體電晶體及控制電晶體(選擇電晶體)之非揮發性記憶體之記憶體單元MC。於半導體基板SB，實際上呈陣列狀地形成有複數個記憶體單元MC，於圖1中表示了其中一個記憶體單元MC之剖面。各記憶體單元區域因元件分離區域而與其他區域電性分離。
如圖1~圖4所示，本實施形態之半導體裝置中的非揮發性記憶體之記憶體單元MC為分離閘極型之記憶體單元，其將具有控制閘極電極(選擇閘極電極)CG之控制電晶體(選擇電晶體)、與具有記憶體閘極電極(記憶體用閘極電極)MG之記憶體電晶體該兩個MISFET加以連接。
此處，將具備閘極絕緣膜及記憶體閘極電極MG之MISFET(Metal Insulator Semiconductor Field Effect Transistor)稱為記憶體電晶體，該閘極絕緣膜包含電荷積累部(電荷積累層)，又，將具備閘極絕緣膜及控制閘極電極CG之MISFET稱為控制電晶體。因此，記憶體閘極電極MG為記憶體電晶體之閘極電極，控制閘極電極CG為控制電晶體之閘極電極，控制閘極電極CG及記憶體閘極電極MG為構成非揮發性記憶 體(之記憶體單元)之閘極電極。
再者，控制電晶體為記憶體單元選擇用電晶體，因而亦可視為選擇電晶體。因此，控制閘極電極CG亦可視為選擇閘極電極。記憶體電晶體為記憶用電晶體。
以下，具體地說明記憶體單元MC之構成。
如圖1~圖3所示，非揮發性記憶體之記憶體單元MC具有：源極及汲極用之n型半導體區域MS、MD，其形成於半導體基板SB之p型井PW中；控制閘極電極CG，其形成於半導體基板SB(p型井PW)上；以及記憶體閘極電極MG，其形成於半導體基板SB(p型井PW)上且與控制閘極電極CG相鄰。而且，非揮發性記憶體之記憶體單元MC進而具有：絕緣膜(閘極絕緣膜)GI，其形成於控制閘極電極CG及半導體基板SB(p型井PW)之間；以及絕緣膜MZ，其形成於記憶體閘極電極MG及半導體基板SB(p型井PW)之間、與記憶體閘極電極MG及控制閘極電極CG之間。
控制閘極電極CG及記憶體閘極電極MG於絕緣膜MZ介置於其等之對向側面(側壁)之間的狀態下，沿著半導體基板SB之主面延伸，且並排地配置。控制閘極電極CG及記憶體閘極電極MG之延伸方向為與圖1之紙面垂直之方向。控制閘極電極CG及記憶體閘極電極MG介隔絕緣膜GI或絕緣膜MZ而形成於半導體區域MD與半導體區域MS之間的半導體基板SB(p型井PW)上，記憶體閘極電極MG位於半導體區域MS側，控制閘極電極CG位於半導體區域MD側。然而，控制閘極電極CG介隔絕緣膜GI，記憶體閘極電極MG介隔絕緣膜MZ而形成於半導體基板SB(p型井PW)上。
控制閘極電極CG與記憶體閘極電極MG之間介置絕緣膜MZ且彼此相鄰，記憶體閘極電極MG介隔絕緣膜MZ而呈側壁間隔片狀地形成於控制閘極電極CG之側面(側壁)上。又，絕緣膜MZ遍及記憶體閘極 電極MG與半導體基板SB(p型井PW)之間的區域、及記憶體閘極電極MG與控制閘極電極CG之間的區域該兩個區域而連續地延伸。
控制閘極電極CG與半導體基板SB(p型井PW)之間所形成之絕緣膜GI，即控制閘極電極CG下方之絕緣膜GI係作為控制電晶體之閘極絕緣膜而發揮功能。
絕緣膜GI可由例如氧化矽膜或氮氧化矽膜等形成。又，對於絕緣膜GI而言，除了上述氧化矽膜或氮氧化矽膜等以外，亦可使用氧化鉿膜，氧化鋁膜(氧化鋁)或氧化鉭膜等具有較氮化矽膜更高之介電常數之高介電常數絕緣膜。
又，可將於記憶體閘極電極MG及半導體基板SB(p型井PW)之間的區域、與記憶體閘極電極MG及控制閘極電極CG之間的區域中延伸之絕緣膜MZ視為閘極絕緣膜(積層閘極絕緣膜、積層構造之閘極絕緣膜)。然而，記憶體閘極電極MG與半導體基板SB(p型井PW)之間的絕緣膜MZ(即記憶體閘極電極MG下方之絕緣膜MZ)係作為記憶體電晶體之閘極絕緣膜而發揮功能，但記憶體閘極電極MG與控制閘極電極CG之間的絕緣膜MZ係作為用以使記憶體閘極電極MG與控制閘極電極CG之間絕緣(電性分離)之絕緣膜而發揮功能。
絕緣膜MZ為積層絕緣膜，其包含如下積層膜，該積層膜具有絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2、及絕緣膜MZ2上之絕緣膜MZ3。此處，絕緣膜MZ1包含氧化矽膜(氧化膜)，絕緣膜MZ2包含氮化矽膜(氮化膜)，絕緣膜MZ3包含氧化矽膜(氧化膜)。
於包含絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3之積層膜之絕緣膜MZ中，絕緣膜MZ1可視為底部絕緣膜，絕緣膜MZ3可視為頂部絕緣膜。因此，絕緣膜MZ具有如下構造，即，絕緣膜MZ2介置於作為底部絕緣膜之絕緣膜MZ1與作為頂部絕緣膜之絕緣膜MZ3之間。
再者，於圖1中，為了便於觀察圖式，將包含絕緣膜MZ1、絕緣 膜MZ2及絕緣膜MZ3之積層膜僅圖示為絕緣膜MZ，但實際上如圖2所示，絕緣膜MZ包含絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3之積層膜。
絕緣膜MZ中，絕緣膜MZ2為具有電荷積累功能之絕緣膜。即，絕緣膜MZ中，絕緣膜MZ2為用以積累電荷之絕緣膜，其可作為電荷積累層(電荷積累部)而發揮功能。即，絕緣膜MZ為形成於絕緣膜MZ中之捕獲性絕緣膜。此處，所謂捕獲性絕緣膜，係指能夠積累電荷之絕緣膜。如此，使用絕緣膜MZ2作為具有陷阱能階之絕緣膜(電荷積累層)。因此，絕緣膜MZ可視為內部具有電荷積累部(此處為絕緣膜MZ2)之絕緣膜。
絕緣膜MZ中，位於作為捕獲性絕緣膜之絕緣膜MZ2的上下之絕緣膜MZ3與絕緣膜MZ1，可作為用以將電荷封閉於捕獲性絕緣膜之電荷阻擋層或電荷封閉層而發揮功能。藉由採用如下構造，能夠將電荷積累於絕緣膜MZ2，該構造係指由作為電荷阻擋層(或電荷封閉層)而發揮功能之絕緣膜MZ1、MZ3夾著作為捕獲性絕緣膜之絕緣膜MZ2。
絕緣膜MZ係作為記憶體電晶體之閘極絕緣膜而發揮功能，且具有電荷保持(電荷積累)功能。因此，絕緣膜MZ具有至少3層之積層構造，以能夠作為記憶體電晶體之具有電荷保持功能之閘極絕緣膜而發揮功能，與作為電荷阻擋層而發揮功能之外側之層(此處為絕緣膜MZ1、MZ3)之電位障壁高度相比較，作為電荷積累部而發揮功能之內側之層(此處為絕緣膜MZ)之電位障壁高度降低。此可藉由如下實現，即，由氧化矽膜形成絕緣膜MZ1，由氮化矽膜形成絕緣膜MZ2，且由氧化矽膜形成絕緣膜MZ3。
絕緣膜MZ之作為頂部絕緣膜之絕緣膜MZ3與作為底部絕緣膜之絕緣膜MZ1各自的能帶間隙，必需大於絕緣膜MZ3與絕緣膜MZ1之間的電荷積累層(此處為絕緣膜MZ2)之能帶間隙。即，絕緣膜MZ1與絕 緣膜MZ3各自之能帶間隙大於作為捕獲性絕緣膜之絕緣膜MZ2之能帶間隙。藉此，夾著作為電荷積累層之絕緣膜MZ2之絕緣膜MZ3與絕緣膜MZ1可分別作為電荷阻擋層(或電荷封閉層)而發揮功能。氧化矽膜具有較氮化矽膜之能帶間隙更大之能帶間隙，因此，可採用氮化矽膜作為絕緣膜MZ2，且採用氧化矽膜分別作為絕緣膜MZ1及絕緣膜MZ3。
半導體區域MS為作為源極區域或汲極區域之一者而發揮功能之半導體區域，半導體區域MD為作為源極區域或汲極區域之另一者而發揮功能之半導體區域。此處，半導體區域MS為作為源極區域而發揮功能之半導體區域，半導體區域MD為作為汲極區域而發揮功能之半導體區域。半導體區域MS、MD包含導入有n型雜質之半導體區域(n型雜質擴散層)，且分別具備LDD(lightly doped drain，輕摻雜汲極)構造。即，源極用之半導體區域MS具有n-型半導體區域EX1與n+型半導體區域SD1，該n+型半導體區域SD1具有較n-型半導體區域EX1更高之雜質濃度，汲極用之半導體區域MD具有n-型半導體區域EX2與n+型半導體區域SD2，該n+型半導體區域SD2具有較n-型半導體區域EX2更高之雜質濃度。與n-型半導體區域EX1相比較，n+型半導體區域SD1之接合深度更深且雜質濃度更高，又，與n-型半導體區域EX2相比較，n+型半導體區域SD2接合深度更深且雜質濃度更高。
於記憶體閘極電極MG及控制閘極電極CG之側壁(未彼此鄰接之一側之側壁)上，形成有包含絕緣膜(氧化矽膜、氮化矽膜、或該等膜之積層膜)之側壁間隔片(側壁、側壁絕緣膜)SW。即，於介隔絕緣膜MZ而鄰接於控制閘極電極CG之一側的相反側之記憶體閘極電極MG之側壁(側面)上、及介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之一側的相反側之控制閘極電極CG之側壁(側面)上，形成有側壁間隔片SW。
源極側之n-型半導體區域EX1係以相對於記憶體閘極電極MG之側壁自對準之方式而形成，n+型半導體區域SD1係以相對於記憶體閘極電極MG之側壁上的側壁間隔片SW之側面(與記憶體閘極電極MG接觸之一側的相反側之側面)自對準之方式而形成。因此，低濃度之n-型半導體區域EX1形成於記憶體閘極電極MG之側壁上之側壁間隔片SW的下方，高濃度之n+型半導體區域SD1形成於低濃度之n-型半導體區域EX1之外側。因此，低濃度之n-型半導體區域EX1係以鄰接於記憶體電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD1係以如下方式形成，即，與低濃度之n-型半導體區域EX1接觸(鄰接)，且與記憶體電晶體之通道區域隔開了n-型半導體區域EX1。
汲極側之n-型半導體區域EX2係以相對於控制閘極電極CG之側壁自對準之方式而形成，n+型半導體區域SD2係以相對於控制閘極電極CG之側壁上的側壁間隔片SW之側面(與控制閘極電極CG接觸之一側的相反側之側面)自對準之方式而形成。因此，低濃度之n-型半導體區域EX2形成於控制閘極電極CG之側壁上之側壁間隔片SW的下方，高濃度之n+型半導體區域SD2形成於低濃度之n-型半導體區域EX2之外側。因此，低濃度之n-型半導體區域EX2係以鄰接於控制電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD2係以如下方式形成，即，與低濃度之n-型半導體區域EX2接觸(鄰接)，且與控制電晶體之通道區域隔開了n-型半導體區域EX2。
於記憶體閘極電極MG下之絕緣膜MZ之下方形成記憶體電晶體之通道區域，於控制閘極電極CG下之絕緣膜GI之下方形成控制電晶體之通道區域。根據需要，於控制閘極電極CG下之絕緣膜GI下方之控制電晶體的通道形成區域，形成有用以對控制電晶體之臨限值進行調整之半導體區域(p型半導體區域或n型半導體區域)。又，根據需要，於記憶體閘極電極MG下之絕緣膜MZ下方之記憶體電晶體的通道形成 區域，形成有用以對記憶體電晶體之臨限值進行調整之半導體區域(p型半導體區域或n型半導體區域)。
控制閘極電極CG包含導電膜，例如包含如n型多晶矽膜(導入有n型雜質之多晶矽膜、摻雜多晶矽膜)般之矽膜PS1。具體而言，控制閘極電極CG包含經圖案化之矽膜PS1。
記憶體閘極電極MG包含導電膜，例如包含如n型多晶矽膜(導入有n型雜質之多晶矽膜、摻雜多晶矽膜)般之矽膜PS2。具體而言，對以覆蓋控制閘極電極CG之方式而形成於半導體基板SB上之矽膜PS2(例如導入有n型雜質之多晶矽膜)進行異向性蝕刻(回蝕)，使矽膜PS2介隔絕緣膜MZ而殘存於控制閘極電極CG之側壁上，藉此，形成上述記憶體閘極電極MG。因此，記憶體閘極電極MG介隔絕緣膜MZ，呈側壁間隔片狀地形成於控制閘極電極CG之一側壁上。
藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2形成之記憶體閘極電極MG之角部MG3較直角更銳利，其成為未達90°之角即銳角。即，記憶體閘極電極MG之角部MG3之內角(角度)α1未達90°(即α1<90°)。即，藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2，形成剖面觀察(剖面觀察記憶體閘極電極MG)時呈銳角(即未達90°)之角部MG3。再者，記憶體閘極電極MG之角部MG3亦可視為記憶體閘極電極MG之下表面MG1之控制閘極側之端部(角部)。因此，記憶體閘極電極MG之下表面MG1之控制閘極側之端部(即角部MG3)成為未達90°之角即銳角。
此處，記憶體閘極電極MG之下表面MG1為與半導體基板SB相向之一側的面，記憶體閘極電極MG之側面MG2為與控制閘極電極CG相向之一側的面。又，所謂剖面觀察(剖面觀察記憶體閘極電極MG)，對應於以與記憶體閘極電極MG之下表面MG1及側面MG2該兩者大致垂直之剖面進行觀察的情形。因此，剖面觀察記憶體閘極電極MG既 對應於以與記憶體閘極電極MG之閘極寬度方向(即記憶體閘極電極MG之延伸方向)垂直之剖面進行觀察之情形，又對應於以與控制閘極電極CG之閘極寬度方向(即控制閘極電極CG之延伸方向)垂直之剖面進行觀察之情形。又，剖面觀察記憶體閘極電極MG亦對應於如下情形，該情形係指以與半導體基板SB之主面垂直且與記憶體閘極電極MG之閘極長度方向平行之剖面進行觀察。圖1~圖3所示之記憶體閘極電極MG之剖面對應於剖面觀察記憶體閘極電極MG。又，不僅內角α1，而且後述之角α2、角α3及角α4亦對應於上述剖面觀察(剖面觀察記憶體閘極電極MG)時之角度。
又，絕緣膜MZ3於與記憶體閘極電極MG之角部MG3接觸(鄰接之)位置，厚度局部地變薄。因此，與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置的絕緣膜MZ3之厚度T1，小於在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度T2(T1<T2)。又，與記憶體閘極電極MG之角部MG3接觸(鄰接之)位置的絕緣膜MZ3之厚度T1，小於在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度T3(T1<T3)。
又，於本實施形態中，絕緣膜MZ2之於半導體基板SB與記憶體閘極電極MG之間延伸之部分MZ2a、與絕緣膜MZ2之於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分MZ2b所成的角(角度)α2為90°以上。
再者，於圖1~3之半導體裝置之情形與後述之第2變化例(後述之圖39)之情形時，絕緣膜MZ2之於半導體基板SB與記憶體閘極電極MG之間延伸之部分MZ2a、與絕緣膜MZ2之於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分MZ2b所成的角(角度)α2為90°(垂直)。即，相對於在半導體基板SB與記憶體閘極電極MG之間延伸之部分之絕緣膜MZ2(MZ2a)，在控制閘極電極CG與記憶體閘極電極MG之間延 伸之部分之絕緣膜MZ2(MZ2b)大致垂直。
另一方面，於後述之第1變化例(後述之圖38)之情形與後述之第3變化例(後述之圖40)之情形時，絕緣膜MZ2之於半導體基板SB與記憶體閘極電極MG之間延伸之部分MZ2a、與絕緣膜MZ2之於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分MZ2b所成的角(角度)α2大於90°。即，相對於在半導體基板SB與記憶體閘極電極MG之間延伸之部分之絕緣膜MZ2(MZ2a)，在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分之絕緣膜MZ2(MZ2b)自垂直傾斜了特定角度(然而，角α2向大於90°之一側傾斜)。
於記憶體閘極電極MG(構成記憶體閘極電極MG之矽膜PS2)之上部(上表面)、控制閘極電極CG(構成控制閘極電極CG之矽膜PS1)之上部(上表面)、及n+型半導體區域SD1、SD2之上部(上表面、表面)，藉由自對準矽化物(Salicide：Self Aligned Silicide)技術等而形成有金屬矽化物層SL。金屬矽化物層SL包含例如鈷矽化物層、鎳矽化物層或添加有鉑之鎳矽化物層等。可藉由金屬矽化物層SL而使擴散電阻或接觸電阻實現低電阻化。既可將由構成控制閘極電極CG之矽膜PS1、與其上方之金屬矽化物層SL合併而成者視為控制閘極電極CG，又可將由構成記憶體閘極電極MG之矽膜PS2、與其上方之金屬矽化物層SL合併而成者視為記憶體閘極電極MG。又，根據儘可能防止記憶體閘極電極MG與控制閘極電極CG之間短路之觀點，亦可存在如下情形，即，於記憶體閘極電極MG與控制閘極電極CG中之一者或兩者之上部未形成金屬矽化物層SL。
於半導體基板SB上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁間隔片SW之方式，形成有層間絕緣膜IL1作為絕緣膜。層間絕緣膜IL1包含氧化矽膜之單體膜、或氮化矽膜與較該氮化矽膜更厚地形成於該氮化矽膜上之氧化矽膜之積層膜等。層間絕緣膜IL1之 上表面已平坦化。
於層間絕緣膜IL1中形成有接觸孔(開口部、貫通孔)CT，於接觸孔CT內形成有導電性之插塞(接觸插塞)PG作為連接用之導電體部。
插塞PG係由薄障壁導體膜與主導體膜形成，該薄障壁導體膜形成於接觸孔CT之底部及側壁(側面)上，該主導體膜以掩埋接觸孔CT之方式而形成於該障壁導體膜上，但為了簡化圖式，於圖1中一體化地表示了構成插塞PG之障壁導體膜及主導體膜。再者，構成插塞PG之障壁導體膜可設為例如鈦膜、氮化鈦膜、或該等膜之積層膜，構成插塞PG之主導體膜可設為鎢膜。
接觸孔CT及埋入至該接觸孔CT之插塞PG形成於n+型半導體區域SD1、SD2、控制閘極電極CG及記憶體閘極電極MG上等。於接觸孔CT之底部，半導體基板SB之主面之一部分例如n+型半導體區域SD1、SD2(之表面上之金屬矽化物層SL)之一部分、控制閘極電極CG(之表面上之金屬矽化物層SL)之一部分、及記憶體閘極電極MG(之表面上之金屬矽化物層SL)之一部分等露出。而且，插塞PG連接於該露出部(接觸孔CT之底部之露出部)。再者，於圖1中表示了如下剖面，即，n+型半導體區域SD2(之表面上之金屬矽化物層SL)之一部分於接觸孔CT之底部露出，從而與填埋於該接觸孔CT中之插塞PG電性連接。
於埋入有插塞PG之層間絕緣膜IL1上形成有配線(配線層)M1。配線M1例如為鑲嵌式配線(埋入配線)，其埋入至設置於絕緣膜(圖1中未表示，但對應於後述之絕緣膜IL2)之配線槽，該絕緣膜形成於層間絕緣膜IL1上。配線M1經由插塞PG而與記憶體電晶體之源極區域(半導體區域MS)、控制電晶體之汲極區域(半導體區域MD)、控制閘極電極CG或記憶體閘極電極MG等電性連接。再者，於圖1中，作為配線M1之例子，表示有經由插塞PG而電性連接於控制電晶體之汲極區域(半導體區域MD)之配線M1。
雖亦形成有較配線M1更靠上層之配線及絕緣膜，但此處省略其之圖示及說明。又，配線M1及較該配線M1更靠上層之配線並不限定於鑲嵌式配線(埋入配線)，既可使配線用之導電體膜圖案化而形成上述配線，亦可採用例如鎢配線或鋁配線等。
<關於半導體裝置之動作>
圖5係表示本實施形態之「寫入」、「刪除」及「讀出」時的對於選擇記憶體單元各部位之電壓之施加條件之一例的表。於圖5之表中，表示了在「寫入」、「刪除」及「讀出」時之各個情形下，施加至如圖1~圖4所示之記憶體單元(選擇記憶體單元)之各部位之電壓(Vd、Vcg、Vmg、Vs、Vb)。此處，電壓Vmg為施加至記憶體閘極電極MG之電壓Vmg。又，電壓Vs為施加至半導體區域MS(源極區域)之電壓Vs。又，電壓Vcg為施加至控制閘極電極CG之電壓Vcg。又，電壓Vd為施加至半導體區域MD(汲極區域)之電壓Vd。又，基極電壓Vb為施加至p型井PW之基極電壓Vb。再者，圖5之表所示之例子為電壓之施加條件之較佳的一例，且並不限定於此，可根據需要而進行各種變更。又，於本實施形態中，將對於記憶體電晶體之絕緣膜MZ中的電荷積累部(此處為絕緣膜MZ2)之電子之注入定義為「寫入」，將電洞(hole)之注入定義為「刪除」。
關於寫入方式，可較佳地使用被稱為所謂之SSI(Source Side Injection：源極側注入)方式之利用基於源極側注入之熱電子注入而進行寫入之寫入方式(熱電子注入寫入方式)。
於SSI方式之寫入中，將例如圖5之「寫入」欄所示之電壓施加至進行寫入之選擇記憶體單元之各部位，將電子注入至選擇記憶體單元之絕緣膜MZ中的電荷積累層(此處為絕緣膜MZ2)，藉此進行寫入。此時，於兩個閘極電極(記憶體閘極電極MG及控制閘極電極CG)之間的下方之通道區域(源極、汲極之間)產生熱電子，熱電子注入至記憶體 閘極電極MG下方之絕緣膜MZ中的電荷積累層(此處為絕緣膜MZ2)。因此，於SSI方式中，向絕緣膜MZ之記憶體閘極電極CG側注入電子。注入之熱電子(電子)被絕緣膜MZ中的電荷積累層(此處為絕緣膜MZ2)之陷阱能階捕獲，其結果，記憶體電晶體之臨限值電壓上升。即，記憶體電晶體成為寫入狀態。
關於刪除方式，可較佳地使用被稱為所謂之FN方式之藉由FN(Fowler Nordheim，福勒諾得)穿隧而進行刪除之刪除方式(穿隧刪除方式)。
於FN方式之刪除中，將例如圖5之「刪除」欄所示之電壓(Vmg為正電壓，Vd、Vcg、Vs、Vb為零伏特)施加至進行刪除之選擇記憶體單元之各部位，於選擇記憶體單元中，使電洞(hole)自記憶體閘極電極MG穿隧而注入至絕緣膜MZ中的電荷積累層(此處為絕緣膜MZ2)，藉此進行刪除。此時，電洞藉由FN穿隧(FN穿隧效應)而自記憶體閘極電極MG穿過絕緣膜MZ3，注入至絕緣膜MZ中，且被絕緣膜MZ中的電荷積累層(此處為絕緣膜MZ2)之陷阱能階捕獲，其結果，記憶體電晶體之臨限值電壓降低(成為刪除狀態)。
於讀出時，將例如圖5之表的「讀出」欄所示之電壓施加至進行讀出之選擇記憶體單元之各部位。將讀出時的施加至記憶體閘極電極MG之電壓Vmg設為寫入狀態下的記憶體電晶體之臨限值電壓與刪除狀態下的記憶體電晶體之臨限值電壓之間的值，藉此，可判別寫入狀態與刪除狀態。
又，作為刪除方式，亦存在被稱為所謂之BTBT方式之利用基於BTBT(Band-To-Band Tunneling：能帶間穿隧現象)之熱孔注入而進行刪除之刪除方式(熱孔注入刪除方式)。於BTBT方式之刪除中，將因BTBT(Band-To-Band Tunneling)而產生之電洞(hole)自半導體基板(SB)側注入至絕緣膜MZ中的電荷積累層(此處為絕緣膜MZ2)，藉此進行刪 除。
然而，於本實施形態中，較佳為使用FN方式(穿隧刪除方式)而非使用BTBT方式(BTBT刪除方式)作為刪除方式。與BTBT方式(BTBT刪除方式)相比較，FN方式(穿隧刪除方式)於刪除時，消耗電流(消耗電力)較少即可。於本實施形態中，使用FN方式(穿隧刪除方式)作為刪除方式，即，藉由(利用穿隧)將電洞自記憶體閘極電極MG注入至絕緣膜MZ之絕緣膜MZ2而進行選擇記憶體單元之刪除，藉此，可使刪除時之消耗電流(消耗電力)減少。
<關於半導體裝置之製造步驟>
其次，說明本實施形態之半導體裝置之製造方法。
圖6~圖8係表示本實施形態之半導體裝置之製造步驟之一部分的製造流程(process flow)圖。再者，進行圖6所示之製造流程之後，進行圖7所示之製造流程。又，圖8表示了如下製造流程，該製造流程表示圖6之步驟S7(絕緣膜MZ形成步驟)之詳情。圖9~圖32係本實施形態之半導體裝置之製造步驟中的要部剖面圖。其中，於圖9~圖13、圖18、圖20、圖22、圖23、圖25~圖32之剖面圖中表示了記憶體單元區域1A及周邊電路區域1B之要部剖面圖，該要部剖面圖表示了於記憶體單元區域1A形成記憶體單元MC，且於周邊電路區域1B形成MISFET之情形。又，圖14~圖17、圖19、圖21及圖24放大地表示了記憶體單元區域1A之一部分。再者，於圖14~圖17中表示了圖13之步驟(步驟S7之絕緣膜MZ形成步驟)之詳情。
此處，記憶體單元區域1A係於半導體基板SB(之主面)形成非揮發性記憶體之記憶體單元之預定區域。又，周邊電路區域1B係於半導體基板SB(之主面)形成周邊電路之預定區域。記憶體單元區域1A與周邊電路區域1B存在於相同之半導體基板SB。即，記憶體單元區域1A與周邊電路區域1B對應於同一半導體基板SB之主面的彼此不同之 平面區域。再者，記憶體單元區域1A與周邊電路區域1B亦可不相鄰，但為了便於理解，於圖9~圖13、圖18、圖20、圖22、圖23、圖25~圖32之剖面圖中，在記憶體單元區域1A旁圖示了周邊電路區域1B。
此處，周邊電路為非揮發性記憶體以外之電路，例如為CPU(Central Processing Unit，中央處理單元)等處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於周邊電路區域1B之MISFET為周邊電路用之MISFET。
又，於本實施形態中，說明於記憶體單元區域1A形成n通道型之MISFET(控制電晶體及記憶體電晶體)之情形，但亦可顛倒導電類型而將p通道型之MISFET(控制電晶體及記憶體電晶體)形成於記憶體單元區域1A。同樣地，於本實施形態中，說明於周邊電路區域1B形成n通道型之MISFET之情形，但亦可顛倒導電類型而將p通道型之MISFET形成於周邊電路區域1B，又，亦可於周邊電路區域1B形成CMISFET(Complementary MISFET，互補金屬絕緣半導體場效電晶體)等。
如圖9所示，首先，準備(預備)包含具有例如1~10Ωcm左右之比電阻之p型單晶矽等之半導體基板(半導體晶圓)SB(圖6之步驟S1)。其後，於半導體基板SB之主面形成元件分離區域(元件間分離絕緣區域)ST，該元件分離區域(元件間分離絕緣區域)ST規定(劃分)活性區域(圖6之步驟S2)。
元件分離區域ST包含氧化矽等絕緣體，且可藉由例如STI(Shallow Trench Isolation，淺溝渠隔離)法或LOCOS(Local Oxidization of Silicon，矽局部氧化)法等而形成。例如於半導體基板SB之主面形成元件分離用之槽之後，將包含例如氧化矽之絕緣膜埋入至該元件分離用之槽內，藉此，可形成元件分離區域ST。更具體 而言，於半導體基板SB之主面形成元件分離用之槽之後，以填埋該元件分離用之槽之方式，於半導體基板SB上形成元件分離區域形成用之絕緣膜(例如氧化矽膜)。其後，將元件分離用之槽的外部之絕緣膜(元件分離區域形成用之絕緣膜)除去，藉此，可形成包含埋入至元件分離用之槽之絕緣膜之元件分離區域ST。
其次，如圖10所示，於半導體基板SB之記憶體單元區域1A形成p型井PW，於周邊電路區域1B形成p型井PW2(圖6之步驟S3)。p型井PW、PW2例如可藉由將硼(B)等p型雜質離子注入至半導體基板SB而形成。與半導體基板SB之主面相距特定深度而形成p型井PW、PW2。p型井PW與p型井PW2為相同之導電類型，因此，既可由相同之離子注入步驟形成，或亦可由不同之離子注入步驟形成。
其次，為了調整之後形成於記憶體單元區域1A之控制電晶體之臨限值電壓，根據需要而對記憶體單元區域1A之p型井PW之表面部(表層部)進行通道摻雜離子注入。又，為了調整之後形成於周邊電路區域1B之n通道型MISFET之臨限值電壓，根據需要而對周邊電路區域1B之p型井PW2之表面部(表層部)進行通道摻雜離子注入。
其次，藉由稀釋氫氟酸洗淨等而清潔半導體基板SB(p型井PW、PW2)之表面之後，於半導體基板SB之主面(p型井PW、PW2之表面)形成閘極絕緣膜用之絕緣膜GI(圖6之步驟S4)。
絕緣膜GI可藉由例如薄氧化矽膜或氮氧化矽膜等而形成。於絕緣膜GI為氧化矽膜之情形時，可藉由例如熱氧化法而形成絕緣膜GI。又，於將絕緣膜GI設為氮氧化矽膜之情形時，例如可藉由如下方法等而形成絕緣膜GI，該方法係指藉由使用N2O、O2及H2之高溫短時間氧化法或熱氧化法而形成氧化矽膜之後，於電漿中進行氮化處理(電漿氮化)。絕緣膜GI之形成膜厚可設為例如2~3nm左右。於藉由熱氧化法而形成絕緣膜GI之情形時，於元件分離區域ST上未形成絕緣膜 GI。
作為其他形態，亦可於步驟S4中，利用與記憶體單元區域1A之絕緣膜GI不同之步驟而形成周邊電路區域1B之絕緣膜GI。
其次，如圖11所示，於半導體基板SB之主面(整個主面)上，即於記憶體單元區域1A及周邊電路區域1B之絕緣膜GI上，形成(堆積)矽膜PS1作為控制閘極電極CG形成用之導電膜(圖6之步驟S5)。
矽膜PS1包含多晶矽膜(polysilicon film)，其可使用CVD(Chemical Vapor Deposition：化學氣相堆積)法等而形成。矽膜PS1之膜厚(堆積膜厚)可設為例如50~250nm左右。於成膜時，亦可形成矽膜PS1作為非晶矽膜之後，利用其後之熱處理而將包含非晶矽膜之矽膜PS1改變為包含多晶矽膜之矽膜PS1。又，矽膜PS1於成膜時之階段，可設為非摻雜之矽膜。
形成矽膜PS1之後，使用光微影法而於矽膜PS1上形成光阻圖案(未圖示)。該光阻圖案形成於整個周邊電路區域1B。其後，將該光阻圖案用作掩膜，藉由離子注入法等而將n型雜質導入至記憶體單元區域1A之矽膜PS1，藉此，將記憶體單元區域1A之矽膜PS1設為n型之矽膜PS1。即，將n型雜質導入至記憶體單元區域1A之矽膜PS1，記憶體單元區域1A之矽膜PS1成為導入有n型雜質之n型之矽膜PS1。此時，周邊電路區域1B之矽膜PS1由光阻圖案覆蓋，因此被導入(離子注入)n型雜質不會。其後，除去該光阻圖案。
其次，如圖12所示，藉由光微影技術及蝕刻技術而將記憶體單元區域1A之n型之矽膜PS1圖案化，形成控制閘極電極CG(圖6之步驟S6)。具體而言，例如可以如下方式進行步驟S6之圖案化步驟。
即，使用光微影法而於矽膜PS1上形成光阻圖案(未圖示)，將該光阻圖案用作蝕刻掩膜，將記憶體單元區域1A之矽膜PS1進行蝕刻(乾式蝕刻)並圖案化。此處雖未圖示該光阻圖案，但該光阻圖案形成 於控制閘極電極CG形成預定區域與周邊電路區域1B整體。於矽膜PS1圖案化之後，除去該光阻圖案。
如此，於步驟S6中矽膜PS1經圖案化，如圖12所示，於記憶體單元區域1A形成包含已圖案化之矽膜PS1之控制閘極電極CG。此時，於周邊電路區域1B中，已以上述方式形成有光阻圖案，因此不進行矽膜PS1之圖案化，使矽膜PS1殘存於周邊電路區域1B。對殘存於周邊電路區域1B之矽膜PS1附加符號PS1a而將其稱為矽膜PS1a。又，於記憶體單元區域1A中，殘存於控制閘極電極CG下方之絕緣膜GI成為控制電晶體之閘極絕緣膜。因此，包含矽膜PS1之控制閘極電極CG成為如下狀態，即，介隔作為閘極絕緣膜之絕緣膜GI而形成於半導體基板SB(p型井PW)上。
可藉由在步驟S6之圖案化步驟中進行之乾式蝕刻，或藉由在該乾式蝕刻之後進行濕式蝕刻，除去記憶體單元區域1A中的由控制閘極電極CG覆蓋之部分以外的絕緣膜GI(即成為閘極絕緣膜之部分以外的絕緣膜GI)。
其次，為了調整之後形成於記憶體單元區域1A之記憶體電晶體之臨限值電壓，根據需要而對記憶體單元區域1A之p型井PW之表面部(表層部)進行通道摻雜離子注入。
其次，進行洗淨處理而對半導體基板SB之主面進行潔淨化處理之後，如圖13所示，於半導體基板SB之整個主面，即於半導體基板SB之主面(表面)上與控制閘極電極CG之表面(上表面及側面)上，形成記憶體電晶體之閘極絕緣膜用之絕緣膜MZ(圖6之步驟S7)。又，於周邊電路區域1B中殘存有矽膜PS1a，因此，亦於該矽膜PS1a之表面(上表面及側面)上形成絕緣膜MZ。因此，於步驟S7中，絕緣膜MZ係以覆蓋控制閘極電極CG及周邊電路區域1B之矽膜PS1a之方式而形成於半導體基板SB上。
絕緣膜MZ為記憶體電晶體之閘極絕緣膜用之絕緣膜，且為內部具有電荷積累層(電荷積累部)之絕緣膜。該絕緣膜MZ包含如下積層膜(積層絕緣膜)，該積層膜(積層絕緣膜)具有絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、及形成於絕緣膜MZ2上之絕緣膜MZ3。此處，絕緣膜MZ1與絕緣膜MZ3可分別藉由氧化矽膜(氧化膜)而形成，絕緣膜MZ2可藉由氮化矽膜(氮化膜)而形成。
再者，為了便於觀察圖式，於圖13中僅圖示了包含絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3之絕緣膜MZ作為絕緣膜MZ，但實際上，如圖13中的點線圓所包圍之區域之放大圖所示，絕緣膜MZ包含絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3之積層膜。
參照圖8及圖14~圖17，具體地說明步驟S7之絕緣膜MZ形成步驟。圖14表示即將形成絕緣膜MZ前的狀態，其對應於與圖12相同之步驟階段(於形成控制閘極電極CG之後，且於形成絕緣膜MZ之前的階段)。
如圖12及圖14所示，形成控制閘極電極CG之後，為了形成絕緣膜MZ，首先如圖15所示，形成絕緣膜MZ1(圖8之步驟S7a)。
絕緣膜MZ1包含氧化矽膜，其可藉由氧化處理(熱氧化處理)而形成。若於此時之氧化處理(熱氧化處理)中使用ISSG(In Situ Steam Generation，原處蒸氣產生)氧化，則更佳。作為絕緣膜MZ1之氧化矽膜之膜厚(形成膜厚)可設為例如3~10nm左右。亦可藉由CVD法而形成作為絕緣膜MZ1之氧化矽膜。
然而，與CVD法相比較，較佳為藉由氧化處理(熱氧化處理)而形成作為絕緣膜MZ1之氧化矽膜，尤佳為藉由ISSG氧化而形成作為絕緣膜MZ1之氧化矽膜。藉此，由於所形成之氧化矽膜之膜質提高(成為緻密之膜)，故而可使絕緣膜MZ之電荷保持特性進一步提高。
於使用ISSG氧化而形成作為絕緣膜MZ1之氧化矽膜之情形時， 可使用例如O2(氧)氣體及H2(氫)氣體。又，於使用CVD法而形成作為絕緣膜MZ1之氧化矽膜之情形時，作為成膜用之氣體，例如可使用SiH4(單矽烷)氣體及N2O(一氧化二氮)氣體，或亦可使用TEOS(Tetraethoxysilane：四乙氧基矽烷)氣體及O2(氧)氣體。
作為絕緣膜MZ1之氧化矽膜形成於未由控制閘極電極CG及矽膜PS1a覆蓋之部分之半導體基板SB(p型井PW、PW2)之表面、控制閘極電極CG之表面(側面及上表面)、及矽膜PS1a之表面(側面及上表面)。
其次，如圖16所示，於絕緣膜MZ1上形成絕緣膜MZ2(圖8之步驟S7b)。
絕緣膜MZ2包含氮化矽膜，其可藉由例如CVD法或ALD(Atomic Layer Deposition：原子層堆積)法而形成。z作為絕緣膜MZ2之氮化矽膜之膜厚(形成膜厚)可設為例如4~12nm左右。於使用CVD法而形成作為絕緣膜MZ2之氮化矽膜之情形時，作為成膜氣體，例如可使用SiH2Cl2(二氯矽烷)氣體及NH3(氨)氣體。
其次，如圖17所示，於絕緣膜MZ2上形成絕緣膜MZ3(圖8之步驟S7c)。
絕緣膜MZ3包含氧化矽膜，其可藉由氧化處理(熱氧化處理)而形成。若於此時之氧化處理(熱氧化處理)中使用ISSG氧化，則更佳。作為絕緣膜MZ3之氧化矽膜之膜厚(形成膜厚)可設為例如5~15nm左右。亦可藉由CVD法而形成作為絕緣膜MZ3之氧化矽膜。
然而，與CVD法相比較，較佳為藉由氧化處理(熱氧化處理)而形成作為絕緣膜MZ3之氧化矽膜，尤佳為藉由ISSG氧化而形成作為絕緣膜MZ3之氧化矽膜。藉此，由於所形成之氧化矽膜之膜質提高(成為緻密之膜)，故而可使絕緣膜MZ之電荷保持特性進一步提高。
於使用ISSG氧化而形成作為絕緣膜MZ3之氧化矽膜之情形時，例如可使用O2(氧)氣體及H2(氫)氣體。又，於使用CVD法而形成作為 絕緣膜MZ3之氧化矽膜之情形時，作為成膜用之氣體，例如可使用SiH4(單矽烷)氣體及N2O(一氧化二氮)氣體，或亦可使用TEOS(四乙氧基矽烷)氣體及O2(氧)氣體。
形成於記憶體單元區域1A之絕緣膜MZ係作為之後形成之記憶體閘極電極MG之閘極絕緣膜而發揮功能，且具有電荷保持(電荷積累)功能。絕緣膜MZ由於需要電荷保持功能，故而具有由電荷阻擋層(此處為包含氧化矽膜之絕緣膜MZ1、MZ3)夾著電荷積累層(此處為包含氮化矽膜之絕緣膜MZ)之構造，且與電荷積累層(此處為絕緣膜MZ2)之電位障壁高度相比較，電荷阻擋層(此處為絕緣膜MZ1、MZ3)之電位障壁高度升高。即，絕緣膜MZ2為具有電荷積累功能之絕緣膜(捕獲性絕緣膜)，絕緣膜MZ1及絕緣膜MZ3各自之能帶間隙大於絕緣膜MZ2之能帶間隙。
以上述方式進行步驟S7a、S7b、S7c，藉此，如圖13及圖17所示，形成包含絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3之積層膜之絕緣膜MZ。圖13與圖17對應於相同之步驟階段(進行了步驟S7c之絕緣膜MZ3形成步驟後之階段，即完成了絕緣膜MZ形成步驟之階段)。
再者，於本實施形態中，以使之後形成之記憶體閘極電極MG之角部MG3成為銳角之方式(參照上述圖2及圖3)，對步驟S7c之絕緣膜MZ3之成膜步驟採取了措施。
即，以使絕緣膜MZ1具有大致均一之厚度之方式，進行步驟S7a之絕緣膜MZ1形成步驟。同樣地，以使絕緣膜MZ2具有大致均一之厚度之方式，進行步驟S7b之絕緣膜MZ2形成步驟。另一方面，關於絕緣膜MZ3，以使絕緣膜MZ3之厚度於角部KD局部地變薄之方式，進行步驟S7c之絕緣膜MZ3形成步驟。此處，角部KD係沿著絕緣膜MZ3之半導體基板SB之主面形成之部分、與沿著絕緣膜MZ2之控制閘極電極CG之側面(側壁)形成之部分之間的角部。
於氧化膜之成膜步驟中，與平坦部相比較，到達角部之氣體量少，即被供給之氣體量少，因此，根據成膜條件，與平坦部相比較，角部之成膜速度變慢。而且，開始使平坦部與角部之膜厚產生差異之後，平坦部與角部之膜厚之差會隨著成膜之進行而增大。藉此，絕緣膜MZ3之厚度於角部KD局部地變薄。即，與沿著半導體基板SB之主面形成之部分之絕緣膜MZ3之厚度T12、及沿著控制閘極電極CG之側面(側壁)形成之部分之絕緣膜MZ3之厚度T13相比較，角部KD處之絕緣膜MZ3之厚度T11變薄(T11<T12且T11<T13)。藉此，之後於絕緣膜MZ3上形成後述之矽膜PS2後，對該矽膜PS2進行回蝕而形成記憶體閘極電極MG，其後可將形成於如下位置之記憶體閘極電極MG之角部MG3設為銳角，該位置為鄰接於厚度局部地變薄之絕緣膜MZ3之角部KD之位置。
再者，上述厚度T1與厚度T11相同(T1=T11)，上述厚度T2與厚度T12相同(T2=T12)，上述厚度T3與厚度T13相同(T3=T13)。
如此，以使角部KD處之成膜速度變慢且使角部KD處之厚度局部地變薄之方式，進行步驟S7c之絕緣膜MZ3形成步驟，但為了實現該目的，需要調整步驟S7c之成膜條件。藉由調整成膜溫度、壓力、成膜用之氣體之種類、氣體流量、氣體之流量比等條件，可對角部KD處之成膜速度變慢且角部KD處之厚度局部地變薄之絕緣膜MZ3之成膜條件進行設定。變更上述條件而進行實驗之後，可瞭解於何種成膜條件下，可形成角部KD處之成膜速度變慢且角部KD處之厚度局部地變薄之絕緣膜MZ3。因此，只要事先進行實驗，預先獲得絕緣膜MZ3之較佳之成膜條件，根據該成膜條件而進行步驟S7c即可。
其次，如圖18及圖19所示，於半導體基板SB之主面(整個主面)上，即於絕緣膜MZ上，對於記憶體單元區域1A而言以覆蓋控制閘極電極CG之方式，對於周邊電路區域1B而言以覆蓋矽膜PS1a之方式， 形成(堆積)矽膜PS2作為記憶體閘極電極MG形成用之導電膜(圖6之步驟S8)。
再者，圖18與圖19對應於相同之步驟階段(進行了步驟S8之矽膜PS2形成步驟後之階段)，圖18表示了與上述圖9~圖13相同之剖面區域，圖19表示了與上述圖14~圖17相同之剖面區域。
矽膜PS2包含多晶矽膜，其可使用CVD法等而形成。矽膜PS2之膜厚(堆積膜厚)可設為例如30~150nm左右。於成膜時，亦可形成矽膜PS2作為非晶矽膜之後，利用其後之熱處理而將包含非晶矽膜之矽膜PS2改變為包含多晶矽膜之矽膜PS2。
矽膜PS2導入有n型雜質，其電阻率降低。亦可利用矽膜PS2之成膜後之離子注入而將n型雜質導入至矽膜PS2，但亦可於矽膜PS2成膜時，將n型雜質導入至矽膜PS2。於在矽膜PS2成膜時將n型雜質導入之情形下，使矽膜PS2之成膜用之氣體中包含摻雜氣體(n型雜質添加用之氣體)，藉此，可使導入有n型雜質之矽膜PS2成膜。總之，於記憶體單元區域1A及周邊電路區域1B形成導入有n型雜質之矽膜PS2。
其次，藉由異向性蝕刻技術而對矽膜PS2進行回蝕(蝕刻、乾式蝕刻、異向性蝕刻)(圖7之步驟S9)。
於步驟S9之回蝕步驟中，以矽膜PS2之堆積膜厚而對矽膜PS2進行異向性蝕刻(回蝕)，藉此，(介隔絕緣膜MZ)使矽膜PS2呈側壁間隔片狀地殘留於控制閘極電極CG之兩個側壁上，將其他區域之矽膜PS2除去。藉此，如圖20及圖21所示，於記憶體單元區域1A，藉由介隔絕緣膜MZ而呈側壁間隔片狀地殘存於控制閘極電極CG之兩個側壁中的一側壁上之矽膜PS2，形成記憶體閘極電極MG。又，於記憶體單元區域1A，藉由介隔絕緣膜MZ而呈側壁間隔片狀地殘存於控制閘極電極CG之兩個側壁中的另一側壁上之矽膜PS2，形成矽間隔片SP。記憶體閘極電極MG係以介隔絕緣膜MZ而與控制閘極電極CG相鄰之方 式，形成於絕緣膜MZ上。
再者，圖20與圖21對應於相同之步驟階段(進行了步驟S9之回蝕步驟後之階段)，圖20表示了與上述圖9~圖13及圖18相同之剖面區域，圖21表示了與上述圖14~圖17及圖19相同之剖面區域。
矽間隔片SP亦可視為包含導電體之側壁間隔片，即導電體間隔片。記憶體閘極電極MG與矽間隔片SP形成於控制閘極電極CG之彼此處於相反側之側壁上，且具有介隔控制閘極電極CG而大致對稱之構造。又，於殘存於周邊電路區域1B之矽膜PS1a之側壁上，亦可介隔絕緣膜MZ而形成矽間隔片SP。
於進行步驟S9之回蝕步驟後之階段中，未由記憶體閘極電極MG與矽間隔片SP覆蓋之區域之絕緣膜MZ露出。絕緣膜MZ介置於步驟S9中所形成之記憶體閘極電極MG與半導體基板SB(p型井PW)之間及記憶體閘極電極MG與控制閘極電極CG之間。記憶體單元區域1A中的記憶體閘極電極MG下方之絕緣膜MZ成為記憶體電晶體之閘極絕緣膜。於上述步驟S8中對堆積之矽膜PS2之堆積膜厚進行調整，藉此，可調整記憶體閘極長度(記憶體閘極電極MG之閘極長度)。
其次，使用光微影技術，於半導體基板SB上形成覆蓋記憶體閘極電極MG且使矽間隔片SP露出之光阻圖案(未圖示)之後，藉由以該光阻圖案為蝕刻掩膜之乾式蝕刻而除去矽間隔片SP(圖7之步驟S10)。其後，除去該光阻圖案。藉由步驟S10之蝕刻步驟，如圖22所示，除去矽間隔片SP，但記憶體閘極電極MG由光阻圖案覆蓋，因此，未受到蝕刻而殘存。
其次，如圖23及圖24所示，藉由蝕刻(例如濕式蝕刻)，將絕緣膜MZ中的未由記憶體閘極電極MG覆蓋而露出之部分除去(圖7之步驟S11)。此時，於記憶體單元區域1A中，位於記憶體閘極電極MG下方與記憶體閘極電極MG及控制閘極電極CG之間的絕緣膜MZ未被除去 而殘存，其他區域之絕緣膜MZ被除去。根據圖23及圖24亦可知於記憶體單元區域1A中，絕緣膜MZ遍及記憶體閘極電極MG與半導體基板SB(p型井PW)之間的區域、及記憶體閘極電極MG與控制閘極電極CG之間的區域該兩個區域而連續地延伸。
再者，圖23與圖24對應於相同之步驟階段(進行了步驟S10之絕緣膜MZ之除去步驟後之階段)，圖23表示了與上述圖9~圖13、圖18、圖20及圖22相同之剖面區域，圖24表示了與上述圖14~圖17、圖19及圖21相同之剖面區域。
其次，使用光微影技術及蝕刻技術而使周邊電路區域1B之矽膜PS1a圖案化，藉此，如圖25所示，於周邊電路區域1B形成閘極電極GE(圖7之步驟S12)。例如可以如下方式進行該步驟S12之圖案化步驟。
即，使用光微影法而於形成於周邊電路區域1B之矽膜PS1a上形成光阻圖案(未圖示)。該光阻圖案形成於整個記憶體單元區域1A與周邊電路區域1B之p通道型MISFET形成預定區域。其後，將該光阻圖案用作掩膜，藉由離子注入法等而將n型雜質導入至周邊電路區域1B之矽膜PS1a。藉此，周邊電路區域1B之n通道型MISFET形成預定區域之矽膜PS1a成為n型之矽膜PS1a。其後，除去該光阻圖案之後，使用光微影法而於矽膜PS1a上形成其他光阻圖案(未圖示)。該光阻圖案形成於整個記憶體單元區域1A與周邊電路區域1B之閘極電極GE形成預定區域。其後，將該光阻圖案用作蝕刻掩膜，對矽膜PS1a進行蝕刻(乾式蝕刻)而使其圖案化。此時，記憶體單元區域1A由光阻圖案覆蓋而未受到蝕刻。其後，除去該光阻圖案。藉此，如圖25所示，包含已圖案化之n型之矽膜PS1a之閘極電極GE形成於周邊電路區域1B。閘極電極GE為構成周邊電路之MISFET之閘極電極。
其次，如圖26所示，使用離子注入法等而形成n-型半導體區域 (雜質擴散層)EX1、EX2、EX3(圖7之步驟S13)。
於步驟S13中，將控制閘極電極CG、記憶體閘極電極MG及閘極電極GE用作掩膜(離子注入阻止掩膜)，將例如砷(As)或磷(P)等n型雜質離子注入至半導體基板SB(p型井PW、PW2)，藉此，可形成n-型半導體區域EX1、EX2、EX3。
此時，n-型半導體區域EX1係以相對於記憶體閘極電極MG之側壁(介隔絕緣膜MZ而鄰接於控制閘極電極CG之一側的相反側之側壁)自對準之方式而形成於記憶體單元區域1A。又，n-型半導體區域EX2係以相對於控制閘極電極CG之側壁(介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之一側的相反側之側壁)自對準之方式而形成於記憶體單元區域1A。又，n-型半導體區域EX3係以相對於閘極電極GE之兩個側壁自對準之方式而形成於周邊電路區域1B。n-型半導體區域EX1及n-型半導體區域EX2可作為形成於記憶體單元區域1A之記憶體單元之源極．汲極區域(源極或汲極區域)之一部分而發揮功能，n-型半導體區域EX3可作為形成於周邊電路區域1B之MISFET之源極．汲極區域(源極或汲極區域)之一部分而發揮功能。n-型半導體區域EX1、n-型半導體區域EX2及n-型半導體區域EX3可由相同之離子注入步驟而形成，但亦可由不同之離子注入步驟而形成。
其次，如圖27所示，於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而彼此相鄰之一側的相反側之側壁)上、與閘極電極GE之側壁上，形成包含絕緣膜(氧化矽膜、氮化矽膜或該等膜之積層膜)之側壁間隔片(側壁、側壁絕緣膜)SW(圖7之步驟S14)。
例如可以如下方式進行步驟S14之側壁間隔片SW形成步驟。即，使用CVD法等而將側壁間隔片SW形成用之絕緣膜堆積於半導體基板SB之整個主面上。該側壁間隔片SW形成用之絕緣膜包含例如氧化矽膜、氮化矽膜或該等膜之積層膜。其後，對該側壁間隔片SW形成用 之絕緣膜進行異向性蝕刻(回蝕)，藉此，選擇性地使該絕緣膜(側壁間隔片SW形成用之絕緣膜)殘留於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而彼此相鄰之一側的相反側之側壁)上與閘極電極GE之側壁上，從而形成側壁間隔片SW。側壁間隔片SW形成於閘極電極GE之兩個側壁上、控制閘極電極CG之側壁中的介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之一側之側壁之相反側的側壁上、及記憶體閘極電極MG之側壁中的介隔絕緣膜MZ而鄰接於控制閘極電極CG之一側之側壁之相反側的側壁上。
其次，如圖28所示，使用離子注入法等而形成n+型半導體區域(雜質擴散層)SD1、SD2、SD3(圖7之步驟S15)。
於步驟S15中，將控制閘極電極CG、記憶體閘極電極MG及閘極電極GE與該等電極之側壁上的側壁間隔片SW用作掩膜(離子注入阻止掩膜)，將例如砷(As)或磷(P)等之n型之雜質離子注入至半導體基板SB(p型井PW、PW2)，藉此，可形成n+型半導體區域SD1、SD2、SD3。此時，n+型半導體區域SD1係以相對於記憶體閘極電極MG之側壁上的側壁間隔片SW自對準之方式而形成於記憶體單元區域1A，n+型半導體區域SD2係以相對於控制閘極電極CG之側壁上的側壁間隔片SW自對準之方式而形成記憶體單元區域1A。又，n+型半導體區域SD3係以相對於閘極電極GE之兩側壁上的側壁間隔片SW自對準之方式而形成於周邊電路區域1B。藉此，形成LDD構造。n+型半導體區域SD1、n+型半導體區域SD2及n+型半導體區域SD3可由相同之離子注入步驟而形成，但亦可由不同之離子注入步驟而形成。
如此，藉由n-型半導體區域EX1與雜質濃度較該n-型半導體區域EX1更高之n+型半導體區域SD1，形成作為記憶體電晶體之源極區域而發揮功能之n型之半導體區域MS，藉由n-型半導體區域EX2與雜質濃度較該n-型半導體區域EX2更高之n+型半導體區域SD2，形成作為 控制電晶體之汲極區域而發揮功能之n型之半導體區域MD。又，藉由n-型半導體區域EX3與雜質濃度較該n-型半導體區域EX3更高之n+型半導體區域SD3，形成作為周邊電路區域1B之MISFET之源極．汲極區域而發揮功能之n型半導體區域。
其次，進行活性化退火，該活性化退火係用以使已導入至源極及汲極用之半導體區域(n-型半導體區域EX1、EX2、EX3及n+型半導體區域SD1、SD2、SD3)等之雜質活性化的熱處理(圖7之步驟S16)。
如此，於記憶體單元區域1A形成非揮發性記憶體之記憶體單元MC，於周邊電路區域1B形成MISFET。
其次，使用CVD法等而於半導體基板SB之整個主面上形成氧化矽膜(此處未圖示)。其後，使用光微影法及蝕刻法而除去該氧化矽膜，使n+型半導體區域SD1、SD2、SD3之上表面(表面)、控制閘極電極CG之上表面、記憶體閘極電極MG之上表面及閘極電極GE之上表面的各矽面(矽區域、矽膜)露出。再者，該氧化矽膜殘留於不應形成金屬矽化物層SL之矽區域上。
其次，如圖29所示，於包含n+型半導體區域SD1、SD2、SD3之上表面(表面)上、記憶體閘極電極MG之上表面上、控制閘極電極CG之上表面上、及閘極電極GE之上表面上的半導體基板SB之整個主面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE及側壁間隔片SW之方式而形成(堆積)金屬膜ME。此處，記憶體閘極電極MG之上表面對應於記憶體閘極電極MG之表面中的未由側壁間隔片SW覆蓋之部分。金屬膜ME包含例如鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜等，其可使用濺鍍法等而形成。
其次，對半導體基板SB實施熱處理，藉此，使n+型半導體區域SD1、SD2、SD3、控制閘極電極CG(矽膜PS1)、記憶體閘極電極MG(矽膜PS2)及閘極電極GE(矽膜PS1a)之各上層部分(表層部分)與金 屬膜ME發生反應。藉此，如圖30所示，於n+型半導體區域SD1、SD2、SD3、控制閘極電極CG(矽膜PS1)、記憶體閘極電極MG(矽膜PS2)及閘極電極GE(矽膜PS1a)之各上部，分別形成金屬矽化物層SL。於金屬膜ME為鈷膜之情形時，金屬矽化物層SL包含鈷矽化物層，於金屬膜ME為鎳膜之情形時，金屬矽化物層SL包含鎳矽化物層，於金屬膜ME為鎳鉑合金膜之情形時，金屬矽化物層SL包含添加有鉑之鎳矽化物層。其後，除去未反應之金屬膜ME。圖30表示該階段之剖面圖。
如此，藉由進行所謂之自對準矽化物(Salicide：Self Aligned Silicide)製程而於n+型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG及閘極電極GE之上部形成金屬矽化物層SL，藉此，可使源極、汲極或各閘極電極(CG、MG、GE)之電阻實現低電阻化。
其次，如圖31所示，於半導體基板SB之整個主面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE及側壁間隔片SW之方式，形成(堆積)層間絕緣膜IL1作為絕緣膜。
層間絕緣膜IL1包含氧化矽膜之單體膜、或氮化矽膜與較該氮化矽膜更厚地形成於該氮化矽膜上之氧化矽膜之積層膜等，其可使用例如CVD法等而形成。形成層間絕緣膜IL1之後，根據需要，使用CMP(Chemical Mechanical Polishing：化學性機械研磨)法等而使層間絕緣膜IL1之上表面平坦化。
其次，將使用光微影法而形成於層間絕緣膜IL1上之光阻圖案(未圖示)作為蝕刻掩膜，對層間絕緣膜IL1進行乾式蝕刻，藉此，於層間絕緣膜IL1形成接觸孔(開口部、貫通孔)CT。
其次，於接觸孔CT內形成包含鎢(W)等之導電性之插塞PG作為連接用之導電體部。
為了形成插塞PG，例如於包含接觸孔CT之內部(底部及側壁上)之層間絕緣膜IL1上形成障壁導體膜。該障壁導體膜包含例如鈦膜、氮化鈦膜或該等膜之積層膜。其後，於該障壁導體膜上，以掩埋接觸孔CT之方式而形成包含鎢膜等之主導體膜之後，藉由CMP法或回蝕法等而將層間絕緣膜IL1上之多餘的主導體膜及障壁導體膜除去，藉此，可形成插塞PG。再者，為了簡化圖式，於圖31中一體化地表示了構成插塞PG之障壁導體膜及主導體膜(鎢膜)。
接觸孔CT及埋入至該接觸孔CT之插塞PG形成於n+型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE上等。於接觸孔CT之底部，半導體基板SB之主面之一部分例如n+型半導體區域SD1、SD2、SD3(之表面上之金屬矽化物層SL)之一部分、控制閘極電極CG(之表面上之金屬矽化物層SL)之一部分、記憶體閘極電極MG(之表面上之金屬矽化物層SL)之一部分、或閘極電極GE(之表面上之金屬矽化物層SL)之一部分等露出。再者，於圖31之剖面圖中表示了如下剖面，即，n+型半導體區域SD2、SD3(之表面上之金屬矽化物層SL)之一部分於接觸孔CT之底部露出，從而與填埋於該接觸孔CT之插塞PG電性連接。
其次，於埋入有插塞PG之層間絕緣膜IL1上，形成第1層之配線即配線(配線層)M1，對使用鑲嵌技術(此處為單鑲嵌技術)而形成該配線M1之情形進行說明。
首先，如圖32所示，於埋入有插塞PG之層間絕緣膜IL1上形成絕緣膜IL2。絕緣膜IL2亦可由複數個絕緣膜之積層膜而形成。其後，藉由以光阻圖案(未圖示)為蝕刻掩膜之乾式蝕刻而於絕緣膜IL2之特定區域形成配線槽(配線用之槽)之後，於包含配線槽之底部及側壁上之絕緣膜IL2上形成障壁導體膜。該障壁導體膜包含例如氮化鈦膜、鉭膜或氮化鉭膜等。其後，藉由CVD法或濺鍍法等而於障壁導體膜上形 成銅之籽晶層，進而使用電解鍍敷法等而於籽晶層上形成鍍銅膜，將鍍銅膜埋入至配線槽之內部。其後，藉由CMP法而將配線槽以外之區域之主導體膜(鍍銅膜及籽晶層)與障壁導體膜除去，形成以埋入至配線槽之銅為主導電材料之第1層之配線M1。為了簡化圖式，於圖32中，與障壁導體膜、籽晶層及鍍銅膜一體化地表示了配線M1。
配線M1經由插塞PG而與記憶體電晶體之源極區域(半導體區域MS)、控制電晶體之汲極區域(半導體區域MD)、周邊電路區域1B之MISFET之源極．汲極區域(n+型半導體區域SD3)、控制閘極電極CG、記憶體閘極電極MG或閘極電極GE等電性連接。其後，藉由雙重鑲嵌法等而形成第2層以後之配線，但此處省略圖示及其說明。又，配線M1及較該配線M1更靠上層之配線並不限定於鑲嵌式配線，既可使配線用之導電體膜圖案化而形成上述配線，亦可將上述配線設為例如鎢配線或鋁配線等。
以上述方式製造本實施形態之半導體裝置。
又，作為本實施形態之變化例，亦可將上述圖1及圖2中的控制閘極電極CG與形成於控制閘極電極CG上之金屬矽化物層SL之積層體，更換為控制閘極電極CG與形成於控制閘極電極CG上之絕緣膜之積層體。當於上述步驟S5(上述圖11之步驟)中形成矽膜PS1時，形成矽膜PS1與矽膜PS1上之絕緣膜之積層膜，藉此，可獲得該構造。於該情形時，上述步驟S6(上述圖12之步驟)中所形成之控制閘極電極CG成為具有矽膜PS1與矽膜PS1上之絕緣膜之積層構造者。其後，進行上述步驟S7~S11之後，以介隔絕緣膜MZ而與具有矽膜PS1與矽膜PS1上之絕緣膜之積層構造的控制閘極電極CG相鄰之方式，形成記憶體閘極電極MG。
<關於研究之過程>
首先，說明本發明者所研究出之第1研究例之半導體裝置。圖33 係本發明者所研究出之第1研究例之半導體裝置之要部剖面圖，其相當於本實施形態之上述圖2。再者，圖33將圖33之點線圓所包圍之區域之放大圖抽出至圖33之下側而加以表示。又，圖34係表示圖33之點線圓所包圍之區域之剖面圖，其相當於本實施形態之上述圖3，為了便於觀察圖式而省略了影線。抽出至圖33之下側且由點線圓包圍而表示之剖面圖、與圖34中的由點線圓包圍而表示之剖面圖係相同區域之剖面圖，但於有無影線之方面不同(圖33有影線，圖34無影線)。
圖33及圖34所示之第1研究例之半導體裝置為具有非揮發性記憶體之記憶體單元MC100之半導體裝置，於半導體基板SB100之p型井PW100上，以彼此相鄰之方式而形成有構成非揮發性記憶體單元之控制閘極電極CG100與記憶體閘極電極MG100。於控制閘極電極CG100與p型井PW100之間，形成有作為閘極絕緣膜之絕緣膜GI100。又，於記憶體閘極電極MG100與p型井PW100之間及控制閘極電極CG100與記憶體閘極電極MG100之間，形成有包含絕緣膜MZ101、絕緣膜MZ102及絕緣膜MZ103之積層膜之絕緣膜MZ100。絕緣膜MZ101包含氧化矽膜，絕緣膜MZ102包含氮化矽膜，絕緣膜MZ103包含氧化矽膜，絕緣膜MZ102由作為電荷阻擋膜而發揮功能之絕緣膜MZ101、MZ103夾著，從而可作為電荷積累層(捕獲性絕緣膜)而發揮功能。控制閘極電極CG100及記憶體閘極電極MG100分別由n型多晶矽膜形成，且於上部形成有金屬矽化物層SL100。於控制閘極電極CG100及記憶體閘極電極MG100之彼此鄰接之一側的相反側之側壁上，形成有作為側壁絕緣膜之側壁間隔片SW100。於p型井PW100形成有包含n-型半導體區域EX101之源極用之n型半導體區域、與包含n-型半導體區域EX102之汲極用之n型半導體區域。
圖33及圖34所示之第1研究例中的記憶體閘極電極MG100相當於本實施形態之記憶體閘極電極MG。然而，與本實施形態之記憶體閘 極電極MG不同，於第1研究例中的記憶體閘極電極MG100中，藉由記憶體閘極電極MG100之下表面MG101與記憶體閘極電極MG100之側面MG102形成之記憶體閘極電極MG100之角部MG103的內角α101為直角即90°(α101=90°)。即，藉由記憶體閘極電極MG100之下表面MG101與記憶體閘極電極MG100之側面MG102，形成剖面觀察時(剖面觀察記憶體閘極電極MG100時)呈直角之角部MG103。
此處，記憶體閘極電極MG100之下表面MG101為與半導體基板SB100相向之一側的面，記憶體閘極電極MG100之側面MG102為與控制閘極電極CG100相向之一側的面。又，所謂剖面觀察記憶體閘極電極MG100，對應於以與記憶體閘極電極MG100之下表面MG101與側面MG102該兩者大致垂直之剖面進行觀察的情形。因此，剖面觀察記憶體閘極電極MG100既對應於以與記憶體閘極電極MG100之閘極寬度方向垂直之剖面進行觀察的情形，又對應於以與控制閘極電極CG100之閘極寬度方向垂直之剖面進行觀察的情形。
當藉由將電洞自記憶體閘極電極MG100注入至絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)而進行刪除時，若使絕緣膜MZ100中的絕緣膜MZ103之厚度變薄，則刪除特性會提高。例如若使絕緣膜MZ100中的絕緣膜MZ103之厚度變薄，則容易藉由穿隧，將電洞自記憶體閘極電極MG100穿透絕緣膜MZ100之絕緣膜MZ103而注入至絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)，因此，可使刪除速度加快。然而，若使絕緣膜MZ100中的絕緣膜MZ103之厚度變薄，則會使產生如下現象之概率增加，該現象係指絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)所保持之電荷通過絕緣膜MZ103而向記憶體閘極電極MG100側洩漏，因此，會產生使保存特性(電荷保持特性)降低之作用。另一方面，若使絕緣膜MZ100中的絕緣膜MZ103之厚度變厚，則提高保存特性，但會產生使刪除特性劣化之作用。刪除特性之 降低與保存特性之降低均會導致具有非揮發性記憶體之半導體裝置之性能降低。
又，藉由將電子注入至絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)而進行記憶體單元之寫入，藉由將電洞注入至絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)而進行記憶體單元之刪除。此時，若絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)中的寫入動作時之電子注入位置、與刪除動作時之電洞注入位置分離，則刪除動作後之記憶體電晶體之臨限值電壓容易變動。此會導致具有非揮發性記憶體之半導體裝置之性能降低。
<關於主要之特徵與效果>
其次，說明本實施形態之主要之特徵與效果。
本實施形態之半導體裝置係具備非揮發性記憶體之記憶體單元MC之半導體裝置，其具有：半導體基板SB；控制閘極電極CG(第1閘極電極)，其介隔絕緣膜GI(第1閘極絕緣膜)而形成於半導體基板SB上；以及記憶體閘極電極MG(第2閘極電極)，其介隔絕緣膜MZ而形成半導體基板SB上，且介隔絕緣膜MZ而與控制閘極電極CG相鄰。絕緣膜MZ為積層絕緣膜，其具有絕緣膜MZ1(第1絕緣膜)、絕緣膜MZ1上之絕緣膜MZ2(第2絕緣膜)、及絕緣膜MZ2上之絕緣膜MZ3(第3絕緣膜)。絕緣膜MZ遍及半導體基板SB與記憶體閘極電極MG之間、及控制閘極電極CG與記憶體閘極電極MG之間而形成。絕緣膜MZ2為具有電荷積累功能之絕緣膜，且絕緣膜MZ1及絕緣膜MZ3各自之能帶間隙大於絕緣膜MZ2之能帶間隙。
本實施形態之半導體裝置之一個主要特徵即第1特徵在於：亦如上述圖2及圖3所示，藉由記憶體閘極電極MG之下表面MG1(第1面)與記憶體閘極電極MG之側面MG2(第2面)形成之記憶體閘極電極MG的角部MG3(第1角部)之內角(角度)α1未達90°(即α1<90°)。即，藉由記 憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2，形成有剖面觀察時(剖面觀察記憶體閘極電極MG時)未達90°之角部MG3。即，記憶體閘極電極MG之角部MG3較直角更銳利，其成為未達90°之角即銳角。因此，記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2所成之角未達90°。再者，記憶體閘極電極MG之角部MG3亦可視為記憶體閘極電極MG之下表面MG1之控制閘極側之端部(角部)。因此，第1特徵對應於如下內容，即，記憶體閘極電極MG之下表面MG1之控制閘極側之端部(即角部MG3)成為未達90°之角即銳角。
此處，記憶體閘極電極MG之下表面MG1為與半導體基板SB相向之一側的面(第1面)，記憶體閘極電極MG之側面MG2為與控制閘極電極CG相向之一側的面(第2面)。又，所謂剖面觀察(剖面觀察記憶體閘極電極MG)，對應於以與記憶體閘極電極MG之下表面MG1與側面MG2該兩者大致垂直之剖面進行觀察的情形。因此，剖面觀察記憶體閘極電極MG既對應於以與記憶體閘極電極MG之閘極寬度方向(即記憶體閘極電極MG之延伸方向)垂直之剖面進行觀察之情形，又對應於以與控制閘極電極CG之閘極寬度方向(即控制閘極電極CG之延伸方向)垂直之剖面進行觀察之情形。又，剖面觀察記憶體閘極電極MG亦對應於如下情形，該情形係指以與半導體基板SB之主面垂直且與記憶體閘極電極MG之閘極長度方向平行之剖面進行觀察。上述圖1~圖3所示之記憶體閘極電極MG之剖面對應於剖面觀察記憶體閘極電極MG。又，不僅內角α1，而且後述之角α2、角α3及角α4亦對應於該剖面觀察(剖面觀察記憶體閘極電極MG)時之角度。
於本實施形態中，記憶體閘極電極MG之角部MG3較直角更銳利而成為銳角，因此，若於刪除動作時，將電壓(刪除用電壓)施加至記憶體閘極電極MG，則電場會集中於記憶體閘極電極MG之銳角之角部 MG3。因此，於刪除動作時，可將電荷(此處為電洞)自電場所集中之記憶體閘極電極MG之銳角之角部MG3集中地注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)。藉此，可使絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中的寫入動作時之電荷(此處為電子)注入位置、與刪除動作時之電荷(此處為電洞)注入位置大致相同。因此，可防止刪除動作後之記憶體電晶體之臨限值電壓變動。例如由於可使絕緣膜MZ之電荷積累層中的寫入動作時之電子注入位置、與刪除動作時之電洞注入位置大致相同，故而於刪除動作後，未消失之電荷(電子)不易殘留於絕緣膜MZ之電荷積累層(絕緣膜MZ2)中，從而可抑制或防止因未消失之電荷(電子)而導致記憶體電晶體之臨限值電壓變動。因此，可使具有非揮發性記憶體之半導體裝置之可靠性提高，進而可使具有非揮發性記憶體之半導體裝置之性能提高。以下參照圖35及圖36，更詳細地對該內容進行說明。
圖35係表示電子於寫入動作時注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)之情形的說明圖，圖36係表示電洞於刪除動作時注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)之情形的說明圖。圖35及圖36均表示與上述圖3相同之區域之剖面圖，為了便於觀察圖式而省略了影線。又，於圖35及圖36中，利用白點而模式性地表示電子，利用黑點而模式性地表示電洞。
於本實施形態中，藉由將電荷自半導體基板SB注入至絕緣膜MZ之絕緣膜MZ2而進行選擇記憶體單元之寫入，藉由將電荷自記憶體閘極電極MG注入至絕緣膜MZ之絕緣膜MZ2而進行選擇記憶體單元之刪除，但寫入時注入至絕緣膜MZ之絕緣膜MZ2之電荷、與刪除時注入至絕緣膜MZ之絕緣膜MZ2之電荷的極性相反。即，於寫入時，第1極性之電荷自半導體基板SB注入至絕緣膜MZ之絕緣膜MZ2，於刪除時，與第1極性相反之第2極性之電荷自記憶體閘極電極MG注入至絕 緣膜MZ之絕緣膜MZ2。此處，寫入時注入至絕緣膜MZ之絕緣膜MZ2之電荷為電子，即，上述第1極性之電荷為電子，刪除時注入至絕緣膜MZ之絕緣膜MZ2之電荷為電洞(hole)，即上述第2極性之電荷為電洞(hole)。又，於寫入中，藉由源極側注入而將第1極性之電荷(此處為電子)注入至絕緣膜MZ(之絕緣膜MZ2)之控制閘極電極CG側。
於本實施形態中，記憶體閘極電極MG之角部MG3較直角更銳利而成為銳角，因此，若於刪除動作時施加刪除用之電壓，則電場會集中於記憶體閘極電極MG之銳角之角部MG3，如圖36所示，電洞容易自電場所集中之記憶體閘極電極MG之角部MG3注入至絕緣膜MZ之電荷積累層即絕緣膜MZ2。即，於刪除動作時，電洞容易藉由穿隧，自記憶體閘極電極MG之銳角之角部MG3穿透絕緣膜MZ之絕緣膜MZ3而注入至絕緣膜MZ2。即，於刪除動作時，電洞容易集中地注入至絕緣膜MZ之絕緣膜MZ2中的靠近記憶體閘極電極MG之銳角之角部MG3之位置。因此，於絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中，刪除動作時所注入之電洞之分佈於靠近記憶體閘極電極MG之銳角之角部MG3之位置相對地增大。因此，於絕緣膜MZ之絕緣膜MZ2中，刪除動作時之電洞注入位置成為靠近記憶體閘極電極MG之銳角之角部MG3之位置。
另一方面，於絕緣膜MZ之電荷積累層即絕緣膜MZ2中，寫入動作時之電子注入位置亦為靠近記憶體閘極電極MG之角部MG3之位置。其原因在於：於SSI(源極側注入)方式之寫入中，如圖35所示，於記憶體閘極電極MG與控制閘極電極CG之間的區域下方之通道區域(基板區域)中產生熱電子，該熱電子注入至絕緣膜MZ之電荷積累層即絕緣膜MZ2。因此，於SSI方式之寫入中，電子容易注入至在半導體基板SB上沿著半導體基板SB延伸之部分之絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中的靠近半導體區域MD側之端部(即控制閘極CG 側之端部)之位置。
記憶體閘極電極MG之銳角之角部MG3對應於記憶體閘極電極MG之下表面MG3之控制閘極側的端部，因此，對應於記憶體閘極電極MG之下表面MG3之半導體區域MD側的端部。於刪除動作時，只要可將電洞自記憶體閘極電極MG之角部MG3集中地注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)，則可使絕緣膜MZ中的寫入動作時之電子注入位置、與刪除動作時之電洞注入位置大致相同。
於本實施形態中，使記憶體閘極電極MG之角部MG3較直角更銳利而將其設為銳角，藉此，於刪除動作時，電場更容易集中於記憶體閘極電極MG之角部MG3，因此，容易藉由穿隧，將電洞自記憶體閘極電極MG之銳角之角部MG3穿透絕緣膜MZ之絕緣膜MZ3而集中地注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)電洞。因此，亦如圖35及圖36所示，於本實施形態中，可將絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中的寫入動作時之電子注入位置、與刪除動作時之電洞注入位置設為大致相同之位置。
若絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中的寫入動作時之電子注入位置、與刪除動作時之電洞注入位置分離，則於刪除動作後，未消失之電荷(電子)會殘留於絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中，記憶體電晶體之臨限值電壓容易因該未消失之電荷(電子)而變動。
相對於此，於本實施形態中，可使絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)中的寫入動作時之電子注入位置、與刪除動作時之電洞注入位置大致相同。因此，容易利用於刪除動作時注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)之電洞，消除於寫入動作時注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)之電子。因此，於刪除動作後，未消失之電荷(電子)不易殘留於絕緣膜MZ之電荷積累層(此 處為絕緣膜MZ2)中，可防止記憶體電晶體之臨限值電壓因未消失之電荷(電子)而變動。因此，可使具有非揮發性記憶體之半導體裝置之可靠性提高，進而可使具有非揮發性記憶體之半導體裝置之性能提高。
又，本實施形態之半導體裝置之另一個主要特徵即第2特徵在於：亦如上述圖2及圖3所示，絕緣膜MZ2之於半導體基板SB與記憶體閘極電極MG之間延伸之部分MZ2a、與絕緣膜MZ2之於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分MZ2b所成的角(角度)α2為90°以上(α2≧90°)。
為了易於理解該第2特徵之意義，參照圖37說明本發明者所研究出之第2研究例。
圖37係本發明者研究出之第2研究例之半導體裝置之要部剖面圖，其相當於上述第1研究例之圖34。與上述圖34同樣地，圖37亦為剖面圖，但為了便於觀察圖式而省略了影線。
於上述圖33及圖34之第1研究例中，藉由記憶體閘極電極MG100之下表面MG101與記憶體閘極電極MG100之側面MG102形成之記憶體閘極電極MG100的角部MG103之內角α101為直角即90°(α101=90°)。相對於此，於圖37之第2研究例中，藉由記憶體閘極電極MG100之下表面MG101與記憶體閘極電極MG100之側面MG102形成之記憶體閘極電極MG100的角部MG103之內角α101未達90°(α101<90°)。即，記憶體閘極電極MG100之角部MG103成為銳角。
於圖34之第1研究例中，控制閘極電極CG之側面CG101與半導體基板SB之主面大致垂直。另一方面，於圖37之第2研究例中，使控制閘極電極CG100之側面CG101以成為倒楔形狀之方式而傾斜，藉此，記憶體閘極電極MG100之角部MG103成為銳角。此處，控制閘極電極CG100之側面CG101為與記憶體閘極電極MG100相向之一側的側面(側 壁)。
於圖37之第2研究例中，記憶體閘極電極MG100之角部MG103較直角更銳利而成為銳角，因此，若於刪除動作時，將電壓施加至記憶體閘極電極MG100，則電場會集中於記憶體閘極電極MG100之銳角之角部MG103。因此，與圖34之第1研究例相比較，圖37之第2研究例於刪除動作時，更容易將電洞自電場所集中之記憶體閘極電極MG100之銳角之角部MG103注入至絕緣膜MZ100之電荷積累層(此處為絕緣膜MZ102)。
然而，於圖37之第2研究例中，絕緣膜MZ102之於半導體基板SB100與記憶體閘極電極MG100之間延伸之部分MZ102a、與絕緣膜MZ102之於控制閘極電極CG100與記憶體閘極電極MG100之間延伸之部分MZ102b所成的角α102未達90°(α102<90°)。再者，於圖34之第1研究例中，該角α102為90°(α102=90°)。
圖37之第2研究例與圖34之第1研究例相比較，具有如下所述之問題。
於寫入時，電子自通道區域注入保持於絕緣膜MZ102中的藉由在半導體基板SB100與記憶體閘極電極MG100之間延伸之部分的絕緣膜MZ102(MZ102a)、與於控制閘極電極CG100與記憶體閘極電極MG100之間延伸之部分的絕緣膜MZ102(MZ102b)形成之角部MZ102c附近。另一方面，於刪除動作時，電洞自記憶體閘極電極MG100之角部MG103注入至絕緣膜MZ102中的該角部MZ102c附近。然而，於圖37之第2研究例中，由於α102<90°，故而於刪除動作時，電場容易集中於絕緣膜MZ102之角部MZ102c，導致容易產生如下現象，即，電子自通道區域注入至絕緣膜MZ102中的該角部MZ102c附近。若於刪除動作時，電子自通道區域(半導體基板SB100)注入至絕緣膜MZ102，則會導致刪除無法進行，因此，較為理想的是儘可能防止於刪除動作 時，電子自通道區域(半導體基板SB100)注入至絕緣膜MZ102之現象。
因此，圖37之第2研究例與圖34之第1研究例相比較，可獲得如下優點，即，於刪除動作時，可將電洞自記憶體閘極電極MG100之銳角之角部MG103集中地注入至絕緣膜MZ102，但會產生如下問題，即，容易產生於刪除動作時，電子自通道區域(半導體基板SB100)注入至絕緣膜MZ102之現象。
又，於圖37之第2研究例之情形時，由於α102<90°，故而於角部MZ102c附近，絕緣膜MZ102之厚度容易局部地變薄。寫入時之電子注入區域主要為絕緣膜MZ102中的角部MZ102c附近之區域，因此，若於角部MZ102c附近，絕緣膜MZ102之厚度局部地變薄，則會導致能夠積累於電荷積累層(此處為絕緣膜MZ102)之電荷量減少。然而，若較厚地形成整個絕緣膜MZ102，則必需使記憶體單元之動作電壓升高，從而會導致消耗電力增加。又，於圖37之第2研究例之情形時，由於α102<90°，故而於角部MZ102c附近，絕緣膜MZ102之膜質容易降低。該等亦為圖37之第2研究例之問題。
相對於此，於本實施形態中，作為第2特徵，絕緣膜MZ2之於半導體基板SB與記憶體閘極電極MG之間延伸之部分(MZ2a)、與絕緣膜MZ2之於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分(MZ2b)所成的角α2為90°以上(α2≧90°)。於本實施形態中，由於α2≧90°，故而亦解決了上述圖37之第2研究例中的問題。
即，於寫入時，電子自通道區域(半導體基板SB)注入保持於絕緣膜MZ2中的藉由在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)形成之角部MZ2c附近。另一方面，於刪除動作時，電洞自記憶體閘極電極MG之角部MG3注入至絕 緣膜MZ2中的該角部MZ2c附近。於本實施形態中，由於α2≧90°，故而可緩和於刪除動作時，電場集中於絕緣膜MZ2之角部MZ2c之情形，從而可抑制或防止產生電子自通道區域(半導體基板SB)注入至絕緣膜MZ2中的該角部MZ2c附近之現象。若於刪除動作時，電子自通道區域(半導體基板SB)注入至絕緣膜MZ2，則會導致刪除無法進行，但於本實施形態中，由於可防止該情形，故而可更確實地進行刪除動作。因此，可使具有非揮發性記憶體之半導體裝置之性能提高。
又，於本實施形態中，由於α2≧90°，故而可抑制或防止於角部MZ2c附近，絕緣膜MZ2之厚度局部地變薄之現象。藉此，容易確保能夠累積於電荷積累層(此處為絕緣膜MZ2)之電荷量。又，由於容易確保能夠累積於電荷積累層(此處為絕緣膜MZ2)之電荷量，故而亦可不較厚地形成整個絕緣膜MZ2。藉此，可不使記憶體單元之動作電壓升高，亦可減少消耗電力。因此，可使半導體裝置之性能提高。又，於本實施形態中，由於α2≧90°，故而可抑制或防止絕緣膜MZ2之膜質於角部MZ2c附近降低。因此，可使半導體裝置之可靠性提高，進而可使半導體裝置之性能提高。
因此，如本實施形態般，於使具有非揮發性記憶體之半導體裝置之性能提高之方面，極為重要的是滿足上述第1特徵與上述第2特徵該兩者。於本實施形態中，因滿足上述第1特徵與上述第2特徵該兩者，故而可提供具有優異性能之半導體裝置。
圖38係表示本實施形態之半導體裝置之第1變化例的剖面圖，其對應於上述圖3。於圖38中表示了與上述圖3相同之剖面區域，該圖38與上述圖3同樣為剖面圖，但省略了影線。
圖38之第1變化例亦與上述圖1~圖3之半導體裝置同樣地滿足上述第1特徵，此處省略其重複說明。
圖38之第1變化例與上述圖1~圖3之半導體裝置均滿足上述第2 特徵，但於上述圖1~圖3之半導體裝置中，α2=90°，相對於此，於圖38之第1變化例中，α2>90°。此為圖38之第1變化例與上述圖1~圖3之半導體裝置之主要不同點。
即，於上述圖1~圖3之半導體裝置中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)所成之角α2為直角即90°(α2=90°)。又，於上述圖1~圖3之半導體裝置中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ1、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ1所成之角α3亦為直角即90°(α3=90°)。又，於上述圖1~圖3之半導體裝置中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3所成之角α4亦為直角即90°(α4=90°)。又，於上述圖1~圖3之半導體裝置中，介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之一側的控制閘極電極CG之側面(側壁)CG1與半導體基板SB之主面大致垂直。
另一方面，於圖38之第1變化例中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)所成之角α2為鈍角，即大於90°(α2>90°)。又，於圖38之第1變化例中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ1、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ1所成之角α3亦為鈍角，即大於90°(α3>90°)。又，於圖38之第1變化例中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3所成之角α4亦為鈍角，即大於90°(α4>90°)。又，於圖38 之第1變化例中，介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之一側的控制閘極電極CG之側面(側壁)CG1相對於半導體基板SB之主面，自垂直狀態傾斜特定角度。傾斜方向為控制閘極電極CG之剖面形狀(與控制閘極電極CG之閘極寬度方向垂直之剖面形狀)呈楔形狀之方向，控制閘極電極CG之尺寸(閘極長度方向之尺寸)隨著自控制閘極電極CG之上側向下側移動而增大。
於圖38之第1變化例之情形時，角α2為鈍角(α2>90°)，因此，可更確實地緩和於刪除動作時，電場集中於絕緣膜MZ2之角部MZ2c之情形，從而可更確實地抑制或防止電子自通道區域(半導體基板SB)注入至絕緣膜MZ2中的角部MZ2c附近之現象產生。又，於圖38之第1變化例之情形時，角α2為鈍角(α2>90°)，因此，可更確實地抑制或防止絕緣膜MZ2之厚度於角部MZ2c附近局部地變薄之現象。又，於圖38之第1變化例之情形時，角α2為鈍角(α2>90°)，因此，可更確實地抑制或防止絕緣膜MZ2之膜質於角部MZ2c附近降低。
另一方面，於上述圖1~圖3之半導體裝置之情形時，存在如下優點，即，容易使記憶體閘極電極MG之角部MG3形成為銳角。即，如上述圖17所示，容易以使厚度於角部KD局部地變薄之方式而形成絕緣膜MZ3，因此，容易使記憶體閘極電極MG之角部MG3形成為銳角。
圖39係表示本實施形態之半導體裝置之第2變化例之剖面圖，圖40係表示本實施形態之半導體裝置之第3變化例之剖面圖，該圖39、圖40均對應於上述圖3。於圖39及圖40中表示了與上述圖3相同之剖面區域，該圖39及圖40與上述圖3同樣為剖面圖，但省略了影線。
圖39之第2變化例為上述圖1~圖3之半導體裝置之變化例，圖40之第3變化例為上述圖38之第1變化例之進一步之變化例。
圖39之第2變化例與上述圖1~圖3之半導體裝置之不同點、及圖 40之第3變化例與上述圖38之第1變化例之不同點主要在於：於圖39之第2變化例與圖40之第3變化例中，絕緣膜MZ2之角部MZ2c帶有弧度(即呈外圓角形狀)。例如，當利用在上述步驟S6中形成控制閘極電極CG時之蝕刻或其後之蝕刻，對鄰接於控制閘極電極之區域之半導體基板SB進行過蝕刻而使基板表面後退時，經由其後之氧化步驟，藉此，如圖39或圖40所示，絕緣膜MZ1之角部MZ1c帶有弧度(即呈外圓角形狀)，藉此，絕緣膜MZ2之角部MZ2c亦容易帶有弧度。
此處，所謂絕緣膜MZ1之角部MZ1c，係指絕緣膜MZ1中的藉由在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ1、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ1形成之角部MZ1c。又，如上所述，所謂絕緣膜MZ2之角部MZ2c，係指絕緣膜MZ2中的藉由在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)形成之角部MZ2c。
即使於圖39之第2變化例之情形時，因滿足上述第1特徵與第2特徵，故而亦可獲得與上述圖1~圖3之半導體裝置之情形大致相同之效果，即使於圖40之第3變化例之情形時，因滿足上述第1特徵與第2特徵，故而亦可獲得與上述圖38之第1變化例之情形大致相同之效果。
此處，無論絕緣膜MZ2之角部MZ2c帶有弧度還是不帶有弧度，與角α2相關之規定之形成方法均相同。即，角α2為在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)、與於控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)所成之角(角度)。例如，只要在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)與在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)垂直， 則無論絕緣膜MZ2之角部MZ2c帶有弧度還是不帶有弧度，角α2均為直角即90°。又，例如只要相對於在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)，在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)以100°之角度傾斜，則無論絕緣膜MZ2之角部MZ2c帶有弧度還是不帶有弧度，角α2均為100°之鈍角。因此，可根據相對於在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2a)，在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ2(MZ2b)以何種程度傾斜而規定角α2。
因此，於圖3之情形時，絕緣膜MZ2之角部MZ2c幾乎不帶有弧度，於圖39之情形時，絕緣膜MZ2之角部MZ2c帶有弧度，但於圖3之情形與圖39之情形時，角α2均為90°(α2=90°)，其滿足上述第2特徵。又，於圖38之情形時，絕緣膜MZ2之角部MZ2c幾乎不帶有弧度，於圖40之情形時，絕緣膜MZ2之角部MZ2c帶有弧度，但於圖38之情形與圖40之情形時，角α2均大於90°(α2>90°)，其滿足上述第2特徵。
又，上述圖1~圖3之半導體裝置、上述圖38之第1變化例、上述圖39之第2變化例、及圖40之第3變化例均共通，但絕緣膜MZ中的絕緣膜MZ3之膜厚較佳為成為如下所述之膜厚之關係。
即，作為第1膜厚之關係，與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置的絕緣膜MZ3之厚度T1(第1厚度)，小於在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度T2(第2厚度)(T1<T2)。又，作為第2膜厚之關係，與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置的絕緣膜MZ3之厚度T1(第1厚度)，小於在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度T3(第3厚度)(T1<T3)。
此處，厚度T1、厚度T2及厚度T3如上述圖3所示。於上述圖38~ 圖40中並未表示符號T1、T2、T3，但即使於上述圖38~圖40之情形時，厚度T1、厚度T2及厚度T3各自所指之位置亦與上述圖3之情形相同。
厚度T1、厚度T2及厚度T3均為絕緣膜MZ3之厚度(膜厚)，但不同點在於該厚度為哪一個區域之厚度。厚度T1為與記憶體閘極電極MG之角部MG3(之前端)接觸(鄰接)之位置的絕緣膜MZ3之厚度(膜厚)。因此，根據上述圖3亦可知介置於記憶體閘極電極MG之角部MG3(之前端)、及與該角部MG3(之前端)相向之絕緣膜MZ2之角部之間的絕緣膜MZ2之厚度對應於厚度T1。又，厚度T2為在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度(膜厚)。因此，根據上述圖3亦可知於遠離記憶體閘極電極MG之角部MG3之位置，在半導體基板SB與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度對應於厚度T2。例如，於記憶體閘極電極MG之閘極長度方向之中央附近，介置於記憶體閘極電極MG與半導體基板SB之間的絕緣膜MZ3之厚度對應於厚度T2。又，厚度T3為在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度(膜厚)。因此，根據上述圖3亦可知於遠離記憶體閘極電極MG之角部MG3之位置，在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分的絕緣膜MZ3之厚度對應於厚度T3。例如，於記憶體閘極電極MG之高度之約一半之高度位置，介置於記憶體閘極電極MG與控制閘極電極CG之間的絕緣膜MZ3之厚度對應於厚度T3。
因滿足第1膜厚之關係即T1<T2，故而可獲得如下所述之效果。即，記憶體閘極電極MG之角部MG3與電荷積累層(此處為絕緣膜MZ2)之間的距離與厚度T1相同，因此，藉由使厚度T1小於厚度T2(較厚度T2更薄)，可使記憶體閘極電極MG之角部MG3更靠近電荷積累層(此處為絕緣膜MZ2)。藉此，當於刪除動作時，將電洞自記憶體閘極 電極MG注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)時，可將電洞自記憶體閘極電極MG之角部MG3更集中地注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)。即，將記憶體閘極電極MG之角部MG3設為銳角，並且使與該角部MG3接觸之位置的絕緣膜MZ3之厚度T1小於在半導體基板SB與記憶體閘極電極MG之間延伸之絕緣膜MZ3的厚度T2，藉此，可使刪除時之自記憶體閘極電極MG注入至絕緣膜MZ2之電洞之注入位置更集中於記憶體閘極電極MG之角部MG3。藉此，可更確實地獲得根據上述第1特徵(將記憶體閘極電極MG之角部MG3設為銳角)而獲得之上述效果。
因滿足第2膜厚之關係即T1<T3，故而可獲得如下所述之效果。即，藉由使厚度T1小於厚度T3(較厚度T3更薄)，可使記憶體閘極電極MG之角部MG3更靠近電荷積累層(此處為絕緣膜MZ2)。藉此，當於刪除動作時，將電洞自記憶體閘極電極MG注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)時，可將電洞自記憶體閘極電極MG之角部MG3更集中地注入至絕緣膜MZ之電荷積累層(此處為絕緣膜MZ2)。而且，藉由使厚度T3大於厚度T1(較厚度T1更厚)，可使記憶體閘極電極MG之角部MG3以外的控制閘極電極CG與記憶體閘極電極MG之間的絕緣膜MZ之厚度變厚，因此，可使控制閘極電極CG與記憶體閘極電極MG之間的耐壓進一步提高。
又，於滿足第1膜厚之關係即T1<T2、與第2膜厚之關係即T1<T3該兩者之情形時，亦可進而獲得如下所述之效果。即，藉由使厚度T1分別小於厚度T2及厚度T3(較厚度T2及厚度T3更薄)，容易將記憶體閘極電極MG之角部MG3設為銳角而使角部MG3之前端變銳利。藉此，容易實現上述第1特徵。又，由於容易將記憶體閘極電極MG之角部MG3設為銳角而使角部MG3之前端變銳利，故而容易使刪除動作時之自記憶體閘極電極MG注入至絕緣膜MZ2之電洞之注入位置更確實 地集中於記憶體閘極電極MG之角部MG3。
因此，絕緣膜MZ3較佳為於與記憶體閘極電極MG之角部MG3接觸之位置，厚度局部地變薄。藉此，滿足T1<T2且T1<T3。
又，對於上述圖33及圖34之第1研究例之半導體裝置而言，於使非揮發性記憶體之保存特性(電荷保持特性)提高之方面，更有利的是使絕緣膜MZ103之厚度變厚，但若使絕緣膜MZ103之厚度變厚，則會導致於刪除動作時，難以將電洞自記憶體閘極電極MG100注入至絕緣膜MZ102，因此，有導致刪除速度降低之虞。
相對於此，於本實施形態及各變化例中，根據上述第1特徵而將記憶體閘極電極MG之角部MG3設為銳角，或根據上述第1膜厚之關係而使絕緣膜MZ3之厚度於與記憶體閘極電極MG之角部MG3接觸之位置局部地變薄，藉此，於刪除動作時，容易將電洞自記憶體閘極電極MG之角部MG3注入至絕緣膜MZ2。因此，於本實施形態及各變化例中，可確保與記憶體閘極電極MG之角部MG3接觸之位置以外的絕緣膜MZ3之厚度，且於刪除動作時，可容易將電洞自記憶體閘極電極MG注入至絕緣膜MZ2，從而提高刪除速度。因此，於本實施形態及各變化例中，可維持非揮發性記憶體之保存特性(電荷保持特性)，且可提高刪除速度。或者，於本實施形態及各變化例中，可維持刪除速度，且可提高非揮發性記憶體之保存特性(電荷保持特性)。或者，於本實施形態及各變化例中，可兼顧非揮發性記憶體之保存特性(電荷保持特性)之提高與刪除速度之提高。
圖41及圖42係半導體基板SB(p型井PW)、絕緣膜MZ及記憶體閘極電極MG之積層構造之能帶圖，其表示了厚度方向(與半導體基板SB之主面大致垂直之方向)之能帶。於圖41及圖42中，橫向對應於半導體基板SB(p型井PW)、絕緣膜MZ及記憶體閘極電極MG之積層構造之厚度方向之位置，縱向對應於能量。又，圖41對應於如下情形，即， 半導體基板SB為矽基板，絕緣膜MZ1為氧化矽膜，絕緣膜MZ2為氮化矽膜，絕緣膜MZ3為氮氧化矽膜，記憶體閘極電極MG為矽閘極電極。又，圖42對應於如下情形，即，半導體基板SB為矽基板，絕緣膜MZ1為氧化矽膜，絕緣膜MZ2為氮化矽膜，絕緣膜MZ3為氧化矽膜，記憶體閘極電極MG為矽閘極電極。因此，圖41與圖42之不同點在於：絕緣膜MZ3為氮氧化矽膜(圖41之情形)，或為氧化矽膜(圖42之情形)。
如圖41及圖42所示，絕緣膜MZ1之能帶間隙大於絕緣膜MZ2之能帶間隙，且絕緣膜MZ3之能帶間隙大於絕緣膜MZ2之能帶間隙。藉此，絕緣膜MZ2可作為具有電荷積累功能之絕緣膜而發揮功能，絕緣膜MZ1與絕緣膜MZ3分別可作為用以將電荷封閉於絕緣膜MZ2之電荷阻擋層(或電荷封閉層)而發揮功能。
又，氧化矽之能帶間隙大於氮氧化矽之能帶間隙，因此，與使用氮氧化矽膜作為絕緣膜MZ3之情形合(對應於圖41)相比較，於使用氧化矽膜作為絕緣膜MZ3之情形(對應於圖42)時，可使作為電荷積累層之絕緣膜MZ2與作為電荷阻擋層之絕緣膜MZ3之間的能量障壁GP升高。
即，附加符號GP1而將使用氮化矽膜作為絕緣膜MZ2且使用氮氧化矽膜作為絕緣膜MZ3之情形(對應於圖41)時之、絕緣膜MZ2與絕緣膜MZ3之間的能量障壁GP設為能量障壁GP1。又，附加符號GP2而將使用氮化矽膜作為絕緣膜MZ2且使用氧化矽膜作為絕緣膜MZ3之情形(對應於圖42)時之、絕緣膜MZ2與絕緣膜MZ3之間的能量障壁GP設為能量障壁GP2。此時，能量障壁GP2大於能量障壁GP1(GP2>GP1)。
因此，既可使用氮氧化矽膜，亦可使用氧化矽膜作為絕緣膜MZ3，但更佳為使用氧化矽膜。使用氧化矽膜作為絕緣膜MZ3，藉此，可使絕緣膜MZ2與絕緣膜MZ3之間的能量障壁GP升高，因此，可 更確實地防止保持於作為電荷積累層之絕緣膜MZ2之電荷意外地向記憶體閘極電極MG側洩漏。藉此，可使非揮發性記憶體之保存特性(電荷保持特性)進一步提高。
於上述圖33及圖34之第1研究例之半導體裝置中，若使用氮氧化矽膜作為絕緣膜MZ103，則絕緣膜MZ102與絕緣膜MZ103之間的能量障壁會降低，因此，於刪除動作時，容易將電洞自記憶體閘極電極MG100注入至絕緣膜MZ102，且容易提高刪除速度，但會導致保存特性(電荷保持特性)降低。另一方面，於上述圖33及圖34之第1研究例之半導體裝置中，若使用氧化矽膜作為絕緣膜MZ103，則絕緣膜MZ102與絕緣膜MZ103之間的能量障壁會升高，因此，容易提高保存特性(電荷保持特性)，但於刪除動作時，難以將電洞自記憶體閘極電極MG100注入至絕緣膜MZ102，從而導致刪除速度降低。
相對於此，於本實施形態及各變化例於，根據上述第1特徵而將記憶體閘極電極MG之角部MG3設為銳角，或根據上述第1膜厚之關係而使絕緣膜MZ3之厚度於與記憶體閘極電極MG之角部MG3接觸之位置局部地變薄，藉此，於刪除動作時，可容易地將電洞自記憶體閘極電極MG之角部MG3注入至絕緣膜MZ2，從而提高刪除速度。因此，即使絕緣膜MZ2與絕緣膜MZ3之間的能量障壁GP2因使用氧化矽膜作為絕緣膜MZ3而升高，亦可提高刪除速度。因此，於本實施形態及各變化例中，可提高刪除速度，且可藉由使用氧化矽膜作為絕緣膜MZ3而使絕緣膜MZ2與絕緣膜MZ3之間的能量障壁GP2升高，從而提高保存特性(電荷保持特性)。
(實施形態2)
圖43係本實施形態2之半導體裝置之要部剖面圖，其相當於上述實施形態1之上述圖2。與上述圖2同樣地，圖43將圖43之點線圓所包圍之區域之放大圖抽出至圖43之下側而加以表示。
本實施形態2之半導體裝置與上述實施形態1之半導體裝置之不同點在於：於本實施形態2中，絕緣膜MZ3包含絕緣膜MZ4與絕緣膜MZ4上之絕緣膜MZ5之積層膜。除此以外，本實施形態2之半導體裝置與上述實施形態1之半導體裝置基本相同，因此，此處省略其重複說明。
於圖43所示之本實施形態2之半導體裝置中，絕緣膜MZ3係由絕緣膜MZ4與絕緣膜MZ4上之絕緣膜MZ5之積層膜形成。因此，於本實施形態2中，絕緣膜MZ包含絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2、絕緣膜MZ2上之絕緣膜MZ4、及絕緣膜MZ4上之絕緣膜MZ5之積層膜。絕緣膜MZ4較佳為包含氮氧化矽膜，絕緣膜MZ5較佳為包含氧化矽膜。
又，根據其他見解，本實施形態2中的包含氧化矽膜之絕緣膜MZ5亦可視為對應於上述實施形態1中的包含氧化矽膜之絕緣膜MZ3。因此，亦可謂於上述實施形態1中，使氮氧化矽膜(即絕緣膜MZ4)介置於包含氮化矽膜之絕緣膜MZ2與包含氧化矽膜之絕緣膜MZ3之間而成之形態為本實施形態2。
於本實施形態2中，絕緣膜MZ4之能帶間隙大於絕緣膜MZ2之能帶間隙，且絕緣膜MZ5之能帶間隙大於絕緣膜MZ2之能帶間隙。因此，包含絕緣膜MZ4與絕緣膜MZ5之積層膜之絕緣膜MZ3之能帶間隙大於絕緣膜MZ2之能帶間隙。藉此，絕緣膜MZ4與絕緣膜MZ5分別可作為用以將電荷封閉於絕緣膜MZ2之電荷阻擋層(或電荷封閉層)而發揮功能。因此，包含絕緣膜MZ4與絕緣膜MZ4上之絕緣膜MZ5之積層膜之絕緣膜MZ3可作為用以將電荷封閉於絕緣膜MZ2之電荷阻擋層(或電荷封閉層)而發揮功能。
再者，於本實施形態2中，亦與上述實施形態1同樣，絕緣膜MZ1之能帶間隙大於絕緣膜MZ2之能帶間隙，因此，絕緣膜MZ1可作為用 以將電荷封閉於絕緣膜MZ2之電荷阻擋層(或電荷封閉層)而發揮功能。
圖44~圖46係本實施形態2之半導體裝置之製造步驟中的要部剖面圖，其表示了相當於上述實施形態1之上述圖14~圖17及圖19之剖面區域。
對於本實施形態2之半導體裝置之製造步驟而言，直至於上述步驟S7b中形成絕緣膜MZ2為止，與上述實施形態1大致相同，因此，此處省略其重複說明。
於本實施形態2中，亦與上述實施形態1大致同樣地進行至上述步驟S7b之絕緣膜MZ2形成步驟為止，從而獲得上述圖16之構造。作為絕緣膜MZ1之氧化矽膜之膜厚(形成膜厚)可設為例如3~10nm左右，作為絕緣膜MZ2之氮化矽膜之膜厚(形成膜厚)可設為例如4~8nm左右。
其後，於本實施形態2中，如圖44所示，於絕緣膜MZ2上形成絕緣膜MZ4。絕緣膜MZ4包含氮氧化矽膜，較佳為可藉由CVD法而形成該絕緣膜MZ4。作為絕緣膜MZ4之氮氧化矽膜之膜厚(形成膜厚)可設為例如5~12nm左右。又，於藉由CVD法而形成氮氧化矽膜(絕緣膜MZ4)之情形時，作為成膜用之氣體，可使用例如SiH2Cl2(二氯矽烷)氣體、NH3(氨)氣體及N2O(一氧化二氮)氣體之混合氣體等。
其後，於本實施形態2中，如圖45所示，於絕緣膜MZ4上形成絕緣膜MZ5。絕緣膜MZ4包含氮氧化矽膜，其形成法與上述實施形態1中的絕緣膜MZ3之形成法相同，因此，此處省略其重複說明。作為絕緣膜MZ5之氧化矽膜之膜厚(形成膜厚)可設為例如5~15nm左右。
如此，於本實施形態2中，形成包含絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ4及絕緣膜MZ5之積層膜之絕緣膜MZ。
以後之步驟與上述實施形態1基本相同。即，與上述實施形態1 同樣地進行上述步驟S8之矽膜PS2形成步驟，從而獲得對應於上述圖19之圖46之構造。其後，與上述實施形態1同樣地進行上述步驟S9(矽膜PS2之回蝕步驟)及其後之步驟，但此處省略其重複說明。
本實施形態2除了上述實施形態1中所獲得之效果之外，亦可進而獲得如下所述之效果。
即，當於包含氮化矽膜之絕緣膜MZ2上直接形成包含氧化矽膜之絕緣膜MZ3時，有如下之虞：於絕緣膜MZ2與絕緣膜MZ3之間的界面，形成由氮化矽膜氧化而成之遷移層，且於該遷移層形成較淺之陷阱能階。若形成此種較淺之陷阱能階，則電荷有可能會出入於該較淺之陷阱能階，導致非揮發性記憶體之保存特性(電荷保持特性)降低。相對於此，於本實施形態2中，並非於包含氮化矽膜之絕緣膜MZ2上直接形成氧化矽膜，而是於包含氮化矽膜之絕緣膜MZ2上形成包含氮氧化矽膜之絕緣膜MZ4之後，於絕緣膜MZ4上形成包含氧化矽膜之絕緣膜MZ5。因此，於本實施形態2中，難以於絕緣膜MZ2與絕緣膜MZ4之間的界面形成由氮化矽膜氧化而成之遷移層，從而可防止於該遷移層形成較淺之陷阱能階。因此，於本實施形態2中，由於難以於絕緣膜MZ2與絕緣膜MZ3之間的界面形成較淺之陷阱能階，故而可更可靠地提高非揮發性記憶體之保存特性(電荷保持特性)。
另一方面，於上述實施形態1中，可藉由單層之絕緣膜而形成絕緣膜MZ3，因此，可減少製造步驟數，又，可使半導體裝置之產量提高。
又，與本實施形態2相比較，上述實施形態1更容易使記憶體閘極電極MG之角部MG3變尖，因此，容易形成上述第1特徵之構造。其原因在於：上述實施形態1中的包含氧化矽膜之絕緣膜MZ3與本實施形態2中的包含氧化矽膜之絕緣膜MZ5相比較，因不形成包含氮氧化矽膜之絕緣膜MZ4而可使厚度相應地變厚。對於滿足上述第1膜厚之 關係與第2膜厚之關係之氧化矽膜而言，容易使該氧化矽膜之形成膜厚較厚，因此，若氧化矽膜之形成膜厚較厚，則更容易使記憶體閘極電極MG之角部MG3變尖而將其設為銳角。
又，本實施形態2亦可適用於上述實施形態1之各變化例，於該情形時，在上述實施形態1之各變化例中，藉由絕緣膜MZ4與絕緣膜MZ4上之絕緣膜MZ5之積層膜而形成絕緣膜MZ3。
(實施形態3)
圖47係本實施形態3之半導體裝置之要部剖面圖，其相當於上述實施形態1之上述圖2。與上述圖2同樣地，圖47將圖47之點線圓所包圍之區域之放大圖抽出至圖47之下側而加以表示。
本實施形態3之半導體裝置與上述實施形態1之半導體裝置之不同點在於：於本實施形態3中，絕緣膜MZ3包含高介電常數絕緣膜。此處，所謂高介電常數絕緣膜，係指介電常數(相對介電常數)較氮化矽膜更高之絕緣膜。除此以外，本實施形態3之半導體裝置與上述實施形態1之半導體裝置基本相同，因此，此處省略其重複說明。因此，除了絕緣膜MZ3之材料不同以外，本實施形態3之半導體裝置可設為與上述實施形態1之半導體裝置之半導體裝置相同之構成。
圖47所示之本實施形態3之半導體裝置與上述實施形態1之半導體裝置之不同點在於：絕緣膜MZ上側之電荷阻擋層(電荷封閉層)即絕緣膜MZ3包含高介電常數絕緣膜MZ6。該高介電常數絕緣膜MZ6之介電常數高於氮化矽膜，可較佳地使用例如氧化鋁膜(代表性而言為Al2O3膜)、氧化鉿膜(代表性而言為HfO2膜)、或鋁酸鉿膜(HfAlO膜)等金屬氧化物膜(氧化金屬膜)。
然而，即使於藉由高介電常數絕緣膜MZ6而形成絕緣膜MZ3之情形時，亦與上述實施形態1同樣地，絕緣膜MZ2為具有電荷積累功能之絕緣膜(捕獲性絕緣膜)，絕緣膜MZ1及絕緣膜MZ3(此處為高介電常 數絕緣膜MZ6)各自之能帶間隙大於絕緣膜MZ2之能帶間隙。
圖48~圖50係本實施形態3之半導體裝置之製造步驟中的要部剖面圖，其表示了與上述實施形態1之上述圖14~圖17及圖19相當之剖面區域。
對於本實施形態3之半導體裝置之製造步驟而言，直至於上述步驟S7b中形成絕緣膜MZ2為止，與上述實施形態1大致相同，因此，此處省略其重複說明。
於本實施形態3中，亦與上述實施形態1大致同樣地進行至上述步驟S7b之絕緣膜MZ2形成步驟為止，從而獲得與上述圖16相同之圖48之構造。
其後，於本實施形態3中，進行高介電常數絕緣膜MZ6形成步驟，但該高介電常數絕緣膜MZ6形成步驟具有形成基極膜MZ6a之步驟(對應於圖49)、與使該基極膜MZ6a氧化之步驟(對應於圖50)。以下，具體地進行說明。
即，與上述實施形態1大致同樣地於上述步驟S7b中形成絕緣膜MZ2之後，於本實施形態3中，如圖49所示，於絕緣膜MZ2上形成基極膜MZ6a。基極膜MZ6a為成為高介電常數絕緣膜MZ6之基極之膜，其例如為鋁膜(Al膜)、鉿膜(Hf膜)、或鋁鉿膜(AlHf膜)等金屬膜(成為高介電常數絕緣膜之基極之金屬膜)。基極膜MZ6a可藉由ALD法或濺鍍法等而形成。
其後，如圖50所示，藉由使基極膜MZ6a氧化而形成高介電常數絕緣膜MZ6。即，基極膜MZ6a氧化而成為高介電常數絕緣膜MZ6。此時，於基極膜MZ6a為鋁膜(Al膜)之情形時，高介電常數絕緣膜MZ6為氧化鋁膜(代表而言為Al2O3膜)。又，於基極膜MZ6a為鉿膜(Hf膜)之情形時，高介電常數絕緣膜MZ6為氧化鉿膜(代表而言為HfO2膜)。又，於基極膜MZ6a為鋁鉿膜(AlHf膜)之情形時，高介電常數絕緣膜 MZ6為鋁酸鉿膜(HfAlO膜)。作為使基極膜MZ6a氧化之方法，可較佳地使用熱氧化，若使用ISSG氧化，則更佳。於使用ISSG氧化之情形時，可使用例如O2(氧)氣體及H2(氫)氣體。
於形成了基極膜MZ6a之階段，基極膜MZ6a具有大致均一之膜厚。然而，當使基極膜MZ6a氧化而形成高介電常數絕緣膜MZ6時，與平坦部相比較，供給至角部之氣體之量更少，因此根據氧化條件，與平坦部相比較，氧化之進行速度於角部變慢，與平坦部相比較，於角部形成之氧化膜(此處為高介電常數絕緣膜MZ6)之厚度變薄。因此，藉由使基極膜MZ6a氧化而形成之高介電常數絕緣膜MZ6之厚度於角部KD局部地變薄，該角部KD為沿著半導體基板SB之主面形成之部分、與沿著控制閘極電極CG之側面(側壁)形成之部分之間的角部。
即，與沿著半導體基板SB之主面形成之部分之高介電常數絕緣膜MZ6之厚度T22、及沿著控制閘極電極CG之側面(側壁)形成之部分之高介電常數絕緣膜MZ6之厚度T23相比較，角部KD處之絕緣膜MZ3之厚度T21變薄(T21<T22且T21<T23)。藉此，若其後於高介電常數絕緣膜MZ6上形成上述矽膜PS2之後，對該矽膜PS2進行回蝕而形成記憶體閘極電極MG，則可將如下記憶體閘極電極MG之角部MG3設為銳角，該記憶體閘極電極MG之角部MG3形成於與厚度局部地變薄之高介電常數絕緣膜MZ6之角部KD相鄰接之位置。
如此，以使角部KD處之氧化速度變慢，且使角部KD處之厚度局部地變薄之方式而進行高介電常數絕緣膜MZ6形成步驟，但為了實現該步驟，需要對使基極膜MZ6a氧化時的氧化處理之條件進行調整。藉由對處理溫度、壓力、氣體種類、氣體流量、氣體之流量比等條件進行調整，可設定使角部KD處之氧化速度變慢且使角部KD處之厚度局部地變薄之氧化條件。變更上述條件而進行實驗之後，可瞭解於何種氧化條件下，可形成角部KD處之氧化速度變慢且角部KD處之厚度 局部地變薄之高介電常數絕緣膜MZ6。因此，只要事先進行實驗，預先獲得基極膜MZ6a之較佳之氧化條件，根據該氧化條件而進行基極膜MZ6a之氧化步驟即可。
又，作為形成高介電常數絕緣膜MZ6之其他方法，亦可使用高介電常數絕緣膜作為於圖49之步驟中形成之基極膜MZ6a，例如可使用氧化鋁膜、氧化鉿膜、或鋁酸鉿膜等金屬氧化物膜(氧化金屬膜)。作為該基極膜MZ6a之高介電常數絕緣膜亦可藉由ALD法或濺鍍法等而形成。而且，可於圖50之步驟中使作為基極膜MZ6a之高介電常數絕緣膜氧化而形成高介電常數絕緣膜MZ6。作為此時之使基極膜MZ6a氧化之方法，可較佳地使用熱氧化，若使用ISSG氧化，則更佳。於使用ISSG氧化之情形時，可使用例如O2(氧)氣體及H2(氫)氣體。
即使於使用高介電常數絕緣膜作為基極膜MZ6a之情形時，亦由基極膜MZ6a氧化而成為高介電常數絕緣膜MZ6，但於基極膜MZ6a為氧化鋁膜之情形時，高介電常數絕緣膜MZ6為氧化鋁膜。又，於基極膜MZ6a為氧化鉿膜之情形時，高介電常數絕緣膜MZ6為氧化鉿膜。又，於基極膜MZ6a為鋁酸鉿膜之情形時，高介電常數絕緣膜MZ6為鋁酸鉿膜。然而，高介電常數絕緣膜MZ6中的氧之組成比大於基極膜MZ6a中的氧之組成比。
即使於使用高介電常數絕緣膜作為基極膜MZ6a之情形下，當使基極膜MZ6a氧化而形成高介電常數絕緣膜MZ6時，與平坦部相比較，供給至角部之氣體之量更少，因此根據氧化條件，與平坦部相比較，氧化之進行速度於角部變慢，與平坦部相比較，於角部形成之氧化膜(此處為高介電常數絕緣膜MZ6)之厚度變薄。因此，高介電常數絕緣膜MZ6之厚度於角部KD局部地變薄，該角部KD為沿著半導體基板SB之主面形成之部分、與沿著控制閘極電極CG之側面(側壁)形成之部分之間的角部。即，與上述厚度T22及厚度T23相比較，上述厚 度T21變薄(T21<T22且T21<T23)。藉此，能夠將如下記憶體閘極電極MG之角部MG3設為銳角，該記憶體閘極電極MG之角部MG3形成於與厚度局部地變薄之高介電常數絕緣膜MZ6之角部KD相鄰接之位置。
然而，與使用高介電常數絕緣膜作為基極膜MZ6a之情形相比較，於使用金屬膜作為基極膜MZ6a之情形時，更容易控制上述厚度T21、T22、T23之相關性(即T21<T22且T21<T23之相關性)。
如此，於本實施形態3中，形成包含絕緣膜MZ1、絕緣膜MZ2及高介電常數絕緣膜MZ6之積層膜之絕緣膜MZ。
以後之步驟與上述實施形態1基本相同。即，與上述實施形態1同樣地進行上述步驟S8之矽膜PS2形成步驟及其以後之步驟，但此處省略其重複說明。
又，本實施形態3亦可適用於上述實施形態1之各變化例，於該情形時，在各變化例中藉由高介電常數絕緣膜而形成絕緣膜MZ3。
本實施形態3除了上述實施形態1中所獲得之效果之外，亦可進而獲得如下所述之效果。
即，絕緣膜MZ3於與記憶體閘極電極MG之角部MG3相鄰接之位置，厚度局部地變薄。因此，於遠離記憶體閘極電極MG之角部MG3之位置，絕緣膜MZ3之厚度變厚，因此，可提高保存特性(電荷保持特性)，但會導致與記憶體電晶體之閘極絕緣膜相對應之部分之絕緣膜MZ的物理膜厚變厚。相對於此，於本實施形態3中，藉由高介電常數絕緣膜MZ6而形成絕緣膜MZ3，藉此，可使絕緣膜MZ3之物理膜厚變厚，且可抑制絕緣膜MZ3之EOT(Equivalent Oxide Thickness，氧化膜換算膜厚)。藉此，可抑制絕緣膜MZ3之EOT，故而可抑制記憶體電晶體之閘極絕緣膜(此處為絕緣膜MZ)之EOT，因此，能夠使動作電壓減小等，又，可提高動作速度。又，可減少消耗電力。因此，可使 半導體裝置之性能進一步提高。
作為本實施形態3之變化例，高介電常數絕緣膜不僅可形成絕緣膜MZ3，而且亦可形成絕緣膜MZ1與絕緣膜MZ2中之一者或兩者。然而，即使於該情形時，亦需要絕緣膜MZ2為具有電荷積累功能之絕緣膜(捕獲性絕緣膜)，且絕緣膜MZ1及絕緣膜MZ3各自之能帶間隙大於絕緣膜MZ2之能帶間隙。藉由高介電常數絕緣膜而形成絕緣膜MZ1與絕緣膜MZ2中之一者或兩者，藉此，可進一步抑制記憶體電晶體之閘極絕緣膜(絕緣膜MZ)之EOT，因此，能夠使動作電壓進一步減小等，又，可進一步提高動作速度。又，可進一步減少消耗電力。因此，可使半導體裝置之性能進一步提高。
(實施形態4)
圖51及圖52係表示本實施形態4之半導體裝置之製造步驟之一部分的製造流程圖，其對應於上述實施形態1之上述圖6及圖7。再者，進行圖51所示之製造流程之後，進行圖52所示之製造流程。圖53~圖65係本實施形態之半導體裝置之製造步驟中的要部剖面圖。於圖53~圖65中的圖53、圖54、圖56、圖57、圖60及圖64中，表示了與上述實施形態1之上述圖9~圖13、圖18、圖20、圖22、圖23及圖25~圖32相當之剖面區域。又，於圖53~圖65中的圖55、圖58、圖59、圖61~圖63及圖65中，表示了與上述實施形態1之上述圖14~圖17、圖19、圖21及圖24相當之剖面區域。
再者，於本實施形態4之製造步驟中，對於與上述實施形態1中的製造步驟基本相同之部分省略重複說明。
對於本實施形態4之半導體裝置之製造步驟而言，直至於步驟S6中形成控制閘極電極GE為止，與上述實施形態1大致相同，因此，此處省略其重複說明。
於本實施形態4中，亦與上述實施形態1大致同樣地進行至步驟 S6之控制閘極電極CG形成步驟為止，從而獲得與上述圖12相同之圖53之構造。
其後，於本實施形態4中，如圖54及圖55所示，亦於步驟S7中形成絕緣膜MZ。
本實施形態4與上述實施形態1之相同點在於：絕緣膜MZ亦包含絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、及形成於絕緣膜MZ2上之絕緣膜MZ3之積層膜(積層絕緣膜)。然而，於本實施形態4中，由於之後進行後述之步驟S21之氧化處理，故而較佳為於步驟S7之階段中，預先使步驟S7中所形成之絕緣膜MZ3之厚度(形成膜厚)較上述實施形態1中的絕緣膜MZ3之形成膜厚更薄。
又，本實施形態4與上述實施形態1之相同點在於：於步驟S7中，亦以使絕緣膜MZ1具有大致均一之厚度之方式而進行絕緣膜MZ1形成步驟，且以使絕緣膜MZ2具有大致均一之厚度之方式而進行絕緣膜MZ2形成步驟。然而，於步驟S7中，對於絕緣膜MZ3，在上述實施形態1中，如上述圖17所示，以使絕緣膜MZ3之厚度於角部KD局部地變薄之方式而進行絕緣膜MZ3形成步驟，但在本實施形態4中，並無此種制限，如圖55所示，可以使絕緣膜MZ3具有大致均一之厚度之方式而進行絕緣膜MZ3形成步驟。
除此以外，關於步驟S7，本實施形態4亦與上述實施形態1基本相同，因此，此處省略其重複說明。
其次，如圖56所示，於步驟S8中形成矽膜PS2。即，於半導體基板SB之主面(整個主面)上，即於絕緣膜MZ上，以於記憶體單元區域1A中覆蓋控制閘極電極CG之方式，且以於周邊電路區域1B中覆蓋矽膜PS1a之方式，形成(堆積)矽膜PS2作為記憶體閘極電極MG形成用之導電膜。關於步驟S8，本實施形態4亦與上述實施形態1基本相同，因此，此處省略其重複說明。
其次，於步驟S9中，藉由異向性蝕刻技術而對矽膜PS2進行回蝕(蝕刻、乾式蝕刻、異向性蝕刻)。藉由進行步驟S9，如圖57及圖58所示，於記憶體單元區域1A，介隔絕緣膜MZ而在控制閘極電極CG之兩個側壁中的一側壁上形成記憶體閘極電極MG，介隔絕緣膜MZ而在另一側壁上形成矽間隔片SP。關於步驟S9，本實施形態4亦與上述實施形態1基本相同，因此，此處省略其重複說明。
其次，與上述實施形態1不同，於本實施形態4中進行氧化處理(圖52之步驟S21)。該步驟S21之氧化處理較佳為不使用ISSG氧化而使用通常之熱氧化。若不使用ISSG氧化，則容易防止絕緣膜MZ2(氮化矽膜)於步驟S21中氧化。步驟S21之熱氧化溫度可設為例如700~1000℃左右。
藉由步驟S21之氧化處理，記憶體閘極電極MG及矽間隔片SP之露出面氧化而形成氧化膜OX，並且在記憶體閘極電極MG與半導體基板SB(p型井PW)之間延伸之部分之絕緣膜MZ(氧化矽膜)成為鳥嘴形狀。又，在記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ(氧化矽膜)亦成為鳥嘴形狀。形成鳥嘴形狀之原因在於：於步驟S21中，一面對記憶體閘極電極MG進行侵蝕，一面進行氧化。又，藉由步驟S21之氧化處理，在矽間隔片SP與半導體基板SB(p型井PW)之間及矽間隔片SP與控制閘極電極CG之間延伸之部分的絕緣膜MZ(氧化矽膜)亦成為鳥嘴形狀。
即，進行步驟S21之氧化處理之前，在記憶體閘極電極MG與半導體基板SB(p型井PW)之間及記憶體閘極電極MG與控制閘極電極CG之間延伸之部分的絕緣膜MZ(氧化矽膜)之厚度大致均一。又，進行步驟S21之氧化處理之前，在矽間隔片SP與半導體基板SB(p型井PW)之間及矽間隔片SP與控制閘極電極CG之間延伸之部分的絕緣膜MZ(氧化矽膜)之厚度亦大致均一。然而，進行步驟S21之氧化處理之 後，在記憶體閘極電極MG與半導體基板SB(p型井PW)之間及記憶體閘極電極MG與控制閘極電極CG之間延伸之部分的絕緣膜MZ(氧化矽膜)之厚度變得不均一。又，進行步驟S21之氧化處理之後，在矽間隔片SP與半導體基板SB(p型井PW)之間及矽間隔片SP與控制閘極電極CG之間延伸之部分的絕緣膜MZ(氧化矽膜)之厚度亦變得不均一。
若具體地說明進行步驟S21之氧化處理後之絕緣膜MZ3之厚度的關係，則如下所述。
即，進行步驟S21之氧化處理之後，於剖面觀察(剖面觀察記憶體閘極電極MG)時，在記憶體閘極電極MG與半導體基板SB之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T32自與記憶體閘極電極MG之下表面端部MG4接觸(鄰接)之位置，向與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置逐步變薄。即，進行步驟S21之氧化處理之後，於剖面觀察(剖面觀察記憶體閘極電極MG)時，在半導體基板SB與記憶體閘極電極MG之間延伸之部分之絕緣膜MZ3的厚度T32隨著靠近記憶體閘極電極MG之角部MG3而逐步變薄(減小)。換言之，進行步驟S21之氧化處理之後，於剖面觀察時，在記憶體閘極電極MG與半導體基板SB之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T32自與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置，向與記憶體閘極電極MG之下表面端部MG4接觸(鄰接)之位置逐步變厚。即，進行步驟S21之氧化處理之後，於剖面觀察時，在記憶體閘極電極MG與半導體基板SB之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T32於與記憶體閘極電極MG之下表面端部MG4接觸(鄰接)之位置最厚，於與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置最薄。所製造之半導體裝置仍維持此種狀態。
若以如下方式進行步驟S21之氧化處理，則更佳，該方式係指進行步驟S21之氧化處理之後，在記憶體閘極電極MG與半導體基板SB 之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T32於與記憶體閘極電極MG之下表面端部MG4接觸(鄰接)之位置變為5~20nm左右。
又，進行步驟S21之氧化處理之後，於剖面觀察(剖面觀察記憶體閘極電極MG)時，在記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T33自與記憶體閘極電極MG之側面上端部MG5接觸(鄰接)位置，向與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置逐步變薄。即，進行步驟S21之氧化處理之後，於剖面觀察(剖面觀察記憶體閘極電極MG)時，在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分之絕緣膜MZ3的厚度T33隨著靠近記憶體閘極電極MG之角部MG3而逐步變薄(減小)。換言之，進行步驟S21之氧化處理之後，於剖面觀察時，在記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T33自與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置，向與記憶體閘極電極MG之側面上端部MG5接觸(鄰接)之位置而逐步變厚。即，進行步驟S21之氧化處理之後，於剖面觀察時，在記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ(氧化矽膜)的厚度T33於與記憶體閘極電極MG之側面上端部MG5接觸(鄰接)之位置最厚，於與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置最薄。所製造之半導體裝置仍維持此種狀態。
此處，記憶體閘極電極MG之下表面MG1為與半導體基板SB相向之一側的面，記憶體閘極電極MG之側面MG2為與控制閘極電極CG相向之一側的面。記憶體閘極電極MG之角部MG3為藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2而形成之角部。記憶體閘極電極MG之下表面端部(角部)MG4為記憶體閘極電極MG之下表面MG1之端部，但其為角部MG3之相反側之端部。記憶體閘極電極MG之側面上端部(角部)MG5為記憶體閘極電極MG之側面 MG2之端部(上端部)，但其為角部MG3之相反側之端部。
在矽間隔片SP與半導體基板SB(p型井PW)之間及矽間隔片SP與控制閘極電極CG之間延伸之部分之絕緣膜MZ之厚度的關係，亦與在記憶體閘極電極MG與半導體基板SB(p型井PW)之間及記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ(氧化矽膜)之厚度的關係相同。於上述說明(與厚度T32、T33相關聯之說明)中，只要將「記憶體閘極電極MG」替換為「矽間隔片SP」即可。
如上所述，進行步驟S21之氧化處理之後，於剖面觀察時，在記憶體閘極電極MG與半導體基板SB之間延伸之部分之絕緣膜MZ的厚度T32自記憶體閘極電極MG之下表面端部MG4側，向記憶體閘極電極MG之角部MG3側逐步變薄。又，進行步驟S21之氧化處理之後，於剖面觀察時，在記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ的厚度T33自記憶體閘極電極MG之側面上端部MG5側，向記憶體閘極電極MG之角部MG3側逐步變薄。因此，進行步驟S21之氧化處理之後，記憶體閘極電極MG之角部MG3較直角更銳利，其成為未達90°之角即銳角。即，進行步驟S21之氧化處理之後，記憶體閘極電極MG之角部MG3之內角(角度)α1未達90°(即α1<90°)。所製造之半導體裝置仍維持此種狀態。
即，藉由進行步驟S21之氧化處理，進行步驟S21之氧化處理之後與進行步驟S21之氧化處理之前相比較，可使記憶體閘極電極MG之角部MG3之內角(角度)α1減小。因此，即使於進行步驟S21之氧化處理之前，藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2而形成剖面觀察時呈大致直角(即90°)之角部MG3，進行步驟S21之氧化處理之後，亦藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2而形成剖面觀察時呈銳角(即未達90°)之角部MG3。
其次，如圖60所示，於步驟S10中除去矽間隔片SP。具體而言，該步驟S10之矽間隔片SP除去步驟可以如下方式進行。
即，首先如圖61所示，使用光微影技術，於半導體基板SB上形成覆蓋記憶體閘極電極MG且不覆蓋矽間隔片SP之光阻圖案RP1。其後，如圖62所示，藉由以該光阻圖案RP1為蝕刻掩膜之蝕刻(例如乾式蝕刻)而除去矽間隔片SP。此時，首先將覆蓋矽間隔片SP之表面之氧化膜OX除去，繼而將已露出之矽間隔片SP除去。其後，如圖63所示，除去光阻圖案RP1，圖60對應於該圖63之階段。藉由步驟S10之蝕刻步驟而除去矽間隔片SP，但記憶體閘極電極MG由光阻圖案RP1覆蓋，因此，未受到蝕刻而殘存。
其次，於步驟S11中，如圖64及圖65所示，藉由蝕刻(例如濕式蝕刻)而將絕緣膜MZ中的未由記憶體閘極電極MG覆蓋而露出之部分除去。此時，形成於記憶體閘極電極MG之表面之氧化膜OX亦被除去。即，於步驟S11中，在記憶體單元區域1A中，位於記憶體閘極電極MG下方與記憶體閘極電極MG及控制閘極電極CG之間的絕緣膜MZ殘存而未被除去，其他區域之絕緣膜MZ被除去，又，形成於記憶體閘極電極MG之表面之氧化膜OX亦被除去。根據圖64及圖65亦可知絕緣膜MZ於記憶體單元區域1A中，遍及記憶體閘極電極MG與半導體基板SB(p型井PW)之間的區域、及記憶體閘極電極MG與控制閘極電極CG之間的區域該兩個區域而連續地延伸。
關於以後之步驟，本實施形態4亦與上述實施形態1基本相同。即，與上述實施形態1同樣地進行上述步驟S12(閘極電極GE形成步驟)及其以後之步驟，但此處省略其重複說明。
圖66係於如上所述之製造步驟中製造之本實施形態4之半導體裝置的要部剖面圖，其相當於上述實施形態1之上述圖2。與上述圖2同樣地，圖66將圖66之點線圓所包圍之區域之放大圖抽出至圖66之下側 而加以表示。
以下說明本實施形態4之半導體裝置與上述實施形態1之半導體裝置之不同點。
於上述實施形態1中，絕緣膜MZ3於與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置，厚度局部地變薄，於某程度地遠離記憶體閘極電極MG之角部MG3之位置，絕緣膜MZ3之厚度大致均一。
相對於此，於本實施形態4中，在剖面觀察(剖面觀察記憶體閘極電極MG)時，在記憶體閘極電極MG與半導體基板SB之間延伸之部分之絕緣膜MZ的厚度T32自記憶體閘極電極MG之下表面端部MG4側，向記憶體閘極電極MG之角部MG3側逐步變薄。又，於剖面觀察(剖面觀察記憶體閘極電極MG)時，在記憶體閘極電極MG與控制閘極電極CG之間延伸之部分之絕緣膜MZ的厚度T33自記憶體閘極電極MG之側面上端部MG5側，向記憶體閘極電極MG之角部MG3側逐步變薄。再者，本實施形態4與上述實施形態1之相同點在於：絕緣膜MZ3亦遍及記憶體閘極電極MG與半導體基板SB之間、及記憶體閘極電極MG與控制閘極電極CG之間而連續地延伸。
即，於上述實施形態1中，在與記憶體閘極電極MG之角部MG3接觸(鄰接)之位置，絕緣膜MZ3之厚度局部地變薄，但於本實施形態4中，絕緣膜MZ3之厚度T32自記憶體閘極電極MG之下表面端部MG4側，向記憶體閘極電極MG之角部MG3側緩慢地變化，且逐步變薄。又，於本實施形態4中，絕緣膜MZ3之厚度T33自記憶體閘極電極MG之側面上端部MG5側，向記憶體閘極電極MG之角部MG3側緩慢地變化，且逐步變薄。即，於本實施形態4中，在半導體基板SB與記憶體閘極電極MG之間延伸之部分之絕緣膜MZ3的厚度T32隨著靠近記憶體閘極電極MG之角部MG3而逐步變薄(減小)。又，於本實施形態4中，在控制閘極電極CG與記憶體閘極電極MG之間延伸之部分之絕緣膜 MZ3的厚度T33隨著靠近記憶體閘極電極MG之角部MG3而逐步變薄(減小)。
除此以外，本實施形態4之半導體裝置之構造亦與上述實施形態1之半導體裝置基本相同，因此，此處省略其重複說明。因此，本實施形態4亦滿足上述實施形態1中所說明之上述第1特徵及上述第2特徵之特徵。
即，本實施形態4亦滿足上述第1特徵，藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2而形成之記憶體閘極電極MG之角部MG3之內角(角度)α1未達90°(即α1<90°)。即，藉由記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2，形成剖面觀察(剖面觀察記憶體閘極電極MG)時未達90°之角部MG3。即，記憶體閘極電極MG之角部MG3較直角更銳利，其成為未達90°之角即銳角。因此，記憶體閘極電極MG之下表面MG1與記憶體閘極電極MG之側面MG2所成之角未達90°。又，本實施形態4亦滿足上述第2特徵，此處省略與上述第2特徵相關之重複說明。
本實施形態4除了上述實施形態1中所獲得之效果之外，亦可進而獲得如下所述之效果。
於上述實施形態1中，若使絕緣膜MZ3之厚度過厚(若變厚至超過某值為止)，則存在記憶體閘極電極MG之角部MG3變鈍(角部MG3之尖銳度降低)之虞。相對於此，於本實施形態4中，即使使絕緣膜MZ3之厚度變厚，記憶體閘極電極MG之角部MG3亦不會變鈍(角部MG3之尖銳度亦不會降低)，絕緣膜MZ3之厚度越厚，則記憶體閘極電極MG之角部MG3越銳利(內角α1越小)。因此，本實施形態4不易產生使絕緣膜MZ3之厚度變厚時的不良。
另一方面，於上述實施形態1中，無需步驟S21之氧化處理，因此，可使半導體裝置之製造步驟數減少。因此，可抑制半導體裝置之 製造成本。
又，本實施形態4亦可與上述實施形態1~3組合。將本實施形態4與上述實施形態1~3組合，藉此，可使記憶體閘極電極MG之角部MG3之內角(角度)α1進一步減小，從而可使記憶體閘極電極MG之角部MG3更銳利。藉此，可更確實地享受根據上述實施形態1中所說明之上述第1特徵而獲得之效果。又，將本實施形態4與上述實施形態1~3組合，藉此，能夠自後方(即藉由步驟S21之氧化處理)而將絕緣膜MZ3之厚度調整為最佳厚度。
以上，基於上述實施形態而具體地對本發明者之發明進行了說明，但本發明並不限定於上述實施形態，當然可於不脫離其宗旨之範圍內進行各種變更。

Claims (17)

  1. 一種半導體裝置，其係包括非揮發性記憶體之記憶體單元，且包括：半導體基板；第1閘極電極，其介隔第1閘極絕緣膜而形成於上述半導體基板上，且構成上述記憶體單元；及第2閘極電極，其介隔積層絕緣膜而形成於上述半導體基板上，介隔上述積層絕緣膜而與上述第1閘極電極相鄰，且構成上述記憶體單元(memory cell)；上述積層絕緣膜遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極之間而形成，上述積層絕緣膜具有第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜，上述第2絕緣膜為具有電荷積累功能之絕緣膜，上述第1絕緣膜及上述第3絕緣膜各自之能帶間隙大於上述第2絕緣膜之能帶間隙，上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角為90°以上，上述第2閘極電極之與上述半導體基板相向之一側的第1面、及與上述第1閘極電極相向之一側的第2面所形成之第1角部的內角未達90°，與上述第2閘極電極之上述第1角部接觸之位置的上述第3絕緣膜之第1厚度係小於在上述半導體基板與上述第2閘極電極之間延伸之部分的上述第3絕緣膜之第2厚度。
  2. 如請求項1之半導體裝置，其中將第1極性之電荷自上述半導體基板注入至上述積層絕緣膜之上述第2絕緣膜，藉此進行上述記憶體單元之寫入，將與上述第1極性相反之第2極性之電荷自上述第2閘極電極注入至上述積層絕緣膜之上述第2絕緣膜，藉此進行上述記憶體單元之刪除。
  3. 如請求項2之半導體裝置，其中上述第1極性之電荷為電子，上述第2極性之電荷為電洞。
  4. 如請求項3之半導體裝置，其中於上述記憶體單元之寫入中，藉由源極側注入，而將電子注入至上述積層絕緣膜之上述第1閘極電極側。
  5. 如請求項1之半導體裝置，其中上述第1厚度小於在上述第1閘極電極與上述第2閘極電極之間延伸之部分的上述第3絕緣膜之第3厚度。
  6. 如請求項1之半導體裝置，其中上述第1絕緣膜包含氧化矽膜，上述第2絕緣膜包含氮化矽膜，上述第3絕緣膜包含氧化矽膜。
  7. 如請求項1之半導體裝置，其中上述第1絕緣膜包含氧化矽膜，上述第2絕緣膜包含氮化矽膜，上述第3絕緣膜包含氮氧化矽膜與上述氮氧化矽膜上之氧化矽膜之積層膜。
  8. 如請求項1之半導體裝置，其中上述第3絕緣膜包含高介電常數絕緣膜。
  9. 如請求項8之半導體裝置，其中上述第1絕緣膜及上述第2絕緣膜中之一者或兩者包含高介電常數絕緣膜。
  10. 如請求項1之半導體裝置，其中上述第2絕緣膜之於上述半導體 基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分之間所形成的角部帶有弧度。
  11. 如請求項1之半導體裝置，其中上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角為90°。
  12. 如請求項1之半導體裝置，其中上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角大於90°。
  13. 如請求項1之半導體裝置，其中在上述半導體基板與上述第2閘極電極之間延伸之部分之上述第3絕緣膜的厚度隨著靠近上述第1角部而逐步變薄，在上述第1閘極電極與上述第2閘極電極之間延伸之部分之上述第3絕緣膜的厚度隨著靠近上述第1角部而逐步變薄。
  14. 一種半導體裝置，其係包括非揮發性記憶體之記憶體單元，且包括：半導體基板；第1閘極電極，其介隔第1閘極絕緣膜而形成於上述半導體基板上，且構成上述記憶體單元；及第2閘極電極，其介隔積層絕緣膜而形成於上述半導體基板上，介隔上述積層絕緣膜而與上述第1閘極電極相鄰，且構成上述記憶體單元；上述積層絕緣膜係遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極之間而形成，上述積層絕緣膜具有第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜， 上述第2絕緣膜係具有電荷積累功能之絕緣膜，上述第1絕緣膜及上述第3絕緣膜各自之能帶間隙大於上述第2絕緣膜之能帶間隙，上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角為90°以上，上述第2閘極電極之與上述半導體基板相向之一側的第1面、及與上述第1閘極電極相向之一側的第2面所形成之第1角部的內角未達90°，藉由將第1極性之電荷自上述半導體基板注入至上述積層絕緣膜之上述第2絕緣膜，而進行上述記憶體單元之寫入，藉由將與上述第1極性相反之第2極性之電荷自上述第2閘極電極注入至上述積層絕緣膜之上述第2絕緣膜，而進行上述記憶體單元之刪除(erasing)。
  15. 一種半導體裝置之製造方法，該半導體裝置包括非揮發性記憶體之記憶體單元，上述半導體裝置之製造方法包括：(a)步驟，其準備半導體基板；(b)步驟，其介隔第1閘極絕緣膜而於上述半導體基板上形成構成上述記憶體單元之第1閘極電極；(c)步驟，其於上述半導體基板之主面與上述第1閘極電極之表面形成積層絕緣膜，該積層絕緣膜具有第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜；(d)步驟，其於上述積層絕緣膜上形成構成上述記憶體單元之第2閘極電極用之導電膜；及(e)步驟，其藉由將上述導電膜進行回蝕，介隔上述積層絕緣膜而將上述導電膜殘留於上述第1閘極電極之側壁上，形成上述 第2閘極電極；於上述(c)步驟中，藉由氧化處理而形成上述第3絕緣膜，上述積層絕緣膜遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極之間而延伸，上述第2絕緣膜為具有電荷積累功能之絕緣膜，上述第1絕緣膜及上述第3絕緣膜各自之能帶間隙大於上述第2絕緣膜之能帶間隙，上述第2絕緣膜之於上述半導體基板與上述第2閘極電極之間延伸之部分、與於上述第1閘極電極與上述第2閘極電極之間延伸之部分所成的角為90°以上，上述第2閘極電極之與上述半導體基板相向之一側的第1面、及與上述第1閘極電極相向之一側的第2面所形成之第1角部的內角未達90°。
  16. 如請求項15之半導體裝置之製造方法，其中上述第3絕緣膜包含氧化矽膜，於上述(c)步驟中，藉由ISSG氧化而形成上述第3絕緣膜。
  17. 如請求項15之半導體裝置之製造方法，其進而包括：(f)步驟，其於上述(e)步驟之後，進行氧化處理；以及(g)步驟，其於上述(f)步驟之後，將上述積層絕緣膜之露出部除去。
TW103137268A 2013-11-14 2014-10-28 半導體裝置及其製造方法 TWI633651B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-236087 2013-11-14
JP2013236087A JP6274826B2 (ja) 2013-11-14 2013-11-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW201521184A TW201521184A (zh) 2015-06-01
TWI633651B true TWI633651B (zh) 2018-08-21

Family

ID=53043012

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103137268A TWI633651B (zh) 2013-11-14 2014-10-28 半導體裝置及其製造方法

Country Status (5)

Country Link
US (2) US9293604B2 (zh)
JP (1) JP6274826B2 (zh)
KR (1) KR20150056049A (zh)
CN (1) CN104637947A (zh)
TW (1) TWI633651B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
KR101552921B1 (ko) * 2014-09-29 2015-09-15 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그 제조 방법
JP6510289B2 (ja) * 2015-03-30 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9472645B1 (en) * 2015-06-08 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual control gate spacer structure for embedded flash memory
JP6718248B2 (ja) * 2016-02-17 2020-07-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6591311B2 (ja) * 2016-02-24 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017163048A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置及びその製造方法
JP6629142B2 (ja) 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7034834B2 (ja) * 2018-05-30 2022-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111749A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
WO2007064048A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体記憶装置、その駆動方法およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4601287B2 (ja) 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US8105958B2 (en) * 2004-08-13 2012-01-31 Tokyo Electron Limited Semiconductor device manufacturing method and plasma oxidation treatment method
JP5142476B2 (ja) * 2006-03-24 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8106444B2 (en) * 2006-11-14 2012-01-31 Nec Corporation Semiconductor device
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
WO2009020228A1 (ja) * 2007-08-09 2009-02-12 Nec Corporation 不揮発性半導体記憶装置
JP2009054707A (ja) * 2007-08-24 2009-03-12 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2010108976A (ja) * 2008-10-28 2010-05-13 Renesas Technology Corp 半導体装置およびその製造方法
JP2011040782A (ja) 2010-10-18 2011-02-24 Renesas Electronics Corp 半導体装置の製造方法
JP2012094790A (ja) * 2010-10-29 2012-05-17 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011135105A (ja) * 2011-04-01 2011-07-07 Renesas Electronics Corp 半導体装置
KR102125749B1 (ko) * 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111749A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
WO2007064048A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体記憶装置、その駆動方法およびその製造方法

Also Published As

Publication number Publication date
JP2015095633A (ja) 2015-05-18
US9293604B2 (en) 2016-03-22
US20150129953A1 (en) 2015-05-14
US20160163882A1 (en) 2016-06-09
JP6274826B2 (ja) 2018-02-07
KR20150056049A (ko) 2015-05-22
CN104637947A (zh) 2015-05-20
TW201521184A (zh) 2015-06-01
US9406813B2 (en) 2016-08-02

Similar Documents

Publication Publication Date Title
TWI633651B (zh) 半導體裝置及其製造方法
US9825049B2 (en) Semiconductor device and manufacturing method of semiconductor device
TWI585903B (zh) 半導體裝置之製造方法
US9831259B2 (en) Semiconductor device
US10483114B2 (en) Method of manufacturing semiconductor device having a nonvolatile memory and a MISFET
US9159843B2 (en) Semiconductor device and method of manufacturing the same
JP5629120B2 (ja) 半導体装置
US9685565B2 (en) Semiconductor device and method of manufacturing the same
US20160043098A1 (en) Method of manufacturing semiconductor device
TW201344789A (zh) 半導體裝置及其製造方法
US10121895B2 (en) Method for producing semiconductor device and semiconductor device
TW201701486A (zh) 半導體裝置及其製造方法
TW201826379A (zh) 半導體裝置及其製造方法
JP6640632B2 (ja) 半導体装置の製造方法
JP2011210777A (ja) 半導体装置およびその製造方法
JP2014154665A (ja) 半導体装置の製造方法
JP2019071462A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees