JP6591311B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
そして、スプリットゲート型メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成された制御ゲート電極（選択ゲート電極）と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有する。さらに、スプリットゲート型メモリセルは、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有し、第２ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の積層構造であるＯＮＯ膜と呼ばれる構造である。
そして、特開２００６−４１３５４号公報（特許文献１）には、半導体基板の表面に凸型形状の活性領域を形成し、この凸型の活性領域を跨るように選択ゲート（制御ゲート電極）およびメモリゲート（メモリゲート電極）を配置したスプリットゲート型メモリセルが開示されている。そして、選択ゲート５００は、ゲート絶縁膜９００を介して活性領域上に形成されており、メモリゲート５５０は、ＯＮＯ膜からなるゲート絶縁膜９５０を介して活性領域上に形成されている。ＯＮＯ膜は、熱酸化シリコン膜、ＣＶＤ法で形成された窒化シリコン膜、および、ＣＶＤ法またはＩＳＳＧ法で形成された酸化シリコン膜の積層構造であり、電荷保持機能を有する。
特開２００６−４１３５４号公報
本願発明者は、上記特許文献１と同様の構造を有するフィン型不揮発性メモリセルを検討しており、そのメモリセルは、半導体基板の表面に形成された凸型形状の活性領域（「フィン」「凸部」と呼ぶ）を跨るように配置された制御ゲート電極とメモリゲート電極とを有している。半導体基板の表面から突出するフィンの周囲は、半導体基板の表面に形成された素子分離膜で覆われており、フィンは、素子分離膜から突出している。フィンは、直方体の突出部であり、半導体基板主面の第２方向（後述のＹ方向）に幅を有し、第２方向と直交する第１方向（後述のＸ方向）に延在し、主面（上面）と側面とを有している。制御ゲート電極は、第１方向に延在し、第１ゲート絶縁膜を介して、フィンの主面および側面に沿って形成されており、フィンの周囲の素子分離膜上に延在している。また、第１方向にて、メモリゲート電極は、制御ゲート電極に隣り合って配置され、第２方向に延在している。メモリゲート電極は、第２ゲート絶縁膜を介して、フィンの主面および側面に沿って形成されており、フィンの周囲の素子分離膜上に延在している。そして、第２ゲート絶縁膜は、前述のＯＮＯ膜で構成されており、素子分離膜とメモリゲート電極との間にも積層構造の第２ゲート絶縁膜の内の一部の層（窒化シリコン膜と、その上層の酸化シリコン膜）が介在している。また、制御ゲート電極およびメモリゲート電極を挟むようにフィン内には一対の半導体領域（ソース領域およびドレイン領域）が形成されている。つまり、不揮発性メモリセルは、直列接続された制御トランジスタとメモリトランジスタとで構成されているとも言える。
本願発明者の検討によれば、メモリトランジスタにおいて、フィンの高さに見合ったオン電流が確保できないため、所望の読出し特性、書込み特性が得られないという課題が有ることが判明した。例えば、制御トランジスタおよびメモリトランジスタを形成するフィンの初期高さを４０ｎｍとした場合、制御トランジスタでは、第１ゲート絶縁膜の膜厚が、例えば２ｎｍ程度であるため、制御トランジスタのオン電流に寄与するフィンの高さは３８ｎｍ程度であり、ほぼフィンの初期高さと等しい。一方、メモリトランジスタの場合、第２ゲート絶縁膜であるＯＮＯ膜の合計膜厚が２０ｎｍ程度あるため、メモリトランジスタのオン電流に寄与するフィンの高さは２０ｎｍ程度と、フィンの初期高さの１／２程度となってしまう。例えば、制御トランジスタでは、第１ゲート絶縁膜を熱酸化法で形成することによりフィンの高さが減少する。メモリトランジスタでは、先ず、フィンの表面を熱酸化して第２ゲート絶縁膜の一部を形成するため、フィン高さが減少する。さらに、前述のように、素子分離膜とメモリゲート電極との間に窒化シリコン膜と、その上の酸化シリコン膜とが介在することで、メモリゲート電極とフィンとが重なる範囲が減少する。この為、メモリトランジスタでは、オン電流に寄与するフィンの高さが初期高さに対して大幅に減少する。つまり、メモリトランジスタでは、フィンの初期高さに見合った、充分なオン電流が確保できず、読出し特性、書込み特性が劣化するものである。
つまり、フィン型不揮発性メモリを有する半導体装置において、より一層の性能向上が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１主面を有する半導体基板と、第１主面上に形成された素子分離膜と、半導体基板の一部であって、素子分離膜から突出し、平面視にて第１方向に延在する凸部と、を有する。半導体装置は、さらに、第１絶縁膜を介して、凸部の表面に沿って第１方向と直交する第２方向に延在し、かつ、素子分離膜の第２主面と重なる制御ゲート電極と、第２絶縁膜を介して、凸部の表面に沿って第２方向に延在し、かつ、素子分離膜の第３主面と重なるメモリゲート電極と、を有し、第１主面を基準として、第３主面は第２主面よりも低い。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の要部平面図である。 一実施の形態である半導体装置の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７と同一工程における半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に示す半導体装置の製造工程中の要部平面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置のデバイス構造＞
図１は、本実施の形態における半導体装置の要部平面図である。図１に示すように、メモリセル部Ａには、複数のメモリセルが行列状に配置され、メモリセルアレイを構成している。図２は、本実施の形態における半導体装置の要部断面図である。図２には、メモリセル部Ａの３つの断面図を示しており、メモリセル部Ａ１は、図１のＡ１−Ａ１´に沿う断面図、メモリセル部Ａ２は、図１のＡ２−Ａ２´に沿う断面図、メモリセル部Ａ３は、図１のＡ３−Ａ３´に沿う断面図である。つまり、メモリセル部Ａ１は、フィンＦＡの延在方向に沿う断面図であり、メモリセル部Ａ２は、制御ゲート電極ＣＧの延在方向に沿う断面図であり、メモリセル部Ａ３は、メモリゲート電極ＭＧの延在方向に沿う断面図である。
図１に示すように、メモリセル部Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。フィンＦＡは、例えば、半導体基板１の主面（表面、上面）１ａから選択的に突出した直方体の突出部（凸部）であり、フィンＦＡの下端部分は、半導体基板１の主面１ａを覆う素子分離膜ＳＴＭで囲まれている。フィンＦＡは、半導体基板１の一部であり、半導体基板１の活性領域である。従って、平面視において、隣り合うフィンＦＡの間は、素子分離膜ＳＴＭで埋まっており、フィンＦＡの周囲は、素子分離膜ＳＴＭで囲まれている。フィンＦＡは、メモリセルＭＣを形成する為の活性領域である。図示しないが、フィンＦＡは、メモリセルアレイの端部において終端している。つまり、フィンＦＡは、Ｘ方向において両端を有する。
複数のフィンＦＡ上には、Ｙ方向（Ｘ方向と直交する方向）に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側にはドレイン領域ＭＤが、そして、メモリゲート電極ＭＧ側にはソース領域ＭＳが形成されている。ドレイン領域ＭＤおよびソース領域ＭＳは、フィンＦＡの内部に形成されたｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において、隣り合う２つの制御ゲート電極ＣＧ間に形成されており、ソース領域ＭＳは、Ｘ方向において、隣り合う２つのメモリゲート電極ＭＧ間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。メモリセルＭＣは、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。メモリセルＭＣは、スプリットゲート型セル（スプリットゲート型メモリセル）である。
Ｘ方向に隣接する２つのメモリセルＭＣにおいて、ドレイン領域ＭＤまたはソース領域ＭＳは共有されている。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤに対して、Ｘ方向に鏡面対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳに対して、Ｘ方向に鏡面対称となっている。
各フィンＦＡには、Ｘ方向に、複数のメモリセルＭＣが形成されており、Ｘ方向に配列された複数のメモリセルＭＣのドレイン領域ＭＤは、コンタクトホールＣＮＴ内に形成されたプラグ電極ＰＧを介して、Ｘ方向に延在する金属配線ＭＷからなるソース線ＳＬに接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する金属配線ＭＷからなるビット線ＢＬに接続されている。好適には、ソース線ＳＬには、ビット線ＢＬとは異なる層の金属配線を用いる。
フィンＦＡは、半導体基板１の主面１ａから、主面１ａに垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡは、長辺方向に任意の長さ、短辺方向に任意の幅、高さ方向に任意の高さを有する。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部がラウンドした形状も含まれる。また、平面視でフィンＦＡが延在する方向が長辺方向であり、長辺方向に直交する方向が短辺方向である。つまり、長さは、幅よりも大きい。フィンＦＡは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。フィンＦＡは、幅方向において、対向する側面と、対向する側面を繋ぐ主面（上面）を有している。例えば、平面視で、蛇行パターンも含まれる。
次に、図２を用いてメモリセルＭＣの構造について説明する。
半導体基板１のメモリセル部Ａには、半導体基板１の突出部であるフィンＦＡが形成されている。フィンＦＡの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＭで囲まれている。つまり、図１に示すように、フィンＦＡ間は、素子分離膜ＳＴＭで分離されている。フィンＦＡの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ１が形成されている。言い換えると、フィンＦＡは、ｐ型ウエルＰＷ１内に形成されている。図示しないが、ｐ型ウエルＰＷ１内には、複数のフィンＦＡが形成されている。
フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上には、ゲート絶縁膜ＧＩｔを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向において、制御ゲート電極ＣＧに隣り合う領域には、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間は、このゲート絶縁膜ＧＩｍで電気的に分離されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間に、ゲート絶縁膜ＧＩｍとは異なる絶縁膜を介在させて電気的に分離しても良い。
ここで、ゲート絶縁膜ＧＩｔは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は２ｎｍである。また、ゲート絶縁膜ＧＩｍは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２と、絶縁膜ＩＦ２上に形成された絶縁膜ＩＦ３とからなる。絶縁膜ＩＦ２は、電荷蓄積層（電荷蓄積部、電荷蓄積領域）である窒化シリコン膜からなり、絶縁膜ＩＦ３は、窒化シリコン膜の表面を覆う酸窒化シリコン膜からなる。窒化シリコン膜は、７ｎｍの膜厚を有し、酸窒化シリコン膜は、９ｎｍの膜厚を有する。つまり、ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸窒化シリコン膜の積層構造を有し、その膜厚は、２０ｎｍとなり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔよりも厚い。ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、および、これらの積層構造としても良い。また、ゲート絶縁膜ＧＩｍとして、酸化シリコン膜（ＳｉＯ）、窒化シリコン膜（ＳｉＮ）、酸化アルミニウム膜（ＡｌＯｘ）、酸化ハフニウム膜（ＨｆＯｘ）、酸窒化シリコン膜（ＳｉＯＮ）を組み合わせた積層膜を用いても良い。例えば、半導体基板１側から、ＳｉＯ／ＳｉＯＮ／ＨｆＯｘ／ＡｌＯｘ、ＡｌＯｘ／ＳｉＯＮ／ＨｆＯｘ／ＡｌＯｘ、または、ＳｉＯＮ／ＳｉＯ／ＨｆＯｘ／ＡｌＯｘ等の積層構造としても良い。
メモリセル部Ａ２に示すように、フィンＦＡの短辺方向において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩｔを介して、フィンＦＡの主面ＦＡａおよび対向する側面ＦＡｓに沿って延在しており、フィンＦＡの下部を囲む（挟む）素子分離膜ＳＴＭ上に延在している。同様に、メモリセル部Ａ３に示すように、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍを介して、フィンＦＡの主面ＦＡａおよび対向する側面ＦＡｓに沿って延在しており、フィンＦＡを囲む（挟む）素子分離膜ＳＴＭ上に延在している。メモリゲート電極ＭＧの延在方向において、素子分離膜ＳＴＭとメモリゲート電極ＭＧとの間には、絶縁膜ＩＦ２と絶縁膜ＩＦ３とが介在している。
メモリゲート電極ＭＧの主面上にはシリサイド層ＳＣが形成されているが、制御ゲート電極ＣＧの主面は絶縁膜９で覆われておりシリサイド層は形成されていない。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの外側には、ソース領域ＭＳおよびドレイン領域ＭＤが設けられている。ソース領域ＭＳは、ｎ-型半導体領域ＥＸ１およびｎ+型半導体領域ＳＤ１を有し、ドレイン領域ＭＤは、ｎ-型半導体領域ＥＸ２およびｎ+型半導体領域ＳＤ２を有する。ソース領域ＭＳおよびドレイン領域ＭＤは、短辺方向および高さ方向において、素子分離膜ＳＴＭから露出したフィンＦＡの全域に形成されている。ソース領域ＭＳおよびドレイン領域ＭＤのｎ+型半導体領域ＳＤ１およびＳＤ２の表面にもシリサイド層ＳＣが形成されている。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上には、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷおよび層間絶縁膜ＩＬ１が形成されており、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＭＳ、および、ドレイン領域ＭＤを覆うように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＮＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＭＳおよびドレイン領域ＭＤのシリサイド層ＳＣに接続されている。
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。そして、長辺方向のドレイン領域ＭＤとソース領域ＭＳとの間の距離が、メモリセルＭＣのチャネル長に相当し、短辺方向における制御ゲート電極ＣＧまたはメモリゲート電極ＭＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する（重なる）領域が、メモリセルＭＣのチャネル幅に相当する。また、メモリセルＭＣは、制御トランジスタＣＴとメモリトランジスタＭＴとを有しているので、フィンＦＡの主面ＦＡａ上の制御ゲート電極ＣＧの長さが制御トランジスタＣＴのゲート長に相当し、短辺方向における制御ゲート電極ＣＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する（重なる）領域が、制御トランジスタＣＴのチャネル幅に相当する。また、フィンＦＡの主面ＦＡａ上のメモリゲート電極ＭＧの長さがメモリトランジスタＭＴのゲート長に相当し、短辺方向におけるメモリゲート電極ＭＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する（重なる）領域が、メモリトランジスタＭＴのチャネル幅に相当する。
本実施の形態では、メモリセル部Ａ３の素子分離膜ＳＴＭの主面ＳＴＭｍは、メモリセル部Ａ２の素子分離膜ＳＴＭの主面ＳＴＭｃよりも低くなっている。その為、素子分離膜ＳＴＭとメモリゲート電極ＭＧ間に絶縁膜ＩＦ２、ＩＦ３が介在したとしても、メモリトランジスタＭＴのオン電流に寄与するフィンの高さを、制御トランジスタＣＴのオン電流に寄与するフィンの高さに近づけることができる。従って、メモリトランジスタＭＴのオン電流を増加させることができ、読出し特性、書込み特性を向上させることができる。ここで、主面ＳＴＭｍが主面ＳＴＭｃよりも低いということは、半導体基板１の主面１ａを基準として、メモリゲート電極ＭＧと重なる領域（部分）の素子分離膜ＳＴＭの膜厚が、制御ゲート電極ＣＧと重なる領域（部分）の膜厚よりも薄いことを意味する。
更に、メモリセル部Ａ３の素子分離膜ＳＴＭの主面ＳＴＭｍは、メモリセル部Ａ２の素子分離膜ＳＴＭの主面ＳＴＭｃよりも距離Ｘだけ低くし、この距離Ｘを、ゲート絶縁膜ＧＩｍの膜厚Ｄ以上とするのが好ましい。メモリトランジスタＭＴのオン電流に寄与するフィンの高さを、制御トランジスタＣＴのオン電流に寄与するフィンの高さと同等またはそれ以上にすることができる。従って、メモリトランジスタＭＴのオン電流を増加させることができ、読出し特性、書込み特性を向上させることができる。ここで、オン電流に寄与するフィンの高さとは、メモリゲート電極ＭＧまたは制御ゲート電極ＣＧと、フィンＦＡの側壁ＦＡｓとが重なる範囲を意味する。ここで、素子分離膜ＳＴＭの主面ＳＴＭｃおよびＳＴＭｍは、例えば、素子分離膜ＳＴＭとフィンＦＡが接する部分とするのが好適である。また、ゲート絶縁膜ＧＩｍの膜厚Ｄは、絶縁膜ＩＦ１、ＩＦ２、および、ＩＦ３の合計膜厚の意味であり、絶縁膜ＩＦ１は、フィンＦＡの主面ＦＡａまたは側面ＦＡｓ上の膜厚、絶縁膜ＩＦ２およびＩＦ３は、フィンＦＡの主面ＦＡａ上又は素子分離膜ＳＴＭ上の膜厚とするのが好適である。
また、メモリセル部Ａ３の素子分離膜ＳＴＭの主面ＳＴＭｍを、メモリセル部Ａ２の素子分離膜ＳＴＭの主面ＳＴＭｃよりも下げたことで、メモリセル部Ａ３のフィン高さＨｍは、メモリセル部Ａ２のフィン高さＨｃよりも高い（大きい）。さらに、フィン高さＨｍとメモリセル部Ａ２のフィン高さＨｃとの差は、ゲート絶縁膜ＧＩｍの膜厚Ｄ以上となっている。ここで、フィン高さＨｍは、メモリセル部Ａ３の素子分離膜ＳＴＭの主面ＳＴＭｍからフィンＦＡの主面ＦＡａまでの距離であり、フィン高さＨｃは、メモリセル部Ａ２の素子分離膜ＳＴＭの主面ＳＴＭｃからフィンＦＡの主面ＦＡａまでの距離である。
また、メモリセル部Ａ３の素子分離膜ＳＴＭの主面ＳＴＭｍが、メモリセル部Ａ２の素子分離膜ＳＴＭの主面ＳＴＭｃよりも下がっているので、半導体基板１の主面１ａ上の素子分離膜ＳＴＭの膜厚は、制御ゲート電極ＣＧの下よりもメモリゲート電極ＭＧの下の方が薄くなっている。
なお、図２に示しているｐ型ウエルＰＷ１およびＰＷ２は、図３〜図１７では省略している。
＜半導体装置の製造工程について＞
図３〜図１７は、本実施の形態の半導体装置の形成工程中の要部断面図または平面図である。
まず、メモリセル部ＡのフィンＦＡの製造工程について説明する。
図３は、フィンＦＡを形成する領域を特定するためのマスク膜４の形成工程（ステップＳ１）を説明する図面である。
半導体基板１上に、絶縁膜２および３を堆積する。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜２は、酸化シリコン膜からなり、その膜厚は、２〜１０ｎｍ程度である。絶縁膜３は、窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。次に、絶縁膜３上に、アモルファスシリコン膜を堆積した後、所望の形状にパターニングすることにより、アモルファスシリコン膜からなるマスク膜４を形成する。マスク膜４の膜厚は、２０〜２００ｎｍとする。マスク膜４の両端に、フィンＦＡまたはＦＢが形成されるため、マスク膜４の幅によって、隣り合うフィンＦＡの間隔を決めることができる。
図４は、フィンＦＡを形成するためのハードマスク膜５の形成工程（ステップＳ２）を説明する図面である。
マスク膜４の上面および側面を覆うように、半導体基板１上に、１０〜４０ｎｍの膜厚の酸化シリコン膜を堆積した後、酸化シリコン膜に異方性ドライエッチングを施すことにより、マスク膜４の側壁上にハードマスク膜５を形成する。ハードマスク膜５の幅は、１０〜４０ｎｍとなる。ハードマスク膜５を形成した後、マスク膜４を除去する。
図５は、フィンＦＡの形成工程（ステップＳ３）を説明する図面である。
ハードマスク膜５をマスクとして、絶縁膜３および２、ならびに、半導体基板１に異方性ドライエッチングを施し、平面視において、ハードマスク膜５と等しい形状の絶縁膜３および２、ならびに、フィンＦＡを形成する。なお、ハードマスク膜５から露出した領域の半導体基板１を１００〜２５０ｎｍ掘り下げることで、半導体基板１の主面１ａからの高さ１００〜２５０ｎｍを有するフィンＦＡが形成できる。もちろん、メモリセル部ＡのフィンＦＡの幅ＷＡは、ロジック部ＢのフィンＦＢの幅ＷＢと等しい。ここで、フィンＦＡの幅とは、前述の制御ゲート電極ＣＧが交差する方向の長さである。フィンＦＡを形成した後、ハードマスク膜５を除去する。
次に、素子分離膜ＳＴＭの形成工程（ステップＳ４）を説明する。
半導体基板１の上に、フィンＦＡ、ならびに、絶縁膜２および３を完全に埋めるように酸化シリコン膜等からなる絶縁膜を堆積し、この絶縁膜にＣＭＰ（Chemical Mechanical Polishing）処理を施し、絶縁膜３の主面を露出させる。こうして、図６に示すように、半導体基板１の主面１ａ上に均一な主面６ａを有する絶縁膜６を形成する。絶縁膜６を形成した後、絶縁膜３および２を除去する。絶縁膜３のみを除去しても良い。
次に、図７に示すように、絶縁膜６にエッチング処理を施し、絶縁膜６の主面６ａを高さ方向に後退（下降）させ、フィンＦＡの側面の一部および主面を露出させる。こうして、メモリセル部ＡのフィンＦＡの下部に素子分離膜ＳＴＭを形成する。メモリセル部ＡのフィンＦＡの高さＨＡは、素子分離膜ＳＴＭの主面（上面、表面）ＳＴＭａからフィンＦＡの主面ＦＡａまでの距離である。こうして、素子分離膜ＳＴＭの形成工程（ステップＳ４）が完了する。
次に、図８〜図１７では、メモリセルＭＣの製造について説明する。図８〜図１７には、図２と同様に、メモリセル部Ａ１、Ａ２、および、Ａ３を示している。
図８に示すように、メモリセル部Ａ１、Ａ２、および、Ａ３には、フィンＦＡが準備されている。メモリセル部Ａ２およびＡ３において、フィンＦＡの初期幅ＷＡ、および、フィンＦＡの初期高さＨＡは等しく４０ｎｍ程度である。なお、図２に示すｐ型ウエルＰＷ１は、図７に示す素子分離膜ＳＴＭの形成工程（ステップＳ４）の後で、後述するステップ５の前に実施する。
図９は、絶縁膜７、導体膜８、および、絶縁膜９の形成工程（ステップＳ５）を示している。先ず、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに絶縁膜７を形成する。絶縁膜７は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化し、２ｎｍ程度の酸化シリコン膜を形成する。次に、絶縁膜７上に、フィンＦＡの高さ以上の膜厚の導体膜８を堆積し、導体膜８にＣＭＰ処理を施すことにより、平坦な主面を有する導体膜８を形成する。次に、導体膜８の主面上に、絶縁膜９を堆積する。導体膜８は、ポリシリコン膜（シリコン膜）、絶縁膜９は、窒化シリコン膜からなる。なお、導体膜８のＣＭＰ工程では、フィンＦＡの主面上に導体膜８が残っていることが肝要である。
図１０は、制御ゲート電極ＣＧの形成工程（ステップＳ６）を示している。絶縁膜９上に、レジスト膜ＰＲ１からなるマスク膜を選択的に形成する。レジスト膜ＰＲ１は、メモリセル部Ａにおいて、制御ゲート電極ＣＧの形成領域を覆い、それ以外の領域を露出するパターンを有する。絶縁膜９および導体膜８にドライエッチング処理を施し、レジスト膜ＰＲ１から露出する領域の絶縁膜９および導体膜８を除去することにより、制御ゲート電極ＣＧを形成する。絶縁膜７は、ドライエッチング処理またはその後の洗浄工程で加工されることにより、制御ゲート電極ＣＧの下にゲート絶縁膜ＧＩｔが形成される。なお、メモリセル部Ａ３では、絶縁膜９、導体膜８、および、絶縁膜７が除去され、フィンＦＡの主面ＦＡａおよび側面ＦＡｓが露出する。なお、レジスト膜ＰＲ１は、絶縁膜９をパターニングした後、または、絶縁膜９および導体膜８をパターニングした後に除去する。
図１１および図１２は、素子分離膜ＳＴＭの後退工程（ステップＳ７）を示している。図１１および図１２に示すように、隣り合う制御ゲート電極ＣＧに挟まれた領域をレジスト膜ＰＲ２からなるマスク膜で覆う。ただし、前述のメモリゲート電極ＭＧが形成される予定の隣り合う制御ゲート電極ＣＧに挟まれた領域は、レジスト膜ＰＲ２から露出させる。そして、レジスト膜ＰＲ２をエッチングマスクとして、レジスト膜ＰＲ２から露出した素子分離膜ＳＴＭをエッチングし、その主面ＳＴＭａを、半導体基板１の内部方向に後退（降下）させる。図１２ではエッチングされて後退する領域にハッチングを付している。つまり、レジスト膜ＰＲ２から露出し、かつ、隣り合うフィンＦＡの間および隣り合う制御ゲート電極ＣＧの間の領域の素子分離膜ＳＴＭが後退する。このエッチングには、例えば、フッ酸（ＨＦ）またはバッファードフッ酸（ＢＨＦ）によるウェットエッチングを用いることが好ましく、フィンＦＡ頭部の削れを低減できる。また、ウェットエッチングでは、マスク膜としてＢＡＲＣ膜とレジスト膜の積層膜を用いるのが好ましい。ＢＡＲＣ膜と下地の素子分離膜ＳＴＭとの密着性が高いため、マスク膜の剥がれ、または、ウェットエッチング液の染み出しによるエッチング不良を防止できる。また、エッチングには、フッ素系ガスを用いたドライエッチングを用いても良い。ここでは、メモリゲート電極ＭＧが形成される部分のＳＴＭの表面を後退させることが肝要である。さらに、素子分離膜ＳＴＭの後退量を、ゲート絶縁膜ＧＩｍの合計膜厚以上とすることが好適である。
図１３は、絶縁膜１０、１１および１３の形成工程（ステップＳ８）を示している。先ず、制御ゲート電極ＣＧから露出したフィンＦＡの主面ＦＡａおよび側面ＦＡｓに絶縁膜１０、１１および１３を順に形成する。絶縁膜１０は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した酸化シリコン膜であり、その膜厚は４ｎｍであり、ゲート絶縁膜ＧＩｔの膜厚よりも厚い。次に、絶縁膜１１は、ＣＶＤ法で形成した窒化シリコン膜からなり、その膜厚は７ｎｍとする。ここで、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｔの側面は、絶縁膜１１で覆われている。次に、絶縁膜１１上に絶縁膜１３をＣＶＤ法または熱酸化により形成する。絶縁膜１３は、例えば、形成した酸窒化シリコン膜からなり、その膜厚を９ｎｍとする。また、絶縁膜１３を、窒化シリコン膜からなる絶縁膜１１の表面を酸化して形成する場合、絶縁膜１１は、絶縁膜１３の膜厚分も考慮して、例えば、１６ｎｍ程度堆積しておく必要がある。
図１４は、メモリゲート電極ＭＧの形成工程（ステップＳ９）の一部の工程を示している。絶縁膜１３上に、例えば、ポリシリコン膜（シリコン膜）からなる導体膜１４を堆積する。導体膜１４は、制御ゲート電極ＣＧと絶縁膜９の積層体の高さ、および、メモリセル部Ａ３のフィンＦＡの高さ以上の膜厚を有する導体膜１４を堆積する。次に、導電膜１４に異方性ドライエッチングを施すことにより、制御ゲート電極ＣＧおよび絶縁膜９の側壁上に絶縁膜１０、１１、および１３を介してメモリゲート電極ＭＧおよびスペーサＳＰを形成する。なお、スペーサＳＰは、メモリゲート電極ＭＧと同様の構造であるが、後述の工程で除去されるため、メモリゲート電極ＭＧと異なる名称としている。
図１５は、スペーサＳＰ除去およびゲート絶縁膜ＧＩｍ形成工程（ステップＳ１０）を示している。先ず、メモリゲート電極ＭＧを覆い、スペーサＳＰを露出するレジスト膜（図示せず）を用いて、例えば、ウェットエッチング処理により、図１４に示すスペーサＳＰを除去する。続いて、メモリゲート電極ＭＧから露出した領域の絶縁膜１３、１１および１０を、例えば、ウェットエッチング処理によって除去して、メモリゲート電極ＭＧの下（つまり、メモリゲート電極ＭＧとフィンＦＡの間）に、選択的に絶縁膜１３、１１および１０を残し、絶縁膜ＩＦ３、ＩＦ２およびＩＦ１からなるゲート絶縁膜ＧＩｍを形成する。図１５に示すようにゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って形成されている。また、ゲート絶縁膜ＧＩｍの内の絶縁膜１１および１３は、素子分離膜ＳＴＭとメモリゲート電極ＭＧ間にも形成されている。さらに、ゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａとメモリゲート電極ＭＧ間だけなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間にも形成されている。
図１６は、ｎ-型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２の形成工程（ステップＳ１１）を示している。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、イオン注入法により、フィンＦＡ内に導入することにより、フィンＦＡ内にｎ-型半導体領域ＥＸ１およびＥＸ２を形成する。ｎ-型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出したフィンＦＡの主面および側面に注入されるので、ｎ-型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ-型半導体領域ＥＸ１は、メモリゲート電極ＭＧと、ｎ-型半導体領域ＥＸ２は、制御ゲート電極ＣＧと、一部重なる。
図１７は、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ、ｎ+型半導体領域（不純物拡散層）ＳＤ１およびＳＤ２、ならびに、シリサイド層ＳＣの形成工程（ステップＳ１２）を示している。フィンＦＡの主面ＦＡａを覆うように、半導体基板１上に、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性ドライエッチングを施す。こうして、メモリセル部Ａ１において、制御ゲート電極ＣＧおよび絶縁膜９の側壁上、および、メモリゲート電極ＭＧの側壁上にサイドウォールスペーサＳＷを形成する。前述の異方性ドライエッチングによって、メモリセル部Ａ２およびＡ３において、サイドウォールスペーサＳＷ形成用の絶縁膜は、除去され、絶縁膜９またはメモリゲート電極ＭＧが露出している。
次に、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、サイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いてフィンＦＡにイオン注入法で導入することで、ｎ+型半導体領域ＳＤ１およびＳＤ２を形成する。
このようにして、ｎ-型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ+型半導体領域ＳＤ１とにより、メモリセルＭＣのソース領域ＭＳとして機能するｎ型の半導体領域が形成され、ｎ-型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ+型半導体領域ＳＤ２とにより、メモリセルＭＣのドレイン領域ＭＤとして機能するｎ型の半導体領域が形成される。
次に、メモリゲート電極ＭＧ、ソース領域ＭＳ、および、ドレイン領域ＭＤの表面にシリサイド層ＳＣを形成する。シリサイド層ＳＣは、好ましくは、コバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。
これ以降の工程は、図２を参照しながら説明する。
次に、層間絶縁膜ＩＬ１およびＩＬ２、プラグ電極ＰＧ、金属配線ＭＷの形成工程（ステップＳ１３）を説明する。先ず、半導体基板１上に、層間絶縁膜ＩＬ１を形成（堆積）する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。次に、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨（研磨処理）し、図２に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ上の絶縁膜９及びメモリゲート電極ＭＧ上のシリサイド層ＳＣが露出する。
次に、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。層間絶縁膜ＩＬ２の形成後、層間絶縁膜ＩＬ２の上面をＣＭＰ法により研磨して、層間絶縁膜ＩＬ２の上面の平坦性を高めても良い。
次に、層間絶縁膜ＩＬ１およびＩＬ２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴから、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤの表面に形成したシリサイド層ＳＣが露出する。
次に、コンタクトホールＣＮＴ内に、接続用の導電部材として、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する。プラグ電極ＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（タングステン膜）との積層構造となっている。プラグ電極ＰＧは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤに接続されている。
次に、層間絶縁膜ＩＬ２上に金属配線ＭＷを形成する。金属配線ＭＷは、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図２では、図面の簡略化のために、金属配線ＭＷは、バリア導体膜および主導体膜を一体化して示してある。また、プラグ電極ＰＧも同様である。
以上の工程により、本実施の形態の半導体装置が完成する。
上記の製法によれば、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍを形成する前に、メモリゲート電極ＭＧが形成される部分（領域）の素子分離膜ＳＴＭの表面を後退させる工程を有する。従って、ゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧを形成した後、メモリトランジスタＭＴのオン電流に寄与するフィンの高さを、制御トランジスタＣＴのオン電流に寄与するフィンの高さに近づけることができる。
また、後退量をゲート絶縁膜ＧＩｍの合計膜厚以上とすることで、メモリトランジスタＭＴのオン電流に寄与するフィンの高さを、制御トランジスタＣＴのオン電流に寄与するフィンの高さと同等またはそれ以上にすることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
Ａ、Ａ１、Ａ２、Ａ３ メモリセル部
ＢＬ ビット線
ＣＧ 制御ゲート電極
ＣＮＴ コンタクトホール
ＣＴ 制御トランジスタ
ＥＸ１、ＥＸ２、ＥＸ３ ｎ-型半導体領域
ＦＡ フィン
ＦＡａ 主面
ＦＡｓ 側面
ＧＩｍ、ＧＩｔ ゲート絶縁膜
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＭＣ メモリセル
ＭＤ ドレイン領域
ＭＥ１、ＭＥ２ 金属膜
ＭＧ メモリゲート電極
ＭＳ ソース領域
ＭＴ メモリトランジスタ
ＭＷ 金属配線
ＰＧ プラグ電極
ＰＲ１、ＰＲ２ レジスト膜
ＰＷ１ ｐ型ウエル
ＳＣ シリサイド層
ＳＬ ソース線
ＳＰ スペーサ
ＳＴＭ 素子分離膜
ＳＴＭａ、ＳＴＭｃ、ＳＴＭｍ 主面
ＳＷ サイドウォールスペーサ
１ 半導体基板
１ａ 主面（上面）
２、３、６、７、９、１０、１１、１３ 絶縁膜
４ マスク膜
５ ハードマスク膜
６ａ 主面
８、１４ 導体膜

Claims (7)

  1. 第１主面を有する半導体基板と、
    前記第１主面上に形成された素子分離膜と、
    前記半導体基板の一部であって、前記素子分離膜から突出し、平面視にて第１方向に延在する凸部と、
    第１絶縁膜を介して、前記凸部の表面に沿って前記第１方向と直交する第２方向に延在し、かつ、前記素子分離膜の第１部分の第２主面と重なる制御ゲート電極と、
    第２絶縁膜を介して、前記凸部の表面に沿って前記第２方向に延在し、かつ、前記素子分離膜の第２部分の第３主面と重なるメモリゲート電極と、
    を有する半導体装置であって、
    前記第１部分で、前記制御ゲート電極は、前記第２主面と接触しており、
    前記第２部分で、前記第２絶縁膜は、前記凸部から連続的に延在し、前記第３主面と前記メモリゲート電極との間に介在し、
    前記第１主面を基準として、前記第３主面は、前記第２主面よりも低い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２絶縁膜は、窒化シリコン膜であり、
    前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１主面上において、前記第２部分の前記素子分離膜の膜厚は、前記第１部分の前記素子分離膜の膜厚よりも薄い、半導体装置。
  4. 第１主面を有する半導体基板と、
    前記第１主面上に形成された素子分離膜と、
    前記半導体基板の一部であって、前記素子分離膜から突出し、平面視にて第１方向に延在する凸部と、
    第１絶縁膜を介して、前記凸部の表面に沿って前記第１方向と直交する第２方向に延在し、かつ、前記素子分離膜の第１部分の第２主面と重なる制御ゲート電極と、
    第２絶縁膜を介して、前記凸部の表面に沿って前記第２方向に延在し、かつ、前記素子分離膜の第２部分の第３主面と重なるメモリゲート電極と、
    を有する半導体装置であって、
    前記第３主面から前記メモリゲート電極が重なる前記凸部の先端までの高さは、前記第２主面から前記制御ゲート電極が重なる前記凸部の先端までの高さよりも高い、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１部分で、前記制御ゲート電極は、前記第２主面と接触しており、
    前記第２部分で、前記第２絶縁膜は、前記凸部から連続的に延在し、前記第３主面と前記メモリゲート電極との間に介在している、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２絶縁膜は、窒化シリコン膜であり、
    前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い、半導体装置。
  7. 請求項４に記載の半導体装置において、
    前記第１主面上において、前記第２部分の前記素子分離膜の膜厚は、前記第１部分の前記素子分離膜の膜厚よりも薄い、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6629142B2 (ja) 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10276581B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit chip and manufacturing method thereof
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
CN112466952A (zh) * 2020-11-27 2021-03-09 复旦大学 半导体器件及制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260334B4 (de) * 2002-12-20 2007-07-12 Infineon Technologies Ag Fin-Feldeffektransitor-Speicherzelle, Fin-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Speicherzelle
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2006066564A (ja) * 2004-08-26 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法
JP5191633B2 (ja) * 2006-04-04 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9449831B2 (en) * 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
JP5498011B2 (ja) * 2008-11-13 2014-05-21 株式会社東芝 不揮発性半導体記憶装置
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
JP6274826B2 (ja) * 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology

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