CN107123652A - 半导体装置以及用于制造半导体装置的方法 - Google Patents

半导体装置以及用于制造半导体装置的方法 Download PDF

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Abstract

本发明涉及半导体装置以及用于制造半导体装置的方法。半导体装置包括包含主表面的半导体衬底、形成在主表面上方的元件分离膜以及从元件分离膜突出并且在平面视图中的第一方向上延伸的鳍。半导体装置进一步包括控制栅极电极和存储器栅极电极，其中控制栅极电极通过栅极绝缘膜沿着鳍的表面在与第一方向垂直的第二方向上延伸，并且与元件分离膜的第一主表面重叠，存储器栅极电极通过绝缘膜沿着鳍的表面在第二方向上延伸并且与元件分离膜的第二主表面重叠，其中相对于主表面，第二主表面低于第一主表面。

Description

半导体装置以及用于制造半导体装置的方法
相关申请的交叉引用
通过引用将2016年2月24日提交的日本专利申请No.2016-032688的公开(包括说明书、附图和摘要)的全部内容并入本文中。
技术领域
本发明涉及半导体装置以及用于制造该半导体装置的方法，并且本发明能够适合地用于例如包括非易失性存储器的半导体装置。
背景技术
作为电可写且可擦除的非易失性存储器，EEPROM(电可擦除可编程只读存储器)已被广泛使用。这些当前广泛使用的由闪存存储器代表的储存装置包括MISFET的栅极电极之下由氧化物膜围绕的捕获绝缘膜或导电浮栅电极，并且使浮栅或捕获绝缘膜中的电荷累积状态成为作为晶体管的阈值读出的存储器信息。该捕获绝缘膜意指能够累积电荷的绝缘膜，并且可以引用氮化硅膜等作为示例。通过将电荷注入到这样的电荷累积区/从这样的电荷累积区释放电荷，改变MISFET的阈值并将MISFET作为储存元件操作。作为这种闪存存储器，存在使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅极型单元。在这样的存储器中，通过使用氮化硅膜作为电荷累积区，与导电浮栅膜相比，存在以下优势：因为离散地累积电荷而在数据保持的可靠性方面有卓越的优点，因为在数据保持的可靠性方面的卓越而有使得氮化硅膜上方和下方的氧化物膜是薄膜的能力以及降低写/擦除操作的电压的能力，等等。
另外，分裂栅极型存储器单元包括通过第一栅极绝缘膜形成在半导体衬底上方的控制栅极电极(选择性栅极电极)，以及通过包括电荷累积区的第二栅极绝缘膜形成在半导体衬底上方的存储器栅极电极。进一步的，分裂栅极型存储器单元包括形成在半导体衬底的表面上方以将控制栅极电极和存储器栅极电极夹在中间的一对半导体区(源区和漏区)，并且第二栅极绝缘膜具有称作ONO膜的结构，其中ONO膜是氧化硅膜、氮化硅膜和氧化硅膜的层叠结构。
另外，在日本未经审查的专利申请公布2006-41354中，公开了分裂栅极型存储器单元，在该分裂栅极型存储器单元中，突起形状的有源区形成在半导体衬底的表面上方，选择性栅极(控制栅极电极)和存储器栅极(存储器栅极电极)被安置为跨过突起形状的有源区。进一步的，选择性栅极500通过栅极绝缘膜900形成在有源区上方，并且存储器栅极550通过由ONO膜形成的栅极绝缘膜950形成在有源区上方。ONO膜具有热氧化硅膜、由CVD方法形成的氮化硅膜以及由CVD方法或ISSG方法形成的氧化硅膜的层叠结构，并且具有电荷保持功能。
发明内容
本申请的发明人已经研究了具有与日本未经审查的专利申请公布2006-41354的结构类似的结构的鳍型非易失性存储器单元，并且该存储器单元包括安置为跨过突起形状的有源区(称作“鳍”和“突起部”)的控制栅极电极和存储器栅极电极，其中突起形状的有源区形成在半导体衬底的表面上方。从半导体衬底的表面突出的鳍的外围覆盖有形成在半导体衬底的表面上方的元件分离膜，并且鳍从元件分离膜突出。鳍是长方体的突出部分，具有在半导体衬底的主表面的第二方向(下文所述的Y方向)上的宽度，在与第二方向垂直的第一方向(下文所述的X方向)上延伸，并且具有主表面(上表面)和侧表面。控制栅极电极在第一方向上延伸，通过第一栅极绝缘膜沿着鳍的主表面和侧表面形成，并且在鳍周围的元件分离膜上方延伸。另外，存储器栅极电极被安置为在第一方向上与控制栅极电极相邻，并且在第二方向上延伸。存储器栅极电极通过第二栅极绝缘膜沿着鳍的主表面和侧表面形成，并且在鳍周围的元件分离膜上方延伸。进一步的，第二栅极绝缘膜由上文所述的ONO膜形成，并且层状结构(氮化硅膜及其上层的氧化硅膜)的第二栅极绝缘膜内的部分的层也施加在元件分离膜和存储器栅极电极之间。另外，在鳍内形成一对半导体区(源区和漏区)以将控制栅极电极和存储器栅极电极夹在其间。换言之，也可以说，非易失性存储器单元由串联耦接的控制晶体管和存储器晶体管形成。
根据本申请的发明人的研究，已发现在存储器晶体管中，存在由于不能确保与鳍的高度匹配的导通电流，所以不能得到所期望的读特性和写特性这样的问题。例如，当使得形成控制晶体管和存储器晶体管的鳍的初始高度为40nm时，在控制晶体管中，因为第一栅极绝缘膜的膜厚度是例如大约2nm，所以对控制晶体管的导通电流有贡献的鳍的高度是大约38nm，并且一般等于鳍的初始高度。另一方面，在存储器晶体管的情况下，因为作为第二栅极绝缘膜的ONO膜的总膜厚度为大约20nm，所以对存储器晶体管的导通电流有贡献的鳍的高度是大约20nm，该高度变成了鳍的初始高度的大约1/2。例如，在控制晶体管中，通过由热氧化方法来形成第一栅极绝缘膜，鳍的高度减小。在存储器晶体管中，首先，因为第二栅极绝缘膜的一部分通过鳍的表面的热氧化形成，所以鳍的高度减小。并且，因为氮化硅膜和其上方的氧化硅膜施加在如上所述的元件分离膜和存储器栅极电极之间，所以存储器栅极电极和鳍重叠的范围减小。因此，在存储器晶体管中，相对于初始高度，对导通电流有贡献的鳍的高度显著地减小。也就是说，在存储器晶体管中，不能确保充足的与鳍的初始高度匹配的导通电流，并且读特性和写特性恶化。
换言之，期望在包括鳍型非易失性存储器的半导体装置中的特性的进一步改善。
其它问题和新特征将从附图和本说明书的描述中被阐明。
根据实施例，半导体装置包括包含第一主表面的半导体衬底、形成在第一主表面上方的元件分离膜以及作为半导体衬底的一部分的突起部，该突起部从元件分离膜突出并在平面视图中的第一方向上延伸。半导体装置进一步包括控制栅极电极和存储器栅极电极，其中控制栅极电极通过第一绝缘膜沿着突起部的表面在与第一方向垂直的第二方向上延伸并且与元件分离膜的第二主表面重叠，存储器栅极电极通过第二绝缘膜沿着突起部的表面在第二方向上延伸并且与元件分离膜的第三主表面重叠，其中相对于第一主表面，第三主表面低于第二主表面。
根据实施例，能够改善半导体装置的性能。
附图说明
图1是作为实施例的半导体装置的基本部分的平面视图。
图2是作为实施例的半导体装置的基本部分的截面视图。
图3是在作为实施例的半导体装置的制造步骤期间的基本部分的截面视图。
图4是在图3之后的半导体装置的制造步骤期间的基本部分的截面视图。
图5是在图4之后的半导体装置的制造步骤期间的基本部分的截面视图。
图6是在图5之后的半导体装置的制造步骤期间的基本部分的截面视图。
图7是在图6之后的半导体装置的制造步骤期间的基本部分的截面视图。
图8是在图7的相同步骤中的半导体装置的制造步骤期间的基本部分的截面视图。
图9是在图8之后的半导体装置的制造步骤期间的基本部分的截面视图。
图10是在图9之后的半导体装置的制造步骤期间的基本部分的截面视图。
图11是在图10之后的半导体装置的制造步骤期间的基本部分的截面视图。
图12是在图11之后的半导体装置的制造步骤期间的基本部分的截面视图。
图13是在图11之后的半导体装置的制造步骤期间的基本部分的截面视图。
图14是在图13之后的半导体装置的制造步骤期间的基本部分的截面视图。
图15是在图14之后的半导体装置的制造步骤期间的基本部分的截面视图。
图16是在图15之后的半导体装置的制造步骤期间的基本部分的截面视图。
图17是在图16之后的半导体装置的制造步骤期间的基本部分的截面视图。
具体实施方式
在以下的实施例中，尽管当为了方便的缘故而需要时将把描述分成多个部分或实施例，但这些部分或实施例不是彼此不相关的，并且除了特别明确说明的情况，一个与另一个的部分或全部具有修改、细节、补充说明等的关系。进一步的，在以下实施例中，当提到元件等的量(包括个数、数值、数量和范围等)时，元件等的量不限于所提到的特定的量，而是可以等于或大于以及等于或小于所提到的特定的量，除了特别明确指定的情况、原理上明显限于特定的量的情况等等以外。并且，在以下实施例中，无须说明，其构成元件(还包括基本步骤等)不一定是不可或缺的，除了特别明确指定的情况、原理上被认为是明显不可或缺的情况等等以外。以类似的方式，在以下实施例中，当提到构成元件等的形状、位置关系等时，它们要包含与构成元件等的形状等基本近似或类似的形状等，除了特别明确指定的情况、原理上明显被认为不是这种情况的情况等等以外。对于上述数值和范围，这个事实也类似。
以下，将基于附图详细说明实施例。并且，在用于说明实施例的所有附图中，将为具有相同功能的构件给定相同的附图标记，并且将省略对具有相同功能的构件的重复说明。进一步，在以下实施例中，除特别需要时，原则上将不会重复对相同或相似部分的说明。
并且，在实施例中所使用的附图中，还存在为了便于理解附图，即使在截面视图中也省略剖面线的情况。进一步，还存在为了便于理解附图，即使在平面视图中也给定剖面线的情况。
(实施例)
<半导体装置的装置结构>
图1是本实施例中的半导体装置的基本部分的平面视图。如图1中所示，在存储器单元部A中，多个存储器单元被安置为矩阵形状并形成存储器单元阵列。图2是本实施例中的半导体装置的基本部分的截面视图。在图2中，示出了存储器单元部A的三幅截面视图，存储器单元部A1是沿着图1的A1-A1’的截面视图，存储器单元部A2是沿着图1的A2-A2’的截面视图，以及存储器单元部A3是沿着图1的A3-A3’的截面视图。换言之，存储器单元部A1是沿着鳍FA的延伸方向的截面视图，存储器单元部A2是沿着控制栅极电极CG的延伸方向的截面视图，以及存储器单元部A3是沿着存储器栅极电极MG的延伸方向的截面视图。
如图1中所示，在存储器单元部A中，在X方向上延伸的多个鳍FA以相等的间隔安置在Y方向上。例如，鳍FA是选择性地从半导体衬底1的主表面(表面、上表面)1a突出的长方体的突出部(突起部)，并且鳍FA的下端部分被覆盖半导体衬底1的主表面1a的元件分离膜STM围绕。鳍FA是半导体衬底1的一部分，并且是半导体衬底1的有源区。因此，在平面视图中，相邻的鳍FA之间的间隙填充有元件分离膜STM，并且鳍FA的外围被元件分离膜STM围绕。鳍FA是用于形成存储器单元MC的有源区。尽管未例示出，但鳍FA终止在存储器单元阵列的端部处。换言之，鳍FA在X方向上有两个端部。
在多个鳍FA上方，安置了在Y方向(与X方向垂直的方向)上延伸的多个控制栅极电极CG和多个存储器栅极电极MG。为了将控制栅极电极CG和存储器栅极电极MG夹在中间，在控制栅极电极CG侧形成漏区MD并在存储器栅极电极MG侧形成源区MS。漏区MD和源区MS是形成在鳍FA内的n型半导体区。漏区MD形成在X方向上彼此相邻的两个控制栅极电极CG之间，并且源区MS形成在X方向上彼此相邻的两个存储器栅极电极MG之间。存储器单元MC包括控制栅极电极CG、存储器栅极电极MG、漏区MD和源区MS。存储器单元MC包括控制晶体管CT和存储器晶体管MT，其中控制晶体管CT包括控制栅极电极CG，存储器晶体管MT与控制晶体管CT耦接并且包括存储器栅极电极MG。存储器单元MC是分裂栅极型单元(分裂栅极型存储器单元)。
在X方向上彼此相邻的两个存储器单元MC中，漏区MD或源区MS被共享。共享漏区MD的两个存储器单元MC关于漏区MD在X方向上彼此镜像对称，而共享源区MS的两个存储器单元MC关于源区MS在X方向上彼此镜像对称。
在每个鳍FA中，在X方向上形成多个存储器单元MC，在X方向上排列的多个存储器单元MC的漏区MD通过形成在接触孔CNT内的插塞电极PG与源线SL耦接，其中源线SL由在X方向上延伸的金属导线MW形成。另外，在Y方向上排列的多个存储器单元MC的源区MS与位线BL耦接，其中位线BL由在Y方向上延伸的金属导线MW形成。优选的是将与位线BL不同的层的金属导线用于源线SL。
鳍FA是例如长方体的突出部，该长方体在与半导体衬底1的主表面1a垂直的方向上从主表面1a突出。鳍FA具有长侧方向上的可选的长度、短侧方向上的可选的宽度以及高度方向上的可选的高度。鳍FA不一定是长方体，而包括通过削圆在短侧方向上的截面视图中的矩形的拐角部分所得的形状。并且，在平面视图中鳍FA延伸所沿着的方向是长侧方向，并且与长侧方向垂直的方向是短侧方向。简言之，长度大于宽度。只要鳍FA是具有长度、宽度和高度的突出部，鳍FA的形状就不是问题。在宽度方向上，鳍FA具有相对的侧表面和与相对的侧表面耦接的主表面(上表面)。例如，还包括平面视图中弯曲的图案。
接着，将使用图2说明存储器单元MC的结构。
在半导体衬底1的存储器单元部A中形成鳍FA，其中鳍FA是半导体衬底1的突出部。鳍FA的下部部分被形成在半导体衬底1的主表面1a上方的元件分离膜STM围绕。换言之，如图1中所示，鳍FA被元件分离膜STM分离。在鳍FA的下部部分中，形成作为p型半导体区的p型阱PW1。换言之，鳍FA形成在p型阱PW1内。多个鳍FA形成在p型阱PW1内，尽管并未例示出它们。
控制栅极电极CG通过栅极绝缘膜GIt形成在鳍FA的主表面FAa和侧表面FAs上方，并且存储器栅极电极MG通过栅极绝缘膜GIm形成于在鳍FA的长侧方向上与控制栅极电极CG相邻的区中。控制栅极电极CG和存储器栅极电极MG通过栅极绝缘膜GIm彼此电分离。可将不同于栅极绝缘膜GIm的绝缘膜施加在控制栅极电极CG和存储器栅极电极MG之间用于电分离。
此处，栅极绝缘膜GIt是通过对鳍FA的主表面FAa和侧表面FAs热氧化形成的热氧化膜(氧化硅膜)，并且其膜厚度是2nm，其中鳍FA是由硅形成的半导体衬底1的突出部。并且，栅极绝缘膜GIm包括绝缘膜IF1、形成在绝缘膜IF1上方的绝缘膜IF2和形成在绝缘膜IF2上方的绝缘膜IF3，其中绝缘膜IF1由通过对鳍FA的主表面FAa和侧表面FAs热氧化形成的并且具有4nm膜厚度的热氧化膜(氧化硅膜)形成，其中鳍FA是由硅形成的半导体衬底1的突出部。绝缘膜IF2由作为电荷累积层(电荷累积部、电荷累积区)的氮化硅膜形成，并且绝缘膜IF3由覆盖氮化硅膜的表面的氧氮化硅膜形成。氮化硅膜具有7nm的膜厚度，并且氧氮化硅膜具有9nm的膜厚度。换言之，栅极绝缘膜GIm具有氧化硅膜、氮化硅膜和氧氮化硅膜的层叠结构，并且栅极绝缘膜GIm的膜厚度变成20nm，这比控制栅极电极CG下方的栅极绝缘膜GIt更厚。栅极绝缘膜GIm可以是氧化硅膜、氮化硅膜、氧氮化硅膜和它们的层叠结构。并且，作为栅极绝缘膜GIm，可以使用结合了硅的氧化物膜(SiOx)、氮化硅膜(SiN)、铝的氧化物膜(AlOx)、铪的氧化物膜(HfOx)以及氧氮化硅膜(SiON)的层叠膜。例如，栅极绝缘膜GIm可以具有从半导体衬底1侧起的SiOx/SiON/HfOx/AlOx、AlOx/SiON/HfOx/AlOx或SiON/SiOx/HfOx/AlOx等等的层叠结构。
如存储器单元部A2中所示，在鳍FA的短侧方向上，控制栅极电极CG通过栅极绝缘膜GIt沿着鳍FA的主表面FAa和相对的侧表面FAs延伸，并且在围绕鳍FA的下部部分(将鳍FA的下部部分夹在中间)的元件分离膜STM的上方延伸。以类似的方式，如存储器单元部A3中所示，在鳍FA的短侧方向上，存储器栅极电极MG通过栅极绝缘膜GIm沿着鳍FA的主表面FAa和相对的侧表面FAs延伸，并且在围绕鳍FA(将鳍FA夹在中间)的元件分离膜STM的上方延伸。在存储器栅极电极MG的延伸方向上，在元件分离膜STM和存储器栅极电极MG之间，插入绝缘膜IF2和绝缘膜IF3。
尽管硅化物层SC形成在存储器栅极电极MG的主表面上方，但是控制栅极电极CG的主表面覆盖有绝缘膜9，没有形成硅化物层。并且，将源区MS和漏区MD布置在控制栅极电极CG和存储器栅极电极MG的外侧以便将控制栅极电极CG和存储器栅极电极MG夹在中间。源区MS包括n-型半导体区EX1和n+型半导体区SD1，并且漏区MD包括n-型半导体区EX2和n+型半导体区SD2。在短侧方向和高度方向上，源区MS和漏区MD形成在从元件分离膜STM暴露的鳍FA的整个区的上方。在源区MS和漏区MD的n+型半导体区SD1和SD2的表面上方，也形成了硅化物层SC。
在控制栅极电极CG和存储器栅极电极MG的侧壁上方，形成侧壁间隔件(侧壁、侧壁绝缘膜)SW和层间绝缘膜IL1，并且在层间绝缘膜IL1上方形成层间绝缘膜IL2以覆盖控制栅极电极CG、存储器栅极电极MG、源区MS和漏区MD。金属布线MW形成在层间绝缘膜IL2上方，并且金属布线MW通过布置在接触孔CNT内的插塞电极PG与源区MS和漏区MD的硅化物层SC耦接，其中接触孔CNT形成在层间绝缘膜IL2和IL1中。
存储器单元MC包括控制栅极电极CG、存储器栅极电极MG、漏区MD和源区MS。并且，长侧方向的漏区MD和源区MS之间的距离与存储器单元MC的沟道长度相等，并且控制栅极电极CG或存储器栅极电极MG与鳍FA的主表面FAa和侧表面FAs相对(重叠)的区在短侧方向上与存储器单元MC的沟道宽度相等。进一步，因为存储器单元MC包括控制晶体管CT和存储器晶体管MT，所以鳍FA的主表面FAa上方的控制栅极电极CG的长度与控制晶体管CT的栅极长度相等，并且控制栅极电极CG与鳍FA的主表面FAa和侧表面FAs相对(重叠)的区在短侧方向上与控制晶体管CT的沟道宽度相等。另外，鳍FA的主表面FAa上方的存储器栅极电极MG的长度与存储器晶体管MT的栅极长度相等，并且存储器栅极电极MG与鳍FA的主表面FAa和侧表面FAs相对(重叠)的区在短侧方向上与存储器晶体管MT的沟道宽度相等。
在本实施例中，存储器单元部A3的元件分离膜STM的主表面STMm低于存储器单元部A2的元件分离膜STM的主表面STMc。因此，即使在元件分离膜STM与存储器栅极电极MG之间插入绝缘膜IF2、IF3，也能够使对存储器晶体管MT的导通电流有贡献的鳍的高度接近对控制晶体管CT的导通电流有贡献的鳍的高度。因此，能够增加存储器晶体管MT的导通电流，并且能够改善读特性和写特性。此处，主表面STMm低于主表面STMc的事实意指，相对于半导体衬底1的主表面1a，与存储器栅极电极MG重叠的区(部分)的元件分离膜STM的膜厚度比与控制栅极电极CG重叠的区(部分)的膜厚度薄。
进一步的，优选的是使得存储器单元部A3的元件分离膜STM的主表面STMm比存储器单元部A2的元件分离膜STM的主表面STMc低距离X，并且使得该距离X等于或大于栅极绝缘膜GIm的膜厚度D。可以使得对存储器晶体管MT的导通电流有贡献的鳍的高度等于或大于对控制晶体管CT的导通电流有贡献的鳍的高度。由此，能够增大存储器晶体管MT的导通电流，并且能够改善读特性和写特性。此处，对导通电流有贡献的鳍的高度意指存储器栅极电极MG或控制栅极电极CG与鳍FA的侧壁FAs重叠的范围。此处，优选的是，使得元件分离膜STM的主表面STMc和STMm例如是元件分离膜STM与鳍FA彼此接触的部分。进一步的，栅极绝缘膜GIm的膜厚度D意指绝缘膜IF1、IF2和IF3的总膜厚度，并且优选的是，使得绝缘膜IF1是鳍FA的主表面FAa或侧表面FAs上方的膜厚度，以及使得绝缘膜IF2和IF3是鳍FA的主表面FAa上方或元件分离膜STM上方的膜厚度。
另外，因为存储器单元部A3的元件分离膜STM的主表面STMm比存储器单元部A2的元件分离膜STM的主表面STMc低，所以存储器单元部A3的鳍高度Hm比存储器单元部A2的鳍高度Hc高(大)。进一步的，存储器单元部A3的鳍高度Hm与存储器单元部A2的鳍高度Hc的差变得等于或大于栅极绝缘膜GIm的膜厚度D。此处，鳍高度Hm是从存储器单元部A3的元件分离膜STM的主表面STMm到鳍FA的主表面FAa的距离，而鳍高度Hc是从存储器单元部A2的元件分离膜STM的主表面STMc到鳍FA的主表面FAa的距离。
另外，因为存储器单元部A3的元件分离膜STM的主表面STMm比存储器单元部A2的元件分离膜STM的主表面STMc低，所以存储器栅极电极MG下方的半导体衬底1的主表面1a上方的元件分离膜STM的膜厚度比控制栅极电极CG下方的半导体衬底1的主表面1a上方的元件分离膜STM的膜厚度薄。
进一步的，在图3-图17中省略图2中示出的p型阱PW1和PW2。
<半导体装置的制造步骤>
图3-图17是在本实施例的半导体装置的形成步骤期间的基本部分的截面视图或平面视图。
首先，将说明存储器单元部A的鳍FA的制造步骤。
图3是说明用来确定用于形成鳍FA的区的掩模膜4的形成步骤(步骤S1)的附图。
在半导体衬底1上方，堆叠绝缘膜2和3。半导体衬底1例如由具有大约1-10Ωcm的特定电阻的p型单晶硅等等形成。绝缘膜2由氧化硅膜形成并且其膜厚度为大约2-10nm。绝缘膜3由氧氮化硅膜形成并且其膜厚度为大约20-100nm。接着，在绝缘膜3上方堆叠非晶硅膜并且之后将非晶硅膜图案化成期望的形状，由此形成由非晶硅膜形成的掩模膜4。使得掩模膜4的膜厚度为20-200nm。因为在掩模膜4的两个端部处都形成鳍FA或FB，所以可以通过掩模膜4的宽度来确定相邻的鳍FA的间隔。
图4是说明用于形成鳍FA的硬掩模膜5的形成步骤(步骤S2)的附图。
在将具有10-40nm膜厚度的氧化硅膜堆叠在半导体衬底1上方以覆盖掩模膜4的上表面和侧表面之后，对氧化硅膜进行各向异性干法刻蚀，由此在掩模膜4的侧壁上方形成硬掩模膜5。硬掩模膜5的宽度变成10-40nm。在形成硬掩模膜5之后，去除掩模膜4。
图5是用于说明鳍FA的形成步骤(步骤S3)的附图。
使用硬掩模膜5作为掩模对绝缘膜3和2以及半导体衬底1进行各向异性干法刻蚀，形成在平面视图中具有与硬掩模膜5的形状相等的形状的绝缘膜3和2以及鳍FA。并且，通过将从硬掩模膜5暴露的区的半导体衬底1切下100-250nm，可以形成具有从半导体衬底1的主表面1a起100-250nm高度的鳍FA。当然，存储器单元部A的鳍FA的宽度WA与逻辑部B的鳍FB的宽度WB相等。此处，鳍FA的宽度是上述控制栅极电极CG跨越的方向上的长度。在形成鳍FA之后，去除硬掩模膜5。
接着，将说明元件分离膜STM的形成步骤(步骤S4)。
在半导体衬底1上方，堆叠由氧化硅膜等形成的绝缘膜以使鳍FA以及绝缘膜2和3完全地嵌入，对该绝缘膜进行CMP(化学机械抛光)处理，并暴露绝缘膜3的主表面。由此，如图6中所示，在半导体衬底1的主表面1a上方形成具有平坦的主表面6a的绝缘膜6。在形成绝缘膜6之后，去除绝缘膜3和2。也可以只去除绝缘膜3。
接着，如图7中所示，对绝缘膜6进行刻蚀处理，使绝缘膜6的主表面6a在高度方向上缩进(降低)，并暴露鳍FA的侧表面的一部分和主表面。由此，元件分离膜STM形成在存储器单元部A的鳍FA的下部部分中。存储器单元部A的鳍FA的高度HA是从元件分离膜STM的主表面(上表面、表面)STMa到鳍FA的主表面FAa的距离。由此，完成元件分离膜STM的形成步骤(步骤S4)。
接着，将在图8-图17中说明存储器单元MC的制造。在图8-图17中，将与图2类似地示出存储器单元部A1、A2和A3。
如图8中所示，在存储器单元部A1、A2和A3中，设置鳍FA。在存储器单元部A2和A3中，鳍FA的初始宽度WA和鳍FA的初始高度HA大约相等地为40nm。并且，在图7中所示的元件分离膜STM的形成步骤(步骤4)之后并在以下所述的步骤5之前，执行图2中所示的p型阱PW1的形成步骤。
图9示出了绝缘膜7、导体膜8和绝缘膜9的形成步骤(步骤S5)。首先，在鳍FA的主表面FAa和侧表面FAs上方形成绝缘膜7。对于绝缘膜7，对鳍FA的主表面FAa和侧表面FAs热氧化，形成大约2nm的氧化硅膜。接着，在绝缘膜7上方堆叠膜厚度等于或大于鳍FA的高度的导体膜8，对导体膜8进行CMP处理，并由此形成具有平坦的主表面的导体膜8。然后，在导体膜8的主表面上方堆叠绝缘膜9。导体膜8由多晶硅膜(硅膜)形成，并且绝缘膜9由氮化硅膜形成。并且，在导体膜8的CMP步骤中，重要的是导体膜8留在鳍FA的主表面上方。
图10示出了控制栅极电极CG的形成步骤(步骤S6)。在绝缘膜9上方，选择性地形成由抗蚀剂膜PR1形成的掩模膜。抗蚀剂膜PR1具有覆盖控制栅极电极CG的形成区并且暴露存储器单元部A中除了控制栅极电极CG的形成区外的区的图案。对绝缘膜9和导体膜8进行干法刻蚀处理，去除从抗蚀剂膜PR1暴露的区的绝缘膜9和导体膜8，由此形成控制栅极电极CG。在干法刻蚀处理或之后的清洁步骤中加工绝缘膜7，由此在控制栅极电极CG下方形成栅极绝缘膜GIt。并且，在存储器单元部A3中，去除绝缘膜9、导体膜8和绝缘膜7，并暴露鳍FA的主表面FAa和侧表面FAs。进一步的，在将绝缘膜9图案化之后或在将绝缘膜9和导体膜8图案化之后，去除抗蚀剂膜PR1。
图11和图12示出了元件分离膜STM的缩进步骤(步骤S7)。如图11和图12中所示，被相邻的控制栅极电极CG夹在中间的区覆盖有由抗蚀剂膜PR2形成的掩模膜。然而，计划要形成存储器栅极电极MG的被相邻的控制栅极电极CG夹在中间的上述区从抗蚀剂膜PR2暴露。并且，使用抗蚀剂膜PR2作为刻蚀掩模来刻蚀从抗蚀剂膜PR2暴露的元件分离膜STM，并将从抗蚀剂膜PR2暴露的元件分离膜STM的主表面STMa向半导体衬底1的向内的方向缩进(降低)。在图12中，对通过刻蚀而缩进的区给出了剖面线。换言之，在相邻的鳍FA之间并且在相邻的控制栅极电极CG之间的从抗蚀剂膜PR2暴露的区的元件分离膜STM被缩进。对于该刻蚀，优选的是例如使用通过氢氟酸(HF)或缓冲氢氟酸(BHF)的湿法刻蚀，并能够减少鳍FA的头部部分的刮擦(scraping)。并且，在湿法刻蚀中，优选的是使用BARC膜和抗蚀剂膜的层叠膜作为掩模膜。因为BARC膜和基底(bedding)的元件分离膜STM的粘合性能高，所以能够防止由掩模膜的剥落或湿法刻蚀溶液的渗出所导致的刻蚀失效。进一步的，可以将使用氟基气体的干法刻蚀用于刻蚀。此处，重要的是缩进形成存储器栅极电极MG的部分的STM的表面。并且，适当的是，使得元件分离膜STM的缩进量等于或大于栅极绝缘膜GIm的总膜厚度。
图13示出了绝缘膜10、11和13的形成步骤(步骤S8)。首先，在从控制栅极电极CG暴露的鳍FA的主表面FAa和侧表面FAs上方，顺序地形成绝缘膜10、11和13。绝缘膜10是通过对鳍FA的主表面FAa和侧表面FAs热氧化而形成的氧化硅膜，并且其膜厚度为4nm，该膜厚度比栅极绝缘膜GIt的膜厚度厚。接着，由通过CVD方法形成的氮化硅膜形成绝缘膜11，并且使其膜厚度为7nm。此处，栅极绝缘膜GIt和控制栅极电极CG的侧表面覆盖有绝缘膜11。接着，在绝缘膜11上方，通过CVD方法或热氧化形成绝缘膜13。由例如所形成的氮化硅膜形成绝缘膜13，并且使其膜厚度为9nm。并且，当通过对由氮化硅膜形成的绝缘膜11的表面氧化来形成绝缘膜13时，还考虑绝缘膜13的膜厚度的一部分，因此需要将绝缘膜11堆叠为例如大约16nm。
图14示出了存储器栅极电极MG的形成步骤(步骤S9)的一部分的步骤。在绝缘膜13上方，堆叠例如由多晶硅膜(硅膜)形成的导体膜14。对于导体膜14，堆叠了膜厚度等于或大于控制栅极电极CG和绝缘膜9的层叠体的高度以及存储器单元部A3的鳍FA的高度的导体膜14。接着，通过对导体膜14进行各向异性干法刻蚀，存储器栅极电极MG和间隔件SP通过绝缘膜10、11和13形成在绝缘膜9和控制栅极电极CG的侧表面上方。进一步的，尽管间隔件SP具有与存储器栅极电极MG的结构类似的结构，但是因为在后述步骤中去除了该间隔件SP，所以给出了与存储器栅极电极MG不同的名字。
图15示出了用于去除间隔件SP并形成栅极绝缘膜GIm的步骤(步骤S10)。首先，使用覆盖存储器栅极电极MG并暴露间隔件SP的抗蚀剂膜(未例示出)并通过例如湿法刻蚀处理，来去除图14中所示的间隔件SP。接着，通过例如湿法刻蚀处理去除从存储器栅极电极MG暴露的区的绝缘膜13、11和10，使得绝缘膜13、11和10选择性地留在存储器栅极电极MG下方(即，在存储器栅极电极MG和鳍FA之间)，并形成包括绝缘膜IF3、IF2和IF1的栅极绝缘膜GIm。如图15中所示，栅极绝缘膜GIm沿着鳍FA的主表面FAa和侧表面FAs形成。进一步的，还在元件分离膜STM和存储器栅极电极MG之间形成栅极绝缘膜GIm之外的绝缘膜11和13。此外，栅极绝缘膜GIm也不仅在鳍FA的主表面FAa与存储器栅极电极MG之间形成，而且在控制栅极电极CG和存储器栅极电极MG之间形成。
图16示出了n-型半导体区(杂质扩散层)EX1、EX2的形成步骤(步骤S11)。通过由离子注入方法将诸如砷(As)或磷(P)的n型杂质例如引入进鳍FA中，在鳍FA内形成n-型半导体区EX1和EX2。以相对于控制栅极电极CG和存储器栅极电极MG自对准的方式形成n-型半导体区EX1和EX2。换言之，因为将n型杂质注入进从控制栅极电极CG和存储器栅极电极MG暴露的鳍FA的主表面和侧表面，所以在控制栅极电极CG和存储器栅极电极MG的两侧都形成n-型半导体区EX1和EX2以将控制栅极电极CG和存储器栅极电极MG夹在中间。因为杂质在离子注入之后的热处理中扩散，所以n-型半导体区EX1部分地与存储器栅极电极MG重叠，并且n-型半导体区EX2部分地与控制栅极电极CG重叠。
图17示出了侧壁间隔件(侧壁、侧壁绝缘膜)SW、n+型半导体区(杂质扩散层)SD1和SD2以及硅化物层SC的形成步骤(步骤S12)。在将由例如氧化硅膜、氮化硅膜或它们的层叠膜形成的绝缘膜堆叠在半导体衬底1的上方以覆盖鳍FA的主表面FAa之后，对绝缘膜进行各向异性干法刻蚀。由此，在存储器单元区A1中，在绝缘膜9和控制栅极电极CG的侧壁上方以及在存储器栅极电极MG的侧壁上方形成侧壁间隔件SW。通过上述的各向异性干法刻蚀，在存储器单元部A2和A3中，去除用于形成侧壁间隔件SW的绝缘膜，并暴露绝缘膜9或者存储器栅极电极MG。
接着，使用控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW作为掩模(用于防止离子注入的掩模)，通过由离子注入方法将诸如砷(As)或磷(P)的n型杂质例如引入进鳍FA中，形成n+型半导体区SD1和SD2。
由此，由n-型半导体区EX1和杂质浓度高于n-型半导体区EX1的杂质浓度的n+型半导体区SD1形成用作存储器单元MC的源区MS的n型半导体区，并且由n-型半导体区EX2和杂质浓度高于n-型半导体区EX2的杂质浓度的n+型半导体区SD2形成用作存储器单元MC的漏区MD的n型半导体区。
接着，在存储器栅极电极MG、源区MS和漏区MD的表面上方形成硅化物层SC。优选的是，硅化物层SC由硅化钴层(当金属膜是钴膜时)、硅化镍层(当金属膜是镍膜时)或者添加有铂的硅化镍层(当金属膜是镍铂合金膜时)形成。
将参照图2说明之后的步骤。
接着，将说明层间绝缘膜IL1和IL2、插塞电极PG和金属布线MW的形成步骤。首先，在半导体衬底1上方形成(堆叠)层间绝缘膜IL1。层间绝缘膜IL1包括氧化硅膜的单体膜或者氮化硅膜和氧化硅膜的层叠膜等，其中层叠膜中的氧化硅膜形成在氮化硅膜上方以便比氮化硅膜更厚，并且层间绝缘膜IL1可以通过例如CMP方法等来形成。接着，使用CMP方法等来抛光(抛光处理)层间绝缘膜IL1的上表面，并且如图2中所示的暴露控制栅极电极CG和存储器栅极电极MG的各自的上表面。换言之，在这个抛光步骤中，暴露控制栅极电极CG上方的绝缘膜9和存储器栅极电极MG上方的硅化物层SC。
接着，在层间绝缘膜IL1上方形成层间绝缘膜IL2。对于层间绝缘膜IL2，可以采用主要由例如氧化硅形成的基于氧化硅的绝缘膜。在形成层间绝缘膜IL2之后，可以通过由CMP方法来抛光层间绝缘膜IL2的上表面来改善层间绝缘膜IL2的上表面的平坦度。
接着，在层间绝缘膜IL1和IL2中形成接触孔(开口、通孔)CNT。从接触孔CNT暴露形成在存储器单元MC的源区MS和漏区MD的表面上方的硅化物层SC。
接着，在接触孔CNT内，形成由钨(W)等形成的具有导电性的插塞电极PG作为用于耦接的导电部件。插塞电极PG具有阻挡导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)和位于阻挡导体膜上方的主导体膜(钨膜)的层叠结构。插塞电极PG与存储器单元MC的源区MS和漏区MD耦接。
接着，在层间绝缘膜IL2上方形成金属布线MW。金属布线MW具有阻挡导体膜(例如氮化钛膜、钽膜或者氮化钽膜等)和形成在阻挡导体膜上方的主导体膜(铜膜)的层叠结构。在图2中，为了简化附图，将金属布线MW示出为集成了阻挡导体膜和主导体膜。进一步的，同样的情况也应用于插塞电极PG。
通过以上所述的步骤，完成了本实施例的半导体装置。
根据上述制造方法，存在如下步骤：在形成存储器晶体管MT的栅极绝缘膜GIm之前，缩进形成存储器栅极电极MG的部分(区)的元件分离膜STM的表面。因此，在形成栅极绝缘膜GIm和存储器栅极电极MG之后，可以使得对存储器晶体管MT的导通电流有贡献的鳍的高度接近对控制晶体管CT的导通电流有贡献的鳍的高度。
另外，通过使得缩进量等于或大于栅极绝缘膜GIm的总膜厚度，可以使得对存储器晶体管MT的导通电流有贡献的鳍的高度等于或大于对控制晶体管CT的导通电流有贡献的鳍的高度。
尽管以上已基于实施例具体地说明了由本发明人所实现的发明，但是无需说明，本发明不限于上述实施例，并且在不偏离本发明的目的的范围内可能有各种改变。

Claims (15)

1.一种半导体装置，包括：
半导体衬底，所述半导体衬底包括第一主表面；
元件分离膜，所述元件分离膜形成在所述第一主表面上方；
突起部，所述突起部是所述半导体衬底的一部分，从所述元件分离膜突出并在平面视图中的第一方向上延伸；
控制栅极电极，所述控制栅极电极沿着所述突起部的表面在与第一方向垂直的第二方向上延伸，并且与所述元件分离膜的第一部分的第二主表面重叠；
第一绝缘膜，所述第一绝缘膜形成在所述控制栅极电极和所述突起部之间；
存储器栅极电极，所述存储器栅极电极沿着所述突起部的表面在第二方向上延伸，并且与所述元件分离膜的第二部分的第三主表面重叠，以及
第二绝缘膜，所述第二绝缘膜形成在所述存储器栅极电极和所述突起部之间，
其中相对于第一主表面，第三主表面比第二主表面低。
2.根据权利要求1所述的半导体装置，
其中所述控制栅极电极与第一部分中的第二主表面接触，以及
其中第二绝缘膜从所述突起部连续地延伸并且在第二部分中插入存储器栅极电极和第三主表面之间。
3.根据权利要求2所述的半导体装置，
其中第二绝缘膜是氮化硅膜，以及
其中第二绝缘膜的膜厚度比第一绝缘膜的膜厚度厚。
4.根据权利要求1所述的半导体装置，
其中，在第一主表面上方，第二部分的元件分离膜的膜厚度比第一部分的元件分离膜的膜厚度薄。
5.一种半导体装置，包括:
半导体衬底，所述半导体衬底包括第一主表面；
元件分离膜，所述元件分离膜形成在所述第一主表面上方；
突起部，所述突起部是所述半导体衬底的一部分，从所述元件分离膜突出并在平面视图中的第一方向上延伸；
控制栅极电极，所述控制栅极电极沿着所述突起部的表面在与第一方向垂直的第二方向上延伸，并且与所述元件分离膜的第一部分的第二主表面重叠；第一绝缘膜，所述第一绝缘膜形成在所述控制栅极电极和所述突起部之间；
存储器栅极电极，所述存储器栅极电极沿着所述突起部的表面在第二方向上延伸，并且与所述元件分离膜的第二部分的第三主表面重叠，以及
第二绝缘膜，所述第二绝缘膜形成在所述存储器栅极电极和所述突起部之间；
其中，从第三主表面到突起部的与所述存储器栅极电极重叠的远端端部的高度高于从第二主表面到突起部的与所述控制栅极电极重叠的远端端部的高度。
6.根据权利要求5所述的半导体装置，
其中所述控制栅极电极在第一部分中与第二主表面接触，以及
其中所述第二绝缘膜从所述突起部连续地延伸并且在第二部分中插入存储器栅极电极和第三主表面之间。
7.根据权利要求6所述的半导体装置，
其中第二绝缘膜是氮化硅膜，以及
其中第二绝缘膜的膜厚度比第一绝缘膜的膜厚度厚。
8.根据权利要求5所述的半导体装置，
其中，在第一主表面上方，第二部分的元件分离膜的膜厚度比第一部分的元件分离膜的膜厚度薄。
9.一种用于制造半导体装置的方法，包括以下步骤：
(a)提供包括第一主表面以及第一突起部和第二突起部的半导体衬底，其中第一主表面覆盖有元件分离膜，第一突起部和第二突起部从第一主表面突出以穿透所述元件分离膜、在平面视图中的第一方向上延伸并在与第一方向垂直的第二方向上彼此相邻；
(b)在第一突起部和第二突起部上方形成第一绝缘膜；
(c)在第一绝缘膜上方形成第一控制栅极电极和第二控制栅极电极，其中第一控制栅极电极和第二控制栅极电极跨越第一突起部和第二突起部、在第二方向上延伸并在第一方向上彼此相邻；
(d)选择性地刻蚀在平面视图中被第一突起部、第二突起部、第一控制栅极电极和第二控制栅极电极所围绕的区的元件分离膜的第二主表面，并且形成低于第二主表面的第三主表面；
(e)在第一突起部、第二突起部和第三主表面上方形成第二绝缘膜；以及
(f)在第二绝缘膜上方形成存储器栅极电极，所述存储器栅极电极跨越第一突起部和第二突起部，并且在第二方向上延伸，
其中所述存储器栅极电极形成在第一控制栅极电极和第二控制栅极电极之间，并且在第三主表面上方延伸。
10.根据权利要求9所述的用于制造半导体装置的方法，
其中，在步骤(a)中，相对于第一主表面，第一突起部的第一控制栅极电极所跨越的部分的高度等于第一突起部的所述存储器栅极电极所跨越的部分的高度。
11.根据权利要求9所述的用于制造半导体装置的方法，
其中，在步骤(d)中，通过将第二主表面刻蚀等于或大于第二绝缘膜的膜厚度的部分来形成第三主表面。
12.根据权利要求9所述的用于制造半导体装置的方法，
其中，在步骤(e)中，通过CVD方法形成氮化硅膜作为第二绝缘膜。
13.根据权利要求12所述的用于制造半导体装置的方法，进一步包括，在步骤(e)和步骤(f)之间的如下步骤：
(g)通过由热氧化方法来对第二绝缘膜的表面氧化而在第二绝缘膜的表面上方形成氧氮化硅膜。
14.根据权利要求9所述的用于制造半导体装置的方法，进一步包括，在步骤(d)和步骤(e)之间的如下步骤：
(h)在第一突起部和第二突起部中形成由热氧化膜形成的第三绝缘膜。
15.根据权利要求14所述的用于制造半导体装置的方法，进一步包括在步骤(e)和步骤(f)之间的如下步骤：
(i)通过CVD方法在第二绝缘膜上方形成氧化硅膜。
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