CN107123649B - 用于制造半导体器件的方法 - Google Patents

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Abstract

提供了一种稳定的用于制造半导体器件的方法。在半导体器件的制造方法中，首先在半导体衬底的存储器单元部分和逻辑部分中的每个部分中形成具有相等宽度的鳍。然后，在利用掩膜覆盖存储器单元部分中的鳍的情况下刻蚀逻辑部分中的鳍，由此制造逻辑部分中的鳍，逻辑部分中的每个鳍都比存储器单元部分中形成的鳍窄。

Description

用于制造半导体器件的方法
相关申请的交叉引用
于2016年2月24日提交的日本专利申请No.2016-033597的全部公开内容，包括说明书、附图和摘要，通过引用合并于本文中。
技术领域
本发明涉及用于制造半导体器件的方法，并且更具体来说，涉及一种适合于在用于制造例如非易失性存储器的半导体器件的方法中使用的技术。
背景技术
电可擦除和可编程只读存储器(EEPROM)广泛用作可以电写入和擦除的非易失性半导体存储器件。目前广泛使用的以闪存存储器作为代表的这种存储器件包括导电浮置栅电极或俘获绝缘膜，其被氧化物膜包围并且位于金属-绝缘体-半导体场效应晶体管(MISFET)的栅电极之下。存储器件将电荷存储状态作为存储信息存储在该浮置栅或俘获绝缘膜中，可以从中读取该存储信息作为晶体管的阈值。俘获绝缘膜是能够在其中存储电荷的绝缘膜并且例如通过氮化硅膜制成。在这种电荷存储区域中的电荷的注入和释放改变MISFET的阈值，造成诸如闪存存储器的存储器件作为存储元件来工作。这种类型的闪存存储器例如是使用金属-氧化物-氮化物-氧化物-半导体(MONOS)膜的分裂栅单元。与使用导电浮置栅膜时相比，这种存储器使用电荷存储区域中的氮化硅膜来在其中分立地存储电荷，由此获得优良的数据保持的可靠性。此外，这种存储器具有优良的数据保持的可靠性，且因此具有各种优势：可以减薄氮化硅膜上方和下方的氧化物膜，实现在低电压下的写入和擦除操作。
存储器单元包括：控制栅电极(选择栅电极)，经由第一栅绝缘膜形成在半导体衬底之上；存储器栅电极，经由包含电荷存储区域的第二栅绝缘膜形成在半导体衬底之上；以及一对半导体区域(源极区域和漏极区域)，形成在半导体衬底的表面处以在其间夹置控制栅电极和存储器栅电极。
日本未审专利申请公开No.2006-41354(专利文件1)公开了一种存储器单元，其中控制栅电极和存储器栅电极被布置成跨越形成在半导体衬底的表面处的凸型有源区。
日本未审专利申请公开No.2013-98192(专利文件2)公开了一种技术，其使用各向同性刻蚀来缩短侧壁的长度，如参考图39至图41、在第[0128]至[0135]段中所述那样。
[专利文件1]日本未审专利申请公开No.2006-41354
[专利文件2]日本未审专利申请公开No.2013-98192
发明内容
专利文件1描述了涉及鳍形非易失性存储器的发明。第六实施例公开了一个例子：其中，只在存储器单元中的存储器栅电极具有凸型(鳍形)，且控制栅电极和逻辑部分形成为常规的平坦器件。
然而，为了不仅减少存储器单元部分的面积和功耗而且减少逻辑部分的面积和功耗，在存储器单元部分和逻辑部分二者中的MISFET都需要是鳍形。
期望开发一种用于形成如下半导体器件的稳定的工艺，所述半导体器件具有包括存储器单元部分和逻辑部分中的鳍形MISFET的非易失性存储器。
本发明的其他问题和新颖特征通过后面参考附图的详细描述将被清楚地理解。
根据一个实施例，提供一种用于制造半导体器件的方法，该方法包括以下步骤：提供具有主表面的半导体衬底；在所述半导体衬底的主表面的第一区域和第二区域中的每个区域中形成第一掩膜；在所述第一区域和第二区域中的每个区域中的第一掩膜的侧壁之上形成第二掩膜。所述方法还包括以下步骤：在去除所述第一掩膜后，通过对半导体衬底的位于所述第一区域和第二区域中的第二掩膜以外的部分的刻蚀来提供凹部，以在所述第二掩膜之下形成第一凸部，所述第一凸部具有第一宽度；以及通过刻蚀第二区域中的第一凸部而利用第三掩膜来覆盖第一区域中的第一凸部，在第二区域中形成第二凸部，所述第二区域中的第二凸部具有第二宽度。第二宽度比第一宽度窄。
因而，本发明的该实施例可以提供一种用于半导体器件的稳定的制造方法。
附图说明
图1是在考虑的例子中的半导体器件的制造方法中的制造步骤中主要部分的横截面视图；
图2是在图1所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图3是在图2所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图4是在图3所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图5是在图4所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图6是在图5所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图7是在图6所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图8是在图7所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图9是在图8所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图10是在一个实施例中的半导体器件的主要部分的平面视图；
图11是在该实施例中的半导体器件的主要部分的横截面视图；
图12是在该实施例中的半导体器件的主要部分的横截面视图；
图13是在该实施例中的半导体器件制造步骤中的主要部分的横截面视图；
图14是在图13所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图15是在图14所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图16是图15中的半导体器件的主要部分的横截面视图；
图17是在图16所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图18是在图17所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图19是在图18所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图20是在图19所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图21是在图20所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图22是在图21所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图23是在图22所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图24是在图23所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图25是在图24所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图26是在与图25相同的步骤中在半导体器件的主要部分的横截面视图(但是在与图25所示不同的位置)；
图27是在图25所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图28是在图27所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；
图29是在改型例子中的半导体器件的制造方法的制造步骤中主要部分的横截面视图；
图30是在图29所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图；以及
图31是在图30所示步骤之后、在半导体器件的另一制造步骤中主要部分的横截面视图。
具体实施方式
本发明以下的优选实施例，为了方便必要时将在下文中分成多个部分或实施例进行描述，除非有具体指定，否则这些部分或实施例并非相互独立。这些部分或实施例中一个可以是另外一个的整体或部分的改型例子、细节描述、补充描述等。在以下的实施例中，甚至当提到元件的具体数目(包括元件的数量、数值、量、范围等)时，本发明也不限于该具体数目。除非另有具体指定或除了在原则上明显限于该具体数目时，否则本发明可以采用大于或小于该具体数目的数目。在以下实施例中的组件(包括步骤)并非总是必须的，除非另有具体指定或者原则上显然是必须的。类似地，在以下实施例中，当提到一个组件的形状或组件之间的位置关系等时，本发明与这里所述类似或相似的任何形状或位置关系也可以被包括在本发明中，除非另有具体指定或原则上显然不是。这也同样适用于上述的数值和范围。
以下将基于附图详细描述本发明的一些实施例。在用于说明实施例的所有附图中，具有相同功能的部分将通过相同或相似的附图标记指示，并且将省略其重复描述。在以下的实施例中，除非需要时，否则原则上将不再对相同或相似部分进行重复描述。
在实施例中使用的附图中，为了便于理解，甚至一些横截面视图也可以省略阴影。此外，一些平面视图被提供阴影，以便使它们更容易被理解。
实施例
考虑的例子
本发明人已经研究并考虑具有多个鳍形MISFET的半导体器件，所述多个鳍形MISFET布置在具有非易失性存储器的存储器单元部分和逻辑部分中。首先，将针对作为半导体器件的形成方法的一部分的、鳍形元件形成区域(有源区)的形成方法给出描述。鳍形元件形成区域(有源区)将被简称为“鳍”或“凸部”。如随后将描述的，本申请发明人考虑的具有非易失性存储器的半导体器件需要具有以下结构：包括具有较宽的鳍宽度的存储器单元部分和具有较窄的鳍宽度的逻辑部分。即，逻辑部分的鳍宽度需要比存储器单元部分的窄。图1至图9是考虑的例子中的半导体器件的制造方法中的形成步骤中主要部分的横截面视图，具体示出了鳍形成步骤。
如图1所示，执行半导体衬底的提供步骤(步骤S1)和绝缘膜形成步骤(步骤S2)。在半导体衬底的提供步骤(步骤S1)中，提供由p型单晶硅制成且具有例如大约1Ωcm至10Ωcm的特定电阻的半导体衬底1。半导体衬底1是具有200mm至300mm直径的半导体晶片。半导体衬底1的主表面具有存储器单元部分A和逻辑部分B。多个MISFET形成在存储器单元部分A和逻辑部分B中的每个部分中。绝缘膜形成步骤(步骤S2)包括：在半导体衬底1的表面之上形成绝缘膜2的步骤；和在绝缘膜2之上形成绝缘膜3的步骤。绝缘膜2由氧化硅膜制成，具有大约2nm至10nm的厚度；绝缘膜3由氮化硅膜制成，具有大约20nm至100nm的厚度。此外，如图1所示，在绝缘膜3之上形成掩膜4以进行掩膜4的沉积步骤。掩膜4例如由具有20nm至200nm厚度的非晶硅膜制成。
然后，如图2所示，执行掩膜4的图案化步骤。通过使用光刻和刻蚀技术来将掩膜4图案化，由此形成在存储器单元部分A中的多个掩膜4a和在逻辑部分B中的多个掩膜4b。图1所示的掩膜4的沉积步骤和掩膜4的图案化步骤一起被称作掩膜形成步骤(步骤S3)。鳍的形成位置(相邻鳍之间的间距)可以通过掩膜4a和4b的宽度、掩膜4a之间的间距和掩膜4b之间的间距来确定。与掩膜4a相比，掩膜4b的宽度和相邻掩膜4b之间的间距被设置得更窄。
然后，如图3所示，执行绝缘膜5的形成步骤。绝缘膜5沉积在半导体衬底1的主表面之上以覆盖掩膜4a和4b的上表面和侧表面。绝缘膜5例如由具有10nm至40nm厚度的氧化硅膜制成。绝缘膜5的厚度可以确定鳍的宽度。
接着，如图4所示，在硬掩膜5a和5b的形成步骤中，使上述绝缘膜5经受各向异性干法刻蚀，由此硬掩膜5a和5b由硬掩膜4a和4b侧壁之上的侧壁绝缘膜选择性地形成。硬掩膜5a形成在存储器单元部分A中，而硬掩膜5b形成在逻辑部分B中。硬掩膜5a和5b宽度相等。此外，硬掩膜5a和5b中的每个膜具有与上述的绝缘膜5基本相同的厚度。在形成硬掩膜5a和5b后，去除掩膜4a和4b。
然后，如图5所示，执行硬掩膜5b的线减薄(line-thinning)步骤。形成光致抗蚀剂膜(掩膜)PR1以覆盖存储器单元部分A而暴露逻辑部分B。各向同性刻蚀被施加到从光致抗蚀剂膜PR1暴露的逻辑部分B中的硬掩膜5b。当该硬掩膜由氧化硅膜形成时，从技术角度来说各向同性干法刻蚀难以执行，因而通常施加湿法刻蚀。这样，在逻辑部分B中形成了硬掩膜5b’，每个硬掩膜5b’都具有比上述硬掩膜5a窄的宽度。即，线减薄步骤是减少(减小)上述的硬掩膜5b的宽度的步骤。在形成硬掩膜5b’之后，去除抗蚀剂膜PR1。这样，在存储器单元部分A和逻辑部分B中分别形成了用于形成鳍的硬掩膜5a和5b’。此处，绝缘膜5的形成步骤、硬掩膜5a和5b的形成步骤以及硬掩膜5b的线减薄步骤一起被称作“硬掩膜形成步骤(步骤S4)”。
然后，如图6所示，进行鳍处理步骤(步骤S5)。使用硬掩膜5a和5b’作为掩膜，对绝缘膜3和2以及半导体衬底1施加各向异性干法刻蚀，由此产生平面视图形状与硬掩膜5a和5b’基本相同的绝缘膜3和2以及鳍F1和F2。即，凹部形成在硬掩膜5a和5b’中每个以外的半导体衬底中(即在没有被硬掩膜5a和5b’覆盖的区域中)，由此形成作为被凹部包围的凸部的鳍F1和F2。这里，当刻蚀半导体衬底1时，绝缘膜3也用作刻蚀掩膜。这样，半导体衬底1的位于从硬掩膜5a和5b’暴露的区域中的部分被降低100nm至250nm，导致形成了鳍F1和F2，每个鳍都具有距离半导体衬底1的主表面1a 100nm至250nm的高度。显然，存储器单元部分A中的鳍F1的宽度W1比逻辑部分B中的鳍F2的宽度W2宽。
然后，如图7所示，进行绝缘膜6的沉积步骤。由氧化硅膜等制成的绝缘膜6沉积在半导体衬底1之上以完全填充鳍F1和F2、绝缘膜2和3以及硬掩膜5a和5b’。即，绝缘膜6形成在每个凸部周围的凹部中。
然后，如图8所示，进行绝缘膜6的抛光步骤。对绝缘膜6、上述的硬掩膜5a和5b’以及绝缘膜3执行化学机械抛光(CMP)工艺。在抛光硬掩膜5a和5b’后，抛光绝缘膜3和6直到绝缘膜3的厚度达到例如大约20nm。
然后，如图9所示，进行绝缘膜6的回刻蚀步骤。在完成上述的抛光步骤后，首先，例如通过湿法刻蚀去除绝缘膜3。然后，对绝缘膜6施加各向同性刻蚀以由此形成元件隔离膜6a和6b。即，绝缘膜6的上表面被降低以将鳍F1和F2中每个的高度设置为例如大约30nm至50nm。此处，绝缘膜6的沉积步骤、绝缘膜6的抛光步骤和绝缘膜6的回刻蚀步骤一起被称作鳍形成步骤(步骤S6)。注意，在绝缘膜6的各向同性刻蚀步骤中，绝缘膜2也被去除。
在上述的所有步骤中，鳍F1可以形成在存储器单元部分A中，而鳍F2可以形成在逻辑部分B中。鳍F1和F2中的每个都是从半导体衬底1的主表面1a突出的凸部。鳍F1和F2分别被形成在半导体衬底1的主表面1a之上的元件隔离膜6a和6b包围。即，相邻的鳍F1通过元件隔离膜6a相互分开，而相邻的鳍F2通过元件隔离膜6b相互分开。鳍F1包括非易失性存储器单元，而鳍F2包括MISFET，如随后将描述的那样。
本发明人的研究表明，在上述的鳍形成方法中存在一些进一步改善的空间。
首先，在上述硬掩膜形成步骤(步骤S4)中的硬掩膜5b的线减薄步骤中，假设硬掩膜5b利用氢氟酸进行湿法刻蚀。在这种情况下，刻蚀量难以控制，导致半导体晶片平面上刻蚀量和硬掩膜5b’的尺寸(宽度、长度或高度)的较大变化。刻蚀量的变化以及硬掩膜5b’的尺寸的变化直接导致鳍的宽度的变化，造成在其处形成的MISFET的特性的变化。
其次，在上述硬掩膜形成步骤(步骤S4)中的绝缘膜5的形成工艺中，绝缘膜5的厚度被设置成存储器单元部分A中的硬掩膜5a的宽度，硬掩膜5a的宽度大于逻辑部分B中的硬掩膜5b’的宽度。出于此原因，在沉积绝缘膜5的阶段，利用绝缘膜5填充逻辑部分B中的相邻掩膜4b之间的间隔。甚至在硬掩膜5a和5b的形成步骤中在绝缘膜5上的各向异性干法刻蚀无法形成硬掩膜5b，这成为问题。具体来说，发现在逻辑部分B中形成的MISFET的微型化使这类问题更糟糕。
<半导体器件的器件结构>
图10示出在本实施例中的半导体器件的主要部分的平面视图。参见图10，存储器单元部分A对应于具有布置成行和列的多个存储器单元的存储器单元阵列的主要部分的平面视图，而逻辑部分B对应于配置逻辑电路形成区域中的逻辑电路等的晶体管Tr的主要部分的平面视图。尽管n型金属绝缘体半导体场效应晶体管(MISFET)被示例为晶体管Tr，但也可以以相同方式形成p型MISFET。图11示出在本实施例中的半导体器件的存储器单元部分的主要部分的横截面视图。图11示出了存储器单元部分A的四个横截面视图，其中存储器单元部分A1对应于沿着图10的线A1-A1’获得的横截面视图；存储器单元部分A2对应于沿着图10的线A2-A2’获得的横截面视图；存储器单元部分A3对应于沿着图10的线A3-A3’获得的横截面视图；且存储器单元部分A4对应于沿着图10的线A4-A4’获得的横截面视图。图12示出逻辑部分B的三个横截面视图。逻辑部分B1对应于沿着图10的线B1-B1’获得的横截面视图；逻辑部分B2对应于沿着图10的线B2-B2’获得的横截面视图；逻辑部分B3对应于沿着图10的线B3-B3’获得的横截面视图。
如图10所示，在存储器单元部分A中，X方向延伸的鳍FA在Y方向上以相等间隔布置。每个鳍FA例如是从半导体衬底1的主表面1a选择性地突出的长方体形状的突起(凸部)。每个鳍FA具有被覆盖半导体衬底1的主表面1a的元件隔离膜STM包围的下端部。鳍FA是半导体衬底1的一部分且用作半导体衬底1的有源区。因此，在平面视图中，相邻FA之间的区域被元件隔离膜STM填充，且每个FA被元件隔离膜STM包围。鳍FA用作用于形成存储器单元MC的有源区。
在鳍FA上，多个控制栅电极CG和多个存储器栅电极MG被布置成在Y方向(即在与X方向垂直的方向)延伸。漏极区域MD形成在控制栅电极CG一侧上，源极区域MS形成在存储器栅电极MG一侧上，使得控制栅电极CG和存储器栅电极MG夹置在这些区域之间。漏极区域MD和源极区域MS是在鳍FA中引入有n型杂质的半导体区域。外延层EP2和EP1形成在鳍FA周围。即，漏极区域MD是其中在鳍FA和外延层EP2中引入了n型杂质的n型半导体区域。源极区域MS是在鳍FA和外延层EP1中引入了n型杂质的n型半导体区域。漏极区域MD形成在相邻的两个控制栅电极CG之间，而源极区域MS形成在相邻的两个存储器栅电极MG之间。存储器单元MC包括控制栅电极CG、存储器栅电极MG、漏极区域MD和源极区域MS。
在X方向相邻的两个存储器单元MC之间共享漏极区域MD或源极区域MS。共享漏极区域MD的两个存储器单元MC被布置成在X方向关于漏极区域MD镜像对称，而共享源极区域MS的两个存储器单元MC被布置成在X方向关于源极区域MS镜像对称。
在每个鳍FA中，在X方向形成三个或更多、或者大量的存储器单元MC。布置在X方向的多个存储器单元MC的漏极区域MD经由形成在接触孔CT中的插塞电极PG而耦合到由在X方向延伸的金属导线MW制成的源极线SL。布置在Y方向上的多个存储器单元MC的源极区域MS耦合到由在Y方向上延伸的金属导线MW制成的位线BL。优选地使用与位线BL处在不同层中的金属布线来形成源极线SL。例如，优选地，源极线SL通过相对于位线BL处在上层中的金属布线来配置。
在逻辑部分B中，例如，鳍FB被形成为在X方向上延伸。类似于鳍FA，鳍FB中的每个是半导体衬底1的有源区。鳍FB的下端被覆盖半导体衬底1的主表面1a的元件隔离膜STL包围。在Y方向延伸的栅电极GE布置在鳍FB之上。鳍FB具有漏极区域LD和源极区域LS，漏极区域LD和源极区域LS被形成为将栅电极GE夹在其间。漏极区域LD和源极区域LS是在鳍FB中引入有n型杂质的半导体区域。外延层EP3形成在每个鳍FB周围。即，漏极区域LD和源极区域LS是其中在鳍FB和外延层EP3n中引入了n型杂质的n型半导体区域。晶体管Tr包括栅电极GE、漏极区域LD和源极区域LS。栅电极GE、漏极区域LD和源极区域LS经由形成在接触孔CT中的插塞电极PG耦合到金属布线MW。鳍FB用作用于形成晶体管Tr的有源区。
鳍FA和FB是具有例如长方体形状的突起，其在与半导体衬底1的主表面1a垂直的方向从主表面1a突出。鳍FA和FB在长边方向具有任意长度、在短边方向具有任意宽度且在高度方向具有任意高度。鳍FA和FB并非一定是长方体形状，且可以在短边方向为矩形截面形状且具有圆角(或角)。在平面视图中，鳍FA和FB延伸的方向是长边方向，与长边方向垂直的方向是短边方向。即，鳍的长度大于其宽度。注意，鳍FA和FB不限于特定的形状，只要它们是具有长度、宽度和高度的突起即可。鳍FA和FB的形状的例子可以包括平面视图中的蜿蜒图案。
接着，将参考图11和图12来描述存储器单元MC和晶体管Tr的结构。
如图11所示，作为半导体衬底1的突起的鳍FA形成在半导体衬底1的存储器单元部分A中。每个鳍FA的下部被形成在半导体衬底1的主表面1a之上的元件隔离膜STM包围。即，相邻的鳍FA通过元件隔离膜STM相互分开。作为p型半导体区域的p型阱PW1形成在鳍FA的下部中。换句话说，鳍FA形成在p型阱PW1内。
控制栅电极CG经由栅极绝缘膜GIt形成在鳍FA的主表面FAa和侧表面FAs之上。存储器栅电极MG经由栅极绝缘膜GIm在鳍FA的长边方向上形成在与控制栅电极CG相邻的区域中。栅极绝缘膜GIm插入在控制栅电极CG和存储器栅电极MG之间，使得控制栅电极CG与存储器栅电极MG通过栅极绝缘膜GIm而电隔离。可替选地，除了栅极绝缘膜GIm以外的绝缘膜也可以插入在控制栅电极CG和存储器栅电极MG之间，以将这些电极相互电隔离。
此处，栅极绝缘膜GIt是通过将鳍FA的主表面FAa和侧表面FAs热氧化形成的热氧化膜(氧化硅膜)，鳍FA是由硅制成的半导体衬底1的突起(凸部)。栅极绝缘膜GIt的厚度是2nm。栅极绝缘膜GIt由绝缘膜10’和形成在绝缘膜10’上的绝缘膜11’制成。绝缘膜10’是通过将鳍FA的主表面FAa和侧表面FAs热氧化形成的、厚度为5nm至6nm的热氧化膜(氧化硅膜)，鳍FA是由硅制成的半导体衬底1的突起(凸部)。绝缘膜11’由层叠膜配置，该层叠膜包括：用作电荷存储部分(电荷存储层)的氮化硅膜和覆盖氮化硅膜的表面的氮氧化硅膜。氮化硅膜具有7nm的厚度，且氮氧化硅膜具有9nm的厚度。即，栅极绝缘膜GIm具有层叠结构，该层叠结构包括氧化硅膜、氮化硅膜和氮氧化硅膜，该层叠结构的总厚度在21nm至22nm的范围内。因此，栅极绝缘膜GIm比在控制栅电极CG之下的栅极绝缘膜GIt更厚。可替选地，栅极绝缘膜GIm可以具有包括按以下顺序层叠的氧化硅膜、氮化硅膜和氮氧化硅膜的层叠结构。
在存储器单元部分A2中，在鳍FA的短边方向，控制栅电极CG经由栅绝缘膜GIt沿着鳍FA的主表面FAa和侧表面FAs延伸，且还在包围鳍FA的元件隔离膜STM之上延伸。即，控制栅电极CG被配置成经由栅绝缘膜GIt跨越鳍FA。类似地，在存储器单元部分A3中，在鳍FA的短边方向，存储器栅电极MG经由栅绝缘膜GIm沿着鳍FA的主表面FAa和侧表面FAs延伸，且还在包围鳍FA的元件隔离膜STM之上延伸。即，存储器栅电极MG被配置成经由栅绝缘膜GIm跨越鳍FA。
在存储器单元部分A1和A4中，源极区域MS和漏极区域MD被布置在控制栅电极CG和存储器栅电极MG以外，以夹置控制栅电极CG和存储器栅电极MG。源极区域MS具有n-型半导体区域EX1和外延层EP1，而漏极区域MD具有n-型半导体区域EX2和外延层EP2。n-型半导体区域EX1和EX2是其中向鳍FA引入n型杂质的n型半导体区域。外延层EP1和EP2是形成在鳍FA的上表面FAa和侧表面FAs上的硅外延层。外延层EP1和EP2具有以高浓度向其引入的诸如磷(P)的n型杂质。在外延层EP1和EP2的每个中的杂质浓度高于在n-型半导体区域EX1和EX2的每个中的杂质浓度。
在控制栅电极CG和存储器栅电极MG的侧壁之上，形成侧壁间隔物(侧壁或侧壁绝缘膜)SW和层间绝缘膜IL1。此外，在层间绝缘膜IL1之上形成层间绝缘膜IL2，以覆盖控制栅电极CG、存储器栅电极MG、源极区域MS和漏极区域MD。金属布线MW形成在层间绝缘膜IL2上。金属布线MW经由提供在接触孔CT中的插塞电极PG电耦合到源极区域MS和漏极区域MD，接触孔CT形成在层间绝缘膜IL2和IL1中。注意，硅化物层SC形成在外延层EP1和EP2的每个的表面上，且插塞电极PG与硅化物层SC接触。
存储器单元MC包括在鳍FA处形成的控制栅电极CG、存储器栅电极MG、漏极区域MD和源极区域MS。控制栅电极CG经由栅极绝缘膜GIt布置在鳍FA的主表面FAa和侧表面FAs之上。存储器栅电极MG经由栅极绝缘膜GIm布置在鳍FA的主表面FAa和侧表面FAs之上。漏极区域MD和源极区域MS被布置为在其间夹置控制栅电极CG和存储器栅电极MG。漏极区域MD和源极区域MS之间在长边方向上的距离对应于存储器单元MC的沟道长度。控制栅电极CG或存储器栅电极MG在短边方向上面对鳍FA的主表面FAa和侧表面FAs的区域对应于存储器单元MC的沟道宽度。
如图12所示，作为半导体衬底1的突起的鳍FB形成在半导体衬底1的逻辑部分B中。每个鳍FB具有被形成在半导体衬底1的主表面1a之上的元件隔离膜STL包围的下部。即，相邻鳍FB通过元件隔离膜STL相互分开。作为p型半导体区域的p型阱PW2形成在鳍FB的下部中。换句话说，鳍FB形成在p型阱PW2内。
在逻辑部分B1中，晶体管Tr包括栅电极GE以及布置在栅电极GE两端的源极区域LS和漏极区域LD，其全部形成在鳍FB处。栅电极GE经由栅极绝缘膜GIL和绝缘膜HK形成在鳍FB的主表面FBa和侧表面FBs之上。栅极绝缘膜GIL是热氧化膜且具有大约1nm至2nm的厚度。在逻辑部分B2中，在鳍FB的短边方向，栅电极GE经由栅极绝缘膜GIL和绝缘膜HK沿着鳍FB的主表面FBa和侧表面FBs延伸，且还在包围鳍FB的元件隔离膜STL之上延伸。栅电极GE具有包括金属膜ME1和ME2的层叠结构。
源极区域LS和漏极区域LD布置在栅电极GE以外，以在其间夹置栅电极GE。源极区域LS和漏极区域LD中的每个都具有n-型半导体区域EX3和外延层EP3。源极区域LS和漏极区域LD在短边方向和高度方向上穿过从元件隔离膜STL暴露的整个鳍FB而形成。在逻辑部分B3中，源极区域LS由鳍FB和形成在鳍FB的主表面FBa和侧表面FBs之上的外延层EP3来配置。外延层EP3是形成在鳍FB的上表面FBa和侧表面FBs上的硅外延层。外延层EP3具有以高浓度向其引入的诸如磷(P)的n型杂质。在外延层EP3中的杂质浓度高于n-型半导体区域EX3的杂质浓度。漏极区域LD也具有与源极区域LS相同的结构。
在栅电极GE的侧壁之上形成侧壁间隔物SW和层间绝缘膜IL1。此外，在层间绝缘膜IL1和栅电极GE之上形成层间绝缘膜IL2。金属布线MW形成在层间绝缘膜IL2上。金属布线MW经由提供在接触孔CT中的插塞电极PG电耦合到源极区域LS和漏极区域LD，接触孔CT形成在层间绝缘膜IL2和IL1中。注意，硅化物层SC形成在每个外延层EP3的表面上，且插塞电极PG与硅化物层SC接触。
注意，p型阱PW1和PW2仅在图11和图12中示出，且在用于其它制造方法的横截面图中将被省略。
<用于半导体器件的制造方法>
现在，将描述在本实施例中用于半导体器件的制造步骤。首先，将描述鳍形成步骤，然后将在下文描述存储器单元部分中的存储器单元和逻辑部分中的MISFET的形成方法。本实施例中的鳍形成方法基于以下描述的考虑例子，且将主要描述与上述鳍形成步骤的不同点。图13至图28是本实施例中的半导体器件的形成步骤中主要部分的横截面视图。
接着，将描述将存储器单元部分A中的鳍FA的宽度设置为比逻辑部分B中的鳍FB的宽度更宽的重要性。
如上所述，在被存储器栅电极MG覆盖的部分中的鳍FA的主表面FAa和侧表面FAs上形成作为热氧化膜的绝缘膜10’(厚度5nm-6nm)。绝缘膜10’的厚度优选地比逻辑部分B中鳍FB的主表面FBa和侧表面FBs上的由热氧化膜形成的栅极绝缘膜GIt或栅极绝缘膜GIL(厚度1nm-2nm)的厚度大。这是因为，用作电荷存储部分的位于绝缘膜11’之下的绝缘膜10’被加厚，由此使得可以增加存储器单元MC的可重写次数和电荷保持时间。
由于存储器单元部分A中的鳍FA的宽度减少了如绝缘膜10’的厚度的至少大约两倍那么大，鳍FA需要提前加厚上述减少的厚度。另一方面，逻辑部分B中鳍FB的主表面FBa和侧表面FBs上的由热氧化膜形成的栅极绝缘膜GIL(厚度1nm-2nm)比绝缘膜10’薄。此外，逻辑部分B中鳍FB的宽度需要被设置成尽可能地窄，使此处形成的MISFET的衬底部分进入完全耗尽状态，由此减少泄漏电流。
考虑到上述背景，提前将存储器单元部分A中的鳍FA的宽度设置成比逻辑部分B中的鳍FB的宽度更宽(更大)是重要的。
现在，将参考图13至图15来描述存储器单元部分A中的鳍FA和逻辑部分B中的鳍FB的制造步骤。
类似于上述的考虑例子，顺序执行从半导体衬底的提供步骤(步骤S1)到鳍形成步骤(步骤S6)的工艺。注意，不执行在硬掩膜形成步骤(步骤S4)中的用于硬掩膜5b的线减薄步骤。即，如图13所示，具有相等宽度的鳍F3形成在存储器单元部分A和逻辑部分B中。每个鳍F3的宽度例如为大约30nm。鳍F3从元件隔离膜STM和STL暴露大约50nm。
然后，如图14所示，进行鳍的线减薄步骤(步骤S7)。通过使用覆盖存储器单元部分A且暴露逻辑部分B的光致抗蚀剂膜(掩蔽膜)PR2作为掩膜，对逻辑部分B中由硅制成的鳍F3施加各向同性刻蚀。逻辑部分B中的上述鳍F3被选择性地减薄，使得在逻辑部分B中形成鳍F4。鳍F4例如具有大约10nm至15nm的宽度和大约35nm至40nm的高度。使用的各向同性刻蚀例如是利用CF4和O2的混合气体的干法刻蚀。在形成鳍F4后，去除光致抗蚀剂膜PR2。随后，可以利用掩膜(未示出)(例如光致抗蚀剂膜制成)来覆盖存储器单元部分A中的鳍和逻辑部分B中的鳍F4的部分，并且可以向鳍F4的暴露部分施加上述各向同性刻蚀，由此产生更窄的鳍。此外，这些步骤重复来实现逻辑部分B中具有不同宽度的两种或更多种鳍的形成。
然后，在去除光致抗蚀剂膜PR2后，如图15所示，可以提供具有存储器单元部分A中的鳍FA和逻辑部分B中的鳍FB的半导体衬底1。在存储器部分A中，从元件隔离膜STM暴露的每个鳍FA的部分的宽度基本等于嵌入在元件隔离膜STM中的鳍FA的部分的宽度。此处，这样的宽度W3大约是30nm。从元件隔离膜STM暴露的鳍FA的部分的高度H1大约是50nm。在逻辑部分B中，从元件隔离膜STL暴露的每个鳍FB的部分的宽度W4大约是10nm至15nm，且嵌入在元件隔离膜STL中的鳍FB的部分的宽度W5大约是30nm。从元件隔离膜STL暴露的鳍FB的部分的高度H2大约是35nm至40nm。即，嵌入在元件隔离膜STL中的鳍FB的部分的宽度W5比从元件隔离膜STL暴露的鳍FB的部分的宽度W4要宽，由此从元件隔离膜STL暴露嵌入在元件隔离膜STL中的鳍FB的部分的肩部SH。
这样，向由硅制成的鳍施加各向同性刻蚀来使每个鳍的宽度更窄，这可以减少鳍宽度和刻蚀量在半导体晶片的平面上的变化，由此产生稳定的鳍形成方法。可以提高鳍的处理精度以获得逻辑部分B的微型化和高集成度配置。硅的干法刻蚀具有比氧化硅膜更低的刻蚀速率，造成刻蚀量的更好的可控性。刻蚀的可控性较高是因为干法刻蚀，由此使得可以减少刻蚀状态在平面上的变化。
接着，将参考图16至图28来描述存储器单元MC和晶体管Tr的制造。图16至图25、图27和图28示出了图11所示的存储器单元部分A1、A2和A3的横截面视图以及图12所示的逻辑部分B1和B2的横截面视图。图26示出了存储器单元部分A4和逻辑部分B3的横截面视图。
图16示出了图15所示的具有鳍FA和FB的、存储器单元部分A1、A2和A3以及逻辑部分B1和B2的横截面视图。
图17示出了绝缘膜7、导电膜8和绝缘膜9的形成步骤(步骤S8)。首先，在鳍FA和FB的主表面FAa和FBa以及侧表面FAs和FBs之上形成绝缘膜7。通过热氧化鳍FA和FB的主表面FAa和FBa以及侧表面FAs和FBs来形成绝缘膜7，由此形成厚度大约2nm的氧化硅膜。然后在绝缘膜7之上沉积导电膜8，以定位于比鳍FA和FB中每个的高度更高的水平面处，随后对导电膜8执行CMP工艺，由此产生具有平坦主表面的导电膜8。然后，在导电膜8的主表面之上沉积绝缘膜9。导电膜8由多晶硅膜(硅膜)制成，而绝缘膜9由氮化硅膜制成。在导电膜8的CMP步骤中，重要的是将导电膜8保留在鳍FA和FB的主表面之上。如后面将描述的，绝缘膜9优选地具有基本与鳍FA的高度相同的厚度，但是应注意，图17和其它附图示出了减薄状态中的绝缘膜9。
图18示出了控制栅电极CG的形成步骤(步骤S9)。光致抗蚀剂膜(掩膜)PR3选择性地形成在绝缘膜9之上。光致抗蚀剂膜PR3具有覆盖控制栅电极CG的形成区域且暴露存储器单元部分A中其它区域的图案。此外，光致抗蚀剂膜PR3具有覆盖逻辑部分B的图案。向绝缘膜9和导电膜8施加干法刻蚀工艺以去除从光致抗蚀剂膜PR3暴露的绝缘膜9和导电膜8的区域，由此形成控制栅电极CG。绝缘膜7通过干法刻蚀工艺或后续的清洁工艺来处理，由此将栅绝缘膜GIt形成在控制栅电极CG之下。在存储器单元部分A3中，绝缘膜9、导电膜8和绝缘膜7被去除以暴露每个鳍FA的主表面FAa和侧表面FAs。在将绝缘膜9图案化之后或者在将绝缘膜9和导电膜8图案化之后，去除光致抗蚀剂膜PR3。
图19示出了绝缘膜10和11以及导电膜12的形成步骤(步骤S10)。首先，在从控制栅电极CG暴露的每个鳍FA的主表面FAa和侧表面FAs之上顺序形成绝缘膜10和11。绝缘膜10是通过对鳍FA的主表面FAa和侧表面FAs热氧化而形成的氧化硅膜。绝缘膜10具有5nm至6nm的厚度，其大于栅极绝缘膜GIt的厚度。然后，绝缘膜11具有层叠膜，该层叠膜包括氮化硅膜和形成在氮化硅膜之上的氮氧化硅膜。氮化硅膜的厚度是7nm，氮氧化硅膜的厚度是9nm。注意，绝缘膜11可以是下层HfSiO和上层AlO的层叠膜。
然后，将导电膜12沉积在绝缘膜11之上。导电膜12具有以下的厚度：大于控制栅电极CG和绝缘膜9的层叠本体的高度以及存储器单元部分A3中鳍FA的高度中的每个高度。对导电膜12施加CMP工艺来暴露位于控制栅电极CG之上的绝缘膜11，由此如图19所示，将导电膜12选择性地形成在存储器单元部分A中从控制栅电极CG暴露的区域中。在CMP工艺之后，导电膜12保留在存储器单元部分A3中的鳍FA之上。注意，导电膜12由多晶硅膜(硅膜)制成。在逻辑部分B中，导电膜12被去除以暴露绝缘膜11。
图20示出了导电膜12的回刻蚀步骤(步骤S11)。向存储器单元部分A中的导电膜12施加刻蚀工艺，以由此降低导电膜12的主表面的高度。在回刻蚀工艺之后，导电膜12的主表面具有例如与控制栅电极CG的主表面基本相同的高度。
图21示出了控制栅电极CG的形成步骤(步骤S12)。氮化硅膜沉积在控制栅电极CG和导电膜12之上的绝缘膜9和11的侧壁之上，随后进行各向异性刻蚀，由此形成在控制栅电极CG上的绝缘膜9和11的侧壁之上的掩膜13。通过刻蚀去除从掩膜13暴露的导电膜12的部分，由此存储器栅电极MG和间隔物SP经由绝缘膜10和11形成在控制栅电极CG的相应侧壁之上。注意，虽然间隔物SP具有与存储器栅电极MG基本相同的结构，但是其在后续步骤中被去除。这是间隔物通过不同名称来表示的原因。
图22示出了去除间隔物SP和形成栅极绝缘膜GIm的步骤(步骤S13)。首先，通过使用覆盖存储器栅电极MG且暴露间隔物SP的抗蚀剂膜(未示出)的湿法刻蚀工艺来去除图21所示的间隔物SP和在间隔物SP之上的掩膜13。随后，例如通过湿法刻蚀工艺来去除从存储器栅电极MG暴露的区域中的绝缘膜11和10的部分，使得在存储器栅电极MG之下(即在存储器栅电极MG和鳍FA之间)选择性地保留绝缘膜11’和10’，并且形成栅极绝缘膜GIm。注意，栅极绝缘膜GIm不仅连续形成在存储器栅电极MG和鳍FA的主表面FAa之间，还形成在控制栅电极CG和存储器栅电极MG之间。沿着鳍FA的主表面FAa和侧表面FAs来形成图22中的栅极绝缘膜GIm。
图23示出了虚设栅极DG和n-型半导体区域(杂质扩散层)EX1、EX2和EX3的形成步骤(步骤S14)。首先，在逻辑部分B中，绝缘膜9和导电膜8被图案化以形成虚设栅极DG。虚设栅极DG之上的绝缘膜9和虚设栅极DG之下的绝缘膜7具有与虚设栅极DG本身相同的平面图案。
然后，通过离子注入向鳍FA和鳍FB中引入诸如砷(As)或磷(P)的n型杂质，使得在鳍FA中形成n-型半导体区域EX1和EX2，而在鳍FB中形成n-型半导体区域EX3。n-型半导体区域EX1和EX2与控制栅电极CG和存储器栅电极MG自对准地形成。即，n型杂质被注入到从控制栅电极CG和存储器栅电极MG暴露的鳍FA的主表面和侧表面中，由此在控制栅电极CG和存储器栅电极MG两侧上形成n-型半导体区域EX1和EX2，以在它们之间夹置控制栅电极CG和存储器栅电极MG。由于在离子注入后通过热处理扩散杂质，n-型半导体区域EX1部分地与存储器栅电极MG重叠，而n-型半导体区域EX2部分地与控制栅电极CG重叠。
n-型半导体区域EX3与虚设电极DG自对准地形成。即，向从虚设栅极DG暴露的鳍FB的主表面和侧表面中注入n型杂质，由此在虚设栅极DG的两侧形成n-型半导体区域EX3，以在它们之间夹置虚设栅极DG。由于在离子注入后通过热处理扩散杂质，n-型半导体区域EX3部分地与虚设栅极DG重叠。
图24示出了侧壁间隔物(侧壁、侧壁绝缘膜)SW的形成步骤(步骤S15)。绝缘膜，例如氧化硅膜、氮化硅膜或其层叠膜，沉积在半导体衬底1之上来覆盖鳍FA和FB的主表面FAa和FBa，随后在绝缘膜上进行各向异性刻蚀。这样，在存储器单元部分A1中，不仅在绝缘膜9和控制栅电极CG的侧壁之上，而且在掩膜13和存储器栅电极MG的侧壁之上形成侧壁间隔物SW。此处，绝缘膜9的厚度基本等于鳍FA的高度，由此实现足够的过刻蚀。由此，例如，用于形成侧壁间隔物SW的氧化硅膜或氮化硅膜从未保留在包围鳍FA的元件隔离膜STM之上。
在逻辑部分B1中，侧壁间隔物SW形成在绝缘膜9和虚设栅极DG的侧壁之上。通过上述的各向异性刻蚀，用于形成侧壁间隔物SW的绝缘膜从存储器单元部分A2和A3以及逻辑部分B2去除，以暴露绝缘膜9或掩膜13。
接着，图25和图26示出了外延层EP1、EP2和EP3以及硅化物层SC的形成步骤(步骤S16)。在存储器单元部分A中，外延层EP1和EP2形成在从元件隔离膜STM、控制栅电极CG、存储器栅电极MG和侧壁间隔物SW暴露的鳍FA的主表面FAa和侧表面FAs处。外延层EP3也在同一步骤中形成在从元件隔离膜STL、虚设栅极DG和侧壁间隔物SW暴露的鳍FB的主表面FBa和侧表面FBs处。外延层EP1、EP2和EP3通过在100Pa和700℃气氛下使用HCl和PH3气体外延生长SiH2Cl2(SiH4)而形成。即，外延层EP1、EP2和EP3是掺有n型杂质的半导体层，其浓度比n-型半导体区域EX1、EX2或EX3的浓度更高。如图26所示的逻辑部分B3所示，嵌入在元件隔离膜STL中的鳍FB的部分的肩部SH从逻辑部分B中的元件隔离膜STL暴露。由此，也可以在鳍FB的肩部SH以外进行外延生长，由此与没有提供肩部SH的情况相比可以提高外延层EP3的沉积量，因而降低源极区域LS和漏极区域LD的寄生电阻。
注意，在形成逻辑部分B中的p型MISFET时，可以在从元件隔离膜STL、虚设栅极DG和侧壁间隔物SW暴露的鳍FB的主表面FBa和侧表面FBs处形成p型SiGe外延层。p型SiGe外延层通过在100Pa和700℃气氛下使用GeH4、HCl和B2H6气体外延生长SiH2Cl2(SiH4)而形成。SiGe外延层的形成可以减少p型MISFET的源极区域和漏极区域中的寄生电阻，同时通过向沟道区域施加应力来提高霍尔迁移率，实现了p型MISFET的高速操作。
此外，如图25和图26所示，在外延层EP1、EP2和EP3的表面处形成硅化物层SC。硅化物层SC优选地可以是硅化钴层、硅化镍层或添加铂的硅化镍层。
这样，存储器单元MC的源极区域MS通过n-型半导体区域EX1和包含比n-型半导体区域EX1更高的浓度的n型杂质的外延层EP1来配置，而存储器单元MC的漏极区域MD通过n-型半导体区域EX2和包含比n-型半导体区域EX2更高的浓度的n型杂质的外延层EP2来配置。此外，逻辑部分B中的晶体管Tr的源极区域LS和漏极区域LD中的每个区域都通过n-型半导体区域EX3和包含比n-型半导体区域EX3更高的浓度的n型杂质的外延层EP3来配置。
图27示出了层间绝缘膜IL1的形成步骤(步骤S17)。层间绝缘膜IL1形成(沉积)在半导体衬底1之上。层间绝缘膜IL1是由氧化硅膜形成的单个膜或者是包括氮化硅膜和形成在氮化硅膜上的比氮化硅膜更厚的氧化硅膜的层叠膜。例如可以使用CVD方法来形成层间绝缘膜IL1。然后，通过CMP方法等对层间绝缘膜IL1的上表面执行抛光(抛光工艺)。如图27所示，暴露控制栅电极CG、存储器栅电极MG和虚设栅电极DG的相应上表面。即，在抛光步骤中，形成在控制栅电极CG、存储器栅电极MG和虚设栅电极DG之上的绝缘膜9和掩膜13的部分完全被去除。明显地，定位于绝缘膜9和掩膜13的侧壁之上的侧壁SW也被部分地去除。
图28示出了栅电极GE的形成步骤(步骤S18)。首先，执行图27所示的暴露的虚设栅极DG的去除步骤。虚设栅极DG的去除在层间绝缘膜IL1中形成沟槽。沟槽的底部(底表面)通过绝缘膜7的上表面形成，沟槽的侧壁(侧表面)通过侧壁间隔物SW的侧表面形成(在虚设栅极DG的去除之前与虚设栅极DG接触的侧表面)。然后，如图28所示，执行绝缘膜HK、金属膜ME1和金属膜ME2的形成步骤，以在半导体衬底1之上，即在沟槽内部的绝缘膜7(底部和侧壁)之上，顺序沉积绝缘膜HK、金属膜ME1和金属膜ME2。此外，对绝缘膜HK、金属膜ME1和金属膜ME2施加CMP工艺步骤。这样，在沟槽内选择性地形成层叠结构。层叠结构包括由相互层叠的绝缘膜7、绝缘膜HK、金属膜ME1和金属膜ME2制成的栅极绝缘膜GIL。此处，绝缘膜HK是具有比氮化硅更高的电介质常数(相对介电常数)的绝缘材料，即所谓高k膜(高电介质常数膜)。
使用的绝缘膜HK可以是金属氧化物膜，包括氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。绝缘膜HK例如可以通过原子层沉积(ALD)方法或CVD方法来形成。
例如，金属膜ME1可以是钛铝(TiAl)膜，金属膜ME2可以是铝(Al)膜。钛(Ti)膜、氮化钛(TiN)膜或它们的层叠膜可以插入在金属膜ME1和M2之间，以调节晶体管Tr的阈值电压。
绝缘膜HK形成在沟槽的底部(底表面)和侧壁之上，而栅电极GE具有与绝缘膜HK相邻的底部(底表面)和侧壁(侧表面)。绝缘膜GIL和绝缘膜HK插入在半导体衬底1的鳍FB和栅电极GE之间。绝缘膜HK插入在栅电极GE和侧壁间隔物SW之间。在栅电极GE正下方的绝缘膜HK和栅极绝缘膜GIL用作晶体管Tr的栅极绝缘膜。绝缘膜HK是高电介质常数膜且因此用作高电介质常数栅极绝缘膜。
然后，将参考图11和图12来描述层间绝缘膜IL2、插塞电极PG和金属布线MW的形成步骤(步骤S19)。层间绝缘膜IL2形成在层间绝缘膜IL1之上。使用的层间绝缘膜IL2例如可以是基于氧化硅的绝缘膜，主要包括氧化硅。在形成层间绝缘膜IL2后，层间绝缘膜IL2的上表面通过CMP方法来抛光以提高层间绝缘膜IL2的上表面的平坦度。
然后，在层间绝缘膜IL1和IL2中形成接触孔(开口、通孔)CT。接触孔CT暴露存储器单元MC中源极区域MS和漏极区域MD中的硅化物层SC的表面，并且暴露晶体管Tr中源极区域LS和漏极区域LD中的硅化物层SC的表面。
然后，形成例如由钨(W)形成的导电插塞PG作为每个接触孔CT中的用于耦合的导体。插塞电极PG具有层叠结构，该层叠结构包括阻挡导电膜(例如钛膜、氮化钛膜或它们的层叠膜)和定位于阻挡导电膜上的主导电膜(钨膜)。插塞电极PG与存储器单元MC中的源极区域MS和漏极区域MD电耦合，且与晶体管Tr中的源极区域LS和漏极区域LD电耦合。
然后，在层间绝缘膜IL2之上形成金属布线MW。金属布线MW具有层叠结构，该层叠结构包括阻挡导电膜(例如氮化钛膜、钽膜或氮化钽膜)和形成在阻挡导电膜上的主导电膜(铜膜)。为了简化附图，图11和图12示出了其中阻挡导电膜和主导电膜集成在一起来形成金属布线MW的状态。这也适用于插塞电极PG。
外延层EP形成在存储器单元MC中的源极区域MS和漏极区域MD中以及晶体管Tr中的源极区域LS和漏极区域LD中，这可以防止在形成接触孔CT时掩膜的未对准，同时减少插塞电极和外延层EP之间的接触电阻。
<主要特征和效果>
接着，将描述本实施例的主要特征和效果。
在本实施例的用于半导体器件的制造方法中，当形成具有两个或更多种鳍宽度的有源区时，具有相等宽度的鳍形成在半导体衬底的相应第一区域和第二区域中，然后，例如，第二区域中的由硅形成的鳍被选择性刻蚀以制造其它尺寸的鳍，该其它尺寸的鳍在第二区域中具有比第一区域中的鳍宽度更窄的宽度。这样，向由硅制成的鳍施加干法刻蚀工艺，使得与通过湿法刻蚀由绝缘膜制成的硬掩膜来处理鳍以执行线减薄工艺的情况相比，可以在更高工艺精度下制造鳍。由于可以减少处理中的变化，所以可以提高制造产量。
上述刻蚀工艺的各向同性刻蚀的使用也可以呈现减少形成在第二区域中的具有更窄宽度的鳍的主表面或侧表面上的任何缺陷的效果。各向异性干法刻蚀的使用将具有造成鳍的侧表面上的刻蚀损伤(例如缺陷)的问题，或者在第一区域和第二区域中形成具有相等宽度的鳍时在鳍的侧表面上粘附刻蚀产物(聚合物)的问题。然而，刻蚀损伤和刻蚀产物可以通过各向同性刻蚀、在没有损伤的情况下被去除。
鳍具有被元件隔离膜覆盖的外围，且鳍从元件隔离膜突出的部分经受刻蚀。为了减少鳍宽度，鳍被配置成具有：具有较宽宽度的、其外围被元件隔离膜覆盖的第一部分以及具有较窄宽度的、从元件隔离膜暴露的第二部分。从元件隔离膜的上表面暴露的肩部存在于第一部分和第二部分之间的边界处。当在鳍的主表面和侧表面上进行外延生长时，外延生长也在肩部处进行，使得可以促进在鳍周围形成的外延层的沉积。由此，可以减少在其处形成外延层的MISFET中的源极区域和漏极区域的寄生电阻。
具有肩部的结构可以减少来自形成在具有较窄宽度的鳍中的MISFET的泄漏电流，同时减少MISFET的源极区域和漏极区域中的寄生电阻。这是因为具有较窄宽度的鳍可以完全进入耗尽状态。
<改型例子>
提出改型例子来实现第二改进，改型例子与上述考虑例子的不同在于硬掩膜形成步骤(步骤S4)。图29至图31是在改型例子中用于半导体器件的制造步骤中的主要部分的横截面视图。
类似于上述的考虑例子，将依次执行从半导体衬底的提供步骤(步骤S1)直到掩膜形成步骤(步骤S3)的工艺。然后，在半导体衬底1的主表面之上沉积由氧化硅膜制成的绝缘膜，以覆盖掩膜4a和4b中每个的上表面和侧表面，类似于考虑例子。然后，如图29所示，向绝缘膜施加各向异性刻蚀以在掩膜4a和4b的侧壁之上形成侧壁绝缘膜29a和29b。每个侧壁绝缘膜29a形成在存储器单元部分A中，而每个侧壁绝缘膜29b形成在逻辑部分B中。侧壁绝缘膜29a和29b二者具有相等宽度。
随后，如图30所示，通过使用覆盖存储器单元部分A且暴露逻辑部分B的光致抗蚀剂膜(掩膜)PR4来去除逻辑部分B中的侧壁绝缘膜29b。
然后，如图31所示，在半导体衬底1的主表面之上沉积由氧化硅膜制成的绝缘膜，以覆盖掩膜4a和4b以及侧壁绝缘膜29a。使绝缘膜经受各向异性刻蚀，以由此经由侧壁绝缘膜29a在掩膜4a的侧壁之上形成侧壁绝缘膜31a以及在掩膜4b的侧壁之上形成侧壁绝缘膜31b。即，形成在掩膜4a的侧壁之上的侧壁绝缘膜29a和31a对应于考虑例子中的硬掩膜5a。形成在掩膜4b的侧壁上的侧壁绝缘膜31b对应于在考虑例子中经受线减薄的硬掩膜5b’。在形成侧壁绝缘膜29a、31a和31b之后，进行考虑例子中的步骤S5和S6以及将在本实施例中步骤S8之后执行的进一步步骤，由此完成改型例子中的半导体器件。
这样，在存储器单元部分A中的硬掩膜5a由侧壁绝缘膜29a和31a的层叠结构制成，由此用于形成侧壁绝缘膜29a的绝缘膜的厚度可以比考虑例子中绝缘膜5的厚度小。由此，在逻辑部分B中形成的MISFET可以被微型化，而无需填充逻辑部分B中相邻掩膜4b之间的间隔。
虽然已经基于实施例具体描述了发明人做出的发明，但显然的是本发明不限于实施例，并且可以在不离开本发明范围的情况下对实施例进行各种改型和变化。

Claims (5)

1.一种用于制造半导体器件的方法，包括以下步骤：
(a)提供具有主表面的半导体衬底；
(b)在所述半导体衬底的所述主表面的第一区域和第二区域中的每个区域中形成第一掩膜；
(c)在所述第一区域和所述第二区域中的每个区域中的所述第一掩膜的侧壁之上形成第二掩膜；
(d)去除所述第二区域中的所述第二掩膜而保留所述第一区域中的所述第二掩膜；
(e)不仅经由所述第一区域中的所述第二掩膜在所述第一掩膜的侧壁之上形成第三掩膜，而且直接在所述第二区域中的所述第一掩膜的侧壁上形成所述第三掩膜；
(f)在去除所述第一掩膜之后，通过对位于所述第二掩膜和所述第三掩膜以外的所述半导体衬底的部分的刻蚀来在所述第一区域中提供第一凸部，以形成在所述第二掩膜和所述第三掩膜之下的第一凸部，所述第一凸部具有第一宽度，而通过对位于所述第三掩膜以外的所述半导体衬底的部分的刻蚀来在所述第二区域中提供第二凸部，以形成在所述第三掩膜之下的第二凸部，所述第二凸部具有第二宽度；
(g)在所述第一区域中经由第一绝缘膜形成第一栅电极以跨越所述第一凸部；以及
(h)在所述第二区域中经由第二绝缘膜形成第二栅电极以跨越所述第二凸部，
其中所述第二宽度比所述第一宽度窄。
2.根据权利要求1所述的用于制造半导体器件的方法，
其中通过热氧化所述第一凸部来形成所述第一绝缘膜，
其中通过热氧化所述第二凸部来形成所述第二绝缘膜，以及
其中所述第一绝缘膜的厚度比所述第二绝缘膜的厚度大。
3.根据权利要求1所述的用于制造半导体器件的方法，还包括以下步骤：
(i)在步骤(f)和步骤(g)之间，形成由绝缘膜制成的元件隔离膜以覆盖在所述第一凸部和所述第二凸部的相应下部处的、所述第一凸部和所述第二凸部中的每个凸部的外围。
4.根据权利要求1所述的用于制造半导体器件的方法，
其中在步骤(g)中，所述第一绝缘膜包括形成在所述第一凸部的表面处的氧化硅膜和形成在所述氧化硅膜之上的氮化硅膜。
5.根据权利要求1所述的用于制造半导体器件的方法，
其中，在步骤(f)中，各向异性刻蚀被用作所述半导体衬底的刻蚀。
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