KR102472571B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는, 본 발명은 기판의 로직 셀 영역의 PMOSFET 영역 상의 제1 활성 패턴들; 상기 로직 셀 영역의 NMOSFET 영역 상의 제2 활성 패턴들; 상기 기판의 메모리 셀 영역 상의 제3 활성 패턴들; 상기 제3 활성 패턴들 사이에 개재되는 제4 활성 패턴들; 및 제1 트렌치들 및 제2 트렌치들을 채우는 소자 분리막을 포함한다. 상기 제1 트렌치들 각각은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이에 개재된다. 상기 제2 트렌치들 각각은 상기 제4 활성 패턴들 사이 및 상기 제3 및 제4 활성 패턴들 사이에 개재된다. 상기 제3 및 제4 활성 패턴들 각각은 서로 수직적으로 이격되는 제1 및 제2 반도체 패턴들을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 메모리 셀 영역 상에 게이트-올-어라운드형 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명은 기판의 로직 셀 영역의 PMOSFET 영역 상의 제1 활성 패턴들; 상기 로직 셀 영역의 NMOSFET 영역 상의 제2 활성 패턴들; 상기 기판의 메모리 셀 영역 상의 제3 활성 패턴들; 상기 제3 활성 패턴들 사이에 개재되는 제4 활성 패턴들; 및 제1 트렌치들 및 제2 트렌치들을 채우는 소자 분리막을 포함하되, 상기 제1 트렌치들 각각은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이에 개재되고, 상기 제2 트렌치들 각각은 상기 제4 활성 패턴들 사이 및 상기 제3 및 제4 활성 패턴들 사이에 개재되고, 상기 제3 및 제4 활성 패턴들 각각은 서로 수직적으로 이격되는 제1 및 제2 반도체 패턴들을 포함하고, 상기 제2 트렌치들의 깊이는 상기 제1 트렌치들의 깊이보다 깊은 반도체 소자를 제공한다.
본 발명은 기판의 제1 영역의 PMOSFET 영역 상의 제1 활성 패턴들; 상기 제1 영역의 NMOSFET 영역 상의 제2 활성 패턴들; 상기 기판의 제2 영역 상의 제3 활성 패턴들; 상기 제3 활성 패턴들 사이에 개재되는 제4 활성 패턴들; 및 제1 트렌치들 및 제2 트렌치들을 채우는 제1 소자 분리막을 포함하되, 상기 제1 트렌치들 각각은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이에 개재되고, 상기 제2 트렌치들 각각은 상기 제4 활성 패턴들 사이 및 상기 제3 및 제4 활성 패턴들 사이에 개재되고, 상기 제3 및 제4 활성 패턴들 각각은 서로 수직적으로 이격되는 제1 및 제2 반도체 패턴들을 포함하고, 상기 제3 및 제4 활성 패턴들의 최대 높이는 상기 제1 및 제2 활성 패턴들의 최대 높이보다 높은 반도체 소자를 제공한다.
본 발명은 기판의 제1 영역의 PMOSFET 영역 상의 제1 활성 패턴들; 상기 제1 영역의 NMOSFET 영역 상의 제2 활성 패턴들; 상기 기판의 제2 영역 상의 제3 활성 패턴들; 상기 제3 활성 패턴들 사이에 개재되는 제4 활성 패턴들; 및 제1 트렌치들 및 제2 트렌치들을 채우는 소자 분리막을 포함하되, 상기 제1 트렌치들 각각은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이에 개재되고, 상기 제2 트렌치들 각각은 상기 제4 활성 패턴들 사이 및 상기 제3 및 제4 활성 패턴들 사이에 개재되고, 상기 제3 및 제4 활성 패턴들 각각은 서로 수직적으로 이격되는 제1 내지 제4 반도체 패턴들을 포함하는 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자는 메모리 셀 영역 상에 게이트-올-어라운드형 트랜지스터를 포함함으로써, 전기적 특성이 향상될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b 내지 도 1e는 각각 도 1a의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 2a 내지 도 8a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 A-A'선에 따른 단면도들이다.
도 6c 내지 도 8c는 각각 도 6a 내지 도 8a의 B-B'선에 따른 단면도들이다.
도 6d 내지 도 8d는 각각 도 6a 내지 도 8a의 C-C'선에 따른 단면도들이다.
도 6e 내지 도 8e는 각각 도 6a 내지 도 8a의 D-D'선에 따른 단면도들이다.
도 9a 내지 도 9d는 각각 도 1a의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 10a 및 도 10b는 각각 도 1a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 1b 내지 도 1e는 각각 도 1a의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 1a 내지 도 1e를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
기판(100)의 제1 영역(RG1)은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)의 제1 영역(RG1)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 상에 제1 트랜지스터들이 배치될 수 있고, 상기 NMOSFET 영역(NR) 상에 제2 트랜지스터들이 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 서로 다른 도전형을 가질 수 있다. 일 예로, 제1 트랜지스터는 PMOSFET일 수 있고, 제2 트랜지스터는 NMOSFET일 수 있다.
기판(100)의 제2 영역(RG2)은, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 상기 메모리 셀 트랜지스터들은 게이트-올-어라운드(Gate-All-Around)형 트랜지스터일 수 있다. 게이트-올-어라운드형 트랜지스터는, 채널의 상면, 바닥면 및 양 측벽들을 둘러싸는 게이트 전극을 포함하는 트랜지스터일 수 있다.
기판(100) 상에 제1 및 제2 소자 분리막들(ST1,ST2)이 제공될 수 있다. 제1 및 제2 소자 분리막들(ST1,ST2)은 기판(100)의 제1 영역(RG1)의 PMOSFET 영역(PR)의 상부에 제1 활성 패턴들(AP1)을 정의할 수 있고, 기판(100)의 제1 영역(RG1)의 NMOSFET 영역(NR)의 상부에 제2 활성 패턴들(AP2)을 정의할 수 있고, 기판(100)의 제2 영역(RG2)의 상부에 제3 및 제4 활성 패턴들(AP3,AP4)을 정의할 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4)은 기판(100)의 상면에 평행하는 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제4 활성 패턴들(AP4)은 제3 활성 패턴들(AP3) 사이에 개재될 수 있다. 제4 활성 패턴들(AP4) 사이의 제1 방향(D1)으로의 이격 거리는 인접하는 제3 및 제4 활성 패턴들(AP3,AP4) 사이의 제1 방향(D1)으로의 이격 거리보다 작을 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차할 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1,AP2) 사이 및 서로 인접하는 제2 및 제3 활성 패턴들(AP2,AP3) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 제2 트렌치(TR2)에 의해, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 서로 제1 방향(D1)으로 이격될 수 있다. 제2 트렌치(TR2)의 깊이는 제1 트렌치(TR1)의 깊이보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 바닥의 레벨은 제1 트렌치(TR1)의 바닥의 레벨보다 더 낮을 수 있다.
서로 인접하는 제3 및 제4 활성 패턴들(AP3,AP4) 사이 및 서로 인접하는 제4 활성 패턴들(AP4) 사이에 제3 트렌치(TR3)가 정의될 수 있다. 제3 트렌치(TR3)의 깊이는 제1 트렌치(TR1)의 깊이보다 더 깊을 수 있다. 다시 말하면, 제3 트렌치(TR3)의 바닥의 레벨은 제1 트렌치(TR1)의 바닥의 레벨보다 더 낮을 수 있다. 제3 트렌치(TR3)의 깊이는 제2 트렌치(TR2)의 깊이보다 더 얕을 수 있다. 다시 말하면, 제3 트렌치(TR3)의 바닥의 레벨은 제2 트렌치(TR2)의 바닥의 레벨보다 더 높을 수 있다.
제1 소자 분리막(ST1)은 제1 및 제3 트렌치들(TR1,TR3)을 채울 수 있다. 제2 소자 분리막(ST2)은 제2 트렌치(TR2)를 채울 수 있다. 제2 소자 분리막(ST2)은 제1 소자 분리막(ST1)보다 더 깊을 수 있다. 다시 말하면, 제2 소자 분리막(ST2)의 바닥면의 레벨은 제1 소자 분리막(ST1)의 바닥면의 레벨보다 더 낮을 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4)의 상부들은 제1 및 제2 소자 분리막들(ST1,ST2)에 비해 수직하게 돌출될 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4)의 상부들 각각은 제1 및 제2 소자 분리막(ST1,ST2) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 제1 및 제2 소자 분리막들(ST1,ST2)은 절연물질(예를 들어, 실리콘 산화막)을 포함할 수 있다. 다시 말하면, 제1 및 제2 소자 분리막들(ST1,ST2)은 일체로 연결되어 하나의 소자 분리막을 구성할 수 있다.
제1 활성 패턴들(AP1) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2) 상에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 활성 패턴(AP1)의 상부에 제1 채널들(CH1)을 정의할 수 있고, 제2 소스/드레인 패턴들(SD2)이 제2 활성 패턴(AP2)의 상부에 제2 채널들(CH2)을 정의할 수 있다. 제1 채널들(CH1) 각각은 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있고, 제2 채널들(CH2) 각각은 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제3 활성 패턴들(AP3) 상에 제3 소스/드레인 패턴들(SD3)이 제공될 수 있다. 제4 활성 패턴들(AP4) 상에 제4 소스/드레인 패턴들(SD4)이 제공될 수 있다. 제3 소스/드레인 패턴들(SD3)은 n형의 불순물 영역들일 수 있다. 제4 소스/드레인 패턴들(SD4)은 p형의 불순물 영역들일 수 있다. 제3 소스/드레인 패턴들(SD3)이 제3 활성 패턴(AP3)의 상부에 제3 채널들(CH3)을 정의할 수 있고, 제4 소스/드레인 패턴들(SD4)이 제4 활성 패턴(AP4)의 상부에 제4 채널들(CH4)을 정의할 수 있다. 제3 채널들(CH3) 각각은 서로 인접하는 한 쌍의 제3 소스/드레인 패턴들(SD3) 사이에 개재될 수 있고, 제4 채널들(CH4) 각각은 서로 인접하는 한 쌍의 제4 소스/드레인 패턴들(SD4) 사이에 개재될 수 있다.
각각의 제3 및 제4 채널들(CH3,CH4)은, 순차적으로 적층된 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함할 수 있다. 제1 내지 제4 반도체 패턴들(SP1-SP4)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 내지 제4 반도체 패턴들(SP1-SP4)은 서로 수직적으로 중첩될 수 있다. 각각의 제3 소스/드레인 패턴들(SD3)은 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각의 일 측벽과 직접 접촉할 수 있다. 각각의 제4 소스/드레인 패턴들(SD4)은 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각의 일 측벽과 직접 접촉할 수 있다. 다시 말하면, 제1 내지 제4 반도체 패턴들(SP1-SP4)은 서로 인접하는 한 쌍의 제3 소스/드레인 패턴들(SD3) 및 서로 인접하는 한 쌍의 제4 소스/드레인 패턴들을 서로 연결할 수 있다.
제1 내지 제4 반도체 패턴들(SP1-SP4)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 제1 내지 제4 반도체 패턴들(SP1-SP4) 제2 방향(D2)으로 서로 동일한 최대 길이를 가질 수 있으며, 또는 제2 방향(D2)으로 서로 다른 최대 길이를 가질 수 있다.
제1 내지 제4 반도체 패턴들(SP1-SP4)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 및 III-V족 화합물(예를 들면, 갈륨-비소) 중 적어도 하나를 포함할 수 있다. 제3 및 제4 채널들(CH3,CH4) 각각은 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함하는 것으로 예시되어 있으나, 반도체 패턴들의 개수는 특별히 제한되지 않는다.
제1 활성 패턴(AP1)의 최대 높이는 제1 높이(H1)일 수 있다. 제1 높이(H1)는 제1 트렌치(TR1)의 바닥면에서 제1 채널(CH1)의 상면까지의 최단거리일 수 있다. 제2 활성 패턴(AP2)의 최대 높이는 제2 높이(H2)일 수 있다. 제2 높이(H2)는 제1 트렌치(TR1)의 바닥면에서 제2 채널(CH2)의 상면까지의 최단거리일 수 있다. 제3 활성 패턴(AP3)의 최대 높이는 제3 높이(H3)일 수 있다. 제3 높이(H3)는 제3 트렌치(TR3)의 바닥면에서 제3 채널(CH3)의 제1 반도체 패턴(SP1)의 상면까지의 최단거리일 수 있다. 제4 활성 패턴(AP4)의 최대 높이는 제4 높이(H4)일 수 있다. 제4 높이(H4)는 제3 트렌치(TR3)의 바닥면에서 제4 채널(CH4)의 제1 반도체 패턴(SP1)의 상면까지의 최단거리일 수 있다.
제1 높이(H1)와 제2 높이(H2)는 실질적으로 동일할 수 있고, 제3 높이(H3)와 제4 높이(H4)는 실질적으로 동일할 수 있다. 제3 및 제4 높이(H3,H4)는 제1 및 제2 높이(H1,H2)보다 클 수 있다.
제1 소스/드레인 패턴(SD1) 아래에 위치하는 제1 활성 패턴(AP1)의 일 부분의 높이는 제5 높이(H5)일 수 있다. 제5 높이(H5)는 제1 트렌치(TR1)의 바닥면에서 제1 소스/드레인 패턴(SD1)의 바닥면까지의 최단거리일 수 있다. 제2 소스/드레인 패턴(SD2) 아래에 위치하는 제2 활성 패턴(AP2)의 일 부분의 높이는 제6 높이(H6)일 수 있다. 제6 높이(H6)는 제1 트렌치(TR1)의 바닥면에서 제2 소스/드레인 패턴(SD2)의 바닥면까지의 최단거리일 수 있다. 제3 소스/드레인 패턴(SD3) 아래에 위치하는 제3 활성 패턴(AP3)의 일 부분의 높이는 제7 높이(H7)일 수 있다. 제7 높이(H7)는 제3 트렌치(TR3)의 바닥면에서 제3 소스/드레인 패턴(SD3)의 바닥면까지의 최단거리일 수 있다. 제4 소스/드레인 패턴(SD4) 아래에 위치하는 제4 활성 패턴(AP4)의 일 부분의 높이는 제8 높이(H8)일 수 있다. 제8 높이(H8)는 제3 트렌치(TR3)의 바닥면에서 제4 소스/드레인 패턴(SD4)의 바닥면까지의 최단거리일 수 있다.
제5 높이(H5)와 제6 높이(H6)는 실질적으로 동일할 수 있고, 제7 높이(H7)와 제8 높이(H8)는 실질적으로 동일할 수 있다. 제7 및 제8 높이(H7,H8)는 제5 및 제6 높이(H5,H6)보다 클 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 채널(CH1) 및 제1 활성 패턴(AP1)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 채널(CH1)에 압축성 스트레스를 제공하는 물질을 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, 실리콘-게르마늄)을 포함할 수 있다.
각각의 제2 소스/드레인 패턴들(SD2)은 제2 채널(CH2) 및 제2 활성 패턴(AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 또는, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소(예를 들어, 실리콘)를 포함할 수 있다.
각각의 제3 소스/드레인 패턴들(SD3)은 제3 채널(CH3)의 제1 내지 제4 반도체 패턴들(SP1-SP4) 및 제3 활성 패턴(AP3)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 일 예로, 제3 소스/드레인 패턴들(SD3)은 기판(100)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 또는, 제3 소스/드레인 패턴들(SD3)은 기판(100)의 반도체 원소와 동일한 반도체 원소(예를 들어, 실리콘)를 포함할 수 있다.
각각의 제4 소스/드레인 패턴들(SD4)은 제4 채널(CH4)의 제1 내지 제4 반도체 패턴들(SP1-SP4) 및 제4 활성 패턴(AP4)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 제4 소스/드레인 패턴들(SD4)은 제4 채널(CH4)에 압축성 스트레스를 제공하는 물질을 포함할 수 있다. 일 예로, 제4 소스/드레인 패턴들(SD4)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, 실리콘-게르마늄)을 포함할 수 있다.
기판(100)의 제1 영역(RG1) 상에서 제1 및 제2 채널들(CH1,CH2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 게이트 전극들(GE1)이 제공될 수 있다. 기판(100)의 제2 영역(RG2) 상에서 제3 및 제4 채널들(CH3,CH4)을 가로지르며 제1 방향(D1)으로 연장되는 제2 게이트 전극들(GE2)이 제공될 수 있다. 제1 게이트 전극들(GE1)은 제2 방향(D2)으로 서로 이격될 수 있고, 제2 게이트 전극들(GE2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 게이트 전극들(GE1)은 제1 및 제2 채널들(CH1,CH2)과 수직적으로 중첩될 수 있고, 제2 게이트 전극들(GE2)은 제3 및 제4 채널들(CH3,CH4)과 수직적으로 중첩될 수 있다. 일 예로, 제1 및 제2 게이트 전극들(GE1,GE2)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 및 도전성 금속 탄화물(예를 들면, 티타늄 탄화물 또는 텅스텐 탄화물) 중 적어도 하나를 포함할 수 있다.
제2 게이트 전극(GE2)은 제3 및 제4 채널들(CH3,CH4)의 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각을 둘러쌀 수 있다. 구체적으로, 제2 게이트 전극(GE2)은 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다.
제2 게이트 전극(GE2)은, 제1 내지 제5 부분들(GP1-GP5)을 포함할 수 있다. 제1 부분(GP1)은 제1 반도체 패턴(SP1) 상에 제공될 수 있고, 제2 부분(GP2)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재될 수 있고, 제3 부분(GP3)은 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재될 수 있고, 제4 부분(GP4)은 제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4) 사이에 개재될 수 있고, 제5 부분(GP5)은 제4 반도체 패턴(SP4) 아래에 제공될 수 있다.
기판(100)의 제2 영역(RG2) 상에 절연 패턴(IL)이 제공될 수 있다. 절연 패턴(IL)은 제2 게이트 전극들(GE2) 사이에 개재될 수 있다. 절연 패턴(IL)은 제2 게이트 전극들(GE2)을 서로 분리시킬 수 있다.
제1 및 제2 게이트 전극들(GE1,GE2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 제1 및 제2 게이트 전극들(GE1,GE2)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 및 제2 게이트 전극들(GE1,GE2)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 제1 및 제2 게이트 전극들(GE1,GE2)과 각각의 제1 내지 제4 채널들(CH1-CH4) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 제2 게이트 전극(GE2)과 각각의 제1 내지 제4 반도체 패턴들(SP1-SP4) 사이에 개재될 수 있다. 각각의 제3 소스/드레인 패턴들(SD3)과 제2 내지 제5 부분들(GP2-GP5) 사이에 게이트 유전 패턴들(GI)이 각각 개재될 수 있다. 게이트 유전 패턴들(GI)은 제3 소스/드레인 패턴들(SD3)과 직접 접할 수 있다. 각각의 제4 소스/드레인 패턴들(SD4)과 제2 내지 제5 부분들(GP2-GP5) 사이에 게이트 유전 패턴들(GI)이 각각 개재될 수 있다. 게이트 유전 패턴들(GI)은 제4 소스/드레인 패턴들(SD4)과 직접 접할 수 있다. 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 제1 및 제2 게이트 전극들(GE1,GE2) 상에 게이트 캐핑 패턴(CP)이 제공될 수 있다. 게이트 캐핑 패턴(CP)은 제1 및 제2 게이트 전극들(GE1,GE2)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(CP)은 후술하는 제1 및 제2 층간 절연막들(110,120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 제1 및 제2 소자 분리막들(ST1,ST2), 제1 및 제2 게이트 전극들(GE1,GE2) 및 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(CP)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110,120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110,120)을 관통하여 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)에 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 일 예로, 활성 콘택들(AC)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 및 도전성 금속 탄화물(예를 들면, 티타늄 탄화물 또는 텅스텐 탄화물) 중 적어도 하나를 포함할 수 있다.
제2 게이트 전극들(GE2) 상에 게이트 콘택들(GC)이 제공될 수 있다. 각각의 게이트 콘택들(GC)은 제2 층간 절연막(120) 및 게이트 캐핑 패턴(CP)을 관통하여 제2 게이트 전극(GE)에 접속될 수 있다. 게이트 콘택들(GC)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 게이트 콘택들(GC)의 바닥면들은 활성 콘택들(AC)의 바닥면들보다 더 높이 위치할 수 있다.
게이트 콘택들(GC)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 콘택들(GC)은 활성 콘택들(AC)과 동일한 물질을 포함할 수 있다. 일 예로, 게이트 콘택(GC)과 이와 연결된 활성 콘택(AC)은, 하나의 도전 구조체를 구성할 수 있다.
도 2a 내지 도 8a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 A-A'선에 따른 단면도들이고, 도 6c 내지 도 8c는 각각 도 6a 내지 도 8a의 B-B'선에 따른 단면도들이고, 도 6d 내지 도 8d는 각각 도 6a 내지 도 8a의 C-C'선에 따른 단면도들이고, 도 6e 내지 도 8e는 각각 도 6a 내지 도 8a의 D-D'선에 따른 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(100)의 전면상에 희생층들(111) 및 제1 반도체층들(112)이 교대로 반복하여 적층될 수 있다. 제1 반도체층들(112)은 4회 반복 적층되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 일 예로, 희생층들(111)은 제1 반도체층들(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 희생층들(111)을 식각하는 공정에서, 제1 반도체층들(112)은 실질적으로 식각되지 않을 수 있는 물질을 포함할 수 있다. 구체적으로, 희생층들(111)을 식각하는 공정에서, 희생층들(111)의 식각률 및 제1 반도체층들(112)의 식각률은 10:1 내지 200:1일 수 있다. 일 예로, 희생층들(111)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있고, 제1 반도체층들(112)은 실리콘(Si)을 포함할 수 있다.
희생층들(111) 및 제1 반도체층들(112)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 희생층들(111) 및 제1 반도체층들(112)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생층들(111) 및 제1 반도체층들(112)은 기판(100)의 전면 상에서 콘포멀하게 성장될 수 있다.
도 3a 및 도 3b를 참조하면, 기판(100)의 제1 영역(RG1) 상에 제2 반도체층(113)이 형성될 수 있다. 제2 반도체층(113)을 형성하는 것은, 기판(100)의 제1 영역(RG1) 상의 희생층들(111) 및 제1 반도체층들(112)을 제거하는 것, 및 상기 희생층들(111) 및 상기 제1 반도체층들(112)이 제거된 위치에 제2 반도체층(113)을 형성하는 것을 포함할 수 있다. 제2 반도체층(113)은 기판(100)을 씨드층으로 하는 에피택시얼 성장 공정에 의하여 형성될 수 있다. 제2 반도체층(113)은 제1 반도체층(112)과 동일한 물질을 포함할 수 있다. 제2 반도체층(113)의 상면의 레벨은 기판(100)의 제2 영역(RG2) 상에서 가장 높은 레벨에 위치하는 제1 반도체층(112)의 상면의 레벨과 실질적으로 동일할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 패터닝 공정으로 희생층들(111), 제1 반도체층들(112), 제2 반도체층(113) 및 기판(100)을 패터닝할 수 있다. 제1 패터닝 공정에 의해, 기판(100)의 제1 영역(RG1) 상에 예비 활성 패턴들(PAP)이 형성될 수 있고, 기판(100)의 제2 영역(RG2) 상에 제3 및 제4 활성 패턴들(AP3,AP4)이 형성될 수 있다. 제3 및 제4 활성 패턴들(AP3,AP4) 각각은 예비 채널 패턴(PCH)을 포함할 수 있다. 예비 채널 패턴(PCH)은 패터닝된 희생층들(111) 및 제1 반도체층들(112)을 포함할 수 있다.
제1 패터닝 공정에 의해, 서로 인접하는 예비 활성 패턴들(PAP) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 제1 패터닝 공정에 의해, 서로 인접하는 제4 활성 패턴들(AP4) 사이 및 서로 인접하는 제3 및 제4 활성 패턴들(AP3,AP4) 사이에 제3 트렌치(TR3)가 형성될 수 있다.
일 실시예로, 제1 패터닝 공정은, 기판(100)의 제1 영역(RG1) 및 제2 영역(RG2)을 동시에 패터닝하여 상기 제1 및 제2 영역(RG1,RG2) 상에 동일한 깊이의 트렌치들을 형성하는 것, 및 상기 제2 영역(RG2)을 추가로 패터닝하여 상기 제2 영역(RG2) 상의 트렌치들을 더 깊게 형성하는 것을 포함할 수 있다. 결론적으로, 제1 영역(RG1) 상의 제1 트렌치들(TR1) 보다 제2 영역(RG2) 상의 제3 트렌치들(TR3)의 깊이가 더 깊게 형성될 수 있다.
다른 실시예로, 제1 패터닝 공정은, 기판(100)의 제1 영역(RG1)을 패터닝하여 제1 트렌치들(TR1)을 형성하는 것, 및 기판(100)의 제2 영역(RG2)을 패터닝하여 제3 트렌치들(TR3)을 형성하는 것을 포함할 수 있다. 이 경우, 제1 영역(RG1)과 제2 영역(RG2)은 따로 패터닝될 수 있고, 제2 영역(RG2) 상의 제3 트렌치들(TR3)이 제1 영역(RG1) 상의 제1 트렌치들(TR1)보다 깊게 형성될 수 있다.
예비 활성 패턴들(PAP), 제3 활성 패턴들(AP3) 및 제4 활성 패턴들(AP4)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다.
제1 및 제3 트렌치들(TR1,TR3)을 채우는 제1 소자 분리막(ST1)이 형성될 수 있다. 제1 소자 분리막(ST1)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하는 것, 및 예비 활성 패턴들(PAP) 및 예비 채널 패턴들(PCH)의 상면들이 노출될 때까지 상기 절연막을 리세스하는 것을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 제2 패터닝 공정으로 예비 활성 패턴들(PAP), 제1 소자 분리막(ST1) 및 기판(100)을 패터닝할 수 있다.
제2 패터닝 공정에 의해, 제2 트렌치들(TR2)이 형성될 수 있다. 제2 트렌치(TR2)는 제1 및 제3 트렌치들(TR1,TR3)보다 깊게 형성될 수 있다. 제2 트렌치들(TR2)에 의해 기판(100)의 제1 영역(RG1) 내의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 제2 패터닝 공정에 의해, 예비 활성 패턴들(PAP) 중 일부가 제거되어 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)이 잔류할 수 있고, NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)이 잔류할 수 있다. 제2 패터닝 공정에 의해, 제1 소자 분리막(ST1)의 일부가 제거될 수 있다.
제2 트렌치들(TR2)을 채우는 제2 소자 분리막(ST2)이 형성될 수 있다. 제2 소자 분리막(ST2)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하는 것을 포함할 수 있다. 이어서, 제1 및 제2 소자 분리막들(ST1,ST2)을 리세스할 수 있다. 상기 리세스에 의해, 제1 및 제2 소자 분리막들(ST1,ST2)은 제1 및 제2 활성 패턴들(AP1,AP2)의 상부들을 노출시킬 수 있고, 제3 및 제4 활성 패턴들(AP3,AP4)의 예비 채널 패턴들(PCH)을 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 기판(100)의 제1 영역(RG1) 상에서 제1 및 제2 활성 패턴들(AP1,AP2)을 가로지르는 제1 희생 패턴들(PP1)이 형성될 수 있다. 기판(100)의 제2 영역(RG2) 상에서 제3 및 제3 활성 패턴들(AP3,AP4)을 가로지르는 제2 희생 패턴들(PP2)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1,PP2)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다.
제1 및 제2 희생 패턴들(PP1,PP2)을 형성하는 것은, 기판(100) 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 식각하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 이용하여 형성될 수 있다. 마스크 패턴들(MP)은, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 이용하여 형성될 수 있다.
제1 및 제2 희생 패턴들(PP1,PP2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4) 각각의 양 측벽들 상에 한 쌍의 절연 스페이서들(IS)이 형성될 수 있다. 게이트 스페이서들(GS) 및 절연 스페이서들(IS)은 동시에 형성될 수 있다. 게이트 스페이서들(GS) 및 절연 스페이서들(IS)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 게이트 스페이서들(GS) 및 절연 스페이서들(IS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 스페이서들(GS) 및 절연 스페이서들(IS)을 형성하는 것은, 기판(100)의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 7a 내지 도 7e를 참조하면, 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 내지 제4 활성 패턴들(AP1-AP4)을 식각하여, 리세스들(RS)이 형성될 수 있다. 리세스들(RS)은 각각의 제1 내지 제4 활성 패턴들(AP1-AP4) 상에 형성될 수 있다. 리세스들(RS)이 형성되면서, 절연 스페이서들(IS)은 제거될 수 있다. 리세스들(RS)에 의해, 각각의 제1 활성 패턴들(AP1)의 상부에 제1 채널들(CH1)이 정의될 수 있고, 각각의 제2 활성 패턴들(AP2)의 상부에 제2 채널들(CH2)이 정의될 수 있고, 제3 활성 패턴들(AP3) 상부에 제3 채널들(CH3)이 정의될 수 있고, 제4 활성 패턴들(AP4) 상부에 제4 채널들(CH4)이 정의될 수 있다. 각각의 제3 및 제4 채널들(CH3,CH4)은 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함할 수 있다. 제1 내지 제4 반도체 패턴들(SP1-SP4)은 제1 반도체층들(112)이 식각되어 형성될 수 있다. 서로 인접하는 제1 내지 제4 반도체층들(SP1-SP4) 사이에 희생층들(111)이 제공될 수 있다.
리세스들(RS)을 채우는 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)이 형성될 수 있다. 제1 활성 패턴들(AP1) 상에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있고, 제2 활성 패턴들(AP2) 상에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있고, 제3 활성 패턴들(AP3) 상에 제3 소스/드레인 패턴들(SD3)이 형성될 수 있고, 제4 활성 패턴들(AP4) 상에 제4 소스/드레인 패턴들(SD4)이 형성될 수 있다. 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)은 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 제1 및 제4 소스/드레인 패턴들(SD1,SD4)에 p형의 불순물이 도핑될 수 있고, 제2 및 제3 소스/드레인 패턴들(SD2,SD3)에 n형의 불순물이 도핑될 수 있다.
제3 및 제4 소스/드레인 패턴들(SD3,SD4)의 크기는 제1 및 제2 소스/드레인 패턴들(SD1,SD2)의 크기보다 작을 수 있다. 다시 말하면, 제3 및 제4 소스/드레인 패턴들(SD3,SD4)의 최대 높이는 제1 및 제2 소스/드레인 패턴들(SD1,SD2)의 최대 높이보다 작을 수 있다. 각각의 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)의 최대 높이는 각각의 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)의 바닥면에서 상면까지의 최단거리일 수 있다.
도 8a 내지 도 8e를 참조하면, 기판(100)의 전면 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 제1 및 제2 희생 패턴들(PP1,PP2)의 상면들이 노출될 때까지 제1 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 제1 층간 절연막(110)을 평탄화할 때, 게이트 마스크 패턴들(MP)이 함께 제거될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 이용하여 형성될 수 있다.
상기 평탄화 공정에 의하여 노출된 제1 및 제2 희생 패턴들(PP1,PP2)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1,PP2)이 제거됨에 따라, 서로 인접하는 한 쌍의 게이트 스페이서들(GS) 사이에 빈 공간(EP)이 형성될 수 있다. 빈 공간들(EP)은 제1 내지 제4 채널 패턴들(CH1-CH4) 및 희생층들(111)을 노출시킬 수 있다.
빈 공간들(EP)에 의해 노출된 제2 영역(RG2) 상의 희생층들(111)이 선택적으로 제거될 수 있다. 희생층들(111)이 제거됨으로써, 제3 및 제4 소스/드레인 패턴들(SD3,SD4) 각각의 양 측면들이 부분적으로 노출될 수 있다. 희생층들(111)이 제거됨으로써, 제1 내지 제4 공동들(SA1-SA4)이 형성될 수 있다. 제1 내지 제4 공동들(SA1-SA4)은 빈 공간(EP)과 연통되어, 제2 영역(RG2) 상의 제1 내지 제4 반도체 패턴들(SP1-SP4) 각각의 상면, 바닥면 및 측벽들을 노출할 수 있다.
제1 공동(SA1)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 정의될 수 있고, 제2 공동(SA2)은 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 정의될 수 있고, 제3 공동(SA3)은 제3 반도체 패턴(SP3)과 제4 반도체 패턴(SP4) 사이에 정의될 수 있고, 제4 공동(SA4)은 제4 반도체 패턴(SP4)과 제3 활성 패턴(AP3) 사이 또는 제4 반도체 패턴(SP4)과 제4 활성 패턴(AP3) 사이에 정의될 수 있다.
도 1a 내지 도 1e를 다시 참조하면, 각각의 빈 공간들(EP) 및 제1 내지 제4 공동들(SA1-SA4) 내에 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 게이트 유전 패턴(GI) 및 게이트 전극(GE)을 형성하는 것은, 빈 공간(EP) 및 제1 내지 제4 공동들(SA1-SA4) 내에 게이트 유전막을 콘포멀하게 형성하는 것, 및 빈 공간(EP) 및 제1 내지 제4 공동들(SA1-SA4)을 완전히 채우는 게이트 전극막을 형성하는 것을 포함할 수 있다. 상기 게이트 전극막이 제1 내지 제4 공동들(SA1-SA4)을 채움으로써, 제2 게이트 전극(GE2)의 제2 내지 제5 부분들(GP2-GP5)이 각각 형성될 수 있다. 상기 게이트 전극막이 빈 공간(EP)을 채움으로써, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)의 제1 부분(GP1)이 형성될 수 있다. 상기 게이트 유전막은 고유전율 물질을 포함할 수 있다. 상기 게이트 전극막은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 전극들(GE1,GE2) 상에 게이트 캐핑 패턴들(CP)이 형성될 수 있다. 일 예로, 게이트 캐핑 패턴들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(110) 및 게이트 캐핑 패턴들(CP) 상에 제2 층간 절연막(120)이 형성될 수 있다.
제1 및 제2 층간 절연막들(110,120)을 관통하여 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)에 연결되는 활성 콘택들(AC)이 형성될 수 있다. 기판(100)의 제2 영역(RG2) 상의 제2 층간 절연막(120) 및 게이트 캐핑 패턴들(CP)을 관통하여, 제2 게이트 전극들(GE2)에 접속하는 게이트 콘택들(GC)이 형성될 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)을 형성하는 것은, 활성 콘택들(AC) 및 게이트 콘택들(GC)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 상기 도전막은 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
도 9a 내지 도 9d는 도 1a의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1a 내지 도 1e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1a 및 도 9a 내지 도 9d를 참조하면, 제1 트렌치(TR1) 및 제3 트렌치(TR3)의 깊이는 실질적으로 동일할 수 있다. 다시 말하면, 제3 트렌치(TR3)의 바닥의 레벨은 제1 트렌치(TR1)의 바닥의 레벨과 실질적으로 동일할 수 있다. 제2 트렌치(TR2)의 깊이는 제1 및 제3 트렌치들(TR1,TR3)의 깊이보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 바닥의 레벨은 제1 및 제3 트렌치들(TR1,TR3)의 바닥의 레벨보다 낮을 수 있다.
제1 활성 패턴(AP1)의 최대 높이는 제1 높이(H1)일 수 있다. 제1 높이(H1)는 제1 트렌치(TR1)의 바닥면에서 제1 채널(CH1)의 상면까지의 최단거리일 수 있다. 제2 활성 패턴(AP2)의 최대 높이는 제2 높이(H2)일 수 있다. 제2 높이(H2)는 제1 트렌치(TR1)의 바닥면에서 제2 채널(CH2)의 상면까지의 최단거리일 수 있다. 제3 활성 패턴(AP3)의 최대 높이는 제3 높이(H3)일 수 있다. 제3 높이(H3)는 제3 트렌치(TR3)의 바닥면에서 제3 채널(CH3)의 제1 반도체 패턴(SP1)의 상면까지의 최단거리일 수 있다. 제4 활성 패턴(AP4)의 최대 높이는 제4 높이(H4)일 수 있다. 제4 높이(H4)는 제3 트렌치(TR3)의 바닥면에서 제4 채널(CH4)의 제1 반도체 패턴(SP1)의 상면까지의 최단거리일 수 있다.
제1 높이(H1)와 제2 높이(H2)는 실질적으로 동일할 수 있고, 제3 높이(H3)와 제4 높이(H4)는 실질적으로 동일할 수 있다. 제3 및 제4 높이(H3,H4)는 제1 및 제2 높이(H1,H2)보다 클 수 있다.
제1 및 제2 채널들(CH1,CH2) 각각의 상면들의 레벨은 제3 및 제4 채널들(CH3,CH4) 각각의 제1 반도체 패턴들(SP1)의 상면들의 레벨보다 낮을 수 있다.
제1 소스/드레인 패턴(SD1) 아래에 위치하는 제1 활성 패턴(AP1)의 일 부분의 높이는 제5 높이(H5)일 수 있다. 제5 높이(H5)는 제1 트렌치(TR1)의 바닥면에서 제1 소스/드레인 패턴(SD1)의 바닥면까지의 최단거리일 수 있다. 제2 소스/드레인 패턴(SD2) 아래에 위치하는 제2 활성 패턴(AP2)의 일 부분의 높이는 제6 높이(H6)일 수 있다. 제6 높이(H6)는 제1 트렌치(TR1)의 바닥면에서 제2 소스/드레인 패턴(SD2)의 바닥면까지의 최단거리일 수 있다. 제3 소스/드레인 패턴(SD3) 아래에 위치하는 제3 활성 패턴(AP3)의 일 부분의 높이는 제7 높이(H7)일 수 있다. 제7 높이(H7)는 제3 트렌치(TR3)의 바닥면에서 제3 소스/드레인 패턴(SD3)의 바닥면까지의 최단거리일 수 있다. 제4 소스/드레인 패턴(SD4) 아래에 위치하는 제4 활성 패턴(AP4)의 일 부분의 높이는 제8 높이(H8)일 수 있다. 제8 높이(H8)는 제3 트렌치(TR3)의 바닥면에서 제4 소스/드레인 패턴(SD4)의 바닥면까지의 최단거리일 수 있다.
제5 높이(H5)와 제6 높이(H6)는 실질적으로 동일할 수 있고, 제7 높이(H7)와 제8 높이(H8)는 실질적으로 동일할 수 있다. 제7 및 제8 높이(H7,H8)는 제5 및 제6 높이(H5,H6)보다 클 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1,SD2) 각각의 바닥들의 레벨은 제3 및 제4 소스/드레인 패턴들(SD3,SD4) 각각의 바닥들의 레벨보다 낮을 수 있다.
도 10a 및 도 10b는 각각 도 1a의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1a 내지 도 1e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1a, 도 10a 및 도 10b를 참조하면, 제1 소자 분리막(ST1)은 기판(100)의 제1 영역(RG1) 상의 제1 및 제2 부분들(ST11,ST12) 및 기판(100)의 제2 영역(RG2) 상의 제3 및 제4 부분들(ST13,ST14)을 포함할 수 있다. 상기 제1 부분들(ST11)은 제1 및 제2 소스/드레인 패턴들(SD1,SD2) 아래에 배치될 수 있다. 상기 제2 부분들(ST12)은 제1 게이트 전극들(GE1) 아래에 배치될 수 있다. 상기 제3 부분들(ST13)은 제3 및 제4 소스/드레인 패턴들(SD3,SD4) 아래에 배치될 수 있다. 상기 제4 부분들(ST14)은 제2 게이트 전극들(GE2) 아래에 배치될 수 있다.
상기 제1 부분들(ST11)의 상면들의 최상부의 레벨은 상기 제3 부분들(ST13)의 상면들의 최상부의 레벨보다 높을 수 있다. 상기 제2 부분들(ST12)의 상면들의 레벨은 상기 제4 부분들(ST14)의 상면들의 레벨보다 높을 수 있다.
제1 소스/드레인 패턴(SD1)에서 제1 소자 분리막(ST1)의 제1 부분(ST11)까지의 최단거리는 제1 거리(L1)일 수 있다. 제2 소스/드레인 패턴(SD2)에서 제1 소자 분리막(ST1)의 제1 부분(ST11)까지의 최단거리는 제2 거리(L2)일 수 있다. 제3 소스/드레인 패턴(SD3)에서 제1 소자 분리막(ST1)의 제3 부분(ST13)까지의 최단거리는 제3 거리(L3)일 수 있다. 제4 소스/드레인 패턴(SD4)에서 제1 소자 분리막(ST1)의 제3 부분(ST13)까지의 최단거리는 제4 거리(L4)일 수 있다.
제1 거리(L1)와 제2 거리(L2)는 실질적으로 동일할 수 있고, 제3 거리(L3)와 제4 거리(L4)는 실질적으로 동일할 수 있다. 제3 및 제4 거리(L3,L4)는 제1 및 제2 거리(L1,L2)보다 클 수 있다.
제1 소자 분리막(ST1)의 제2 부분(ST12)에서 제1 채널(CH1)의 상면까지의 최단거리는 제5 거리(L5)일 수 있다. 제1 소자 분리막(ST1)의 제2 부분(ST12)에서 제2 채널(CH2)의 상면까지의 최단거리는 제6 거리(L6)일 수 있다. 제1 소자 분리막(ST1)의 제4 부분(ST14)에서 제3 채널(CH3)의 제1 반도체 패턴(SP1)의 상면까지의 최단거리는 제7 거리(L7)일 수 있다. 제1 소자 분리막(ST1)의 제4 부분(ST14)에서 제4 채널(CH4)의 제1 반도체 패턴(SP1)의 상면까지의 최단거리는 제8 거리(L8)일 수 있다.
제5 거리(L5)와 제6 거리(L6)는 실질적으로 동일할 수 있고, 제7 거리(L7)와 제8 거리(L8)는 실질적으로 동일할 수 있다. 제7 및 제8 거리(L7,L8)는 제5 및 제6 거리(L5,L6)보다 클 수 있다.이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 복수 개의 제1 활성 패턴들, 복수 개의 제2 활성 패턴들, 복수 개의 제3 활성 패턴들, 및 복수 개의 제4 활성 패턴들을 갖는 기판, 상기 복수 개의 제1 활성 패턴들은 로직 셀 영역의 PMOSFET 영역 상에 위치하고, 상기 복수 개의 제2 활성 패턴들은 상기 로직 셀 영역의 NMOSFET 영역 상에 위치하고, 상기 복수 개의 제3 활성 패턴들은 메모리 셀 영역 상에 위치하고, 상기 복수 개의 제4 활성 패턴들은 상기 제3 활성 패턴들 사이에 위치하며;
    상기 기판은 복수 개의 로직 영역 트렌치들과 복수 개의 메모리 셀 영역 트렌치들을 정의하고, 상기 로직 영역 트렌치들 각각은 서로 인접하는 상기 제1 활성 패턴들 사이 및 서로 인접하는 상기 제2 활성 패턴들 사이에 위치하고, 상기 메모리 셀 영역 트렌치들 각각은 서로 인접하는 상기 제4 활성 패턴들 사이 및 서로 인접하는 상기 제3 및 제4 활성 패턴들 사이에 위치하며; 및
    상기 복수 개의 로직 영역 트렌치들 및 상기 복수 개의 메모리 셀 영역 트렌치들 내에 배치되는 소자 분리막을 포함하되,
    상기 제3 및 제4 활성 패턴들 각각은 서로 수직적으로 이격되는 제1 및 제2 반도체 패턴들을 포함하고,
    상기 메모리 셀 영역 트렌치들의 깊이는 상기 로직 영역 트렌치들의 깊이보다 깊은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제3 및 제4 활성 패턴들의 최대 높이는 상기 제1 및 제2 활성 패턴들의 최대 높이보다 높은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 복수 개의 제1 활성 패턴들 상에 제공되는 복수 개의 제1 소스/드레인 패턴들;
    상기 복수 개의 제2 활성 패턴들 상에 제공되는 복수 개의 제2 소스/드레인 패턴들;
    상기 복수 개의 제3 활성 패턴들 상에 제공되는 복수 개의 제3 소스/드레인 패턴들; 및
    상기 복수 개의 제4 활성 패턴들 상에 제공되는 복수 개의 제4 소스/드레인 패턴들을 더 포함하되,
    상기 제2 및 제3 소스/드레인 패턴들은 n형의 불순물 영역들이고,
    상기 제1 및 제4 소스/드레인 패턴들은 p형의 불순물 영역들인 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제3 및 제4 소스/드레인 패턴들 각각의 최대 높이는 상기 제1 및 제2 소스 드레인 패턴들 각각의 최대 높이보다 작은 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 및 제2 반도체 패턴들은 상기 제3 소스/드레인 패턴들을 서로 연결하고, 상기 제4 소스/드레인 패턴들을 서로 연결하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 패턴들의 두께는 서로 동일한 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제3 및 제4 활성 패턴들을 가로지르는 게이트 전극을 더 포함하고,
    상기 게이트 전극은 상기 제3 및 제4 활성 패턴들에 대해, 상기 제1 반도체 패턴 상의 제1 부분 및 상기 제1 및 제2 반도체 패턴들 사이의 제2 부분을 포함하는 반도체 소자.
  8. 복수 개의 제1 활성 패턴들, 복수 개의 제2 활성 패턴들, 복수 개의 제3 활성 패턴들, 및 복수 개의 제4 활성 패턴들을 갖는 기판, 상기 복수 개의 제1 활성 패턴들은 제1 영역의 PMOSFET 영역 상에 위치하고, 상기 복수 개의 제2 활성 패턴들은 상기 제1 영역의 NMOSFET 영역 상에 위치하고, 상기 복수 개의 제3 활성 패턴들은 상기 제1 영역의 측면에 배치된 제2 영역 상에 위치하고, 상기 복수 개의 제4 활성 패턴들은 상기 제3 활성 패턴들 사이에 위치하며;
    상기 기판은 복수 개의 제1 영역 트렌치들과 복수 개의 제2 영역 트렌치들을 정의하고, 상기 제1 영역 트렌치들 각각은 서로 인접하는 상기 제1 활성 패턴들 사이 및 서로 인접하는 상기 제2 활성 패턴들 사이에 위치하고, 상기 제2 영역 트렌치들 각각은 서로 인접하는 상기 제4 활성 패턴들 사이 및 서로 인접하는 상기 제3 및 제4 활성 패턴들 사이에 위치하며; 및
    상기 복수 개의 제1 영역 트렌치들과 상기 복수 개의 제2 영역 트렌치들 내에 배치되는 제1 소자 분리막을 포함하되,
    상기 제3 및 제4 활성 패턴들 각각은 서로 수직적으로 이격되는 제1 및 제2 반도체 패턴들을 포함하고,
    상기 제3 및 제4 활성 패턴들의 최대 높이는 상기 제1 및 제2 활성 패턴들의 최대 높이보다 높은 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 영역 트렌치들 및 제2 영역 트렌치들의 깊이는 실질적으로 동일한 반도체 소자.
  10. 제 8 항에 있어서,
    제3 영역 트렌치를 채우는 제2 소자 분리막을 더 포함하되,
    상기 제3 영역 트렌치는 상기 복수 개의 제1 활성 패턴들 및 상기 복수 개의 제2 활성 패턴들 사이에 위치하는 반도체 소자.
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