KR102434993B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것으로, 보다 상세하게는, 기판 상에 제공되고 제 1 방향으로 연장하는 게이트 구조체, 상기 게이트 구조체를 사이에 두고 이격된 소스/드레인 영역들, 상기 소스/드레인 영역들을 연결하는 채널 영역을 각각 포함하고 서로 다른 문턱 전압을 갖는 제 1 내지 제 3 트랜지스터들을 포함한다. 상기 제 2 및 제 3 트렌지스터들의 채널 영역들 각각은 상기 기판에 수직한 방향으로 상호 이격되고 상기 소스/드레인 영역들을 각각 연결하는 복수의 채널 부분들을 포함한다. 상기 제 1 방향으로, 상기 제 3 트랜지스터의 채널 부분들 각각의 폭은 상기 제 2 트랜지스터의 채널 부분들 각각의 폭보다 크다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체에 관한 것으로, 보다 상세히는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 제공되고 제 1 방향으로 연장하는 게이트 구조체, 상기 게이트 구조체를 사이에 두고 이격된 소스/드레인 영역들, 상기 소스/드레인 영역들을 연결하는 채널 영역을 각각 포함하고 서로 다른 문턱 전압을 갖는 제 1 내지 제 3 트랜지스터들을 포함하고, 상기 제 2 및 제 3 트렌지스터들의 채널 영역들 각각은 상기 기판에 수직한 방향으로 상호 이격되고 상기 소스/드레인 영역들을 각각 연결하는 복수의 채널 부분들을 포함하고, 상기 제 1 방향으로, 상기 제 3 트랜지스터의 채널 부분들 각각의 폭은 상기 제 2 트랜지스터의 채널 부분들 각각의 폭보다 클 수 있다.
상기 제 2 트랜지스터의 문턱 전압은 상기 제 3 트랜지스터의 문턱 전압보다 클 수 있다. 상기 제 1 트랜지스터의 채널 영역은 상기 기판에 수직한 방향으로 상호 이격되고 상기 소스/드레인 영역들을 각각 연결하는 복수의 채널 부분들을 포함하고, 상기 제 1 방향으로, 상기 제 2 트랜지스터의 채널 부분들 각각의 폭은 상기 제 1 트랜지스터의 채널 부분들 각각의 폭보다 클 수 있다.
상기 제 1 트랜지스터의 문턱 전압은 상기 제 2 트랜지스터의 문턱 전압보다 클 수 있다. 상기 제 1 트랜지스터의 채널 영역은 상기 기판의 상면으로부터 돌출된 핀 형상을 가질 수 있다. 상기 제 1 트랜지스터의 문턱 전압은 상기 제 3 트랜지스터의 문턱 전압보다 작을 수 있다. 상기 제 1 내지 제 3 트랜지스터들은 서로 동일한 도전형의 트랜지스터들일 수 있다.
상기 제 1 방향과 교차하는 제 2 방향으로, 상기 제 3 트랜지스터의 상기 채널 부분들 각각의 길이는 상기 제 2 트랜지스터의 상기 채널 부분들 각각의 길이와 동일할 수 있다. 상기 제 2 트랜지스터들의 채널 부분들 각각의 두께는 서로 동일할 수 있다. 상기 제 2 트랜지스터들의 채널 부분들 각각의 두께와 상기 제 3 트랜지스터들의 채널 부분들 각각의 두께는 동일할 수 있다. 상기 제 2 트랜지스터들의 채널 부분들의 개수는 제 3 트랜지스터들의 채널 부분들의 채널 부분들의 개수와 동일할 수 있다. 상기 제 1 내지 제 3 트랜지스터들의 상기 게이트 구조체는 각각 제 1 내지 제 3 게이트 전극들을 포함하고, 상기 제 1 내지 제 3 게이트 전극들의 일함수는 동일할 수 있다.
기판 상에 제공되고 제 1 방향으로 연장하는 게이트 구조체, 상기 게이트 구조체를 사이에 두고 이격된 소스/드레인 영역들, 상기 소스/드레인 영역들을 연결하는 채널 영역을 각각 포함하고 서로 다른 문턱 전압을 갖는 제 1 내지 제 3 트랜지스터들을 포함하고, 상기 제 1 트랜지스터의 채널 영역은 상기 기판의 상면으로부터 돌출된 핀 형상을 갖고, 상기 제 2 및 제 3 트렌지스터들의 채널 영역들 각각은 상기 기판에 수직한 방향으로 상호 이격되고 상기 소스/드레인 영역들을 각각 연결하는 복수의 채널 부분들을 포함할 수 있다.
상기 제 1 트랜지스터의 문턱 전압은 상기 제 2 트랜지스터의 문턱 전압보다 작을 수 있다. 상기 제 1 방향으로, 상기 제 3 트랜지스터의 상기 채널 부분들 각각의 폭은 상기 제 2 트랜지스터의 상기 채널 부분들 각각의 폭보다 클 수 있다. 상기 제 3 트랜지스터의 문턱 전압은 상기 제 2 트랜지스터의 문턱 전압보다 작을 수 있다. 상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 각각 제 2 게이트 전극과 제 3 게이트 전극을 포함하고, 상기 제 3 게이트 전극의 일함수는 상기 제 2 게이트 전극의 일함수보다 클 수 있다. 상기 제 2 게이트 전극의 문턱 전압은 상기 제 3 게이트 전극의 문턱 전압보다 클 수 있다.
상기 제 1 내지 제 3 트랜지스터들은 서로 동일한 도전형의 트랜지스터들일 수 있다. 상기 제 1 방향과 교차하는 제 2 방향으로, 상기 제 3 트랜지스터의 상기 채널 부분들 각각의 길이는 상기 제 2 트랜지스터의 상기 채널 부분들 각각의 길이와 동일할 수 있다. 상기 제 2 트랜지스터들의 채널 부분들 각각의 두께는 서로 동일할 수 있다.
상기 제 2 트랜지스터들의 채널 부분들 각각의 두께와 상기 제 3 트랜지스터들의 채널 부분들 각각의 두께는 동일할 수 있다. 상기 제 2 트랜지스터들의 채널 부분들의 개수는 제 3 트랜지스터들의 채널 부분들의 채널 부분들의 개수와 동일할 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 문턱 전압을 갖는 복수의 트랜지스터들이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 2b는 도 1의 C-C'선 및 D-D'선에 따른 단면도이다.
도 2c는 도 1의 E-E'선 및 F-F'선에 따른 단면도이다.
도 3a 내지 도 8a는 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 3b 내지 도 8b는 도 1의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 3c 내지 도 8c는 도 1의 E-E'선 및 F-F'선에 따른 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 10a는 도 9의 A-A'선 및 B-B'선에 따른 단면도이다.
도 10b는 도 9의 C-C'선 및 D-D'선에 따른 단면도이다.
도 10c는 도 9의 E-E'선 및 F-F'선에 따른 단면도이다.
도 11a 내지 도 14a는 도 9의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 11b 내지 도 14b는 도 9의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 11c 내지 도 14c는 도 9의 E-E'선 및 F-F'선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 16a는 도 15의 A-A'선 및 B-B'선에 따른 단면도이다.
도 16b는 도 15의 C-C'선 및 D-D'선에 따른 단면도이다.
도 16c는 도 15의 E-E'선 및 F-F'선에 따른 단면도이다.
도 17a는 도 15의 A-A'선 및 B-B'선에 따른 단면도이다.
도 17b는 도 15의 C-C'선 및 D-D'선에 따른 단면도이다.
도 17c는 도 15의 E-E'선 및 F-F'선에 따른 단면도이다.
도 18은 본 발명의 실시예들에 따른 채널 영역의 형상을 설명하기 위한 단면도이다.
도 19는 본 발명의 실시예들에 트랜지스터들을 포함하는 포함하는 시모스 에스램 셀(CMOS RAM cell)의 등가 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 도 2b는 도 1의 C-C'선 및 D-D'선에 따른 단면도이다. 도 2c는 도 1의 E-E'선 및 F-F'선에 따른 단면도이다.
도 1 및 도 2a 내지 2c를 참조하면, 기판(100) 상에 제 1 내지 제 3 트랜지스터들(TR1, TR2, 및 TR3)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 기판(100)은 트랜지스터 영역(TA)을 포함할 수 있다. 상기 트랜지스터 영역(TA)은 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)을 포함하고, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다. 일 예로, 상기 기판(100) 상에 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있고, 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3) 각각은 상기 6개의 트랜지스터들 중 하나일 수 있다. 상기 트랜지스터 영역(TA)은 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)을 포함하고, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 다른 예로, 상기 트랜지스터 영역(TA)은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 형성되는 영역일 수 있고, 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3) 각각은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들 중 하나일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
상기 제 1 내지 제 3 트랜지스터들(TR1-TR3) 각각은 제 1 방향(d1)으로 연장하는 게이트 구조체, 상기 게이트 구조체를 사이에 두고 이격된 소스/드레인 영역들(SD), 및 상기 소스/드레인 영역들을 연결하는 채널 영역을 포함할 수 있다. 상기 게이트 구조체는 게이트 전극, 상기 게이트 전극의 측벽 및 하면을 따라 연장되는 게이트 절연막, 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 이격되는 게이트 스페이서(GS), 및 상기 게이트 전극과 상기 게이트 절연막을 덮는 게이트 캐핑 패턴(GP)을 포함할 수 있다. 상기 게이트 스페이서(GS)의 하면은 상기 게이트 절연막의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 게이트 절연막의 상면 및 상기 게이트 전극의 상면은 상기 게이트 캐핑 패턴(GP)의 하면과 접할 수 있다.
상기 게이트 전극은 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 일 예로, 상기 게이트 전극은 TiN, WN 및 TaN와 같은 금속 질화물과 Ti, W, Ta와 같은 금속을 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3) 각각의 제 1 내지 제 3 게이트 전극들(GE1-GE3)은 서로 일함수가 같을 수 있다. 일 예로, 상기 제 1 내지 제 3 게이트 전극들(GE1-GE3)은 서로 동일한 물질로 형성된 층들일 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 각각 제 1 내지 제 3 게이트 절연 패턴들(GI1-GI3)을 포함할 수 있다. 상기 게이트 절연 패턴들(GI1-GI3)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 클 수 있다. 상기 게이트 스페이서(GS)와 상기 게이트 캐핑 패턴(GP)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 트랜지스터 영역(TA)은 NMOSFET 영역 또는 PMOSFET 영역일 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 서로 동일한 도전형의 트랜지스터일 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 각각 제 1 내지 제 3 활성 영역들(ACT1-ACT3)을 포함할 수 있다. 상기 제 1 내지 제 3 활성 영역들(ACT1-ACT3) 각각은 제 1 내지 제 3 채널 영역들(CH1, CH2, 및 CH3) 및 상기 채널 영역을 사이에 두고 이격된 상기 소스/드레인 영역들(SD)을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 각각 그 아래의 상기 기판(100)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 상기 트랜지스터 영역(TA)이 NMOSFET 영역인 경우, 상기 소스/드레인 영역들(SD)은 상기 제 1 내지 제 3 채널 영역들(CH1, CH2, 및 CH3)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 상기 트랜지스터 영역(TA)이 PMOSFET 영역인 경우, 상기 소스/드레인 영역들(SD)은 상기 제 1 내지 제 3 채널 영역들(CH1, CH2, 및 CH3)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 상기 소스/드레인 영역들(SD) 상에 층간 절연막(123)이 제공될 수 있다. 상기 게이트 구조체는 상기 층간 절연막(123) 내에 제공될 수 있다. 상기 층간 절연막(123)의 상면은 상기 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 서로 다른 문턱 전압을 가질 수 있다. 일 예로, 상기 제 3 트랜지스터(TR3)의 문턱 전압은 상기 제 1 트랜지스터(TR1)의 문턱 전압보다 크고, 상기 제 2 트랜지스터(TR2)의 문턱 전압은 상기 제 3 트랜지스터(TR3)의 문턱 전압보다 클 수 있다. 일 예로, 상기 제 2 트랜지스터(TR2)의 문턱 전압은 약 0.30V 내지 0.59V이고, 상기 제 3 트랜지스터(TR3)의 문턱 전압은 0.21V 내지 0.29V이고, 상기 제 1 트랜지스터(TR1)의 문턱 전압은 0.15V 내지 0.20V일 수 있으나, 이에 한정되지 않는다.
상기 제 1 내지 제 3 채널 영역들(CH1-CH3)의 불순물 농도는 실질적으로 동일할 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)의 게이트 절연 패턴들은 이하 제조 방법에서 설명되는 바와 같이 동일한 물질로 동시에 형성될 수 있다.
상기 제 2 채널 영역(CH2)과 상기 제 3 채널 영역(CH3) 각각은 상기 기판(100)에 수직한 방향으로 상호 이격되는 복수의 채널 부분들을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)은 3개의 제 2 채널 부분들(NS2)을 포함할 수 있고, 상기 제 3 채널 영역(CH3)은 3개의 제 3 채널 부분들(NS3)을 포함할 수 있다. 상기 제 2 및 제 3 채널 부분들(NS2, NS3) 각각의 개수는 3개에 한정되지 않는다.
상기 제 2 채널 부분들(NS2) 및 상기 제 3 채널 부분들(NS3)은 상기 기판(100)의 상면과 이격될 수 있다. 상기 제 2 채널 부분들(NS2)의 개수와 상기 제 3 채널 부분들(NS3)의 개수는 동일할 수 있다. 상기 제 2 채널 부분들(NS2) 각각과 동일 레벨에 위치하는 상기 제 3 채널 부분들(NS3) 각각은 동일 반도체층으로부터 형성되어 실질적으로 동일한 레벨에 위치하고, 동일한 두께를 가질 수 있다. 일 예로, 상기 제 2 채널 부분들(NS2) 및 상기 제 3 채널 부분들(NS3)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다. 상기 제 2 채널 부분들(NS2)은 서로 동일한 두께를 가질 수 있으나, 이에 한정되지 않는다. 마찬가지로, 상기 제 3 채널 부분들(NS3)은 서로 동일한 두께를 가질 수 있으나, 이에 한정되지 않는다.
상기 제 2 게이트 전극(GE2)은 상기 제 2 채널 부분들(NS2) 사이, 및 상기 제 2 채널 부분들(NS2) 중 상기 기판(100)에 최인접한 하나와 상기 기판(100) 사이로 연장될 수 있다. 상기 소스/드레인 영역들(SD)과 상기 제 2 채널 부분들(NS2) 사이에 배리어 절연 패턴들(106)이 제공될 수 있다. 상기 제 3 게이트 전극(GE3)은 상기 제 3 채널 부분들(NS3) 사이, 및 상기 제 3 채널 부분들(NS3) 중 상기 기판(100)에 최인접한 하나와 상기 기판(100) 사이로 연장될 수 있다. 상기 소스/드레인 영역들(SD)과 상기 제 2 채널 부분들(NS2) 사이에 배리어 절연 패턴들(106)이 제공될 수 있다. 상기 배리어 절연 패턴들(106)은 상기 제 2 채널 부분들(NS2) 또는 상기 제 3 채널 부분들(NS3)을 사이에 두고 상호 이격될 수 있다.
제 2 게이트 절연 패턴(GI2)은 상기 제 2 게이트 전극(GE2)과 상기 제 2 채널 부분들(NS2) 사이로 연장될 수 있다. 제 3 게이트 절연 패턴(GI3)은 상기 제 3 게이트 전극(GE3)과 상기 제 3 채널 부분들(NS3) 사이로 연장될 수 있다. 즉, 상기 제 2 및 제 3 트랜지스터들(TR2, TR3)은 게이트 전극에 의하여 그의 외주면이 둘러싸인 채널 영역을 포함하는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
상기 제 3 채널 부분들(NS3) 각각의 폭은 실질적으로 동일할 수 있고, 상기 제 2 채널 부분들(NS2) 각각의 폭은 실질적으로 동일할 수 있다. 상기 제 3 채널 부분들(NS3) 각각의 상기 제 1 방향(즉, 채널 폭 방향 d1)으로의 제 3 폭(W3)은 상기 제 2 채널 부분들(NS2) 각각의 제 2 폭(W2)보다 클 수 있다. 일 예로, 상기 제 3 폭(W3)은 상기 제 2 폭(W2)의 약 1.2배 내지 3배일 수 있다. 상기 제 3 채널 부분들(NS3)의 상기 제 1 방향(d1)과 교차하는 제 2 방향(즉, 채널 길이 방향 d2)으로의 길이는 상기 제 2 채널 부분들(NS2)상기 제 2 방향(d2)으로의 길이와 실질적으로 동일할 수 있다.
상기 제 3 폭(W3)과 상기 제 2 폭(W2)의 차이에 기인하여, 상기 제 2 트랜지스터(TR2)의 문턱전압이 상기 제 3 트랜지스터(TR3)의 문턱 전압보다 클 수 있다. 즉, 나노 사이즈 레벨에서 채널 폭이 줄어드는 경우 양자 구속 효과(quantum confinement effect)에 의하여 전하의 에너지 상태가 높아져 에너지 밴드갭이 넓어질 수 있다. 그에 따라 상기 제 2 트랜지스터(TR2)의 문턱 전압이 상기 제 3 트랜지스터(TR3)의 문턱 전압보다 높아질 수 있다.
상기 제 1 트랜지스터(TR1)의 제 1 채널 영역(CH1)은 상기 기판(100)의 상면으로부터 돌출된 핀 형상을 가질 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 2 및 제 3 채널 영역들(CH2, CH3)과 동일한 물질을 포함할 수 있다. 상기 제 1 채널 영역(CH1)의 상기 제 1 방향(d1)으로의 제 1 폭(W1)은 상기 제 2 폭(W2) 보다 작거나 같을 수 있으나, 이에 한정되지 않는다. 상기 제 1 트랜지스터(TR1)의 문턱 전압은 상기 제 2 및 제 3 트랜지스터(TR2, TR3)의 문턱 전압들보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 하나의 반도체 소자에 서로 다른 문턱 전압을 갖는 복수의 트랜지스터들을 제공할 수 있다. 일 예로, 채널 부분의 폭을 달리하여 문턱 전압이 서로 다른 복수의 트랜지스터를 제공할 수 있다. 또한, 기판에 수직한 방향으로 상호 이격되는 복수의 채널 부분들을 포함하는 트랜지스터와 핀 형상의 채널 부분을 포함하는 트랜지스터를 함께 제공하여 문턱 전압이 서로 다른 복수의 트랜지스터를 제공할 수 있다.
도 3a 내지 도 8a는 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 3b 내지 도 8b는 도 1의 C-C'선 및 D-D'선에 따른 단면도들이다. 도 3c 내지 도 8c는 도 1의 E-E'선 및 F-F'선에 따른 단면도들이다. 이하, 도 1 및 도 3a 내지 도 8c를 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법이 설명된다.
도 1, 도 3a 내지 도 3c를 참조하면, 기판(100)의 트랜지스터 영역(TA)에 희생층들(101) 및 제 1 반도체층들(102)이 교대로 반복하여 적층될 수 있다. 상기 희생층들(101) 및 상기 제 1 반도체층들(102)은 3회 반복 적층되는 것으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 상기 희생층들(101)은 상기 제 1 반도체층들(102)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생층들(101)을 식각하는 공정에서, 상기 희생층들(101)은 상기 제 1 반도체층들(102)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 제 1 반도체층들(102)의 식각 속도에 대한 상기 희생층들(101)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생층들(101)은 상기 제 1 반도체층들(102)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 희생층들(101)은 SiGe, Si, 및 Ge 중 하나이고, 상기 제 1 반도체층들(102)은 SiGe, Si, 및 Ge 중 다른 하나일 수 있다.
상기 희생층들(101) 및 상기 제 1 반도체층들(102)은 상기 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 상기 희생층들(101) 및 상기 제 1 반도체층들(102)은 동일 챔버에서 연속적으로 형성될 수 있다. 상기 희생층들(101) 및 상기 제 1 반도체층들(102)은 상기 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 상기 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 상기 희생층들(101) 및 상기 제 1 반도체층들(102)은 실질적으로 동일한 두께로 형성될 수 있으나, 이에 한정되지 않는다.
도 1, 도 4a 내지 도 4c를 참조하면, 이하 제 1 트랜지스터가 형성될 영역(이하, 제 1 트랜지스터 영역)에서 상기 희생층들(101) 및 상기 제 1 반도체층들(102)이 제거될 수 있다. 상기 희생층들(101) 및 상기 제 1 반도체층들(102)의 제거는 이하 제 2 트랜지스터가 형성될 영역(이하, 제 2 트랜지스터 영역) 및 제 3 트랜지스터가 형성될 영역(이하, 제 3 트랜지스터 영역)을 덮는 마스크 패턴들을 형성한 후, 상기 마스크 패턴을 식각 마스크로 하는 건식 및/또는 습식 식각 공정을 포함할 수 있다. 그에 따라, 상기 제 1 트랜지스터 영역의 상기 기판(100)이 노출될 수 있다.
상기 제 1 트랜지스터 영역에 제 2 반도체층(110)이 형성될 수 있다. 상기 제 2 반도체층(110)은 노출된 상기 기판(100)을 씨드로 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 제 2 및 제 3 트랜지스터 영역들은 상기 마스크 패턴 또는 별개의 마스크 패턴에 의하여 덮여있어 상기 에피택시얼 성장이 진행되지 않을 수 있다. 일 예로, 상기 제 2 반도체층(110)은 상기 제 1 반도체층(102)과 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 상기 제 2 반도체층(110)은 상기 제 2 및 제 3 트랜지스터 영역들에 형성된 구조물의 최상면 레벨까지 형성될 수 있으나, 이보다 낮은 높이로 형성될 수 있다. 상기 마스크 패턴은 이후, 애싱 공정을 통하여 제거될 수 있다.
도 1, 도 5a 내지 도 5c를 참조하면, 상기 제 2 반도체층(110)이 형성된 결과물 상에 패터닝 공정이 수행되어 상기 제 1 내지 제 3 트랜지스터 영역들에 각각 제 1 내지 제 3 예비 채널 영역들(PCH1-PCH3)이 형성될 수 있다. 상기 희생층들(101) 및 상기 제 1 반도체층들(102)은 각각 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)이 될 수 있다. 상기 제 1 예비 채널 영역(PCH1)은 제 1 폭(W1)을 갖고 상기 기판(100)과 직접 연결될 수 있다. 상기 제 2 및 제 3 예비 채널 영역들(PCH2, PCH3)은 각각 제 2 폭(W2) 및 제 3 폭(W3)을 가질 수 있다. 상기 패터닝 공정은 마스크 패턴(미도시)을 이용한 이방성 건식 식각 공정을 포함할 수 있다. 상기 제 3 폭(W3)은 상기 제 2 폭(W2)보다 클 수 있다. 일 예로, 상기 제 3 폭(W3)은 상기 제 2 폭(W2)의 약 1.2배 내지 3배일 수 있다. 상기 제 1 폭(W1)은 상기 제 2 폭(W2) 보다 작을 수 있으나 이에 한정되지 않는다. 상기 패터닝 공정의 수행 후, 상기 제 1 내지 제 3 예비 채널 영역(PCH1-PCH3) 상에 각각 캐핑 절연막들(121)이 형성될 수 있다. 일 예로, 상기 캐핑 절연막들(121)은 열산화 공정으로 형성될 수 있다. 일 예로, 상기 제 1 예비 채널 영역(PCH1) 상의 캐핑 절연막(121)은 실리콘산화막을 포함하고, 상기 제 2 및 제 3 예비 채널 영역(PCH2, PCH3) 상의 캐핑 절연막들(121)은 실리콘-게르마늄 산화막을 포함할 수 있다. 이와는 달리, 상기 캐핑 절연막들(121)은 증착 공정으로 형성될 수 있다.
도 1, 도 6a 내지 도 6c를 참조하면, 상기 제 1 내지 제 3 트랜지스터 영역들 각각에 더미 게이트들(131)이 형성될 수 있다. 상기 더미 게이트들(131)은 제 1 방향(d1)으로 연장되는 라인 또는 바(bar) 형상일 수 있다. 상기 더미 게이트들(131) 상에 게이트 마스크 패턴들(135)이 제공될 수 있다. 상기 더미 게이트들(131) 및 상기 게이트 마스크 패턴들(135)을 형성하는 것은 상기 기판(100) 상에 더미 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 더미 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 패터닝 공정 시, 상기 캐핑 절연막들(121)의 일부도 함께 식각될 수 있다.
상기 더미 게이트들(131)의 측벽 상에 게이트 스페이서들(GS)이 형성될 수 있다. 상기 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서들(GS)은 CVD 또는 ALD와 같은 증착 공정으로 스페이서층을 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다.
상기 게이트 마스크 패턴들(135) 및 상기 게이트 스페이서들(GS)을 식각 마스크로 상기 예비 채널 영역들(PCH1-PCH3)을 패터닝할 수 있다. 상기 패터닝 공정에 의하여 상기 제 1 트랜지스터 영역에 제 1 채널 영역(CH1)이 형성될 수 있다. 상기 패터닝 공정에 의하여 상기 제 2 예비 채널 영역(PCH2)이 패터닝될 수 있다. 그 결과, 상기 제 2 예비 채널 영역(PCH2)의 상기 예비 희생 패턴들(103) 및 상기 제 1 반도체 패턴들(104)은 각각 희생 패턴들(105) 및 제 2 채널 부분들(NS2)이 될 수 있다. 또한, 상기 제 3 예비 채널 영역(PCH3)의 상기 예비 희생 패턴들(103) 및 상기 제 1 반도체 패턴들(104)은 각각 희생 패턴들(105) 및 제 3 채널 부분들(NS3)이 될 수 있다.
제 2 방향(d2)으로, 상기 제 2 채널 부분들(NS2)의 길이는 상기 제 3 채널 부분들(NS3)의 길이와 실질적으로 동일할 수 있다. 상기 제 2 방향(d2)으로 상기 제 1 채널 영역(CH1)의 길이는 상기 제 2 및 제 3 채널 부분들(NS2, NS3)의 길이들과 실질적으로 동일할 수 있다.
상기 희생 패턴들(105)의 일부가 수평적으로 제거되어 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS)의 형성은 상기 희생 패턴들(105)에 대하여 식각 선택성 있는 식각 소스로 수행될 수 있다. 일 예로, 상기 제 1 채널 영역(CH1), 상기 제 2 및 제 3 채널 부분들(NS2, NS3)이 Si를 포함하고, 상기 희생 패턴들(105)이 SiGe를 포함하는 경우, 상기 리세스 영역들(RS)의 형성은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 리세스 영역들(RS) 각각에 배리어 절연 패턴들(106)이 형성될 수 있다. 상기 배리어 절연 패턴들(106)은 상기 제 2 채널 부분들(NS2) 또는 상기 제 3 채널 부분들(NS3)을 사이에 두고 서로 이격될 수 있다. 상기 배리어 절연 패턴들(106)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 배리어 절연 패턴들(106)의 형성은 상기 리세스 영역들(RS)이 형성된 결과물 상에 절연막을 콘포멀하게 형성한 후, 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 1, 도 7a 내지 도 7c를 참조하면, 상기 더미 게이트들(131) 각각의 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 각각 그 아래의 상기 기판(100)을 씨드층으로 하는 선택적 에피택시얼 공정에 의하여 형성될 수 있다. 상기 트랜지스터 영역(TA)이 NMOSFET 영역인 경우, 상기 소스/드레인 영역들(SD)은 채널 영역에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 상기 트랜지스터 영역(TA)이 PMOSFET 영역인 경우, 상기 소스/드레인 영역들(SD)은 채널 영역에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
도 1, 도 8a 내지 도 8c를 참조하면, 상기 기판(100) 상에 층간 절연막(123)이 형성될 수 있다. 이어서, 상기 더미 게이트들(131)의 상면들이 노출될 때까지 상기 층간 절연막(123)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 층간 절연막(123)을 평탄화할 때, 상기 게이트 마스크 패턴들(135)이 함께 제거될 수 있다. 일 예로, 상기 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 평탄화 공정에 의하여 노출된 상기 더미 게이트들(131)이 선택적으로 제거될 수 있다. 상기 캐핑 절연막들(121)은 상기 더미 게이트들(131)의 제거와 동시에 또는 별개로 제거될 수 있다. 상기 더미 게이트들(131)의 제거에 의하여 상기 제 1 채널 영역(CH1), 상기 제 2 및 제 3 예비 채널 영역들(PCH2, PCH3)의 상면이 노출될 수 있다.
상기 제 2 및 제 3 예비 채널 영역들(PCH2, PCH3)로부터 상기 희생 패턴들(105)이 선택적으로 제거될 수 있다. 일 예로, 상기 희생 패턴들(105)이 SiGe을 포함하고, 상기 제 2 및 제 3 채널 부분들(NS2, NS3)이 Si를 포함하는 경우, 상기 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 2 및 제 3 채널 부분들(NS2, NS3)과 동일한 물질을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 배리어 절연 패턴들(106)에 의하여 커버되어 보호될 수 있다.
상기 더미 게이트들(131) 및 상기 희생 패턴들(105)의 제거에 의하여 상기 제 1 내지 제 3 트랜지스터 영역에 각각 제 1 내지 제 3 트렌치들(TC1-TC3)이 형성될 수 있다. 상기 제1 트렌치(TC1)는 상기 제 1 채널 영역(CH1)의 상면과 상기 게이트 스페이서(GS)에 의하여 정의된 영역일 수 있다. 상기 제 2 트렌치(TC2)는 상기 제 2 채널 부분들(NS2), 상기 게이트 스페이서(GS), 및 상기 소스/드레인 영역들(SD)에 의하여 정의될 수 있다. 상기 제 2 트렌치(TC2)는 상기 제 2 채널 부분들(NS2) 사이, 및 상기 제 2 채널 부분들(NS2) 중 최하층과 상기 기판(100) 사이로 연장될 수 있다. 상기 제 3 트렌치(TC3)는 상기 제 3 채널 부분들(NS3), 상기 게이트 스페이서(GS), 및 상기 소스/드레인 영역들(SD)에 의하여 정의될 수 있다. 상기 제 3 트렌치(TC3)는 상기 제 3 채널 부분들(NS3) 사이, 및 상기 제 3 채널 부분들(NS3) 중 최하층과 상기 기판(100) 사이로 연장될 수 있다. 이하, 상기 제 2 채널 부분들(NS2)은 제 2 채널 영역(CH2)으로 지칭되고, 상기 제 3 채널 부분들(NS3)은 제 3 채널 영역(CH3)으로 지칭될 수 있다.
도 1, 도 2a 내지 도 2c를 다시 참조하면, 상기 트렌치들(TC1-TC3) 각각 내에 게이트 절연막 및 게이트 전극이 형성될 수 있다. 일 예로, 상기 제 1 트렌치(TC1) 내에는 제 1 게이트 절연 패턴(GI1) 및 제 1 게이트 전극(GE1)이 형성되고, 상기 제 2 트렌치(TC2) 내에는 제 2 게이트 절연 패턴(GI2) 및 제 2 게이트 전극(GE2)이 형성되고, 상기 제 3 트렌치(TC3) 내에는 제 3 게이트 절연 패턴(GI3) 및 제 3 게이트 전극(GE3)이 형성될 수 있다. 구체적으로, 상기 트렌치들(TC1-TC3) 내에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후, 평탄화 공정을 수행하여 상기 트렌치들(TC1-TC3) 각각 내에 게이트 절연 패턴 및 게이트 전극을 형성할 수 있다. 일 예로, 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 일 예로, 상기 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다.
상기 제 2 게이트 절연 패턴(GI2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 채널 부분들(NS2) 사이 및 상기 제 2 채널 부분들(NS2) 중 최하층과 상기 기판(100) 사이로 연장될 수 있다. 상기 제 3 게이트 절연 패턴(GI3) 및 상기 제 3 게이트 전극(GE3)은 상기 제 3 채널 부분들(NS3) 사이 및 상기 제 3 채널 부분들(NS3) 중 최하층과 상기 기판(100) 사이로 연장될 수 있다.
상기 게이트 절연 패턴들(GI1-GI3) 및 상기 게이트 전극들(GE1-GE3)의 상부를 리세스하고, 리세스된 영역에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 상기 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 10a는 도 9의 A-A'선 및 B-B'선에 따른 단면도이다. 도 10b는 도 9의 C-C'선 및 D-D'선에 따른 단면도이다. 도 10c는 도 9의 E-E'선 및 F-F'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 9 및 도 10a 내지 10c를 참조하면, 기판(100) 상에 제 1 내지 제 3 트랜지스터들(TR1, TR2, 및 TR3)이 제공될 수 있다. 상기 기판(100)은 트랜지스터 영역(TA)을 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 서로 동일한 도전형의 트랜지스터일 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 각각 제 1 내지 제 3 활성 영역들(ACT1-ACT3)을 포함할 수 있다. 상기 제 1 내지 제 3 활성 영역들(ACT1-ACT3) 각각은 제 1 내지 제 3 채널 영역들(CH1, CH2, 및 CH3) 및 상기 채널 영역을 사이에 두고 이격된 상기 소스/드레인 영역들(SD)을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 각각 그 아래의 상기 기판(100)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 서로 다른 문턱 전압을 가질 수 있다. 일 예로, 상기 제 2 트랜지스터(TR2)의 문턱 전압은 상기 제 3 트랜지스터(TR3)의 문턱 전압보다 크고, 상기 제 1 트랜지스터(TR1)의 문턱 전압은 상기 제 2 트랜지스터(TR2)의 문턱 전압보다 클 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)의 문턱 전압은 약 0.30V 내지 0.59V이고, 상기 제 2 트랜지스터(TR2)의 문턱 전압은 0.21V 내지 0.29V이고, 상기 제 3 트랜지스터(TR3)의 문턱 전압은 0.15V 내지 0.20V일 수 있으나, 이에 한정되지 않는다.
상기 제 1 내지 제 3 채널 영역들(CH1-CH3)의 불순물 농도는 실질적으로 동일할 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)의 게이트 절연막들은 이하 제조 방법에서 설명되는 바와 같이 동일한 물질로 동시에 형성될 수 있다.
상기 제 1 내지 제 3 채널 영역들(CH1-CH3) 각각은 상기 기판(100)에 수직한 방향으로 상호 이격되는 복수의 채널 부분들을 포함할 수 있다. 일 예로, 상기 제 1 채널 영역(CH1)은 3개의 제 1 채널 부분들(NS1)을 포함할 수 있고, 상기 제 2 채널 영역(CH2)은 3개의 제 2 채널 부분들(NS2)을 포함할 수 있고, 상기 제 3 채널 영역(CH3)은 3개의 제 3 채널 부분들(NS3)을 포함할 수 있다. 상기 제 1 내지 3 채널 부분들(NS1-NS3) 각각의 개수는 3개에 한정되지 않는다. 상기 제 1 내지 3 채널 부분들(NS1-NS3) 각각의 개수는 동일할 수 있으나 이에 한정되지 않는다. 상기 제 1 내지 3 채널 부분들(NS1-NS3)은 상기 기판(100)의 상면과 이격될 수 있다. 상기 제 1 내지 제 3 채널 부분들(NS1-NS3)은 동일 물질로 형성될 수 있다. 일 예로, 상기 제 1 내지 제 3 채널 부분들(NS1-NS3)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GE1)은 상기 제 1 채널 부분들(NS1) 사이, 및 상기 제 1 채널 부분들(NS1) 중 상기 기판(100)에 최인접한 하나와 상기 기판(100) 사이로 연장될 수 있다. 소스/드레인 영역들(SD)과 상기 제 1 채널 부분들(NS1) 사이에 배리어 절연 패턴들(106)이 제공될 수 있다. 상기 배리어 절연 패턴들(106)은 상기 제 1 채널 부분들(NS1)을 사이에 두고 상호 이격될 수 있다.
상기 제 1 채널 부분들(NS1) 각각의 상기 제 1 방향(d1)으로의 제 4 폭(W4)은 상기 제 2 채널 부분들(NS2) 각각의 제 2 폭(W2)보다 작을 수 있다. 일 예로, 상기 제 2 폭(W2)은 상기 제 4 폭(W4)의 약 1.2배 내지 3배 일 수 있다. 상기 제 3 채널 부분들(NS3) 각각의 상기 제 1 방향(d1)으로의 제 3 폭(W3)은 상기 제 2 채널 부분들(NS2) 각각의 제 2 폭(W2)보다 클 수 있다. 일 예로, 상기 제 3 폭(W3)은 상기 제 2 폭(W2)의 약 1.2배 내지 3배일 수 있다. 상기 제 1 내지 제 3 채널 부분들(NS1-NS3) 각각의 제 2 방향(d2)으로의 길이는 실질적으로 동일할 수 있다.
상기 제 2 내지 제 4 폭(W2-W4)의 차이에 기인하여, 상기 제 1 트랜지스터(TR1)의 문턱 전압이 상기 제 2 트랜지스터(TR2)의 문턱 전압보다 크고, 상기 제 2 트랜지스터(TR2)의 문턱 전압이 상기 제 3 트랜지스터(TR3)의 문턱 전압보다 클 수 있다.
본 발명의 실시예들에 따르면, 하나의 반도체 소자에 서로 다른 문턱 전압을 갖는 복수의 트랜지스터들을 제공할 수 있다. 일 예로, 채널 부분의 폭을 달리하여 문턱 전압이 서로 다른 복수의 트랜지스터를 제공할 수 있다.
도 11a 내지 도 14a는 도 9의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 11b 내지 도 14b는 도 9의 C-C'선 및 D-D'선에 따른 단면도들이다. 도 11c 내지 도 14c는 도 9의 E-E'선 및 F-F'선에 따른 단면도들이다. 이하, 도 9 및 도 11a 내지 도 14c를 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법이 설명된다.
도 9, 도 11a 내지 도 11c를 참조하면, 도 3a 내지 도 3c를 참조하여 설명된 결과물 상에 패터닝 공정이 수행되어 제 1 내지 제 3 트랜지스터 영역들에 각각 제 1 내지 제 3 예비 채널 영역들(PCH1-PCH3)이 형성될 수 있다. 도 3a 내지 도 3c의 희생층들(101) 및 제 1 반도체층들(102)은 각각 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)이 될 수 있다. 상기 제 1 내지 제 3 예비 채널 영역들(PCH1)은 서로 다른 폭을 가질 수 있다. 일 예로, 상기 제 1 예비 채널 영역(PCH1)은 제 4 폭(W4)을 갖고, 상기 제 2 및 제 3 예비 채널 영역들(PCH2, PCH3)은 각각 제 2 및 제 3 폭(W2, W4)을 가질 수 있다. 상기 제 3 폭(W3)은 상기 제 2 폭(W2)보다 클 수 있다. 일 예로, 상기 제 3 폭(W3)은 상기 제 2 폭(W2)의 약 1.2배 내지 3배일 수 있다. 상기 제 2 폭(W2)은 상기 제 4 폭(W4)보다 클 수 있다. 일 예로, 상기 제 2 폭(W2)은 상기 제 4 폭(W4)의 약 1.2배 내지 3배일 수 있다. 상기 패터닝 공정의 수행 후, 상기 제 1 내지 제 3 예비 채널 영역(PCH1-PCH3) 상에 각각 캐핑 절연막들(121)이 형성될 수 있다.
도 9, 도 12a 내지 도 12c를 참조하면, 상기 제 1 내지 제 3 트랜지스터 영역들 각각에 더미 게이트들(131)이 형성될 수 있다. 상기 더미 게이트들(131)은 제 1 방향(d1)으로 연장되는 라인 또는 바(bar) 형상일 수 있다. 상기 더미 게이트들(131) 상에 게이트 마스크 패턴들(135)이 제공될 수 있다. 상기 더미 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 패터닝 공정 시, 상기 캐핑 절연막들(121)의 일부도 함께 식각될 수 있다. 상기 더미 게이트들(131)의 측벽 상에 게이트 스페이서들(GS)이 형성될 수 있다. 상기 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 마스크 패턴들(135) 및 상기 게이트 스페이서들(GS)을 식각 마스크로 상기 예비 채널 영역들(PCH1-PCH3)을 패터닝할 수 있다. 그 결과, 제 1 내지 제 3 채널 부분들(NS1-NS3) 및 희생 패턴들(105)이 형성될 수 있다. 상기 희생 패턴들(105)의 일부가 수평적으로 제거되어 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS) 각각에 배리어 절연 패턴들(106)이 형성될 수 있다.
도 9, 도 13a 내지 도 13c를 참조하면, 상기 더미 게이트들(131) 각각의 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 각각 그 아래의 상기 기판(100)을 씨드층으로 하는 선택적 에피택시얼 공정에 의하여 형성될 수 있다. 상기 트랜지스터 영역(TA)이 NMOSFET 영역인 경우, 상기 소스/드레인 영역들(SD)은 채널 영역에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 상기 트랜지스터 영역(TA)이 PMOSFET 영역인 경우, 상기 소스/드레인 영역들(SD)은 채널 영역에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
도 9, 도 14a 내지 도 14c를 참조하면, 상기 기판(100) 상에 층간 절연막(123)이 형성될 수 있다. 이어서, 상기 더미 게이트들(131)의 상면들이 노출될 때까지 상기 층간 절연막(123)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 층간 절연막(123)을 평탄화할 때, 상기 게이트 마스크 패턴들(135)이 함께 제거될 수 있다. 일 예로, 상기 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 평탄화 공정에 의하여 노출된 상기 더미 게이트들(131)이 선택적으로 제거될 수 있다. 상기 캐핑 절연막들(121)은 상기 더미 게이트들(131)의 제거와 동시에 또는 별개로 제거될 수 있다. 상기 더미 게이트들(131)의 제거에 의하여 상기 제 1 내지 3 예비 채널 영역들(PCH1- PCH3)의 상면이 노출될 수 있다.
상기 제 1 내지 제 3 예비 채널 영역들(PCH1-PCH3)로부터 상기 희생 패턴들(105)이 선택적으로 제거될 수 있다. 일 예로, 상기 희생 패턴들(105)이 SiGe을 포함하고, 상기 제 2 및 제 3 채널 부분들(NS2, NS3)이 Si를 포함하는 경우, 상기 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 배리어 절연 패턴들(106)에 의하여 커버되어 보호될 수 있다. 상기 더미 게이트들(131) 및 상기 희생 패턴들(105)의 제거에 의하여 상기 제 1 내지 제 3 트랜지스터 영역에 각각 제 1 내지 제 3 트렌치들(TC1-TC3)이 형성될 수 있다.
도 9, 도 10a 내지 도 10c를 다시 참조하면, 상기 트렌치들(TC1-TC3) 각각 내에 게이트 절연막 및 게이트 전극이 형성될 수 있다. 일 예로, 상기 제 1 트렌치(TC1) 내에는 제 1 게이트 절연 패턴(GI1) 및 제 1 게이트 전극(GE1)이 형성되고, 상기 제 2 트렌치(TC2) 내에는 제 2 게이트 절연 패턴(GI2) 및 제 2 게이트 전극(GE2)이 형성되고, 상기 제 3 트렌치(TC3) 내에는 제 3 게이트 절연 패턴(GI3) 및 제 3 게이트 전극(GE3)이 형성될 수 있다. 구체적으로, 상기 트렌치들(TC1-TC3) 내에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후, 평탄화 공정을 수행하여 상기 트렌치들(TC1-TC3) 각각 내에 게이트 절연 패턴 및 게이트 전극을 형성할 수 있다. 상기 게이트 절연 패턴들(GI1-GI3) 및 상기 게이트 전극들(GE1-GE3)의 상부를 리세스하고, 리세스된 영역에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 상기 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 16a는 도 15의 A-A'선 및 B-B'선에 따른 단면도이다. 도 16b는 도 15의 C-C'선 및 D-D'선에 따른 단면도이다. 도 16c는 도 15의 E-E'선 및 F-F'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 15 및 도 16a 내지 16c를 참조하면, 기판(100) 상에 제 1 내지 제 3 트랜지스터들(TR1, TR2, 및 TR3)이 제공될 수 있다. 상기 기판(100)은 트랜지스터 영역(TA)을 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 서로 동일한 도전형의 트랜지스터일 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 각각 제 1 내지 제 3 활성 영역들(ACT1-ACT3)을 포함할 수 있다. 상기 제 1 내지 제 3 활성 영역들(ACT1-ACT3) 각각은 제 1 내지 제 3 채널 영역들(CH1, CH2, 및 CH3) 및 상기 채널 영역들을 사이에 두고 이격된 상기 소스/드레인 영역들(SD)을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 각각 그 아래의 상기 기판(100)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다.
상기 제 2 채널 영역(CH2)과 상기 제 3 채널 영역(CH3) 각각은 상기 기판(100)에 수직한 방향으로 상호 이격되는 복수의 채널 부분들을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)은 3개의 제 2 채널 부분들(NS2)을 포함할 수 있고, 상기 제 3 채널 영역(CH3)은 3개의 제 3 채널 부분들(NS3)을 포함할 수 있다. 상기 제 2 및 제 3 채널 부분들(NS2, NS3) 각각의 개수는 3개에 한정되지 않는다. 상기 제 2 채널 부분들(NS2)의 제 1 방향(d1)으로의 제 5 폭(W5)과 상기 제 3 채널 부분들(NS3)의 제 1 방향(d1)으로의 제 6 폭(W6)은 실질적으로 동일할 수 있다. 이와는 달리, 상기 제 2 채널 부분들(NS2)의 제 1 방향(d1)으로의 제 5 폭(W5)과 상기 제 3 채널 부분들(NS3)의 제 1 방향(d1)으로의 제 6 폭(W6)은 다를 수 있다.
상기 제 1 트랜지스터(TR1)의 제 1 채널 영역(CH1)은 상기 기판(100)의 상면으로부터 돌출된 핀 형상을 가질 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 2 및 제 3 채널 영역들(CH2, CH3)과 동일한 물질을 포함할 수 있다. 상기 제 1 채널 영역(CH1)의 상기 제 1 방향(d1)으로의 제 1 폭(W1)은 상기 제 5 폭(W5) 보다 작거나 같을 수 있으나, 이에 한정되지 않는다.
상기 제 1 내지 제 3 트랜지스터들(TR1-TR3) 각각은 제 1 내지 제 3 게이트 전극들(GE1-GE3)을 포함할 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 TiN, TiAlN, 및 TiAlC 중 하나를 포함할 수 있다. 상기 제 3 게이트 전극(GE3)는 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)과 일 함수가 다른 물질로 형성될 수 있다. 일 예로, 상기 제 3 게이트 전극(GE3)은 TiN, TiAlN, 및 TiAlC 중 다른 하나를 포함할 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1-TR3)은 서로 다른 문턱 전압을 가질 수 있다. 일 예로, 상기 제 3 트랜지스터(TR3)의 문턱 전압은 상기 제 2 트랜지스터(TR2)의 문턱 전압보다 크고, 상기 제 2 트랜지스터(TR2)의 문턱 전압은 상기 제 1 트랜지스터(TR1)의 문턱 전압보다 클 수 있다. 상기 제 3 게이트 전극(GE3)의 일함수는 상기 제 2 게이트 전극(GE2)의 일 함수와 다르고, 그에 따라 상기 제 2 트랜지스터(TR2)의 문턱 전압은 상기 제 3 트랜지스터(TR3)와 다를 수 있다. 일 예로, 상기 제 3 트랜지스터(TR3)의 문턱 전압은 약 0.30V 내지 0.59V이고, 상기 제 2 트랜지스터(TR2)의 문턱 전압은 0.21V 내지 0.29V이고, 상기 제 1 트랜지스터(TR1)의 문턱 전압은 0.15V 내지 0.20V일 수 있으나, 이에 한정되지 않는다.
도 17a는 도 15의 A-A'선 및 B-B'선에 따른 단면도이다. 도 17b는 도 15의 C-C'선 및 D-D'선에 따른 단면도이다. 도 17c는 도 15의 E-E'선 및 F-F'선에 따른 단면도이다. 이하, 도 15 및 도 17a 내지 도 17c를 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법이 설명된다.
도 15, 도 17a 내지 도 17c를 참조하면, 도 4a 내지 도 4c를 참조하여 설명된 결과물 상에 패터닝 공정이 수행되어 제 1 내지 제 3 트랜지스터 영역들에 각각 제 1 내지 제 3 예비 채널 영역들(PCH1-PCH3)이 형성될 수 있다. 도 4a 및 도 4c의 희생층들(101) 및 제 1 반도체층들(102)은 각각 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)이 될 수 있다.
도 4a의 제 2 반도체층(110)은 제 1 폭(W1)을 가지도록 패터닝될 수 있다. 상기 제 2 및 제 3 예비 채널 영역들(PCH2, PCH3)은 동일한 폭을 가질 수 있다. 일 예로, 상기 제 2 예비 채널 영역(PCH2)은 제 5 폭(W5)을 갖고, 상기 제 3 예비 채널 영역(PCH3)은 제 6 폭(W6)을 가질 수 있다. 상기 제 5 폭(W5)과 상기 제 6 폭(W6)은 실질적으로 동일할 수 있다. 이와는 달리, 상기 제 5 폭(W5)과 상기 제 6 폭(W6)은 다를 수 있다. 상기 패터닝 공정의 수행 후, 상기 제 1 채널 영역(CH1) 및 상기 제 2 및 제 3 예비 채널 영역들(PCH2, PCH3) 상에 각각 캐핑 절연막들(121)이 형성될 수 있다.
이하, 도 6a 내지 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c와 동일한 공정이 수행될 수 있다.
도 15, 도 16a 내지 도 16c를 다시 참조하여, 제 1 내지 제 3 게이트 절연 패턴들(GI1-GI3) 및 제 1 내지 제 3 게이트 전극들(GE1-GE3)이 형성될 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 동일한 물질로 동시에 형성되어 동일한 일함수를 가질 수 있다. 상기 제 3 게이트 전극(GE3)은 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)과 다른 일함수를 갖는 물질로 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 TiN, TiAlN, 및 TiAlC 중 하나를 포함할 수 있고, 상기 제 3 게이트 전극(GE3)은 TiN, TiAlN, 및 TiAlC 중 다른 하나를 포함할 수 있다. 일 예로, 상기 제 3 게이트 전극(GE3)은 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)을 형성하는 동안 제 3 트랜지스터 영역을 절연막으로 마스킹하고, 상기 절연막을 제거 후에 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 채널 영역의 형상을 설명하기 위한 단면도이다. 채널 영역(CH)은 수직적으로 이격된 채널 부분들(NS)을 포함할 수 있다. 상기 채널 부분들(NS) 외주면은 모서리가 라운드된 형상을 가질 수 있다. 이와 같은 채널 부분들(NS)의 형상은 표면 가공 처리를 통하여 형성될 수 있다. 일예로, 상기 표면 가공 처리는 채널 부분들(NS)의 표면을 HCl을 포함하는 가스에 노출시키는 공정 및 H2 분위기에서 어닐링하는 것을 포함할 수 있다.
도 19는 본 발명의 실시예들에 트랜지스터들을 포함하는 포함하는 시모스 에스램 셀(CMOS RAM cell)의 등가 회로도이다. 도 19를 참조하여, 상기 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 상기 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 상기 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 상기 구동 트랜지스터들(TD1, TD2) 및 상기 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다.
상기 제 1 구동 트랜지스터(TD1)와 상기 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
상기 제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 상기 전원선(Vcc) 및 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1), 상기 제 1 전송 트랜지스터(TT1), 및 상기 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 상기 제 2 구동 트랜지스터(TD2), 상기 제 2 전송 트랜지스터(TT2), 및 상기 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
상기 구동 트랜지스터들(TD1, TD2), 상기 전송 트랜지스터들(TT1, TT2), 및 부하 트랜지스터들(TL1, TL2) 중 적어도 세개는 본 발명의 실시예들에 따른 서로 다른 문턱 전압을 갖는 제 1 내지 제 3 트랜지스터들로 구성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 제공되고 제 1 방향으로 연장하는 게이트 구조체, 상기 게이트 구조체를 사이에 두고 이격된 소스/드레인 영역들, 상기 소스/드레인 영역들을 연결하는 채널 영역을 각각 포함하고 서로 다른 문턱 전압을 갖는 제 1 내지 제 3 트랜지스터들을 포함하고,
    상기 제 2 및 제 3 트렌지스터들의 채널 영역들 각각은 상기 기판에 수직한 방향으로 상호 이격되고 상기 소스/드레인 영역들을 각각 연결하는 복수의 채널 부분들을 포함하고,
    상기 제 1 트랜지스터의 채널 영역은 상기 기판에 연결된 단일의 채널 부분을 포함하고, 상기 제 1 내지 상기 제3 트랜지스터들의 게이트 구조체는 각각 제 1 게이트 전극, 제 2 게이트 전극, 및 제 3 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은, 상기 제 2 트랜지스터의 채널 영역의 상기 복수의 채널 부분들의 사이로 연장되고,
    상기 제 3 게이트 전극은, 상기 제 3 트랜지스터의 채널 영역의 상기 복수의 채널 부분들의 사이로 연장되고,
    상기 제 1 방향으로, 상기 제 3 트랜지스터의 채널 부분들 각각의 폭은 상기 제 2 트랜지스터의 채널 부분들 각각의 폭보다 크고,
    상기 기판의 상면에 수직한 제3 방향으로 상기 제3 트랜지스터의 채널 부분들 각각의 두께는, 상기 제2 트랜지스터의 채널 부분들 각각의 두께와 동일하고,
    상기 제 3 트랜지스터의 채널 부분들 각각 및 상기 제 2 트랜지스터의 채널 부분들 각각은 두께 보다 폭이 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 문턱 전압은 상기 제 3 트랜지스터의 문턱 전압보다 큰 반도체 소자.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 문턱 전압은 상기 제 2 트랜지스터의 문턱 전압보다 큰 반도체 소자.
  5. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 채널 영역은 상기 기판의 상면으로부터 돌출된 핀 형상을 갖는 반도체 소자.
  6. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 문턱 전압은 상기 제 3 트랜지스터의 문턱 전압보다 작은 반도체 소자.
  7. 제 1항에 있어서,
    상기 제 1 내지 제 3 트랜지스터들은 서로 동일한 도전형의 트랜지스터들인 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 1 방향과 교차하는 제 2 방향으로, 상기 제 3 트랜지스터의 상기 채널 부분들 각각의 길이는 상기 제 2 트랜지스터의 상기 채널 부분들 각각의 길이와 동일한 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 채널 부분들 각각의 두께는 서로 동일한 반도체 소자.
  10. 삭제
  11. 제 1항에 있어서,
    상기 제 2 트랜지스터의 채널 부분들의 개수는 제 3 트랜지스터의 채널 부분들의 개수와 동일한 반도체 소자.
  12. 제 1항에 있어서,
    상기 제 1 내지 제 3 게이트 전극들의 일함수는 동일한 반도체 소자.
  13. 삭제
  14. 삭제
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