TWI719100B - 鰭型場效電晶體及其製作方法 - Google Patents

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Abstract

一種鰭型場效電晶體，所述鰭型場效電晶體包括基底、 多個絕緣體及閘極堆疊。所述基底包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭。所述絕緣體配置於所述溝渠中。所述半導體鰭包括：第一部分，嵌於所述絕緣體之間；頸縮部，配置於所述第一部分上，所述頸縮部未被所述絕緣體覆蓋；以及第二部分，配置於所述頸縮部上，其中所述頸縮部的寬度小於所述第一部分的寬度。所述閘極堆疊局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。

Description

鰭型場效電晶體及其製作方法
本發明的實施例是有關於一種鰭型場效電晶體。
隨著半導體裝置的大小不斷縮減，已開發出三維多閘極結構(例如鰭型場效電晶體(fin-type field effect transistor，FinFET))以取代平面的互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)裝置。鰭型場效電晶體的結構特徵為自基底的表面垂直延伸的矽系鰭，且包裹於由所述鰭形成的導通通道周圍的閘極進一步提供對所述通道的更佳的電性控制。
當前，製作鰭型場效電晶體時常存在因不穩定的製程及/或較少的製程窗口(process window)導致的大量洩漏電流(Ioff)而引起的良率損失(yield loss)問題。因此，如何改善因大量洩漏電流(Ioff)引起的良率損失問題是重要的。
根據本發明的某些實施例，提供一種鰭型場效電晶體，所述鰭型場效電晶體包括基底、多個絕緣體及閘極堆疊。所述基底包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭。所述絕緣體配置於所述溝渠中。所述半導體鰭包括至少一個凹槽，所述至少一個凹槽位於未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上。所述閘極堆疊局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。
100:基底
100a:半導體基底/基底
102a:墊層
102a’:圖案化墊層
102b:罩幕層
102b’:圖案化罩幕層
104:圖案化光阻層
106:溝渠
108:半導體鰭
108a:第一部分
108b:頸縮部
108c:第二部分
108R:凹槽
110:絕緣材料
110a:絕緣體
112:閘極介電層
114:擬閘極條
116:間隔壁
118:圖案化介電層
122:閘極
C:腔體
D1、D2:長度方向
DR:深度
DS:介電結構
GP:間隙
GS:閘極堆疊
H:高度差
Hfin:高度
I-I’:剖面線
PR1:第一光阻
PR1’:第一圖案化光阻層
PR2:第二光阻
PR2’:第二圖案化光阻層
S10、S20、S30、S32、S32A、S32B、S32C、S32D、S32E、S34、S36、S40:步驟
SW:側壁
T1、T2:頂表面
TH1、TH2:厚度
Wfin、WN、WR:寬度
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1、圖2A及圖2B是說明根據某些實施例的製作鰭型場效電晶體的方法的流程圖。
圖3A至圖3N是根據某些實施例的製作半導體裝置的方法的立體圖。
圖4是沿圖3I所示的剖面線I-I’的剖視圖。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化 本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複參考編號及/或字母。此種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本發明的實施例闡述鰭型場效電晶體的示例性製作製程。在本發明的某些實施例中可在塊狀矽(bulk silicon)基底上形成鰭型場效電晶體。再者，在其他實施例中，可在絕緣體上矽(silicon-on-insulator，SOI)基底或絕緣體上鍺(germanium-on-insulator，GOI)基底上形成鰭型場效電晶體。此外，根據實施例，所述矽基底可包括其他導電層或其他半導體元件(例如電晶體、二極體等)。實施例在本上下文中不受限制。
圖1、圖2A及圖2B說明流程圖，所述流程圖說明根據本發明某些實施例的製作鰭型場效電晶體的方法。參照圖1，所述方法至少包括步驟S10、步驟S20、步驟S30及步驟S40。首先，在步驟S10中，將基底圖案化，以在所述基底中形成多個溝渠並在所述溝渠之間形成至少一個半導體鰭。接著，在步驟S20中，在所述基底上及所述溝渠中形成多個絕緣體。所述絕緣體為例如用於使半導體鰭絕緣的淺溝渠隔離(shallow trench isolation，STI)結構。在步驟S30中，在未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上形成至少一個凹槽。之後，在步驟S40中，形成閘極堆疊以局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。
圖3A是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖1中的步驟S10中且如圖3A中所示，提供基底100。在一個實施例中，基底100包括結晶矽基底(例如，晶圓(wafer))。視設計要求(例如，p型基底或n型基底)而定，基底100可包括各種摻雜區(doped region)。在某些實施例中，所述摻雜區可被摻雜以p型摻雜劑及/或n型摻雜劑。舉例而言，所述摻雜區可被摻雜以p型摻雜劑，例如硼或BF2；n型摻雜劑，例如磷或砷；及/或其組合。所述摻雜區可被配置用於n型鰭型場效電晶體、p型鰭型場效電晶體或其組合。在某些替代實施例中，基底100可由下列材料所製成：某些其他合適的元素半導體，例如金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化 銦或磷化銦；或者合適的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。
在一個實施例中，在基底100上依序形成墊層102a及罩幕層102b。墊層102a可為例如藉由熱氧化(thermal oxidation)製程形成的氧化矽薄膜。墊層102a可用以作為基底100與罩幕層102b之間的黏著層。墊層102a亦可用以作為用於蝕刻罩幕層102b的蝕刻終止(etch stop)層。在至少一個實施例中，罩幕層102b為例如藉由低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)或電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)形成的氮化矽層。在後續微影(photolithography)製程期間，罩幕層102b被用作硬罩幕。接著，在罩幕層102b上形成具有預定圖案的圖案化光阻層104。
圖3B是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖1中的步驟S10中且如圖3A至圖3B中所示，依序蝕刻未被圖案化光阻層104覆蓋的罩幕層102b及墊層102a以形成圖案化罩幕層102b’及圖案化墊層102a’，以暴露出在圖案化罩幕層102b’及圖案化墊層102a’之下的基底100。利用圖案化罩幕層102b’、圖案化墊層102a’及圖案化光阻層104作為罩幕，暴露出基底100的部分並對所述部分進行蝕刻以形成溝渠106及至少一個半導體鰭108。圖3B中所示的半導體鰭108的數目僅用於說明，在某些替代實施例中，可根據實際設計要求而形成兩個或更多個相互平行的半導體鰭。在將基底100圖案化之後， 半導體鰭108被圖案化罩幕層102b’、圖案化墊層102a’及圖案化光阻層104覆蓋。兩個鄰近的溝渠106藉由半導體鰭108而彼此間隔開。舉例而言，半導體鰭108具有寬度Wfin及高度Hfin。半導體鰭108的高度Hfin實質上等於溝渠106的深度。
在形成溝渠106及半導體鰭108之後，接著自圖案化罩幕層102b’的頂表面移除圖案化光阻層104。在一個實施例中，可進行可選的清洗製程(cleaning process)來移除半導體基底100a及半導體鰭108的原生氧化物(native oxide)。可利用稀釋的氫氟(diluted hydrofluoric，DHF)酸或其他合適的清洗溶液來進行所述清洗製程。
圖3C是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖1中的步驟S20中且如圖3B至圖3C中所示，在基底100a之上形成絕緣材料110以覆蓋半導體鰭108並填充溝渠106。除半導體鰭108之外，絕緣材料110進一步覆蓋圖案化墊層102a’及圖案化罩幕層102b’。絕緣材料110可包括氧化矽、氮化矽、氮氧化矽、旋塗(spin-on)介電材料或低介電常數介電材料。可藉由高密度電漿化學氣相沈積(high-density-plasma chemical vapor deposition，HDP-CVD)、次大氣壓化學氣相沈積(sub-atmospheric CVD，SACVD)或藉由旋塗來形成絕緣材料110。
圖3D是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖1中的步驟S20中且如圖3C至圖3D 中所示，進行例如化學機械研磨製程(chemical mechanical polish process，CMP)以移除絕緣材料110的一部分、圖案化罩幕層102b’及圖案化墊層102a’，直至暴露出半導體鰭108的頂表面T2為止。如圖3D中所示，在對絕緣材料110進行研磨之後，經研磨所剩餘的絕緣材料110的頂表面與半導體鰭108的頂表面T2實質上共平面。
圖3E是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖1中的步驟S20中且如圖3D至圖3E中所示，藉由蝕刻製程局部地移除填充於溝渠106中且經研磨所剩餘的絕緣材料110，進而使得在基底100a上形成多個絕緣體110a，且各個絕緣體110a分別對應地位於其中一個溝渠106之中。在一個實施例中，所述蝕刻製程可為使用氫氟酸(hydrofluoric acid，HF)的濕蝕刻(wet etching)製程或乾蝕刻(dry etching)製程。絕緣體110a的頂表面T1低於半導體鰭108的頂表面T2。換言之，半導體鰭108自絕緣體110a的頂表面T1突出且因此半導體鰭108的側壁SW被暴露出。半導體鰭108的頂表面T2與絕緣體110a的頂表面T1之間的高度差為H。
在形成圖3E中所示的絕緣體110a之後，進行圖1中所示的步驟S30。結合圖2A及圖2B論述對步驟S30的詳細說明。
如圖2A中所示，圖1中所示的步驟S30可更包括步驟S32、步驟S34及步驟S36。在步驟S32中，形成圖案化光阻以覆蓋所述半導體鰭，其中未被所述絕緣體覆蓋且靠近所述絕緣體的 所述半導體鰭的所述至少一個側壁的部分區域被所述圖案化光阻暴露出。在步驟S34中，利用所述圖案化光阻作為罩幕自被所述圖案化光阻暴露出的所述側壁的所述部分區域局部地移除所述半導體鰭，以形成所述至少一個凹槽。在步驟S36中，在形成所述凹槽之後，移除所述圖案化光阻。
此外，如圖2B中所示，在某些實施例中，上述步驟S32可更包括步驟S32A、步驟S32B、步驟S32C、步驟S32D及步驟S32E。換言之，所述圖案化光阻可包括兩個或更多個經堆疊的圖案化光阻層，且所述經堆疊的圖案化光阻層可具有例如不同的圖案。在步驟S32A中，形成第一光阻，以覆蓋所述絕緣體及所述至少一個側壁的部分區域。在步驟S32B中，對第一光阻進行第一微影製程。在步驟S32C中，形成第二光阻，以覆蓋第一光阻及未被所述第一光阻覆蓋的半導體鰭。在步驟S32D中，對第二光阻進行第二微影製程。在步驟S32E中，對第一光阻及第二光阻進行顯影，以形成第一圖案化光阻層及堆疊於所述第一圖案化光阻層上的第二圖案化光阻層，其中所述至少一個側壁的所述部分區域被所述第一圖案化光阻層暴露出。
圖3F是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖2B中的步驟S32A中且如圖3E至圖3F中所示，形成第一光阻PR1，以覆蓋絕緣體110a及所述至少一個側壁SW的部分區域。在某些實施例中，在第一光阻PR1形成於絕緣體110a之上之後，半導體鰭108的二相對側壁SW被第一光 阻PR1局部地覆蓋。具體而言，側壁SW的未被絕緣體110a覆蓋且靠近絕緣體110a的部分區域被第一光阻PR1覆蓋。舉例而言，藉由旋轉塗佈(spin-coating)或其他合適的製程將第一光阻PR1形成於絕緣體110a之上。在某些實施例中，第一光阻PR1的厚度TH1小於半導體鰭108的高度Hfin(在圖3B中示出)。
在圖2B中的步驟S32B中且如圖3E至圖3F中所示，在形成第一光阻PR1之後，接著對第一光阻PR1進行第一微影製程，進而使得藉由適當的曝光(exposure)將預定圖案轉移至第一光阻PR1上。
圖3G是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖2B中的步驟S32C中且如圖3F至圖3G中所示，形成第二光阻PR2，以覆蓋第一光阻PR1及未被第一光阻PR1覆蓋的半導體鰭108。在某些實施例中，在第二光阻PR2形成於第一光阻PR1之上之後，第一光阻PR1及第二光阻PR2例如完全覆蓋半導體鰭108的兩個側壁SW。藉由例如旋轉塗佈或其他合適的製程將第二光阻PR2形成於第一光阻PR1之上。在某些實施例中，第二光阻PR2的厚度TH2小於半導體鰭108的高度Hfin(在圖3B中示出)。在其他實施例中，第一光阻PR1的厚度TH1與第二光阻PR2的厚度TH2之總和實質上等於高度差H(如圖3E中所示)。
應注意，上述第一光阻PR1及第二光阻PR2可為負型(negative type)光阻材料或正型(positive type)光阻材料。
在圖2B中的步驟S32D中且如圖3F至3G中所示，在形成第二光阻PR2之後，接著對第二光阻PR2進行第二微影製程，進而使得藉由適當的暴光將另一預定圖案轉移至第二光阻PR2上。在某些實施例中，對第一光阻PR1進行的第一微影製程的曝光時間大於對第二光阻PR2進行的第二微影製程的曝光時間。在某些替代實施例中，對第一光阻PR1進行的第一微影製程的曝光時間實質上等於或大於對第二光阻PR2進行的第二微影製程的曝光時間的五倍。
圖3H是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖2B中的步驟S32E中且如圖3G至圖3H中所示，對第一光阻PR1及第二光阻PR2進行顯影，以形成第一圖案化光阻層PR1’及堆疊於第一圖案化光阻層PR1’上的第二圖案化光阻層PR2’。在顯影之後，其中側壁SW(如圖3G中所示)起初與第一光阻PR1接觸的部分區域被第一圖案化光阻層PR1’暴露出。
如圖3H中所示，第一圖案化光阻層PR1’不接觸半導體鰭108的側壁SW，且在第一圖案化光阻層PR1’與半導體鰭108的側壁SW之間形成有一或多個間隙GP。此外，第二圖案化光阻層PR2’覆蓋間隙GP及第一圖案化光阻層PR1’。此外，第二圖案化光阻層PR2’接觸半導體鰭108的側壁SW。
圖3I是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖，且圖4是沿圖3I所示的剖面線I-I’的剖視圖。 在圖2A至圖2B中的步驟S34中且如圖3H至圖3I中所示，在形成第一圖案化光阻層PR1’及第二圖案化光阻層PR2’之後，自被所述圖案化光阻(例如，第一圖案化光阻層PR1’與第二圖案化光阻層PR2’的組合)暴露出的側壁SW的部分區域局部地移除半導體鰭108，進而利用所述圖案化光阻(PR1’及PR2’)作為罩幕而在半導體鰭108的側壁SW上形成所述至少一個凹槽108R。在某些實施例中，利用第一圖案化光阻層PR1’及第二圖案化光阻層PR2’作為罩幕進行濕蝕刻以形成凹槽108R(例如，第一凹槽及第二凹槽)。
如圖3I及圖4中所示，各個凹槽(例如，第一凹槽及第二凹槽)108R可具有相同的寬度WR，且各個凹槽(例如，第一凹槽及第二凹槽)108R可具有相同的深度DR。此外，舉例而言，凹槽108R沿半導體鰭108的長度方向D2延伸。在某些實施例中，凹槽108R的深度DR小於半導體鰭108的寬度Wfin。在某些實施例中，凹槽108R的寬度WR小於半導體鰭108的高度Hfin。
凹槽108R的寬度WR與第一圖案化光阻層PR1’的厚度TH1及/或間隙GP的尺寸相關。在某些實施例中，凹槽108R的寬度WR實質上等於第一圖案化光阻層PR1’的厚度TH1。在替代實施例中，凹槽108R的寬度WR可略大於第一圖案化光阻層PR1’的厚度TH1。
如圖3I及圖4中所示，在形成凹槽108R之後，半導體鰭108被分割成至少三個連接部分(connected portion)，所述至少 三個連接部分包括嵌於絕緣體110a之間的第一部分108a、配置於第一部分108a上的頸縮部108b及配置於頸縮部108b上的第二部分108c，其中頸縮部108b被絕緣體110a覆蓋，且頸縮部108b的寬度WN小於第一部分108a及/或第二部分108c的寬度Wfin。頸縮部108b與第一部分108a之間的寬度差是凹槽108R的深度DR的兩倍(即，Wfin-WN=2DR)。在某些實施例中，頸縮部108b的寬度WN小於第一部分108a的寬度Wfin。在某些實施例中，頸縮部108b的高度(即，凹槽108R的寬度WR)小於半導體鰭108的高度Hfin。
應注意，第一部分108a的高度與絕緣體110a的厚度相關，頸縮部108b的高度(即，凹槽108R的寬度WR)與第一圖案化光阻層PR1’的厚度TH1相關，且第二部分108c的高度與第二圖案化光阻層PR2’的厚度TH2相關。藉由對絕緣體110a、第一圖案化光阻層PR1’的及第二圖案化光阻層PR2’的厚度進行調整，此項技術中具有通常知識者可修改第一部分108a、頸縮部108b的及第二部分108c的尺寸，以獲得所期望的半導體鰭108的輪廓。
圖3J是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。在圖2A中的步驟S36中且如圖3I至圖3J中所示，在形成凹槽108R之後，移除第一圖案化光阻層PR1’及第二圖案化光阻層PR2’。
在圖1及圖2A中的步驟S40中，形成閘極堆疊GS(在圖3N中示出)，以局部地覆蓋半導體鰭108、凹槽108R及絕緣體 110a。以下將搭配圖3J至圖3N對閘極堆疊GS(在圖3N中示出)的形成進行討論。
如圖3J中所示，在移除第一圖案化光阻層PR1’及第二圖案化光阻層PR2’之後，形成閘極介電層112，以共形地覆蓋絕緣體110a及具有凹槽108R的半導體鰭108。在一個實施例中，閘極介電層112可包含氧化矽、氮化矽、氮氧化矽或高介電常數介電質(high-k dielectric)。高介電常數介電質包括金屬氧化物。用於高介電常數介電質的金屬氧化物例如包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或其混合物。在一個實施例中，閘極介電層112為厚度介於約0.2奈米(nm)至50奈米之間的高介電常數介電層。可藉由例如原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(CVD)、物理氣相沈積(physical vapor deposition，PVD)、熱氧化或紫外臭氧氧化(UV-ozone oxidation)等合適的製程來形成閘極介電層112。閘極介電層112具有良好的品質以作為鰭型場效電晶體中的閘極介電層。
圖3K是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。參照圖3J至圖3K，在閘極介電層112上形成至少一個擬閘極條(dummy gate strip)114，其中擬閘極條114的長度方向D1不同於半導體鰭108的長度方向D2。在某些實施例中，擬閘極條114的長度方向D1垂直於半導體鰭108的長度方向D2。圖3K中所示的擬閘極條114的數目僅用於說明，在某些 替代實施例中，可根據實際設計要求來形成兩個或更多個相互平行的擬閘極條。擬閘極條114包括含矽材料(silicon containing materials)，例如多晶矽(poly-silicon)、非晶矽(amorphous silicon)或其組合。
如圖3K中所示，在形成擬閘極條114之後，在擬閘極條114的側壁上形成一對間隔壁116。此對間隔壁116形成於閘極介電層112上且沿擬閘極條114的側壁延伸。此對間隔壁116是由例如氮化矽或SiCON等介電材料形成。此對間隔壁116可包括單層或多層結構。
圖3L是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。參照圖3L，形成圖案化介電層118，以覆蓋未被擬閘極條114及間隔壁116覆蓋的閘極介電層112。舉例而言，圖案化介電層118的頂表面與擬閘極條114的頂表面實質上共平面。在某些實施例中，在形成圖案化介電層118之前，可預先進行某些製程(例如，閘極介電層112的圖案化製程、半導體鰭凹入(recessing)製程、對所述半導體鰭進行的應變源極/汲極磊晶製程、矽化(silicidation)製程等)。此處，不對上述選擇性製程的細節予以描述。
如圖3L中所示，在一個實施例中，形成於擬閘極條114的側壁上的間隔壁116可被視為鄰近於擬閘極條114的介電結構DS。在替代實施例中，所述間隔壁116與圖案化介電層118的組合可被視為鄰近於擬閘極條114的介電結構DS。換言之，擬閘極 條114可嵌於介電結構DS中，且介電結構DS局部地覆蓋半導體鰭108及絕緣體110a。
圖3M是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。參照圖3L至圖3M，移除擬閘極條114。在一個實施例中，藉由例如蝕刻製程來移除擬閘極條114。藉由恰當地選擇蝕刻劑，在不對圖案化介電層118、閘極介電層112及間隔壁116造成顯著損壞的條件下移除擬閘極條114。在移除擬閘極條114之後，在所述一對間隔壁116之間形成腔體C。換言之，閘極介電層112被腔體C局部地暴露出。
圖3N是所述半導體裝置在所述製造方法的各個階段中的一個階段的立體圖。參照圖3M至圖3N，在形成腔體C之後，閘極122形成於腔體C中且填充腔體C，並且閘極122覆蓋被腔體C暴露出的閘極介電層112。閘極122的寬度可與擬閘極條114(如圖3L中所示)的寬度相同。鰭型場效電晶體的通道長度與閘極122的寬度相關或由閘極122的寬度來確定。換言之，半導體鰭108與閘極122交疊且被閘極122所覆蓋的部分用以作為鰭型場效電晶體的通道。
如圖3N中所示，在一個實施例中，閘極122及其下方的閘極介電層112被視為閘極堆疊GS，而在閘極堆疊GS的側壁上形成有介電結構DS(例如，所述一對間隔壁116或所述一對間隔壁116與圖案化介電層118的組合)，且介電結構DS的頂表面例如與閘極堆疊GS的頂表面實質上共平面。在替代實施例中，可省 略閘極取代製程(gate replacement process)。
由於所述鰭型場效電晶體的半導體鰭包括凹槽或頸縮部，因此所述鰭型場效電晶體的洩漏電流可被抑制。承上述，所述鰭型場效電晶體的良率及可靠性可被提高。
根據本發明的某些實施例，提供一種鰭型場效電晶體，所述鰭型場效電晶體包括基底、多個絕緣體及閘極堆疊。所述基底包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭。所述絕緣體配置於所述溝渠中。所述半導體鰭包括至少一個凹槽，所述至少一個凹槽位於未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上。所述閘極堆疊局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。
在所述鰭型場效電晶體中，所述至少一個凹槽的深度小於所述半導體鰭的寬度。
在所述鰭型場效電晶體中，所述至少一個凹槽的寬度小於所述半導體鰭的高度。
在所述鰭型場效電晶體中，所述至少一個凹槽沿所述半導體鰭的長度方向延伸。
在所述鰭型場效電晶體中，所述至少一個凹槽包括位於所述半導體鰭的二相對側壁處的第一凹槽及第二凹槽。
在所述鰭型場效電晶體中，所述第一凹槽的寬度等於所述第二凹槽的所述寬度，且所述第一凹槽的深度等於所述第二凹槽的所述深度。
在所述鰭型場效電晶體中，所述第一凹槽的深度與所述第二凹槽的深度之總和小於所述半導體鰭的寬度。
在所述鰭型場效電晶體中，所述第一凹槽的寬度及所述第二凹槽的寬度小於所述半導體鰭的高度。
根據本發明的替代實施例，提供一種鰭型場效電晶體，所述鰭型場效電晶體包括基底、多個絕緣體及閘極堆疊。所述基底包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭。所述絕緣體配置於所述溝渠中。所述半導體鰭包括：第一部分，嵌於所述絕緣體之間；頸縮部，配置於所述第一部分上，所述頸縮部未被所述絕緣體覆蓋；以及第二部分，配置於所述頸縮部上，其中所述頸縮部的寬度小於所述第一部分的寬度。所述閘極堆疊局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。
在所述鰭型場效電晶體中，所述頸縮部包括至少一個凹槽，且所述至少一個凹槽位於未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上。
在所述鰭型場效電晶體中，所述至少一個凹槽沿所述半導體鰭的長度方向延伸。
在所述鰭型場效電晶體中，所述至少一個凹槽的深度小於所述半導體鰭的寬度，且所述至少一個凹槽的寬度小於所述半導體鰭的高度。
在所述鰭型場效電晶體中，所述頸縮部包括位於所述半導體鰭的二相對側壁處的第一凹槽及第二凹槽。
在所述鰭型場效電晶體中，所述第一凹槽及所述第二凹槽沿所述半導體鰭的長度方向延伸。
在所述鰭型場效電晶體中，所述第一凹槽的深度等於所述第二凹槽的所述深度。
根據本發明的又一替代實施例，提供一種製作鰭型場效電晶體(FinFET)的方法。所述製作鰭型場效電晶體的方法包括：將基底圖案化，以在所述基底中形成多個溝渠並在所述溝渠之間形成至少一個半導體鰭；在所述溝渠中形成多個絕緣體；在未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上形成至少一個凹槽；以及形成閘極堆疊以局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。形成所述至少一個凹槽的方法包括：形成圖案化光阻以覆蓋所述半導體鰭，其中未被所述絕緣體覆蓋且靠近所述絕緣體的所述半導體鰭的所述至少一個側壁的部分區域被所述圖案化光阻暴露出；利用所述圖案化光阻作為罩幕自所述側壁的所述部分區域局部地移除所述半導體鰭，以形成所述至少一個凹槽；在形成所述凹槽之後，移除所述圖案化光阻。
在所述製作鰭型場效電晶體的方法中，形成所述圖案化光阻的方法包括：形成第一光阻，以覆蓋所述絕緣體及所述至少一個側壁的所述部分區域；對所述第一光阻進行第一微影製程；形成第二光阻，以覆蓋所述第一光阻及未被所述第一光阻覆蓋的所述半導體鰭；對所述第二光阻進行第二微影製程；以及對所述第一光阻及所述第二光阻進行顯影，以形成第一圖案化光阻層及 堆疊於所述第一圖案化光阻層上的第二圖案化光阻層，其中所述至少一個側壁的所述部分區域被所述第一圖案化光阻層暴露出。
在所述製作鰭型場效電晶體的方法中，所述第一微影製程的曝光時間大於所述第二微影製程的曝光時間。
在所述製作鰭型場效電晶體的方法中，所述第一微影製程的曝光時間等於或大於所述第二微影製程的曝光時間的五倍。
在所述製作鰭型場效電晶體的方法中，利用所述第一圖案化光阻層及所述第二圖案化光阻層作為蝕刻罩幕進行濕蝕刻以形成所述至少一個凹槽。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
S10、S20、S30、S40:步驟

Claims (10)

  1. 一種鰭型場效電晶體，包括：基底，包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭；位於所述溝渠中的多個絕緣體，其中所述半導體鰭包括至少一個凹槽，所述至少一個凹槽位於未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上；閘極堆疊，局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體；以及介電結構覆蓋所述半導體鰭及所述絕緣體，所述介電結構配置於所述閘極堆疊的側壁上。
  2. 如申請專利範圍第1項所述的鰭型場效電晶體，其中所述至少一個凹槽包括位於所述半導體鰭的兩個相對的側壁處的第一凹槽及第二凹槽。
  3. 一種鰭型場效電晶體，包括：基底，包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭；位於所述溝渠中的多個絕緣體，所述半導體鰭包括：第一部分，嵌置於所述絕緣體之間；頸縮部，安置於所述第一部分上，所述頸縮部未被所述絕緣體覆蓋；第二部分，安置於所述頸縮部上，其中所述頸縮部的寬度 小於所述第一部分的寬度；閘極堆疊，局部地覆蓋所述半導體鰭及所述絕緣體；以及介電結構覆蓋所述半導體鰭及所述絕緣體，所述介電結構配置於所述閘極堆疊的側壁上。
  4. 如申請專利範圍第3項所述的鰭型場效電晶體，其中所述頸縮部包括位於所述半導體鰭的兩個相對的側壁處的第一凹槽及第二凹槽。
  5. 一種製作鰭型場效電晶體的方法，包括：將基底圖案化，以在所述基底中形成多個溝渠並在所述溝渠之間形成至少一個半導體鰭；在所述溝渠中形成多個絕緣體；在未被所述絕緣體覆蓋的所述半導體鰭的至少一個側壁上形成至少一個凹槽，形成所述至少一個凹槽的方法包括：形成圖案化光阻以覆蓋所述半導體鰭，其中未被所述絕緣體覆蓋且靠近所述絕緣體的所述半導體鰭的所述至少一個側壁的部分區域被所述圖案化光阻暴露出；利用所述圖案化光阻作為罩幕自所述側壁的所述部分區域局部地移除所述半導體鰭，以形成所述至少一個凹槽；在形成所述凹槽之後，移除所述圖案化光阻；以及形成閘極堆疊，以局部地覆蓋所述半導體鰭、所述至少一個凹槽及所述絕緣體。
  6. 如申請專利範圍第5項所述的方法，其中形成所述圖案化光阻的方法包括：形成第一光阻，以覆蓋所述絕緣體及所述至少一個側壁的所述部分區域；對所述第一光阻執行第一微影製程；形成第二光阻，以覆蓋所述第一光阻及未被所述第一光阻覆蓋的所述半導體鰭；對所述第二光阻執行第二微影製程；以及對所述第一光阻及所述第二光阻進行顯影，以形成第一圖案化光阻層及堆疊於所述第一圖案化光阻層上的第二圖案化光阻層，其中所述至少一個側壁的所述部分區域被所述第一圖案化光阻層暴露出。
  7. 如申請專利範圍第6項所述的方法，其中所述第一微影製程的曝光時間大於所述第二微影製程的曝光時間。
  8. 一種製作鰭型場效電晶體的方法，包括：將基底圖案化，以在所述基底中形成多個溝渠並在所述溝渠之間形成至少一個半導體鰭；在所述溝渠中形成多個絕緣體；在所述絕緣體上形成圖案化光阻，其中所述半導體鰭的側壁被所述圖案化光阻覆蓋，且所述側壁的至少一區域被所述圖案化光阻所暴露；利用所述圖案化光阻為罩幕，自被所述圖案化光阻所暴露的 所述側壁的所述至少一區域局部地移除所述半導體鰭，以在所述半導體鰭的所述側壁上形成至少一凹槽；以及形成閘極堆疊，以局部地覆蓋所述半導體鰭及所述絕緣體。
  9. 一種製作鰭型場效電晶體的方法，包括：提供包括多個絕緣體以及至少一個半導體鰭的基底，其中所述半導體鰭從所述絕緣體突出；在所述絕緣體上形成第一光阻；對所述第一光阻進行第一微影製程；在進行第一微影製程之後，在所述第一光阻上形成第二光阻；對所述第二光阻進行第二微影製程，其中所述半導體鰭的側壁被所述第一光阻與所述第二光阻覆蓋；對所述第一光阻與所述第二光阻進行顯影，以形成第一圖案化光阻層及堆疊於所述第一圖案化光阻層上的第二圖案化光阻層，其中至少一間隙形成在所述第一圖案化光阻層與所述半導體鰭之間，且所述半導體鰭的所述側壁被所述第二圖案化光阻層局部地覆蓋；利用所述第一圖案化光阻層以及所述第二圖案化光阻層作為罩幕，自被所述至少一間隙所暴露的所述側壁的一區域局部地移除所述半導體鰭，以在所述半導體鰭的所述側壁上形成至少一凹槽；以及形成閘極堆疊，以局部地覆蓋所述半導體鰭及所述絕緣體。
  10. 一種製作鰭型場效電晶體的方法，包括： 提供包括多個絕緣體以及至少一個半導體鰭的基底，其中所述半導體鰭從所述絕緣體突出；在所述絕緣體上形成第一光阻；對所述第一光阻進行第一微影製程，其中在進行所述第一微影製程之後，所述第一光阻包括與所述半導體鰭接觸的至少一個部分；在進行第一微影製程之後，在所述第一光阻上形成第二光阻；對所述第二光阻進行第二微影製程，其中所述半導體鰭的側壁被所述第一光阻與所述第二光阻覆蓋；對所述第一光阻與所述第二光阻進行顯影以移除所述第一光阻的所述至少一個部分，並且形成第一圖案化光阻層及堆疊於所述第一圖案化光阻層上的第二圖案化光阻層，其中至少一間隙形成在所述第一圖案化光阻層與所述半導體鰭之間，且所述半導體鰭的所述側壁被所述第二圖案化光阻層局部地覆蓋；利用所述第一圖案化光阻層以及所述第二圖案化光阻層作為罩幕，自被所述至少一間隙所暴露的所述側壁的一區域局部地移除所述半導體鰭，以在所述半導體鰭的所述側壁上形成至少一凹槽；在形成所述至少一凹槽之後，移除所述第一圖案化光阻層與所述第二圖案化光阻層；以及形成閘極堆疊，以局部地覆蓋所述半導體鰭及所述絕緣體。
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