CN104779283A - 增强栅控和电流驱动的finfet器件及制备方法 - Google Patents
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Abstract
本发明主要涉及FINFET器件，更确切地说，涉及一种带有鳍形堆叠结构的FINFET半导体器件及其制备方法，来增强栅极控制和电流驱动能力。包括一个衬底，和位于衬底之上的鳍形堆叠结构，还包括围绕在鳍形堆叠结构两侧及上方的栅极结构，其中鳍形堆叠结构包括一沙漏状的底部鳍片和位于底部鳍片之上的一沙漏状的顶部鳍片。
Description
技术领域
本发明主要涉及FINFET器件，更确切地说，涉及一种带有堆叠式鳍形结构的FINFET半导体器件及其制备方法，来增强栅极控制和电流驱动能力。
背景技术
对金属氧化物半导体场效应晶体管（MOSFET）而言，随着器件整体尺寸的缩小，当沟道缩小到一定值时（例如低于100nm），源极区和漏极区之间的距离也缩短，极易带来短沟道效应，栅极对沟道的控制能力被消减，栅极夹断沟道的难度增大，负面的亚阈值漏电现象也更容易产生。基于平面型的晶体管固有的缺陷，鳍形场效应晶体管（Fin FieldEffect Transistor，FinFET）被业界广泛采用来克服前述难题。通常是在鳍片的顶部和两侧都形成栅极结构，来提高栅极控制能力。
当半导体产业想22nm或以下的技术节点发挺进时，一个挑战是FinFET器件如何具有更小的尺寸和更高的驱动电流，尤其是希望提供具有受到应力因素影响的FinFET，例如适当的采用一些应力材料以诱引沟道中的应力来强化载流子的迁移率。但现有的FinFET制造能力显然无法满足这样的技术要求。由本发明后续的详细说明和所附的权利要求，结合本发明伴随的图式和先前技术，本发明揭示的特征和方案将变得清晰。
发明内容
在一些实施例中，本发明涉及一种FinFET半导体器件，包括：一个衬底；数个位于衬底之上的鳍形堆叠结构；围绕在鳍形堆叠结构两侧及上方的栅极结构，其中鳍形堆叠结构包括一沙漏状的底部鳍片和位于底部鳍片之上的一沙漏状的顶部鳍片。
上述的FinFET半导体器件，所述衬底为含掩埋绝缘层的绝缘体上硅衬底或无掩埋绝缘层的硅衬底。
上述的FinFET半导体器件，顶部和底部鳍片两者中一者为Si，另一者为SiGe。
上述的FinFET半导体器件，所述衬底包含一底部衬底和位于底部衬底之上的掩埋绝缘层，所述鳍形堆叠结构设置在掩埋绝缘层上方。
上述的FinFET半导体器件，在栅极结构两侧的鳍形堆叠结构的两侧及上方设置有源极/漏极外延区。上述的FinFET半导体器件，N型FinFET的源极/漏极外延区包括拉伸应变的SiC外延区，P型FinFET的源极/漏极外延区包括压缩应变的SiGe外延区。
在一些实施例中，在本发明还提供了一种FinFET半导体器件的制备方法中，包括以下步骤：提供包含顶部外延层和底部外延层的衬底；在所述顶部外延层上方形成一硬掩膜层并图案化该硬掩膜层；利用带有开口图形的硬掩膜层刻蚀顶部外延层形成顶部鳍片；利用硬掩膜层继续刻蚀底部外延层形成顶部鳍片下方的底部鳍片；剥离硬掩膜层；沉积栅极绝缘层和栅极材料层覆盖每个包含顶部、底部鳍片的鳍形堆叠结构；刻蚀栅极绝缘层和栅极材料层形成围绕在鳍形堆叠结构两侧及上方的栅极结构。
上述方法，在形成顶部鳍片的步骤中，对顶部外延层暴露的区域进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状顶部鳍片。
上述方法，在形成顶部鳍片的步骤中，先利用硬掩膜层干法刻蚀顶部外延层，形成带有垂直侧壁形貌的顶部鳍片；然后对顶部鳍片暴露的侧壁进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状顶部鳍片。
上述方法，在形成底部鳍片的步骤中，对底部外延层暴露的区域进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状底部鳍片。
上述方法，在形成底部鳍片的步骤中，先利用硬掩膜层干法刻蚀底部外延层，形成带有垂直侧壁形貌的底部鳍片；然后对底部鳍片暴露的侧壁进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状底部鳍片。
上述方法，形成栅极结构之后，以栅极结构为自对准掩膜在顶部鳍片的上表面注入轻掺杂源/漏区；以及在栅极结构的侧壁上形成侧墙之后，在栅极结构两侧的鳍形堆叠结构中注入源极/漏极掺杂区。
上述方法，在形成栅极结构之后，在栅极结构两侧的鳍形堆叠结构的两侧及上方选择性的外延生长源极/漏极外延区。上述方法，N型FinFET所外延生长的源极/漏极外延区包括拉伸应变的SiC外延区，P型FinFET所外延生长的源极/漏极外延区包括压缩应变的SiGe外延区。
在另一些实施例中，本还发明还提供了另一种FinFET半导体器件的制备方法，主要包括以下步骤：提供包含第一、第二外延层的衬底；刻蚀第一外延层形成沙漏状的第一鳍片；继续刻蚀未被第一鳍片覆盖住的第二外延层形成第一鳍片下方的沙漏状第二鳍片；形成围绕在包含第一、第二鳍片的鳍形堆叠结构两侧及上方的栅极结构。
上述方法，在刻蚀第一外延层时第二外延层的材质抵御对第一外延层执行的刻蚀工艺，以及在刻蚀第二外延层时第一外延层的材质抵御对第二外延层执行的刻蚀工艺。
上述方法，在第一、第二鳍片的侧壁所刻蚀出的向内凹进的凹槽以增加它们各自侧壁的面积，籍此增加鳍形堆叠结构中被栅极结构所包覆的沟道区的有效沟道宽度。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1显示了在底部衬底上设置的顶部外延层和底部外延层。
图2～4显示了刻蚀顶部外延层形成顶部鳍片的流程图。
图5是刻蚀顶部鳍片来制备沙漏状的顶部鳍片的示意图。
图6是刻蚀底部外延层来制备沙漏状的底部鳍片的示意图。
图7是包含顶部、底部鳍片的鳍形堆叠结构的鸟瞰图。
图8是在鳍形堆叠结构和掩埋绝缘层上制备栅极绝缘层和栅极材料的流程图。
图9是图案化栅极绝缘层和栅极材料制备栅极结构的流程示意图。
图10是在栅极结构的两侧形成侧墙的示意图。
图11是选择性外延生长源极/漏极外延区的示意图。
具体实施方式
图1展示了典型的绝缘体上硅（Silicon-On-Insulator，SOI）的晶圆，在一个底部衬底101上方设有掩埋绝缘层102，例如一个掩埋氧化物层，以及还在掩埋绝缘层102上方由下至上依次具有形成的一层底部外延层103和一层顶部外延层104，外延层104、103分别对应作为晶圆上的一个第一半导体层和一个第二半导体层。作为示范但不构成限制，在一些可选的实施方式中，例如，底部外延层103是Si材质外延层，而顶部外延层104可以是GeSi材质，或底部外延层103是GeSi材质外延层，而顶部外延层104可以是Si材质等。在图2中，先行制备一个硬掩膜层105，覆盖在顶部外延层104上方，其中硬掩膜层105可以是单层结构，例如典型的SiN等，也可以是含有多层的复合层结构。须强调的是，这里的晶圆并非一定要是SOI晶圆，在另一些可选实施方式中，SOI晶圆还可以被不含任何掩埋绝缘层的纯硅衬底所替代。
如图3所示，利用常规的光刻工艺，图案化硬掩膜层105形成其中的开口图形，例如在硬掩膜层105中刻蚀出的开口105a。然后再利用硬掩膜层105作为一个刻蚀掩膜，对其下方的顶部外延层104进行刻蚀。在一种实施方式中，例如先干法刻蚀顶部外延层104，从而顶部外延层104暴露在开口105a中的区域将被刻蚀掉。在图4中，被硬掩膜层105保护而未被刻蚀掉的部分体现为初始状态的顶部鳍片104'，所以顶部外延层104籍由刻蚀而形成了多个条状的顶部鳍片104'，它们彼此间大体平行排列，相邻顶部鳍片104'间的刻蚀沟槽将它们分离断开，注意此时的顶部鳍片104'具有垂直的侧壁形貌。然后再如图5中所示，对顶部鳍片104'暴露的垂直侧壁实施刻蚀工艺，破坏其侧壁的垂直形貌，这里强调是各向异性腐蚀，经由例如湿法刻蚀形成最终呈现为沙漏状的顶部鳍片104'。设定顶部鳍片104'的较中间部最窄，则在竖直方向上，中间部向上和向下分别以逐步增加宽度的方式与顶部和底部连续。换言之，顶部鳍片104'顶部和底部的宽度大于中间部的宽度，我们可以认为是在顶部鳍片104'两侧的侧壁上形成了向内侧凹进的凹槽，与此同时，正是因为凹槽的存在，顶部鳍片104'的侧壁具有相对竖直方向而呈现出为倾斜面的上侧壁104'a和倾斜面的下侧壁104'b。如果定义顶部外延层104具有<100>晶面，外延层的顶面体现为<100>晶向的晶面，则上侧壁104'a、下侧壁104'b是<110>晶面或者<111>晶面。如果顶部外延层104具有<110>晶面，其顶面体现为<110>晶向的晶面，则上侧壁104'a、下侧壁104'b是<100>晶面。一般要求，在刻蚀顶部外延层104时，底部外延层103的材质能够抵抗对顶部外延层104执行的刻蚀工艺，而不受该刻蚀步骤的影响。
在另一些可选实施例中，例如跳过图4的步骤由实施图3之步骤后执行图5之步骤，可以省略对顶部外延层104的干法刻蚀，从而直接各向异性湿法腐蚀顶部外延层104暴露在开口105a中的区域，如此一来，顶部外延层104同样可以被刻蚀成多个条状的顶部鳍片104'，只不过此时顶部鳍片104'并未形成过渡的垂直侧壁而是直接一步成型来制备带有凹槽的侧壁，这样的侧壁又可称之为Σ形侧壁，换言之，可以籍此以工艺更简洁和节省成本的方案获得在竖直方向上剖面为沙漏状的顶部鳍片104'。
图6是进一步刻蚀底部外延层103的示意图，此时硬掩膜层105和顶部鳍片104'一起作为刻蚀掩膜，使底部外延层103未被上部鳍片104'覆盖住而暴露的区域被刻蚀掉，而形成最终的竖直截面为沙漏状的底部鳍片103'。大体上类似于图4～5的步骤，底部鳍片103'也可以经由各向同性刻蚀底部外延层103先形成其垂直侧壁，然后采用各向异性刻蚀，在底部鳍片103'的垂直侧壁上刻蚀形成向内侧凹进的凹槽，凹槽的存在导致底部鳍片103'的侧壁具有相对竖直方向而呈现为倾斜面的上侧壁103'a和倾斜面的下侧壁103'b。设定沙漏状的底部鳍片103'的较中间部最窄，则在竖直方向上，中间部向上和向下分别以逐步增加宽度的方式与顶部和底部连续。与前述相同，上侧壁103'a、下侧壁103'b是<110>晶面或者<111>晶面，可依底部外延层103顶面的晶向<100>晶面而定，上侧壁103'a、下侧壁103'b的<100>晶面，可依底部外延层103顶面的晶向<110>晶面而定。在此步骤中，掩埋绝缘层102不受刻蚀的影响，并且在形成沙漏状的顶部鳍片104'和底部鳍片103'之后，需要将硬掩膜层105剥离移除掉。在另一些可选实施例中，以硬掩膜层105和顶部鳍片104'作为掩膜，不采用干法刻蚀而直接采用各向异性的湿法刻蚀对底部外延层103未被顶部鳍片104'覆盖住而暴露的区域进行刻蚀，不形成底部鳍片103'的过渡的垂直侧壁，而是直接形成侧壁上的倾斜面即上侧壁103'a和下侧壁103'b，这样的侧壁又可称之为Σ形侧壁，由于类似的方案已经应用在顶部外延层104的步骤中，并对此有所详细阐明，所以不再一一赘述。从而底部外延层103籍由刻蚀而形成了多个条状的底部鳍片103'，相邻底部鳍片103'间的刻蚀沟槽将它们分离断开，这些底部鳍片103'彼此间大体平行排列设置。在刻蚀底部外延层103时，顶部外延层104的材质能够抵抗对底部外延层103执行的刻蚀工艺，而不受该刻蚀步骤的影响。
图6的竖剖面和图7的鸟瞰图很好的展示了多条彼此平行排列设置的鳍形堆叠结构150。鳍形堆叠结构150包括底部鳍片103'和堆叠在底部鳍片103'正上方的顶部鳍片104'，鳍片104'、103'分别对应作为一个第一鳍片和一个第二鳍片，而这些鳍形堆叠结构150都位于掩埋绝缘层102上方。在已知技术的FinFET中鳍条一般都是单材质的，而且常见于竖直剖面为矩形的结构中，而本发明图7之鳍形堆叠结构150为复合层，不同层的材质亦不同，这对考虑沟道的有益应力工程相对已知技术而显现出来的效果是毫无疑虑的，后续内容将继续予以详细介绍。
在图8中，继续在鳍形堆叠结构150的顶部和两侧覆盖一层栅极绝缘层106，例如氧化环境下热氧化鳍形堆叠结构150生成的氧化物，氧化物的类别取决于顶部外延层104和底部外延层103的材质，如二氧化硅或二氧化锗等。栅极绝缘层106还可以是直接沉积的氧化硅、氮化硅、或譬如HfSiO等高介电常数绝缘物，栅极绝缘层106同时还覆盖在掩埋绝缘层102未被鳍形堆叠结构150覆盖住的区域上。在图8中，其后还需要再在栅极绝缘层106上方沉积一层栅极材料层107，栅极材料层107为导电材料，典型的包含譬如多晶硅、一层或多层金属、它们的组合等，考虑到相邻鳍形堆叠结构150间的间隙宽度随着器件的尺寸减小亦是趋于缩小，所以栅极材料层107要无缺陷的填充在相邻鳍形堆叠结构150间的间隙中，例如没有空洞，就必须设法降低间隙的高深宽比，调整底部鳍片103'和顶部鳍片104'的高度即可，我们一般设定底部外延层103和顶部外延层104的厚度在6nm～20nm间。
在图9中，以未示意出的栅极掩膜刻蚀栅极材料层107和栅极绝缘层106，形成围绕在鳍形堆叠结构150两侧及上方的栅极结构160，栅极结构160包括经由栅极绝缘层106图案化而来的栅绝缘层106'，和包括经由栅极材料层107图案化而来的栅极107'，栅极107'叠加在栅绝缘层106'上方。在一些实施例中，长条状的栅极结构160的长度延伸方向正交于鳍形堆叠结构150的长度方向。此时FinFET的沟道区包括每条鳍形堆叠结构150内被栅极结构160包覆和围绕住的部分，相对平面型MOSFET，FinFET的沟道区的三个侧面受到栅极结构160的控制，无疑增强了驱动电流的能力。尤其是，依本申请的发明精神，在顶部鳍片104'、底部鳍片103'的侧壁上所刻蚀出的向内凹进的凹槽，相当于可以使鳍片两侧侧壁的面积得以增加，籍此来增加鳍形堆叠结构150中被栅极结构160所包覆住的沟道区的有效沟道宽度，在不增加晶体管单元尺寸条件下，驱动电流控制因子的沟道宽长比得到明显调整，这是本领域技术人员所乐见其成的。
在一些实施方式中，可在形成栅极机构160之后，实施轻掺杂源/漏区（Lightly dopeddrain，LDD）工序，无需提供额外的离子注入掩膜，可以直接利用栅极结构160为自对准掩膜而在顶部鳍片104'的上表面注入轻掺杂源/漏区（未示意出），为了形成轻掺杂源/漏区而掺杂浓度相对较轻的掺杂物被植入到栅极机构160两侧的顶部鳍片104'的上表面中，N沟道FinFET较佳植入砷离子，P沟道FinFET较佳植入硼离子。之后，再在栅极结构160两侧的侧壁上形成侧墙108，如图10所示，形成侧墙108的步骤可以先沉积侧墙覆盖层来覆盖在栅极结构160、鳍形堆叠结构150及掩埋绝缘层102裸露的区域上，再回蚀侧墙覆盖层以便将不需要的区域刻蚀掉而仅仅保留栅极结构160侧壁上的侧墙108。最后，还需要在位于栅极结构160两侧外侧的裸露出来的鳍形堆叠结构150中注入重掺杂的源极/漏极掺杂区，譬如在栅极结构160一侧的堆叠式鳍片150a中注入源极掺杂区，和在栅极结构160另一侧的堆叠式鳍片150b中注入漏极掺杂区，它们的掺杂浓度比LDD区要大得多。
在图10的实施方式中，还在栅极结构160两侧选择性的外延生长了譬如源极外延区109a和漏极外延区109b，注意此外延步骤并非是掩埋绝缘层102上方的任意区域都生长了外延区，仅仅是在栅极结构160两侧的鳍形堆叠结构150a、150b上选择性的开始生长外延区109a、109b。参见图10～11，位于栅极结构160一侧的生长出的源极外延区109a围绕在位于栅极结构160一侧的鳍形堆叠结构150a的两侧及上方，而位于栅极结构160相对的另一侧的生长出的漏极外延区109b则围绕在位于栅极结构160另一侧的鳍形堆叠结构150b的两侧及上方。在一些可选但不作限制的实施方式中，N型沟道的FinFET所外延生长的源极/漏极外延区109a、109b包括具拉伸应变能力的SiC外延区，P型沟道的FinFET所外延生长的源极/漏极外延区109a、109b包括具压缩应变的SiGe外延区，来改变载流子的迁移率。
在一些实施方式中，碱性的腐蚀液被用来刻蚀形成带有凹槽的Σ形的侧壁，例如本发明中制备底部鳍片103'和顶部鳍片104'各自的Σ形侧壁，典型的可采用如含四甲基氢氧化铵（TMAH），或NH4OH，或NaOH，或KOH，或乙二胺邻苯二酚（Ethylenediaminepyrocatechol，EDP）的腐蚀液等。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (17)
1.一种FinFET半导体器件，其特征在于，包括：
一衬底；
位于衬底之上的鳍形堆叠结构；
围绕在鳍形堆叠结构两侧及上方的栅极结构；
其中鳍形堆叠结构包括一沙漏状的底部鳍片和位于底部鳍片之上的一沙漏状的顶部鳍片。
2.如权利要求1所述的FinFET半导体器件，其特征在于，所述衬底为含掩埋绝缘层的绝缘体上硅衬底或无掩埋绝缘层的硅衬底。
3.如权利要求1所述的FinFET半导体器件，其特征在于，所述顶部和底部鳍片两者中之一为Si，另一者为SiGe。
4.如权利要求1所述的FinFET半导体器件，其特征在于，所述衬底包含一底部衬底和位于底部衬底之上的掩埋绝缘层，所述鳍形堆叠结构设置在掩埋绝缘层上方。
5.如权利要求1所述的FinFET半导体器件，其特征在于，在栅极结构两侧的鳍形堆叠结构的两侧及上方设置有源极/漏极外延区。
6.如权利要求5所述的FinFET半导体器件，其特征在于，N型FinFET的源极/漏极外延区包括拉伸应变的SiC外延区，P型FinFET的源极/漏极外延区包括压缩应变的SiGe外延区。
7.一种FinFET半导体器件的制备方法，其特征在于，包括以下步骤：
提供一包含顶部外延层和底部外延层的衬底；
在所述顶部外延层上方形成一硬掩膜层并图案化该硬掩膜层；
利用带有开口图形的硬掩膜层刻蚀顶部外延层形成顶部鳍片；
利用硬掩膜层继续刻蚀底部外延层形成顶部鳍片下方的底部鳍片；
剥离硬掩膜层；
沉积栅极绝缘层和栅极材料层覆盖每个包含顶部、底部鳍片的鳍形堆叠结构；
刻蚀栅极绝缘层和栅极材料层形成围绕在鳍形堆叠结构两侧及上方的栅极结构。
8.如权利要求7所述的方法，其特征在于，形成顶部鳍片的步骤中，对顶部外延层暴露的区域进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状顶部鳍片。
9.如权利要求7所述的方法，其特征在于，形成顶部鳍片的步骤中，先利用硬掩膜层干法刻蚀顶部外延层，形成带有垂直侧壁形貌的顶部鳍片；
然后对顶部鳍片暴露的侧壁进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状顶部鳍片。
10.如权利要求7所述的方法，其特征在于，形成底部鳍片的步骤中，对底部外延层暴露的区域进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状底部鳍片。
11.如权利要求7所述的方法，其特征在于，形成底部鳍片的步骤中，先利用硬掩膜层干法刻蚀底部外延层，形成带有垂直侧壁形貌的底部鳍片；
然后对底部鳍片暴露的侧壁进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状底部鳍片。
12.如权利要求7所述的方法，其特征在于，形成栅极结构之后，以栅极结构为自对准掩膜在顶部鳍片的上表面注入轻掺杂源/漏区；以及
在栅极结构的侧壁上形成侧墙之后，在栅极结构两侧的鳍形堆叠结构中注入源极/漏极掺杂区。
13.如权利要求7所述的方法，其特征在于，形成栅极结构之后，在栅极结构两侧的鳍形堆叠结构的两侧及上方选择性的外延生长源极/漏极外延区。
14.如权利要求13所述的方法，其特征在于，N型FinFET所外延生长的源极/漏极外延区包括拉伸应变的SiC外延区，P型FinFET所外延生长的源极/漏极外延区包括压缩应变的SiGe外延区。
15.一种FinFET半导体器件的制备方法，其特征在于，包括以下步骤：
提供一包含第一、第二半导体层的衬底；
刻蚀第一半导体层形成沙漏状的第一鳍片；
刻蚀第二半导体层未被第一鳍片覆盖住的区域以形成第一鳍片下方的呈沙漏状的第二鳍片；
形成围绕在包含第一、第二鳍片的鳍形堆叠结构两侧及上方的栅极结构。
16.如权利要求15所述的方法，其特征在于，在刻蚀第一半导体层时第二半导体层的材质抵御对第一半导体层执行的刻蚀工艺，以及在刻蚀第二半导体层时第一半导体层的材质抵御对第二半导体层执行的刻蚀工艺。
17.如权利要求15所述的方法，其特征在于，在第一、第二鳍片的侧壁所刻蚀出的向内凹进的凹槽以增加它们各自侧壁的面积，籍此增加鳍形堆叠结构中被栅极结构所包覆的沟道区的有效沟道宽度。
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