CN107046056A - 鳍式场效应晶体管及其制造方法 - Google Patents

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Abstract

提供了一种鳍式场效应晶体管(FinFET)，包括衬底、多个隔离件以及栅极堆叠件。衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍。隔离件设置在沟槽中。半导体鳍包括在绝缘体之间嵌入的第一部分；设置在第一部分上的颈缩部分，该颈缩部分未被绝缘体覆盖；以及设置在颈缩部分上的第二部分，其中，颈缩部分的宽度小于第一部分的宽度。栅极堆叠件部分的覆盖半导体鳍、至少一个凹槽以及绝缘体。本发明实施例还提供一种用于制造鳍式场效应晶体管的方法。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明实施例涉及半导体领域，具体涉及鳍式场效应晶体管及其制造方法。
背景技术
随着半导体器件的尺寸不断缩小，已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以代替平面互补金属氧化物半导体(CMOS)器件。FinFET的结构性特征是从衬底的表面垂直延伸的硅基膜，并且包裹环绕由鳍形成的导电沟道的栅极进一步提供了对沟道的更好的电控制。
目前，由于来自不稳定的工艺和/或工艺窗口导致的相当大的泄漏电流(Ioff)，FinFET的制造总是有产量损失的问题。因此，由于相当大的泄漏电流(Ioff)，如何提高产量损失是十分重要的。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意增加或减少。
图1、图2A和图2B是根据一些实施例示出的用于制造FinFET的方法的流程图。
图3A至图3N是根据一些实施例的用于制造半导体器件的方法的透视图。
图4是沿着图3I的线I-I′截取的截面图。
发明内容
根据本发明的一个方面，提供一种鳍式场效应晶体管(FinFET)，包括：衬底，衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍；位于沟槽中的多个绝缘体，其中，半导体鳍包括至少一个凹槽，至少一个凹槽位于半导体鳍的未被绝缘体覆盖的至少一个侧壁上；以及栅极堆叠件，栅极堆叠件部分地覆盖半导体鳍、至少一个凹槽以及绝缘体。
根据本发明的另一方面，提供一种鳍式场效应晶体管(FinFET)，包括：衬底，衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍；在沟槽中的多个绝缘体，半导体鳍包括：嵌入绝缘体之间的第一部分；设置在第一部分上的颈缩部分，颈缩部分未被绝缘体覆盖；设置在颈缩部分上的第二部分，其中，颈缩部分的宽度小于第一部分的宽度；以及部分地覆盖半导体鳍和绝缘体的栅极堆叠件。
根据本发明的另一方面，提供一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：图案化衬底以在衬底中形成多个沟槽以及在沟槽之间形成至少一个半导体鳍；在沟槽中形成多个绝缘体；在半导体鳍的未被绝缘体覆盖的至少一个侧壁上形成至少一个凹槽，用于形成至少一个凹槽的方法包括：形成图案化的光刻胶以覆盖半导体鳍，其中，通过图案化的光刻胶暴露半导体鳍的未被绝缘体覆盖并且接近绝缘体的至少一个侧壁的部分区域；通过使用图案化的光刻胶作为掩模从侧壁的部分区域部分地移除半导体鳍以形成至少一个凹槽；在形成凹槽后移除图案化的光刻胶；以及形成栅极堆叠件以部分地覆盖半导体鳍、至少一个凹槽以及绝缘体。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现主题提供的不同特征。下面描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本发明的实施例描述了FinFET的示例性制造工艺。在本发明的特定实施例中，FinFET可以形成在块状硅衬底上。此外，FinFET可以形成在绝缘体上硅(SOI)衬底上或者可选地绝缘体上锗(GOI)衬底上作为可选方式。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。该实施例不限定在该上下文中。
图1、图2A和图2B根据本发明的一些实施例示出的用于制造FinFET的方法的流程图。参考图1，该方法至少包括步骤S10、步骤S20、步骤S30以及步骤S40。首先，在步骤S10中，图案化衬底以在衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。然后，在步骤S20中，在沟槽中和在衬底上形成多个绝缘体。例如，绝缘体是用于绝缘半导体鳍的浅沟槽隔离(STI)结构。在步骤S30中，在未被绝缘体覆盖的半导体鳍的至少一个侧壁上形成至少一个凹槽。然后，在步骤S40中，形成栅极堆叠件以部分的覆盖半导体鳍、至少一个凹槽以及绝缘体。
图3A是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图1中的步骤S10中以及如图3A中示出的，提供了衬底100。在一个实施例中，该衬底100包括晶体硅衬底(例如，晶圆)。根据设计要求(例如，p型衬底或n型衬底)，该衬底100可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂诸如硼或BF2的p型掺杂剂；掺杂区可以掺杂诸如磷或砷和/或其组合物的n型掺杂剂。掺杂区可配置为用于n型FinFET、p型FinFET或者其组合物。在一些可选实施例中，该衬底100可以由一些其他合适的元素半导体、合适的化合物半导体或合适的合金半导体制成，合适的元素半导体诸如金刚石或锗；合适的化合物半导体诸如砷化镓、碳化硅、砷化铟或者磷化铟；合适的合金半导体诸如碳化硅锗、磷砷化镓或者磷铟化镓。
在一个实施例中，在衬底100上依次形成衬垫层102a和掩模层102b。例如，衬垫层102a可以是通过热氧化工艺形成的氧化硅薄膜。在衬底100和掩模层102b之间的衬垫层102a可以用作粘附层。衬垫层102a也可以用作用于蚀刻掩模层102b的蚀刻停止层。在至少一个实施例中，例如，掩模层102b是由氮化硅层通过低压化学汽相沉积(LPCVD)和等离子增强化学汽相沉积(PECVD)形成的。在随后的光刻工艺期间掩模层102b用作硬掩模。然后，具有预定图案的图案化的光刻胶层104形成在掩模层102b上。
图3B是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图1中的步骤S10中以及如图3A至图3B中示出的，依次蚀刻未被图案化的光刻胶层104覆盖的掩模层102b和衬垫层102a以形成图案化的掩模层102b′和图案化的衬垫层102a′，以便暴露下面的衬底100。通过使用图案化的掩模层102b′、图案化的衬垫层102a′以及图案化的光刻胶层104作为掩模，衬底100的部分暴露并且衬底100被蚀刻以形成沟槽106和至少一个半导体鳍108。在图3B中示出的半导体鳍108的数量仅仅用于示例，在一些可选的实施例中，可以根据实际的设计需求形成两个或者三个平行的半导体鳍。在图案化衬底100后，半导体鳍108通过图案化的掩模层102b′、图案化的衬垫层102a′和图案化的光刻胶层104覆盖。两个相邻的沟槽106通过半导体鳍108互相间隔开。例如，半导体鳍108具有宽度Wfin和高度Hfin。半导体鳍108的高度Hfin基本上相同于沟槽106的深度。
在形成沟槽106和半导体鳍108之后，然后从图案化的掩模层102b′的顶面移除图案化的光刻胶层104。在一个实施例中，可以实施可选的清洗工艺以去除半导体衬底100a和半导体鳍108的自然氧化物。可以使用稀释的氢氟酸(DHF)或其他合适的清洗溶液来实施清洗工艺。
图3C是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图1中的步骤S20中以及如图3B至图3C中示出的，绝缘材料110形成在衬底100a的上方，以使绝缘材料110覆盖半导体鳍108同时绝缘材料110填充沟槽106。除了半导体鳍108之外，绝缘材料110进一步覆盖图案化的衬垫层102a′和图案化的掩模层102b′。绝缘材料110可包括氧化硅、氮化硅、氮氧化硅，旋涂介电材料或低k介电材料。可通过高密度等离子体化学汽相沉积(HDP-CVD)、次大气压CVD(SACVD)或者通过旋涂形成绝缘材料110。
图3D是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图1中的步骤S20中以及如图3C至图3D中示出的，例如，实施化学机械抛光工艺(CMP)以移除部分的绝缘材料110、图案化的掩模层102b′以及图案化的衬垫层102a′，直至暴露半导体鳍108的顶面T2。如图3D中示出的，在抛光绝缘材料110之后，被抛光后保留的绝缘材料110的顶面与半导体鳍108的顶面T2基本共面。
图3E是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图1中的步骤S20中以及如图3D至图3E中示出的，在沟槽106中填充的被抛光后保留的绝缘材料110通过蚀刻工艺部分的移除，使得多个绝缘体110a形成在衬底100a上并且每个绝缘体110a位于对应沟槽106的其中一个中。在一个实施例中，蚀刻工艺可以是具有氢氟酸的湿蚀刻工艺或者干蚀刻工艺。绝缘体110a的顶面T1低于半导体鳍108的顶面T2。换句话说，半导体鳍108从绝缘体110a的顶面T1突出，并且因此暴露了半导体鳍108的侧壁SW。半导体鳍108的顶面T2和绝缘体110a的顶面T1之间的高度差是H。
在形成图3E中示出的绝缘体110a后，实施在图1中示出的步骤S30。结合图2A和图2B讨论步骤S30的详细描述。
如图2A中示出的，在图1中示出的步骤S30可以进一步包括步骤S32、步骤S34以及步骤S36。在步骤S32中，形成图案化的光刻胶以覆盖半导体鳍，其中，通过图案化的光刻胶暴露半导体鳍的至少一个侧壁的部分区域，该区域未被绝缘体覆盖并且该区域接近于绝缘体。在步骤S34中，通过使用图案化的光刻胶作为掩模从通过图案化的光刻胶暴露的侧壁的部分区域移除半导体鳍，以形成至少一个凹槽。在步骤36中，在形成凹槽后移除图案化的光刻胶。
此外，如图2B中示出的，在一些实施例中，上述步骤S32可以进一步包括步骤S32A、步骤S32B、步骤S32C、步骤S32D以及步骤S32E。换句话说，例如，图案化的光刻胶可以包括两个或者更多的堆叠的图案化的光刻胶层，并且堆叠的图案化的光刻胶层可以具有不同的图案。在步骤S32A中，形成第一光刻胶以使第一光刻胶覆盖绝缘体和至少一个侧壁的部分区域。在步骤S32B中，对第一光刻胶实施第一光刻工艺。在步骤S32C中，形成第二光刻胶以使第二光刻胶覆盖第一光刻胶和未通过第一光刻胶覆盖的半导体鳍。在步骤S32D中，对第二光刻胶实施第二光刻工艺。在步骤S32E中，使第一光刻胶和第二光刻胶显影以形成第一图案化的光刻胶层以及堆叠在第一图案化的光刻胶层上的第二图案化的光刻胶层，其中，通过第一图案化的光刻胶层暴露至少一个侧壁的部分区域。
图3F是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图2B中的步骤S32A中以及如图3E至图3F中示出的，形成第一光刻胶PR1以覆盖绝缘体110a和至少一个侧壁SW的部分区域。在一些实施例中，在绝缘体110a上方形成第一光刻胶PR1后，半导体鳍108的两个相对的侧壁SW通过第一光刻胶PR1部分的覆盖。具体来说，未通过绝缘体110a覆盖并且邻近于绝缘体110a的侧壁SW的部分区域通过第一光刻胶PR1覆盖。例如，通过旋转涂布或者其它合适的工艺，在绝缘体110a的上方形成第一光刻胶PR1。在一些实施例中，第一光刻胶PR1的厚度TH1小于半导体鳍108的高度Hfin(在图3B中示出的)。
在图2B中的步骤S32B中以及如图3E至图3F中示出的，在形成第一光刻胶PR1后，然后对第一光刻胶PR1实施第一光刻工艺，使得预定的图案通过适当的曝光转移到第一光刻胶PR1。
图3G是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图2B中的步骤S32C中以及如图3F至图3G中示出的，形成第二光刻胶PR2以覆盖第一光刻胶PR1和未通过第一光刻胶PR1覆盖的半导体鳍108。在一些实施例中，例如，在第一光刻胶PR1上方形成第二光刻胶PR2后，第一光刻胶PR1和第二光刻胶PR2完全覆盖半导体鳍108的两个侧壁SW。例如，通过旋转涂布或者其它合适的工艺，在第一光刻胶PR1上方形成第二光刻胶PR2。在一些实施例中，第二光刻胶PR2的厚度TH2小于半导体鳍108的高度Hfin(在图3B中示出的)。在其它实施例中，第一光刻胶PR1的厚度TH1和第二光刻胶PR2的厚度TH2的总和基本上等于高度差H(如图3E中示出的)。
需要注意的是，上述第一光刻胶PR1和第二光刻胶PR2可以是负性光刻胶材料或者正性光刻胶材料。
在图2B中的步骤S32D中以及如图3F至图3G中示出的，在形成第二光刻胶PR2后，然后对第二光刻胶PR2实施第二光刻工艺，使得另一个预定的图案通过适当的曝光转移到第二光刻胶PR2。在一些实施例中，对第一光刻胶PR1实施的第一光刻工艺的曝光时间大于对第二光刻胶PR2实施第二光刻工艺的曝光时间。在一些可选的实施例中，对第一光刻胶PR1实施的第一光刻工艺的曝光时间基本上大于或者等于对第二光刻胶PR2实施第二光刻工艺的曝光时间的五倍。
图3H是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图2B中的步骤S32E中以及如图3G至图3H中示出的，使第一光刻胶PR1和第二光刻胶PR2显影以形成第一图案化的光刻胶层PR1′以及堆叠在第一图案化的光刻胶层PR1′上的第二图案化的光刻胶层PR2′。在显影后，其中，通过第一图案化的光刻胶层PR1′暴露侧壁SW(如图3G中示出的)的部分区域，该部分区域最初与第一光刻胶PR1接触。
如图3H中示出的，第一图案化的光刻胶层PR1′不与半导体鳍108的侧壁SW接触，并且一个或者多个间隙GP形成在第一图案化的光刻胶层PR1′和半导体鳍108的侧壁SW之间。此外，第二图案化的光刻胶层PR2′覆盖间隙GP和第一图案化的光刻胶层PR1′。此外，第二图案化的光刻胶层PR2′与半导体鳍108的侧壁SW接触。
图3I是在该制造方法的各个阶段的其中一个处的半导体器件的立体图，并且图4是沿着图3I的线I-I′截取的截面图。在图2A至图2B中的步骤S34中以及如图3H至图3I中示出的，在形成第一图案化的光刻胶层PR1′和第二图案化的光刻胶层PR2′之后，从通过图案化的光刻胶(即，第一图案化的光刻胶层PR1′和第二图案化的光刻胶层PR2′的组合)暴露的侧壁SW的部分区域部分的移除半导体鳍108，使得通过使用图案化的光刻胶(PR1′和PR2′)作为掩模在半导体鳍108的侧壁SW上形成至少一个凹槽108R。在一些实施例中，通过使用第一图案化的光刻胶层PR1′和第二图案化的光刻胶层PR2′作为蚀刻掩模实施湿蚀刻以形成凹槽108R(即，第一凹槽和第二凹槽)。
如图3I和图4中示出的，每一个凹槽(即，第一凹槽和第二凹槽)108R可以具有相同的宽度WR，并且每一个凹槽(即，第一凹槽和第二凹槽)108R可以具有相同的深度DR。此外，例如，凹槽108R沿着半导体鳍108的纵向D2延伸。在一些实施例中，凹槽108R的深度DR小于凹槽108R的宽度WR。在一些实施例中，凹槽108R的宽度WR小于凹槽108R的高度Hfin。
需要注意的是，凹槽108R的宽度WR与第一图案化的光刻胶层PR1′的厚度TH1和/或间隙GP的尺寸有关。在一些实施例中，凹槽108R的宽度WR基本上相等于第一图案化的光刻胶层PR1′的厚度TH1。在其它的实施例中，凹槽108R的宽度WR基本上略大于第一图案化的光刻胶层PR1′的厚度TH1。
如图3I和图4中示出的，在形成凹槽108R之后，半导体鳍108分为至少三个连接部分，该连接部分包括嵌入在绝缘体110a之间的第一部分108a、设置在第一部分108a上的颈缩部分108b以及设置在颈缩部分108b上的第二部分108c，其中，颈缩部分108b为通过绝缘体110a覆盖，颈缩部分的宽度WN小于第一部分108a和/或第二部分108c的宽度Wfin。在颈缩部分108b和第一部分108a之间宽度差是凹槽108R的深度DR的两倍(即Wfin-WN＝2DR)。在一些实施例中，颈缩部分108b的宽度WN小于第一部分108a的宽度Wfin。在一些实施例中，颈缩部分108b的高度(凹槽108R的宽度WR)小于半导体鳍108的高度Hfin。
需要注意的是，第一部分108a的高度与绝缘体110a的厚度相关，颈缩部分108b的高度(即，凹槽108R的宽度WR)与第一图案化的光刻胶层PR1′的厚度TH1相关，并且第二部分108c的高度与第二图案化的光刻胶层PR2′的厚度TH2相关。通过调整绝缘体110a、第一图案化的光刻胶层PR1′以及第二图案化的光刻胶层PR2′的厚度，普通的本领域技术人员可以更改第一部分108a、颈缩部分198b以及第二部分108c的尺寸，以获得所需的半导体108的轮廓。
图3J是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。在图2A中的步骤S36中以及如图3I至图3J中示出的，在形成凹槽108R后，移除第一图案化的光刻胶层PR1′和第二图案化的光刻胶层PR2′。
在图1和图2A中的步骤S40中，实施形成栅极堆叠件GS(图3N中示出的)，以使栅极堆叠件GS部分的覆盖半导体鳍108、凹槽108R以及绝缘体110a。结合图3J到图3N讨论栅极堆叠件GS(在图3N中示出的)的形成。
如图3J中示出的，在移除第一图案化的光刻胶层PR1′和第二图案化的光刻胶层PR2′后，形成栅极介电层112，使得栅极介电层112均匀的覆盖绝缘体110a和具有凹槽108R的半导体鳍108。在一些实施例中，该栅极介电层112可以包括氧化硅、氮化硅、氧氮化硅，或高k介电质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们混合物。在一个实施例中，该栅极介电层212a是具有在从约0.2nm至约50nm范围内的厚度的高k介电层。栅极介电层212a可以通过适当的工艺形成，适当的工艺诸如原子层沉积(ALD)，化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化或者UV-臭氧氧化。栅极介电层112具有高质量以用作在FinFET中的栅极介电层。
图3K是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。参考图3J至图3K，至少一个伪栅极带114形成在栅极介电层112上，其中，伪栅极带114的纵向D1不同于半导体鳍108的纵向D2。在一些实施例中，伪栅极带114的纵向D1垂直于半导体鳍108的纵向D2。在图3K中示出的伪栅极带114的数量仅仅用于示例，在一些可选的实施例中，可以根据实际的设计需求形成两个或者三个平行的伪栅极带。伪栅极带114包括含硅材料，含硅材料诸如多晶硅、无定形硅或它们的组合。
如图3K中示出的，在形成伪栅极带114之后，在伪栅极带114的侧壁上形成一对间隔件116。一对间隔件116形成在栅极介电层112上并且一对间隔件116沿着伪栅极带114的侧壁延伸。一对间隔件116是由介电材料形成的，介电材料诸如氮化硅或SiCON。一对间隔件116可以包括单层或多层结构。
图3L是该制造方法的各个阶段的其中一个处的半导体器件的立体图。参考图3L，形成图案化的介电层118以覆盖未通过伪栅极带114和间隔件116覆盖的栅极介电层112。例如，图案化的介电层118的顶面基本上与伪栅极带114的顶面共面。在一些实施例中，在形成图案化的介电层118之前，可以提前实施一些工艺(即，栅极介电层112的图案化工艺、半导体鳍凹槽工艺、自半导体鳍上的应变源极/漏极外延工艺、金属硅化物工艺等)。上述可选工艺的细节被省略。
如图3L中示出的，在一个实施例中，形成在伪栅极带114的侧壁上的一对间隔件可以看作邻近于伪栅极带114的介电结构DS。在一个可选的实施例中，一对间隔件116和图案化的介电层118的组合可以看作邻近于伪栅极带114的介电结构DS。换句话说，伪栅极带114可以嵌入在介电结构DS中并且介电结构DS部分的覆盖半导体鳍108和绝缘体110a。
图3M是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。参考图3L至图3M，移除伪栅极带114。在一个实施例中，例如，通过蚀刻工艺移除伪栅极带。通过合适的旋转蚀刻液，移除伪栅极带114没有明显的损坏图案化的介电层118、栅极介电层112以及间隔件116。在移除伪栅极带114后，在一对间隔件116之间形成空腔C。换句话说，栅极介电层112通过空腔C部分的暴露。
图3N是在该制造方法的各个阶段的其中一个处的半导体器件的立体图。参考图3M至图3N，在形成空腔C后，栅极122形成在空腔C中并且栅极122填充到空腔C，同时栅极122覆盖通过空腔C暴露的栅极介电层112。栅极122的宽度可以与伪栅极带114(如图3L中示出的)的宽度相同。FinFET的通道长度与栅极122的宽度相关，或者FinFET的通道长度通过栅极122的宽度决定。换句话说，半导体鳍108与栅极122重叠的部分并且半导体鳍108通过栅极122覆盖的部分用作FinFET的通道。
如图3N中示出的，在一个实施例中，例如，栅极122和下方的栅极介电层112看作为栅极堆叠件GS，介电结构DS(即，一对间隔件116或者一对间隔件116和图案化的介电层118的组合)形成在栅极堆叠件GS的侧壁上，并且介电结构DS的顶面基本上与栅极堆叠件GS的顶面共面。在其他可选的实施例中，栅极替换工艺可以取消。
由于FinFET的半导体鳍包括凹槽和颈缩部分，可以减少FinFET的泄露电流。因此，提高了FinFET的产量和稳定性。
根据本发明的一些实施例，提供了一种FinFET，包括衬底、多个隔离件以及栅极堆叠件。衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍。隔离件设置在沟槽中。半导体鳍包括至少一个凹槽，至少一个凹槽位于未被绝缘体覆盖的半导体鳍的至少一个侧壁上。栅极堆叠件部分的覆盖半导体鳍、至少一个凹槽以及绝缘体。
根据本发明的可选实施例，提供了一种FinFET，包括衬底、多个隔离件以及栅极堆叠件。衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍。隔离件设置在沟槽中。半导体鳍包括在绝缘体之间嵌入的第一部分；设置在第一部分上的颈缩部分，该颈缩部分未被绝缘体覆盖；以及设置在颈缩部分上的第二部分，其中，颈缩部分的宽度小于第一部分的宽度。栅极堆叠件部分的覆盖半导体鳍、至少一个凹槽以及绝缘体。
根据本发明的其它实施例，提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，用于制造FinFET的方法包括：图案化衬底以在衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍；在沟槽中形成多个绝缘体；在未被绝缘体覆盖的半导体鳍的至少一个侧壁上形成至少一个凹槽；以及形成栅极堆叠件以部分的覆盖半导体鳍、至少一个凹槽以及绝缘体。用于形成至少一个凹槽的方法包括：形成图案化的光刻胶以使图案化的光刻胶覆盖半导体，其中，半导体鳍的至少一个侧壁的部分区域未被绝缘体覆盖并且半导体鳍的至少一个侧壁的部分区域相邻于绝缘体，该绝缘体通过图案化的光刻胶暴露；通过使用图案化的光刻胶作为掩模从侧壁的部分区域部分的移除半导体鳍以形成至少一个凹槽；在形成凹槽后移除图案化的光刻胶。
根据本发明的一个方面，提供一种鳍式场效应晶体管(FinFET)，包括：衬底，衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍；位于沟槽中的多个绝缘体，其中，半导体鳍包括至少一个凹槽，至少一个凹槽位于半导体鳍的未被绝缘体覆盖的至少一个侧壁上；以及栅极堆叠件，栅极堆叠件部分地覆盖半导体鳍、至少一个凹槽以及绝缘体。
根据本发明的一个实施例，至少一个凹槽的深度小于半导体鳍的宽度。
根据本发明的一个实施例，至少一个凹槽的宽度小于半导体鳍的高度。
根据本发明的一个实施例，至少一个凹槽沿着半导体鳍的纵向方向延伸。
根据本发明的一个实施例，至少一个凹槽包括位于半导体鳍的两个相对侧壁处的第一凹槽和第二凹槽。
根据本发明的一个实施例，第一凹槽的宽度等于第二凹槽的宽度，并且第一凹槽的深度等于第二凹槽的深度。
根据本发明的一个实施例，第一凹槽和第二凹槽的总深度小于半导体鳍的宽度。
根据本发明的一个实施例，第一凹槽和第二凹槽的宽度小于半导体鳍的高度。
根据本发明的另一方面，提供一种鳍式场效应晶体管(FinFET)，包括：衬底，衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍；在沟槽中的多个绝缘体，半导体鳍包括：嵌入绝缘体之间的第一部分；设置在第一部分上的颈缩部分，颈缩部分未被绝缘体覆盖；设置在颈缩部分上的第二部分，其中，颈缩部分的宽度小于第一部分的宽度；以及部分地覆盖半导体鳍和绝缘体的栅极堆叠件。
根据本发明的一个实施例，颈缩部分包括至少一个凹槽，至少一个凹槽位于半导体鳍的未被绝缘体覆盖的至少一个侧壁上；
根据本发明的一个实施例，至少一个凹槽沿着半导体鳍的纵向方向延伸。
根据本发明的一个实施例，至少一个凹槽的深度小于半导体鳍的宽度，并且至少一个凹槽的宽度小于半导体鳍的高度。
根据本发明的一个实施例，颈缩部分包括位于半导体鳍的两个相对侧壁处的第一凹槽和第二凹槽。
根据本发明的一个实施例，第一凹槽和第二凹槽沿着半导体鳍的纵向方向延伸。
根据本发明的一个实施例，第一凹槽的深度等于第二凹槽的深度。
根据本发明的另一方面，提供一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：图案化衬底以在衬底中形成多个沟槽以及在沟槽之间形成至少一个半导体鳍；在沟槽中形成多个绝缘体；在半导体鳍的未被绝缘体覆盖的至少一个侧壁上形成至少一个凹槽，用于形成至少一个凹槽的方法包括：形成图案化的光刻胶以覆盖半导体鳍，其中，通过图案化的光刻胶暴露半导体鳍的未被绝缘体覆盖并且接近绝缘体的至少一个侧壁的部分区域；通过使用图案化的光刻胶作为掩模从侧壁的部分区域部分地移除半导体鳍以形成至少一个凹槽；在形成凹槽后移除图案化的光刻胶；以及形成栅极堆叠件以部分地覆盖半导体鳍、至少一个凹槽以及绝缘体。
根据本发明的一个实施例，用于形成图案化的光刻胶的方法包括：形成第一光刻胶以覆盖绝缘体和至少一个侧壁的部分区域；对第一光刻胶实施第一光刻工艺；形成第二光刻胶以覆盖第一光刻胶和未被第一光刻胶覆盖的半导体鳍；对第二光刻胶实施第二光刻工艺；以及使第一光刻胶和第二光刻胶显影以形成第一图案化的光刻胶层以及堆叠在第一图案化的光刻胶层上的第二图案化的光刻胶层，其中，至少一个侧壁的部分区域被第一图案化的光刻胶层暴露。
根据本发明的一个实施例，第一光刻工艺的曝光时间长于第二光刻工艺的曝光时间。
根据本发明的一个实施例，第一光刻工艺的曝光时间等于第二光刻工艺的曝光时间或者长于第二光刻工艺的曝光时间的五倍。
根据本发明的一个实施例，通过使用第一图案化的光刻胶层和第二图案化的光刻胶层作为蚀刻掩模实施湿蚀刻以形成至少一个凹槽。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种鳍式场效应晶体管(FinFET)，包括：
衬底，所述衬底包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍；
位于所述沟槽中的多个绝缘体，其中，所述半导体鳍包括至少一个凹槽，所述至少一个凹槽位于所述半导体鳍的未被所述绝缘体覆盖的至少一个侧壁上；以及
栅极堆叠件，所述栅极堆叠件部分地覆盖所述半导体鳍、所述至少一个凹槽以及所述绝缘体。
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