CN104681563B - 半导体装置及其制造方法 - Google Patents

Abstract

提供了一种半导体装置及其制造方法。一示例装置可以包括绝缘体上半导体(SOI)衬底以及在SOI衬底上形成的第一半导体器件和第二半导体器件。第一半导体器件可以包括第一栅堆叠以及位于第一栅堆叠侧壁上的第一栅侧墙，第二半导体器件可以包括第二栅堆叠以及位于第二栅堆叠侧壁上的第二栅侧墙。该装置还可以包括在第一半导体器件和第二半导体器件之间形成的伪栅侧墙以及自对准于伪栅侧墙所限定的空间的隔离部，所述隔离部将第一半导体器件和第二半导体器件电隔离。

Description

半导体装置及其制造方法

技术领域

本公开一般地涉及集成电路制造领域，更具体地，涉及一种包括可以减小面积开销的隔离部的半导体装置及其制造方法。

背景技术

随着对多功能、小型化电子设备的需求日益增长，期望在晶片上集成越来越多的器件。然而，在当前器件已经小型化到逼近物理极限的情况下，越来越难以进一步缩小每器件的平均面积。此外，任何面积开销都可能导致制造成本的增加。

满足小型化趋势的方案之一是立体型器件，例如FinFET(鳍式场效应晶体管)。在FinFET中，通过在高度方向扩展，降低了在晶片表面上占用的面积。但是，相对于平面型器件如MOSFET，FinFET之间的隔离占用更多的面积，因为每一隔离需要两个伪栅。

发明内容

鉴于上述问题，本公开提出了一种半导体器件及其制造方法，以至少解决上述问题和/或至少提供下述优点。

根据本公开的一个方面，提供了一种半导体装置。该装置可以包括绝缘体上半导体(SOI)衬底以及在SOI衬底上形成的第一半导体器件和第二半导体器件。第一半导体器件可以包括第一栅堆叠以及位于第一栅堆叠侧壁上的第一栅侧墙，第二半导体器件可以包括第二栅堆叠以及位于第二栅堆叠侧壁上的第二栅侧墙。该装置还可以包括在第一半导体器件和第二半导体器件之间形成的伪栅侧墙以及自对准于伪栅侧墙所限定的空间的隔离部，所述隔离部将第一半导体器件和第二半导体器件电隔离。

根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：在SOI衬底上形成第一栅结构和第二栅结构以及位于它们之间的伪栅结构；在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和伪栅侧墙；形成自对准于伪栅侧墙所限定的空间的沟槽，所述沟槽延伸进入SOI衬底中；在沟槽中填充电介质材料，形成隔离部。

根据本公开的实施例，可以形成自对准于伪栅侧墙之间的隔离部如STI。从而每一隔离只需要一个伪栅，降低了隔离部占用的面积。本公开的技术特别适用FinFET。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-17是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图；以及

图18-24是示出了根据本公开另一实施例的制造半导体装置的流程中部分阶段的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开的实施例，提供了一种半导体装置。该半导体装置例如制作于绝缘体上半导体(SOI)衬底上。该半导体装置可以包括在SOI衬底上相邻设置的第一半导体器件和第二半导体器件。这种半导体器件例如包括FinFET。这种情况下，每一半导体器件可以包括各自的鳍以及与鳍相交的栅堆叠。例如，鳍可以通过对SOI衬底的SOI层来得到。在一些示例中，第一半导体器件和第二半导体器件可以共用相同的鳍。此外，在栅堆叠的侧壁上，可以形成有栅侧墙(spacer)。

为了电隔离第一半导体器件和第二半导体器件(如果需要的话，例如在第一半导体器件和第二半导体器件可以共用相同的鳍的情况下)，可以在它们之间形成隔离部如浅沟槽隔离(STI)。该隔离部可以自对准于设于第一半导体器件和第二半导体器件之间的伪栅侧墙(在其内侧)所限定的空间。这种自对准的隔离部可以通过以伪栅侧墙为掩模刻蚀出进入SOI衬底中的沟槽(因此，该沟槽的侧壁大致沿伪栅侧墙的内壁延伸)，然后在沟槽内填充电介质材料来形成。隔离部(或者沟槽)可以贯穿SOI衬底的SOI层，到达SOI衬底的埋入绝缘层。

例如，伪栅侧墙可以按照与第一半导体器件和第二半导体器件各自的栅侧墙相同的工艺来制作。此外，可以按照与第一半导体器件和第二半导体器件各自的栅堆叠相同的工艺来形成伪栅堆叠。换言之，可以在第一半导体器件和第二半导体器件之间形成类似于第一和/或第二半导体器件的伪器件(包括伪栅堆叠和伪栅侧墙)。这些器件(包括伪器件)可以具有大致相同的栅堆叠和栅侧墙，且它们的栅堆叠以及相应地栅侧墙可以大致对准。

在第一半导体器件和第二半导体器件共用相同的鳍的情况下，伪栅结构也可以与鳍相交，从而形成伪FinFET。即，可以形成与公共的鳍相交的三个器件(包括一个伪器件)。此时，隔离部(或者沟槽)可以延伸穿过鳍，从而使得第一半导体器件和第二半导体器件各自的有源区隔离。

各半导体器件的源/漏区可以在各自的栅堆叠相对两侧形成于SOI衬底(具体地，其SOI层)中(在FinFET的情况下，例如形成于由SOI层构成的鳍中)。根据一有利示例，可以形成至少部分地嵌入于SOI衬底中的另外的半导体层，源/漏区可以至少部分地形成在该另外的半导体层中。这种另外的半导体层可以包括不同于SOI层的材料，以便将沟道区施加应力。例如，对于N型器件，可以施加拉应力；而对于P型器件，可以施加压应力。

根据本公开的实施例，该装置还可以包括在第一栅堆叠和/或第二栅堆叠的相对两侧在SOI衬底上形成的与相应栅堆叠邻接的导电层，这种导电层可以充当源/漏接触部。由于第一半导体器件和第二半导体器件之间伪栅侧墙的存在，伪栅侧墙可以将分属于第一半导体器件和第二半导体器件的源/漏接触部(或者说，导电层)分隔。

这种半导体装置例如可以如下来制作。例如，可以在SOI衬底上形成第一栅结构和第二栅结构以及位于它们之间的伪栅结构，然后可以在各栅结构的侧壁上形成栅侧墙。在这些处理中，栅结构和伪栅结构可以相同地处理。即，可以按照形成三个栅结构的方式，来进行这些处理。例如，可以在SOI衬底上形成栅介质层和栅导体层，然后将它们构图为三个栅结构。还可以在栅导体层上形成掩模层，以便在后继处理中保护栅结构。然后，可以利用栅结构和栅侧墙进行器件的制作(例如，源/漏区形成)。为制作器件所进行的处理同样可以针对伪栅结构进行(得到伪器件)。

在进行器件的制作(例如，源/漏区形成)之后，可以形成自对准于伪栅侧墙所限定的空间的沟槽。该沟槽可以延伸进入SOI衬底中，并可以贯穿SOI衬底的SOI层到达SOI衬底的埋入绝缘层。可以通过在沟槽中填充电介质材料，来形成隔离部。

这种沟槽例如可以如下形成。可以形成掩模层，以遮蔽第一半导体器件的区域以及第二半导体器件的区域，但至少露出伪栅侧墙所限定的空间(此时被伪栅结构占据)。例如，掩模层可以延伸到伪栅侧墙上方，但露出伪栅结构。然后，可以相对于伪栅侧墙，对伪栅侧结构进行选择性刻蚀，并进一步选择性刻蚀SOI衬底，来形成沟槽。掩模层可以包括氧化物和氮化物的叠层，且第一栅侧墙、第二栅侧墙和伪栅侧墙可以包括氮化物。

根据本公开的实施例，可以在器件制作中利用后栅工艺。此时，上述栅介质层和栅导体层可以是牺牲栅导体层和牺牲栅介质层。在形成源/漏区之后，可以去除栅侧墙内侧的牺牲栅结构，并在栅侧墙所限定的空间中填充替代栅堆叠(包括替代栅介质层和替代栅导体层)。在这种情况下，替代栅介质层可以在栅侧墙的内壁上延伸。在刻蚀沟槽时，替代栅介质层位于伪栅侧墙内部上的部分可以保留。

根据本公开的实施例，为进一步提升器件性能，可以利用外延源/漏技术。例如，可以在第一栅侧墙和/或第二栅侧墙的相对两侧，形成至少部分地嵌入于SOI衬底中的另外的半导体层。这种另外的半导体层例如可以这样形成。具体地，可以各栅结构和栅侧墙为掩模，对SOI衬底进行选择性刻蚀，以在其中形成凹槽，并在凹槽中外延生长所述另外的半导体层。在外延生长时，可以进行原位掺杂。

本公开可以多种方式呈现，以下将描述其中一些示例。

图1-17是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图。

如图1所示(图1(a)是俯视图，图1(b)是沿图1(a)中AA′线的截面图，图1(c)是沿图1(a)中BB′线的截面图)，提供SOI衬底。该SOI衬底可以包括基底衬底1002、埋入绝缘层1004和SOI层1006。基底衬底1002和SOI层1006可以包括各种合适的半导体材料，如Si、Ge、SiGe等，它们各自的材料可以相同或者不同。以下，以硅系材料为例进行描述，但是本公开不限于此。埋入绝缘层1004可以包括氧化物(如氧化硅)。在SOI衬底上设有光刻胶1008，该光刻胶1008例如通过光刻被构图为鳍状，以便随后在SOI衬底上形成鳍。

接着，如图2所示(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图)，以光刻胶1008为掩模，对SOI层I006进行选择性刻蚀如反应离子刻蚀(RIE)，从而形成鳍。之后，可以去除光刻胶1008。

这里需要指出的是，尽管在该示例中，通过直接对SOI层进行构图来形成鳍，但是本公开不限于此。例如还可以在SOI层上形成外延层，通过对外延层构图来形成鳍。在本公开中，表述“在SOI层上形成鳍”包括以任意合适的方式在SOI层上形成鳍，表述“在SOI层上形成的鳍”包括以任意合适方式在SOI层上形成的鳍。

在形成鳍之后，可以进行器件制作工艺，例如栅堆叠形成、源/漏形成等。

具体地，如图3(对应于图2(b)中所示的截面)所示，可以在SOI衬底上例如通过淀积依次形成牺牲栅介质层1010和牺牲栅导体层1012。例如，牺牲栅介质层1010包括氧化物，厚度为约1-5nm，牺牲栅导体层1012包括多晶硅或非晶硅，厚度为约50-150nm。如果需要的话，还可以对淀积后的牺牲栅导体层1012进行平坦化处理例如化学机械抛光(CMP)。之后，可以在牺牲栅导体层1012上例如通过淀积形成掩模层。掩模层可以包括厚度为约3-5nm的氧化物层1014和厚度为约50-150nm的氮化物层(例如，氮化硅)1016的叠层。在掩模层上，可以形成光刻胶1018。光刻胶1018例如通过光刻，被构图为与将要形成的栅堆叠相对应的形状(参见图4(a)，在本示例中，构图为三个大致平行的直线条)。

然后，如图4(图4(a)是俯视图，图4(b)是沿图4(a)中AA′线的截面图)所示，以光刻胶1018为掩模，依次对氮化物层1016、氧化物层1014和牺牲栅导体层1012进行选择性刻蚀如RIE。刻蚀可以停止于牺牲栅介质层1010以及埋入绝缘层1004(在该示例中，均为氧化物)。之后，可以去除光刻胶1018。于是，形成了三个条状栅结构。在此，所谓“栅结构”，是指(牺牲)栅堆叠中的一层或多层，或者(牺牲)栅堆叠本身。例如，在图示的示例中，栅结构可以是指构图后的牺牲栅导体层1012。当然，也可以进一步对牺牲栅介质层1010进行构图，从而得到的栅结构是牺牲栅堆叠(包括构图为条状的牺牲栅介质层1010和牺牲栅导体层1012)。

随后，如图5(对应于图4(b)中所示的截面)所示，可以在栅结构的侧壁上形成栅侧墙1020。本领域技术人员知道多种方式来形成这种侧墙。例如，可以在图4所示的结构上大致共形地淀积一层氮化物，然后以大致竖直的角度对其进行RIE，来形成侧墙1020。侧墙1020的宽度可以为约5-30nm。在此，没有去除栅结构顶部的掩模层。这主要是为了在后继的处理中保护栅结构。在该示例中，由于氮化物层1016和侧墙1020均包括氮化物，在附图中将它们示出为一体。

在此，描述形成一个P型器件和一个N型器件的情况。为此，如图6所示，可以通过掩模层遮蔽N型器件的区域(图中右侧区域)。例如，掩模层可以包括厚度为约3-10nm的氧化物层1022以及氮化物层1024。该掩模层可以延伸到中间的栅结构顶面上，并露出P型器件的区域(图中左侧区域)。

尽管这里描述了形成一个P型器件及一个N型器件共两个器件的情况，但是本公开不限于此。本公开的技术也可以应用于形成更多或更少同类型或不同类型的半导体器件。

然后，可以如图7所示，对于P型器件，在栅结构的相对两侧，形成至少部分地嵌入于SOI层1006中的另外的半导体层1026。半导体层1026可以包括不同于SOI层1006的材料，例如SiGe(例如，Ge的原子百分比含量为约35-75％，且优选地，Ge的原子百分比含量可以渐变)，以便向沟道区施加压应力。这种嵌入半导体层例如可以如下形成：以牺牲栅结构(在该示例中，顶面设有氮化物层)和栅侧墙(在该示例中，氮化物)为掩模，依次对牺牲栅介质层1010和SOI层1006进行选择性刻蚀如RIE，以在SOI层1006中形成沟槽；然后，向该沟槽中填充(例如外延生长然后回蚀)半导体材料如SiGe。牺牲栅导体层顶面上的掩模层可以防止牺牲栅导体层在对SOI层(在该示例中，牺牲栅导体层和SOI层均包括硅材料)进行选择性刻蚀时受损。

这里需要指出的是，在附图中，将半导体层1026的顶面示出为与牺牲栅介质层1010的顶面齐平。但是，本公开不限于此，例如取决于回蚀的量，半导体层1026的顶面可以较高或较低。

在生长半导体材料的同时，可以对其进行原位掺杂，例如对于P型器件进行P型掺杂。这种原位掺杂的半导体层1026随后可以形成半导体器件的源/漏区。之后，可以通过选择性刻蚀如RIE去除掩模层1022和1024。

同样地，可以对另一侧的N型器件进行类似处理。例如，如图8所示，可以通过掩模层遮蔽P型器件的区域。例如，掩模层可以包括厚度为约3-10nm的氧化物层1028以及氮化物层1030。该掩模层可以延伸到中间的栅结构顶面上，并露出N型器件的区域。

然后，如图9所示，同样可以在N型器件的栅结构的相对两侧，形成至少部分地嵌入于SOI层1006中的另外的半导体层1032。半导体层1032可以包括不同于SOI层1006的材料，例如Si:C(例如，C的原子百分比含量为约0.32％)，以便向沟道区施加拉应力。这种嵌入半导体层例如可以如上所述形成。在生长半导体材料的同时，可以对其进行原位掺杂，例如对于N型器件进行N型掺杂。这种原位掺杂的半导体层1032随后可以形成半导体器件的源/漏区。之后，可以通过选择性刻蚀如RIE去除掩模层1030和1028。

尽管以上描述了形成外延生长嵌入式源/漏区的示例，但是本公开不限于此。例如，可以通过直接向SOI层1006进行离子注入，来形成源/漏区。

之后，可以进行栅替代。

例如，如图10所示，可以在SOI衬底上形成例如淀积层间电介质层1036。层间电介质层1036可包括氧化物，其厚度足以填满各栅结构之间的空间。另外，可以先形成例如淀积刻蚀停止衬层1034。刻蚀停止衬层1034可以包括氮化物，厚度为约5-20nm。在该示例中，由于刻蚀停止衬层1034与栅侧墙1020、掩模中的氮化物层1016均包括氮化物，因此将它们示出为一体。另外，为了作图方便起见，在图中没有示出栅侧墙1020以及掩模中的氮化物层1016由于淀积刻蚀停止衬层1034而导致的厚度增加。

之后，如图11所示，可以进行平坦化处理例如CMP，直至露出牺牲栅结构，具体地，露出牺牲栅导体层1012。可以通过选择性刻蚀，如用TMAH溶液进行湿法腐蚀，去除牺牲栅导体层1012；并进一步选择性刻蚀，如用HF溶液或BOE溶液进行湿法腐蚀，来去除牺牲栅介质层1010。这样，就在栅侧墙1020内侧形成了槽。然后，如图12所示，可以在槽内形成(例如，淀积然后平坦化)替代栅堆叠。具体地，替代栅堆叠可以包括替代栅介质层1038和替代栅导体层1040。替代栅介质层1038可以包括高K栅介质材料如HfO₂，厚度为约2-4nm，替代栅导体层1040可以包括金属栅导体，例如TiN、TiAl、TaN、TiC之一或其组合。对于N型器件和P型器件，替代栅导体层1040可以包括不同功函数的材料。另外，在形成替代栅堆叠之前，还可以形成厚度为约0.3-1.5nm的界面层(例如，氧化物)。

根据本公开的一有利示例，可以使替代栅导体层1040内凹，以在其顶部填充电介质材料。例如，如图13所示，可以通过选择性刻蚀如RIE，去除一部分替代栅导体层1040，然后向栅侧墙1020内侧其顶部由于去除一部分而得到的空间中填充(例如，淀积然后平坦化)电介质层1042如氮化物。

然后，如图14所示，可以通过掩模层1044例如光刻胶，遮蔽P型器件区域和N型器件区域，例如掩模层1044可以延伸到伪栅侧墙上方，但露出伪栅堆叠区域。然后，可以通过选择性刻蚀如RIE，依次选择性去除电介质层1042、替代栅导体层1040、替代栅介质层1038和SOI层1006。在该示例中，刻蚀可以停止于埋入绝缘层1004，从而形成贯穿SOI层1006到达埋入绝缘层1004的沟槽T，如图15所示。在该示例中，并没有去除沟槽T侧壁上的替代栅介质层1038，但是这部分替代栅介质层1038也可以去除。之后，可以去除掩模层1044。

由于相对于栅侧墙1020(尽管在该示例中，其顶端的一部分可能在对氮化物的电介质层1042进行RIE时被去除)进行选择性刻蚀，所以沟槽T可以自对准于栅侧墙1020所限定的空间。具体地，沟槽T的侧壁基本上沿栅侧墙1020的内壁(在该示例中，向内缩进大致替代栅介质层1038的厚度，几乎可以忽略不计)延伸。

接下来，如图16所示，可以向沟槽T中填充(例如，淀积然后平坦化)电介质材料如氧化物，形成隔离部1046。由于沟槽T自对准于栅侧墙1020所限定的空间，所以在沟槽T内形成的隔离部1046也自对准于栅侧墙1020所限定的空间。

在如上所述形成器件以及自对准的隔离部之后，还可以形成其他外围部件。例如，如图17所示，可以形成源/漏接触部1048。这种源/漏接触部1048可以通过刻蚀接触孔、然后填充导电材料如金属(例如Cu或W)来形成。

如图17所示，根据本公开该实施例的半导体装置可以包括P型器件和N型器件。每一器件可以包括相应的栅堆叠(包括替代栅介质层1038和替代栅导体层1040)以及位于栅堆叠侧壁上的栅侧墙1020。在这两个器件之间，可以形成伪栅侧墙。如上所述，隔离部1046自对准于该伪栅侧墙所限定的空间。

根据本公开的另一实施例，在如以上结合图12所述形成替代栅堆叠之后，如图18所示，可以通过选择性刻蚀如RIE，去除一部分替代栅导体层1040，使替代栅导体层1040内凹。

接下来，如图19所示，可以形成类似的掩模层1044如光刻胶，遮蔽P型器件区域和N型器件区域，但露出伪栅堆叠区域。然后，可以通过选择性刻蚀如RIE，依次选择性去除替代栅导体层1040、替代栅介质层1038和SOI层1006。在该示例中，刻蚀可以停止于埋入绝缘层1004，从而形成贯穿SOI层1006到达埋入绝缘层1004的沟槽T，如图20所示。在该示例中，并没有去除沟槽T侧壁上的替代栅介质层1038，但是这部分替代栅介质层1038也可以去除。之后，可以去除掩模层1044。

接下来，如图20所示，可以向沟槽T中填充(例如，淀积然后平坦化)电介质材料如氮化物，形成隔离部1046′。由于沟槽T自对准于栅侧墙1020所限定的空间，所以在沟槽T内形成的隔离部1046′也自对准于栅侧墙1020所限定的空间。该电介质材料同样填充内凹的替代栅导体层1040顶面上的空间。

该实施例与上述实施例相比，可以将隔离部1046的形成以及栅导体层顶面上电介质材料的填充结合到单个处理中。

根据本公开的另一实施例，还可以简化源/漏接触部的形成。在此，以图21中所示的结构为例进行描述。

如图22所示，可以在图21所示的结构上形成掩模层1050例如光刻胶，以遮蔽栅堆叠和隔离部。然后，如图23所示，可以选择性去除如RIE层间电介质层1036和刻蚀停止衬层1036。在对刻蚀停止衬层1036进行RIE时，可能去除栅侧墙1020顶端的一部分。这样，就露出了各栅侧墙之间的空间，特别是露出了器件的源/漏区1026、1032。

然后，如图24所示，可以向栅侧墙之间的空间中填充导电材料如金属(例如，Cu或W)，来形成源/漏接触部1048′。这种填充例如可以通过淀积导电材料然后进行平坦化处理如CMP来完成。平坦化处理可以进至露出栅侧墙为止。这样，各源/漏接触部1048′不会超出栅侧墙的顶面，从而彼此之间断开。

这里需要指出的是，尽管以上中以图21所示的结构为例进行描述，但是本公开不限于此。这种源/漏接触部形成工艺也可以应用于图16所示的结构。

另外，尽管在上述实施例中描述了FinFET，但是本公开不限于此。本公开的技术也可以应用于平面型器件如MOSFET。此外，在以上实施例中，使用了后栅工艺，但是本公开不限于此。本公开的技术也可以应用于先栅工艺。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (18)

1.一种半导体装置，包括：

绝缘体上半导体SOI衬底；

在SOI衬底上形成的第一半导体器件和第二半导体器件，其中第一半导体器件包括第一栅堆叠以及位于第一栅堆叠侧壁上的第一栅侧墙，第二半导体器件包括第二栅堆叠以及位于第二栅堆叠侧壁上的第二栅侧墙，所述第一栅侧墙和第二栅侧墙的顶端的一部分被去除，形成台阶状结构，从而使得源/漏部不超出栅侧墙的顶面；

在第一半导体器件和第二半导体器件之间形成的伪栅侧墙；以及

自对准于伪栅侧墙所限定的空间的隔离部，所述隔离部将第一半导体器件和第二半导体器件电隔离，

其中，SOI衬底包括基底衬底、埋入绝缘层以及SOI层，隔离部贯穿SOI层到达埋入绝缘层。

2.根据权利要求1所述的半导体装置，其中，隔离部包括浅沟槽隔离STI。

3.根据权利要求1所述的半导体装置，其中，隔离部包括在SOI衬底中形成的侧壁基本上沿伪栅侧墙的内壁延伸的沟槽中填充的电介质材料。

4.根据权利要求1所述的半导体装置，其中，第一栅堆叠和第二栅堆叠分别相对于第一栅侧墙和第二栅侧墙凹入，该半导体装置还包括分别设于第一栅侧墙和第二栅侧墙内侧第一栅堆叠和第二栅堆叠上方的电介质层。

5.根据权利要求1所述的半导体装置，还包括：在第一栅堆叠和/或第二栅堆叠各自的相对两侧至少部分地嵌入于SOI衬底中形成的另外的半导体层，其中第一半导体器件和/或第二半导体器件各自的源/漏区至少部分地形成在所述另外的半导体层中。

6.根据权利要求1所述的半导体装置，还包括：在第一栅堆叠和/或第二栅堆叠的相对两侧在SOI衬底上形成的与相应栅堆叠邻接的导电层，所述导电层充当第一半导体器件和/或第二半导体器件的源/漏接触部。

7.根据权利要求1所述的半导体装置，其中第一半导体器件和第二半导体器件包括FinFET，FinFET包括在SOI层上形成的鳍。

8.一种制造半导体装置的方法，包括：

在绝缘体上半导体SOI衬底上形成第一栅结构和第二栅结构以及位于它们之间的伪栅结构；

在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和伪栅侧墙，所述第一栅侧墙和第二栅侧墙的顶端的一部分被去除，形成台阶状结构，从而使得源/漏部不超出栅侧墙的顶面；

形成自对准于伪栅侧墙所限定的空间的沟槽，所述沟槽延伸进入SOI衬底中；

在沟槽中填充电介质材料，形成隔离部，

其中，SOI衬底包括基底衬底、埋入绝缘层以及SOI层，所述沟槽贯穿SOI层到达埋入绝缘层。

9.根据权利要求8所述的方法，其中，形成第一栅结构、第二栅结构和伪栅结构包括：

在SOI衬底上形成栅介质层和栅导体层；以及

对栅导体层进行构图。

10.根据权利要求9所述的方法，还包括：在栅导体层上形成掩模层。

11.根据权利要求8所述的方法，还包括：

在第一栅侧墙和/或第二栅侧墙的相对两侧，形成至少部分地嵌入于SOI衬底中的另外的半导体层。

12.根据权利要求11所述的方法，其中，形成所述另外的半导体层包括：

以各栅结构和栅侧墙为掩模，对SOI衬底进行选择性刻蚀，以在其中形成凹槽；以及

在凹槽中外延生长所述另外的半导体层。

13.根据权利要求8所述的方法，其中，第一栅结构和第二栅结构为牺牲栅结构，该方法还包括：

在SOI衬底上形成层间电介质层；

对层间电介质层进行平坦化，以露出第一牺牲栅结构和第二牺牲栅结构；

去除露出的第一牺牲栅结构和第二牺牲栅结构；以及

分别在第一栅侧墙和第二栅侧墙限定的空间内形成第一替代栅堆叠和第二替代栅堆叠。

14.根据权利要求8所述的方法，其中，形成沟槽包括：

形成掩模层，以遮蔽第一栅结构所对应的第一半导体器件的区域以及第二栅结构所对应的第二半导体器件的区域；以及

相对于伪栅侧墙，对伪栅结构进行选择性刻蚀，并进一步选择性刻蚀SOI衬底，以形成所述沟槽。

15.根据权利要求14所述的方法，其中，所述掩模层延伸到伪栅侧墙上方，但露出伪栅结构。

16.根据权利要求8所述的方法，还包括：

在SOI衬底上形成导电层；以及

对导电层进行平坦化处理，以露出各栅结构，

其中，所述导电层充当第一半导体器件和/或第二半导体器件的源/漏接触部。

17.根据权利要求13所述的方法，还包括：

选择性刻蚀第一替代栅堆叠和第二替代栅堆叠，使得第一替代栅堆叠和第二替代栅堆叠分别相对于第一栅侧墙和第二栅侧墙凹入；

向第一栅侧墙和第二栅侧墙内侧第一替代栅堆叠和第二替代栅堆叠上方填充电介质层。

18.根据权利要求8所述的方法，还包括：

在SOI层上形成鳍，

其中，第一栅结构、第二栅结构和伪栅结构形成为与所形成的鳍相交。