JP7439135B2 - ３次元メモリデバイスおよびその製造方法 - Google Patents
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Description
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平坦状メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによってより小さなサイズへと縮小設計される。しかし、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技術は、困難かつ高コストになる。結果として、平坦状メモリセルのメモリ密度が上限に近づく。
３Ｄメモリアーキテクチャは、平坦状メモリセルにおける密度限界に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの信号およびメモリアレイからの信号を制御する周辺デバイスとを含む。
本明細書では、３Ｄメモリデバイスおよび３Ｄメモリデバイスを形成するための製造方法の実施形態が開示される。
一例においては、３Ｄメモリデバイスは、基板を覆って延在する複数の導電層と、導電層を貫通して基板まで鉛直方向に延在するチャネル構造体と、導電層を貫通して基板まで延在するソース構造体とを含み得る。チャネル構造体は、相互に分離された複数のブロック部分を有するブロック層を含み得る。ブロック部分のそれぞれは、（ｉ）それぞれの導電層の下方にある鉛直方向ブロック部分、および（ｉｉ）それぞれの導電層のそれぞれの側方表面を覆う少なくとも１つの側方ブロック部分を含み得る。また、チャネル構造体は、相互に分離された複数のメモリ部分を有するメモリ層を含んでもよく、これらのメモリ部分のそれぞれが、それぞれの鉛直方向ブロック部分の下方にあり、それらと接触状態にある。
別の例では、３Ｄメモリデバイスを形成するための方法は、以下の動作を含み得る。最初に、初期チャネル構造体が、交互する複数の第１の層および複数の第２の層を基板上に有するスタック構造体内に形成され得る。初期チャネル構造体は、ブロック層を有しない。初期スリット開口が、スタック構造体内に形成され得る。第２の層の残りの部分が除去されて、ブロック層のブロック部分によりそれぞれが囲まれた複数のゲート構造体が形成され得る。第１の層の残りの部分と初期チャネル構造体の部分とが除去されて、ゲート構造体のそれぞれと接触状態にある封止構造体と初期チャネル構造体の露出部分とが形成され得る。さらに、ソース構造体が、隣接し合うゲート構造体間の封止構造体内に形成され得る。
さらに別の例では、３Ｄメモリデバイスを形成するための方法は、以下の動作を含み得る。最初に、初期チャネル構造体が、交互する複数の第１の層および複数の第２の層を基板上に有するスタック構造体内に形成され得る。初期スリット開口が、スタック構造体内に形成され、第２の層の残りの部分が、初期チャネル構造体の初期メモリ層を露出させるように除去され得る。初期ブロック層が、第１の層の残りの部分および初期メモリ層の露出部分を覆うように形成され得る。次いで、複数の導電層が、初期ブロック層により囲まれた複数の側方凹部内に形成され得る。初期メモリ層の部分が除去されてメモリ層が形成され、このメモリ層は、相互に分離された複数のメモリ部分と、相互に分離された複数のブロック部分を形成するための初期ブロック層の部分とを有し得る。さらに、ソース構造体が、隣接し合う導電層間に形成され得る。
本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、本開示の実施形態を例示するものであり、その説明と組み合わされることにより本開示の原理を明らかにし、当業者にとって本開示の作製および使用を可能にならしめるための役割をさらに果たす。
添付の図面を参照として、本開示の実施形態を説明する。
特定の構成および配置について論じるが、これは例示を目的とするものにすぎない点を理解されたい。本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用し得ることが、当業者には理解されよう。また、本開示は、他の様々な用途においても使用し得ることが、当業者には明らかになろう。
本明細書中における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ， ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例の実施形態」、「いくつかの実施形態」等の言及は、説明される実施形態が特定の特性、構造、または特徴を含み得るが、すべての実施形態がこの特定の特性、構造、または特徴を含むとは必ずしも限らない場合があることを示すということを指摘しておく。さらに、かかる表現は、同一の実施形態を指すとは限らない。さらに、特定の特性、構造、または特徴がある実施形態に関連して説明される場合に、他の実施形態が明示されているかいないかに関わらず、かかる特性、構造、または特徴を他の実施形態との関連において実現することは、当業者がすでに知るところの範囲内に含まれる。
一般的に、術語は、少なくとも部分的には文脈内における使用から理解され得る。例えば、本明細書において、「１つまたは複数」という用語は、少なくとも部分的には文脈に左右されるが、単数の意味において任意の特性、構造、または特徴を述べるために使用されてもよく、または複数の意味において特性、構造、または特徴の組合せを述べるために使用されてもよい。同様に、「１つの（ａ、ａｎ）」または「その（ｔｈｅ）」などの用語は、やはり少なくとも部分的には文脈に左右されるが、単数の使用または複数の使用を表すように理解され得る。さらに、「に基づいて」という用語は、排他的な要素セットを表すようには必ずしも意図されず、むしろやはり少なくとも部分的には文脈に左右されるが必ずしも明示されない追加要素の存在を許容し得るものとして理解され得る。
本開示において、「の上に」、「の上方に」、および「を覆って」という意味は、「の上に」が何か「の上に直接的に」ということを意味するだけではなく、中間フィーチャまたは層を間に有する状態において何か「の上に」という意味をさらに含むように、および「の上方に」または「を覆って」が何か「の上方に」または何か「を覆って」ということを意味するだけではなく、中間フィーチャまたは層を間に有しない状態において何かの「の上方に」または何か「を覆って」いる（すなわち何かの上に直接的に）という意味をさらに含み得るように、最も広い意味において解釈されるべきであることが容易に理解されよう。
さらに、本明細書において、「の下に」、「の下方に」、「下方の」、「の上方に」、および「上方の」等の空間相対的な用語は、図に示すようなある要素または特徴の別の要素または特徴との関係を説明するために説明の容易化を目的として使用される場合がある。これらの空間相対的な用語は、図に示す配向に加えてデバイスの使用時または動作時の異なる配向を包含するように意図される。装置は別様に配向されてもよく（９０度回転されてまたは他の配向で）、また同様に、本明細書において使用される空間相対的な記述は相応に解釈され得る。
本明細書において、「基板」という用語は、続けて材料層が上に追加される材料を指す。基板自体はパターニングされ得る。基板の頂部上に追加される材料は、パターニングされることが可能であり、またはパターニングされないままであることが可能である。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム等の半導体材料の幅広アレイを含み得る。代替的には、基板は、ガラスウェーハ、プラスチックウェーハ、またはサファイアウェーハなどの非導電材料から作製され得る。
本明細書において、「層」という用語は、ある厚さを有する領域を含む材料部分を指す。層が、下部構造体もしくは上部構造体の全体を覆って延在することが可能であり、または下部構造体もしくは上部構造体の広さ未満にわたる広さを有してもよい。さらに、層が、連続構造体の厚さ未満の厚さを有する均質または不均質な連続構造体の一領域であることが可能である。例えば、層が、連続構造体の頂部表面と底部表面との間の任意の水平方向面対の間に位置することが可能であり、または連続構造体の頂部表面および底部表面に位置することが可能である。層が、側方に、鉛直方向に、および／またはテーパ表面に沿って延在することが可能である。基板が、１つの層であることが可能であり、基板内に１つまたは複数の層を含むことが可能であり、および／または基板上に、基板の上方に、および／または基板の下方に１つまたは複数の層を有することが可能である。１つの層が複数の層を含むことが可能である。例えば、相互接続層が、１つまたは複数の導電層および接触層（相互接続ラインおよび／またはビアコンタクトが中に形成される）と、１つまたは複数の誘電層とを含むことが可能である。
本明細書において、「公称／公称で」という用語は、製品またはプロセスの設計段階で設定された構成要素またはプロセス動作の特徴またはパラメータの所望値または目標値を、そのような所望の数値を超えるおよび／またはそのような所望の数値を下回る数値範囲と共に指す。この数値範囲は、製造プロセスまたは製造公差における若干の変動に起因し得る。本明細書において、「約」という用語は、本主題の半導体デバイスに関連するある特定のテクノロジーノードに基づき変動し得る所与量の数値を示す。この特定のテクノロジーノードに基づき、「約」という用語は、例えば、所与量の数値の１０％～３０％の範囲内（例えば、所与量の数値の±１０％、±２０％、または±３０％）で変動するかかる所与量の数値を示し得る。
本明細書において、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して鉛直方向に延在するように、側方配向された基板上に鉛直配向されたメモリセルトランジスタのストリング（本明細書では「メモリストリング」と呼ぶ、ＮＡＮＤメモリストリングなど）を有する半導体デバイスを指す。本明細書において、「鉛直方向の／鉛直方向に」という用語は、基板の側方表面に対して公称で垂直であることを意味する。
本明細書において、「階段」、「ステップ」、および「レベル」という用語は互換的に使用することが可能である。本明細書において、階段構造は、少なくとも２つの水平方向表面と少なくとも２つの鉛直方向表面とを含み、各水平方向表面がその水平方向表面の第１のエッジから上方に延在する第１の鉛直方向表面に対して接合され、その水平方向表面の第２のエッジから下方に延在する第２の鉛直方向表面に対して接合される、表面のセットを指す。「階段」は、接合された表面セットの高さが鉛直方向にシフトすることを指す。
本明細書において、ｘ軸およびｙ軸（ｘ－ｚ軸に対して垂直な）は、水平方向に延在し、水平方向面を形成する。水平方向面は、基板の頂部表面に対して実質的に平行である。本明細書において、ｚ軸は、鉛直方向に延在し、すなわち水平方向面に対して垂直な方向に沿って延在する。「ｘ軸」および「ｙ軸」という用語は、「水平方向」と互換的に使用することが可能であり、「ｘ－ｙ面」という用語は、「水平方向面」と互換的に使用することが可能であり、「ｚ軸」という用語は、「鉛直方向」と互換的に使用することが可能である。
いくつかの３Ｄメモリデバイスでは、半導体チャネルがチャネル形成構造体を用いて形成され、このチャネル形成構造体は、ブロック層、メモリ層、トンネル層、半導体チャネル層、および誘電体コアを含む。多くの場合において、ブロック層、メモリ層、トンネル層、および半導体チャネル層は、ゲート電極と誘電体コアとの間に順次配置される。ブロック層は、電荷のリークを低減させ得る。メモリ層は、電荷をトラップすることが可能であり、この電荷は、半導体チャネル層中にトンネルし半導体層内へと輸送され得る。
しかし、より高い記憶容量を求めてより多数のゲート電極が基板上にスタックされる（例えば半導体チャネルに沿って）につれて、電荷損失がより顕著になる。例えば、ゲート電極数が増加するにつれて、メモリ層は電荷損失をより被りやすくなり得る。メモリ層内にトラップされた電荷は、メモリ層内に（例えばメモリ層の延在方向に沿って）広がる可能性がより高くなり得る。結果として、メモリ層内のデータ保持が悪影響を被るおそれがあり、メモリセルにおける動作（例えば読取り、書込み、および／または保持）精度が低下する場合がある。
３Ｄメモリデバイス１００は、１つまたは複数のＢＥＯＬ相互接続層内の他のローカルコンタクトおよび相互接続部を含むがそれらに限定されない、図１には図示しない追加の構成要素および構造体を含むことが可能であることが理解される。
図１は、３Ｄメモリデバイス１００の一部分の断面図を示す。図１に示すように、導電層１０１（例えばゲート電極）が、半導体チャネルとのコンタクトを形成する。単純化のために、要素１０６として示した半導体チャネルの一部分を図示する。半導体チャネル１０６は、ブロック層１０２、メモリ層１０３、トンネル層１０４、およびｐチャネル１０５を有し、これらは、ｐチャネル１０５（例えばまたは半導体チャネル１０６）が延在する方向（例えばｚ軸または鉛直方向）に対して実質的に垂直な方向（例えばｘ軸方向またはｙ軸方向）に沿って順次スタックされる。ｐチャネル１０５は、半導体チャネル層および誘電体コアを含むことが可能であり、半導体チャネル層は、トンネル層１０４と誘電体コアとの間に位置決めされる。
導電層１０１は、タングステン（Ｗ）などの任意の適切な導電材料を含み得る。ブロック層１０２、メモリ層１０３、およびトンネル層１０４はいずれも、単層構造または多層構造を含み得る。例えば、ブロック層１０２が、電荷リークを低減させるためにシリコン酸化物（ＳｉＯ）層を含むことが可能である。メモリ層１０３が、電荷をトラップするためにＳｉＮ層を含むことが可能である。トンネル層１０４が、メモリ層１０３からｐチャネル１０５への電荷のトンネルを促進するためにＳｉＯ層を含むことが可能である。半導体チャネル層は、電荷輸送を促進するためにポリシリコンなどの半導体層を含むことが可能である。誘電体コアが、それぞれのメモリセルを相互に絶縁するためにシリコン酸化物などの誘電材料を含むことが可能である。
図１に示すように、導電層１０１の個数が鉛直方向に沿って増加するにつれて、メモリ層１０３内にトラップされる電荷は、矢印により示すように鉛直方向に沿って広がる可能性がより高くなる。特に、電荷はＳｉＮ層内において広がる可能性がより高く、３Ｄメモリデバイスのデータ保持に対して悪影響を及ぼす。データ保持に悪影響が及ぶことにより、３Ｄメモリデバイスの動作（例えば読取り、書込み、および／または保持）精度が低下し得る。
本開示による様々な実施形態は、電荷損失に関連する上記の課題を解決する３Ｄメモリデバイスの構造体および製造方法を提供する。例えば、メモリ層の構造体を変更することにより、メモリ層の延在方向に沿ってメモリ層内に広がる電荷を抑制することが可能となり、それによりメモリ層内における電荷閉じ込めが改善される。したがって、３Ｄメモリデバイスのデータ保持が改善され得る。いくつかの実施形態では、メモリ層は、複数のメモリ部分を有することが可能であり、これらのメモリ部分は、メモリ層の延在方向に整列され、相互に分離される。この構成は、メモリセル内にトラップされた電荷がメモリセル内においてその延在方向に広がるのを抑制し、それにより３Ｄメモリデバイス内でのデータ保持を向上させる。隣接するゲート構造体（例えば導電層）を絶縁する封止構造体が、各ゲート構造体を封入するまたは囲むように形成され得る。この封止層は、チャネル構造体のトンネル層と接触状態にあることにより、メモリ部分同士を分離させ得る。いくつかの実施形態では、封止構造体は、隣接し合うゲート構造体間に空気間隙を含み、それによりゲート間結合容量が低下し、鉛直方向に沿ったデバイスの縮小設計が容易になる（ｚピッチスケーリング）。
３Ｄメモリデバイスは、犠牲層としていずれも使用される複数の第１の層および第２の層が交互する誘電体スタックから形成され得る。例えば封止構造体を形成するために使用される第１の層の厚さは、第１の層により引き起こされる誘電体スタック内の応力を低減し、ｚピッチスケーリングを促進し、隣接し合うゲート構造体間における空気間隙の形成をより容易にするために、関連技術よりも縮小され得る。メモリ部分を形成するためのプロセスにおけるエッチング制御およびエッチング均一性を改善するために、いくつかの実施形態では、ブロック層が、チャネルホールの外部に形成され、他のチャネル形成層（例えばメモリ層、トンネル層、半導体層、および誘電体コアなど）が、このチャネルホールの中に形成される。初期ブロック層の堆積およびエッチングにより形成されるブロック層は、それぞれ導電層を鉛直方向および側方において部分的に囲み、エッチングされることとなる初期メモリ層を露出させてメモリ層を形成する。初期メモリ層のエッチングは、より良好に制御することが可能であり、メモリ部分は、改善された均一性を有し得る。いくつかの実施形態では、初期メモリ層のエッチングがブロック層に対して損傷をほとんどまたはまったく与えることがないように、適切な誘電材料がブロック層の材料として選択される。例えば、ブロック層は、シリコン酸窒化物（ＳｉＯＮ）を含み、シリコン窒化物を含み得る初期メモリ層の酸化により少なくとも部分的に形成される。
図２Ａおよび図２Ｂは、いくつかの実施形態による例示の３Ｄメモリデバイス２００および２０１を示す。いくつかの実施形態では、３Ｄメモリデバイス２００および２０１は、基板２０２と、基板２０２の上方において平行に延在する複数のゲート構造体と、メモリスタック２０４を貫通して基板２０２内へ鉛直方向に（例えばｚ軸に沿ってまたは鉛直方向に沿って）延在する複数のチャネル構造体２３０と、メモリスタック２０４を貫通して鉛直方向に延在するソース構造体２０６とをそれぞれ含み得る。ゲート構造体が、ゲート誘電層２２２により部分的に囲まれた導電層２１０を含み得る。３Ｄメモリデバイス２００および２０１は、鉛直方向に沿って隣接し合うゲート構造体を絶縁する封止構造体２０８をそれぞれ含み得る。いくつかの実施形態では、図２Ａに示すように、封止構造体２０８が、隣接し合うゲート構造体（または導電層２１０）同士の間に空気間隙２１５を含む。いくつかの実施形態では、図２Ｂに示すように、３Ｄメモリデバイス２０１が、隣接し合うゲート構造体同士の間に空気間隙を含まなくてもよい。以下において各構造体の詳細を説明する。
基板２０２が、シリコン（例えば単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、および／または任意の他の適切な材料を含み得る。いくつかの実施形態では、基板２０２はシリコンを含む。
メモリスタック２０４が、側方に（例えばｘ－ｙ面に沿っておよび基板２０２と平行になど）延在する複数の導電層２１０を含み得る。チャネル構造体２３０と導電層２１０との交差により、複数のメモリセルが形成され得る。メモリスタック２０４内の導電層の個数（例えば３２、６４、９６、または１２８）が、３Ｄメモリデバイス２０１内のメモリセルの個数を決定する。導電層２１０は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組合せを含むがこれに限定されない、導電材料を含み得る。
各導電層２１０は、ゲート誘電層２２２により部分的に囲まれてもよい。いくつかの実施形態では、ゲート誘電層２２２は、導電層２１０と隣接するチャネル構造体２３０との間に位置する。いくつかの実施形態では、ゲート誘電層２２２は、導電層２１０の、例えば頂部表面および／または底部表面などの少なくとも側方表面を囲み得る。いくつかの実施形態では、ゲート誘電層２２２は、導電層２１０の頂部表面および底部表面と、チャネル構造体２３０に対面している導電層２１０の側部表面とを覆う。ゲート誘電層２２２は、アルミニウム酸化物（ＡｌＯ）、ハフニウム酸化物（ＨｆＯ２）、およびタンタル五酸化物（Ｔａ２Ｏ５）などの任意の適切な高誘電率誘電材料を含み得る。いくつかの実施形態では、ゲート誘電層２２２はＡｌＯを含む。任意には、接着層２２４がゲート誘電層２２２と導電層２１０との間に位置し得る。接着層２２４が、チャネル構造体２３０に対面している導電層２１０の側部表面を少なくとも覆ってもよい。いくつかの実施形態では、接着層２２４が、導電層２１０の頂部表面および底部表面と、チャネル構造体２３０に対面している導電層２１０の側部表面とを覆う。いくつかの実施形態では、導電層２１０および各ゲート誘電層２２２（および存在する場合には各接着層２２４）が、ゲート構造体と呼ばれ得る。
また、メモリスタック２０４が、鉛直方向（例えばｚ軸）に沿って隣接し合うゲート構造体（または隣接する導電層２１０）を絶縁する封止構造体２０８を含む。ゲート構造体が、封止構造体２０８内に位置してもよい。封止構造体２０８が、ゲート構造体（または導電層２１０）の対の間にそれぞれが位置する複数の誘電層を形成し得る。導電層２１０および誘電層が、鉛直方向（例えばｚ軸）に交互する交互導体／誘電体スタックを形成し得る。換言すれば、交互する導体／誘電体スタックの頂部または底部に位置するものを除き、各導電層２１０が、その両側において２つの誘電層に隣接され、各誘電層が、その両側において２つの導電層２１０により隣接されることが可能である。各導電層２１０が、同一の厚さまたは異なる厚さを有し得る。同様に、各誘電層が、同一の厚さまたは異なる厚さを有し得る。封止構造体２０８（または誘電層）が、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの任意の組合せを含むがそれらに限定されない誘電材料を含み得る。いくつかの実施形態では、導電層２１０がＷなどの金属層を含み、封止構造体２０８（または誘電層）がＳｉＯを含む。
いくつかの実施形態では、図２Ａに示すように、封止構造体２０８が、隣接し合うゲート構造体の１つまたは複数の対の間に空気間隙２１５を含み得る。空気間隙２１５が、ゲート構造体同士の間にさらなる絶縁を与え、ゲート間結合容量を低下させ、それによりｚピッチスケーリングを容易にし得る。空気間隙２１５の寸法は、設計および／または製造の変化に応じて変更し得る。例えば、空気間隙２１５の頂部／底部表面と隣接するブロック層との間の距離は、それぞれの実施形態で異なり得る。空気間隙２１５の具体的な寸法は、本開示の実施形態によって限定されるべきではない。いくつかの実施形態では、図２Ｂに示すように、誘電層（または封止構造体２０８）が、隣接し合うゲート構造体間の空間を充填してもよく、封止構造体２０８が、ゲート構造体同士の間に空気間隙を含まない。
チャネル構造体２３０が、アレイを形成してもよく、チャネル構造体２３０のそれぞれが基板２０２の上方に鉛直方向に延在してもよい。チャネル構造体２３０が、交互導体／誘電体スタックを貫通して鉛直方向に延在する半導体チャネルを含むことが可能である。この半導体チャネルは、チャネル構造体２３０の中心に向かって内方へ径方向に配置されたブロック層２２０、メモリ層２１２、トンネル層２１４、半導体層２１６、および誘電体コア２１８を含むことが可能である。いくつかの実施形態では、誘電体コア２１８が、半導体層２１６により囲まれ覆われ得る。誘電体コア２１８が、鉛直方向（例えばｚ軸）に沿って延在するピラー形状を有し得る。
ブロック層２２０が、導電層２１０内への電荷の逃げを低減または防止し得る。ブロック層２２０が、相互に分離された複数のブロック部分２２０ａを含み得る。各ブロック部分２２０ａが、それぞれの導電層２１０／ゲート構造体とそれぞれのメモリ層２１２との間に鉛直方向ブロック部分２２０－１を含み得る。また、本明細書では、鉛直方向ブロック部分２２０－１がそれぞれの導電層２１０／ゲート構造体の下方にあると言うことができる。また、各ブロック部分２２０ａが、それぞれの導電層２１０／ゲート構造体のそれぞれの側方表面を覆う少なくとも１つの側方ブロック部分２２０－２を含み得る。いくつかの実施形態では、ブロック部分２２０ａが、それぞれの導電層２１０／ゲート構造体の頂部表面および底部表面を覆う側方ブロック部分２２０－２の対を含み得る。側方ブロック部分２２０－２の対は、鉛直方向ブロック部分２２０－１と接触状態にあり得る。いくつかの実施形態では、ブロック部分２２０ａが、それぞれのゲート誘電層２２２（および存在する場合には接着層２２４）を覆い得る。
ブロック層２２０が、単層構造または多層構造を含むことが可能である。ブロック層２２０の厚さが、約４０Å～約１００Åの範囲内であってもよい。いくつかの実施形態では、この厚さは、約５０Å～約７０Åの範囲内である。例えば、ブロック層が、十分な高さの誘電率（例えば７．９超）を有する誘電性金属酸化物を含むことが可能である。ブロック層２２０の例としては、ＡｌＯ、ハフニウム酸化物（ＨｆＯ２）、ランタン酸化物（ＬａＯ２）、イットリウム酸化物（Ｙ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ５）、これらのケイ酸塩、これらの窒素ドープ化合物、シリコン酸化物、シリコン酸窒化物、および／またはシリコン窒化物が含まれる。いくつかの実施形態では、ブロック層２２０はシリコン酸窒化物（すなわちＳｉＯＮ）を含む。
メモリ層２１２が、電荷トラップ材料を含み、ブロック層２２０とトンネル層２１４との間に形成されることが可能である。メモリ層２１２が、複数のメモリ部分２１２ａを含み、これらの各メモリ部分２１２ａが、それぞれ鉛直方向ブロック部分２２０－１とトンネル層２１４との間に位置し得る。いくつかの実施形態では、メモリ部分２１２ａが、それぞれの鉛直方向ブロック部分２２０－１により覆われてもよい。隣接し合うメモリ部分２１２ａ間が分離されることにより、セル間干渉を引き起こすトラップされた電荷の鉛直方向への広がりが低減または防止され得る。ｚピッチスケーリングがさらに改善され得る。メモリ層２１２が、単層構造または多層構造を含むことが可能である。例えば、メモリ層２１２が、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのシリサイド、および／または多結晶半導体材料もしくはアモルファス半導体材料（例えばポリシリコンおよびアモルファスシリコン）などの、導電材料または半導体を含むことが可能である。また、メモリ層２１２が、ＳｉＮおよび／またはＳｉＯＮなどの１つまたは複数の絶縁材料を含むことが可能である。いくつかの実施形態では、メモリ層２１２がＳｉＮを含む。
トンネル層２１４が誘電材料を含むことが可能であり、トンネリングは、適切なバイアス下においてこの誘電材料を介して生じ得る。トンネル層２１４が、メモリ層２１２（またはそれぞれのメモリ部分２１２ａ）と半導体層２１６との間に形成され得る。トンネル層２１４が、鉛直方向に沿って連続的に延在してもよく、単層構造または多層構造を含むことが可能である。例えば、トンネル層２１４が、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電性金属酸化物、誘電性金属酸窒化物、誘電性金属シリケート、および／またはそれらの合金を含むことが可能である。いくつかの実施形態では、トンネル層２１４がＳｉＯを含む。封止構造体２０８が、トンネル層２１４と接触状態にあり得る。いくつかの実施形態では、封止構造体２０８が、メモリ層２１２およびブロック層２２０と接触状態にあり得る。換言すれば、封止構造体２０８が、ブロック層２２０、メモリ層２１２、およびトンネル層２１４を囲み覆い得る。
鉛直方向に沿って連続的に延在する半導体層２１６が、半導体チャネルを含むことが可能であり、この半導体チャネルは、電荷輸送を促進し、トンネル層２１４を覆って形成され得る。半導体層２１６が、単元素半導体材料、ＩＩＩ－Ｖ化合物半導体材料、ＩＩ－ＶＩ化合物半導体材料、および／または有機半導体材料などの、１つまたは複数の半導体材料を含むことが可能である。いくつかの実施形態では、半導体層２１６がポリシリコン層を含む。
鉛直方向に沿って連続的に延在する誘電体コア２１８が、適切な誘電材料を含み、半導体層２１６により囲まれた空間を充填することが可能である。いくつかの実施形態では、誘電体コア２１８がＳｉＯ（例えば十分に高い純度のＳｉＯ）を含む。
いくつかの実施形態では、チャネル構造体２３０が、チャネル構造体２３０の下方部分に（例えば底部の下方端部に）導電性プラグ（例えば半導体プラグ、図面には図示せず）をさらに含む。本明細書において、構成要素（例えばチャネル構造体２３０）の「上方端部」は、基板２０２が３Ｄメモリデバイス２００／２０１の最下面内に位置決めされる場合に、鉛直方向において基板２０２からより遠くに位置する端部であり、構成要素（例えばチャネル構造体２３０）の「下方端部」は、基板２０２が３Ｄメモリデバイス２００／２０１の最下面内に位置決めされる場合に、鉛直方向において基板２０２により近くに位置する端部である。導電性プラグは、シリコンなどの半導体材料を含むことが可能であり、この半導体材料は、任意の適切な方向へと基板２０２からエピタキシャル成長されるかまたは基板２０２上に堆積される。いくつかの実施形態では、導電性プラグは、基板２０２と同一材料である単結晶シリコンを含むものと理解される。換言すれば、導電性プラグは、基板２０２から成長したエピタキシャル成長半導体層を含むことが可能である。また、導電性プラグは、基板２０２とは異なる材料を含むことも可能である。いくつかの実施形態では、導電性プラグは、シリコン、ゲルマニウム、およびシリコンゲルマニウムの中の少なくとも１つを含む。いくつかの実施形態では、導電性プラグの一部が、基板２０２の頂部表面の上方に位置し、半導体チャネルと接触状態にある。導電性プラグは、半導体チャネルに対して導電接続されてもよい。
いくつかの実施形態では、チャネル構造体２３０が、チャネル構造体２３０の上方部分に（例えば上方端部に）ドレイン構造体（例えばチャネルプラグ）をさらに含む。このドレイン構造体は、半導体チャネルの上方端部と接触状態にあることが可能であり、半導体チャネルに対して導電接続されてもよい。ドレイン構造体は、半導体材料（例えばポリシリコン）または導電材料（例えば金属）を含むことが可能である。いくつかの実施形態では、ドレイン構造体は、接着層としてＴｉ／ＴｉＮまたはＴａ／ＴａＮで、および導電材料としてタングステンで充填された開口を含む。
ソース構造体２０６が、封止構造体２０８およびゲート構造体を貫通して鉛直方向に延在してもよく、基板２０２と接触状態にある。ソース構造体２０６が、絶縁スペーサ２５１と、絶縁スペーサ２５１内のソースコンタクト２２６とを含んでもよい。絶縁スペーサ２５１が、ソースコンタクト２２６と周囲を囲む導電層２１０との間に絶縁をもたらし得る。いくつかの実施形態では、ソース構造体２０６が、基板２０２内に位置するおよびソースコンタクト２２６と接触状態にあるドープ領域２２８をさらに含んでもよい。ソース電圧がドープ領域２２８およびソースコンタクト２２６を介してメモリセルに対して印加されるように、ソースコンタクト２２６がドープ領域２２８に対して導電接続されてもよい。いくつかの実施形態では、絶縁スペーサは、ＳｉＯなどの適切な誘電材料を含み得る。いくつかの実施形態では、ソースコンタクト２２６が、タングステン、ポリシリコン、ドープシリコン、シリサイド、アルミニウム、銅、およびコバルトの中の１つまたは複数などの、適切な導電材料を含んでもよい。ドープ領域２２８が、基板２０２とは逆の極性を有する適切なドーパントを含み得る。
図３Ａ～図３Ｋは、本開示の実施形態による３Ｄメモリデバイス２００および２０１を形成するための一例の製造プロセスを示す。図４Ａおよび図４Ｂは、図３Ａ～図３Ｋに示す３Ｄメモリデバイス２００および２０１を形成するための一例の製造方法４００の流れ図を示す。図４Ｂは図４Ａの続きである。方法４００において示される動作は包括的なものではなく、他の動作が図示される動作のいずれかの前、後、または間に実施されることも可能である点が理解される。さらに、これらの動作のいくつかは、同時に、または図４に示すものとは異なる順序で実施されてもよい。
図４Ａを参照すると、製造プロセスの開始時において、交互する複数の第１の層および複数の第２の層のスタック構造体が、基板を覆って形成される（動作４０２）。図３Ａは、対応する構造体を示す。
図３Ａに示すように、相互に交互する複数の第１の層３０４－１および複数の第２の層３０４－２のスタック構造体３０４が、基板３０２を覆って形成され得る。第１の層３０４－１および第２の層３０４－２が、基板３０２上において鉛直方向にスタックされた複数の第１の層３０４－１／第２の層３０４－２対として配置され得る。スタック構造体３０４内における第１の層３０４－１／第２の層３０４－２対の個数（例えば３２、６４、９６、または１２８）は、３Ｄメモリデバイス内のメモリセルの個数を設定し得る。第１の層３０４－１および第２の層３０４－２が、異なる犠牲材料を含んでもよく、後に除去され他の構造体／材料により置換されることが可能である。いくつかの実施形態では、第１の層３０４－１および第２の層３０４－２が異なる誘電材料を含む。
各第１の層３０４－１が、同一の厚さを有するまたは異なる厚さを有することが可能である。同様に、各第２の層３０４－２が、同一の厚さを有するまたは異なる厚さを有することが可能である。いくつかの実施形態では、第１の層３０４－１の厚さｄ１が、第２の層３０４－２の厚さｄ２未満である。ｄ１およびｄ２の合計厚さは、関連技術における導体／誘電体対の合計厚さ未満であってもよく、これによりｚピッチスケーリングが容易になる。厚さｄ１は、約１５０Å～約２５０Åの範囲内であってもよく、厚さｄ２は、約３００Å～約４００Åの範囲内であってもよい。いくつかの実施形態では、厚さｄ１が約２００Åであり、厚さｄ２が約３５０Åである。第２の層３０４－２が、第１の層３０４－１の材料とは異なる適切な材料を含むことが可能である。いくつかの実施形態では、第１の層３０４－１がシリコン窒化物を含み、このシリコン窒化物は、ブロック層の後の形成において使用され得る。いくつかの実施形態では、第２の層３０４－２がＳｉＯを含む。
第１の層３０４－１および第２の層３０４－２が、基板３０２の上に第１の犠牲材料の層（例えば第１の層３０４－１を形成するための）と第２の犠牲材料の層（例えば第２の層３０４－２を形成するための）とを反復的にかつ交互に堆積することにより形成され得る。この堆積は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、および／または物理気相堆積（ＰＶＤ）などの任意の適切な堆積方法を含むことが可能である。いくつかの実施形態では、スタック構造体３０４が階段構造体を含む。スタック構造体の形成方法は、スタック構造体３０４上にエッチングマスク（例えばパターニングされたフォトレジストまたはＰＲ層）を使用して第１の層３０４－１および第２の層３０４－２を反復エッチングすることを含み得る。エッチングマスクは、エッチングされることとなる第１の層３０４－１および第２の層３０４－２の部分を露出させるようにトリミングされることが可能であり、これによりこの露出部分は、適切なエッチングプロセスを利用してエッチングされ得る。第１の層３０４－１および第２の層３０４－２が、これらの層の境界部から段階的におよび内方へ、多くの場合においては全方向からエッチングされてもよい。ＰＲのトリミング量は、階段の寸法と直接的な相関関係にある（例えば決定因子となる）ことが可能である。ＰＲ層のトリミングは、ウェットエッチングなどの例えば等方性ドライエッチングなど、適切なエッチングを利用して実現することが可能である。１つまたは複数のＰＲ層が、階段構造体を形成するために連続的に形成およびトリミングされ得る。各第１の層３０４－１／第２の層３０４－２対が、スタック構造体３０４内に階段構造体を形成するようにエッチングされることが可能である。第１の層３０４－１および第２の層３０４－２のエッチングは、ウェットエッチングプロセスを含んでもよい。次いで、ＰＲ層が除去され得る。階段構造体は、導電層を形成する前に３Ｄメモリデバイス２００／２０１の製造プロセスの任意の適切な段階で形成されてもよい。
図４Ａに戻り参照すると、スタック構造体の形成後に、初期チャネル構造体がスタック構造体内に形成され、この初期チャネル構造体は、ブロック層を有さず、チャネルホールの側壁部上においてメモリ層を露出させる（動作４０４）。図３Ｂは対応する構造体を示す。
図３Ｂに示すように、第１の層３０４－１および第２の層３０４－２を貫通して鉛直方向に延在する初期チャネル構造体が、スタック構造体３０４内に形成されてもよい。初期チャネル構造体は、チャネルホールの中心に向かってチャネルホールの側壁部から内方へ配置された初期メモリ層３３３、トンネル層３１５、半導体層３１７、および誘電体コア３１９を含んでもよい。初期チャネル構造体は、ブロック層を形成するための材料を含まなくてもよい。
最初に、チャネルホールはスタック構造体３０４内に形成されることが可能である。いくつかの実施形態では、チャネルホールは、スタック構造体３０４の頂部表面から基板３０２に向かって延在する。いくつかの実施形態では、チャネルホールの底部部分が基板３０２を露出させる。チャネルホールは、任意の製造プロセスにより形成することが可能である。いくつかの実施形態では、適切なエッチングプロセスが、基板３０２が露出されるまでスタック構造体３０４の一部分を除去するために実施される。エッチングプロセスは、ドライエッチングなどの異方性エッチングプロセスおよび／またはウェットエッチングなどの等方性エッチングプロセスを含むことが可能である。
図３Ｂに示すようにチャネルホールが形成された後に、初期チャネル構造体は、初期メモリ層３３３、トンネル層３１５、半導体層３１７、および誘電体コア３１９を順次堆積してチャネルホールを充填することによって形成され得る。いくつかの実施形態では、初期メモリ層３３３、トンネル層３１５、半導体層３１７、および誘電体コア３１９が、チャネルホールの側壁部からチャネルホールの中心に向かって順次位置決めされ得る。いくつかの実施形態では、初期メモリ層３３３が、チャネルホールの側壁部上に堆積されてもよく、誘電体コア３１９が、半導体層３１７により囲まれた空間を充填してもよい。いくつかの実施形態では、初期メモリ層３３３の側方厚さ（例えばｘ軸に沿った初期メモリ層３３３の厚さ）が、関連技術の既存の３Ｄメモリデバイスにおけるメモリ層の厚さを上回ってもよい。初期メモリ層３３３が、ブロック層およびメモリ層を形成するための材料ベースを提供してもよい。いくつかの実施形態では、初期メモリ層３３３がＳｉＮを含み、トンネル層３１５がＳｉＯを含み、半導体層３１７がポリシリコンを含み、誘電体コア３１９がＳｉＯを含み、これらのそれぞれがＣＶＤ、ＡＬＤ、およびＰＶＤ、ならびに有機金属化学気相堆積（ＭＯＣＶＤ）によって形成されることが可能である。
図４Ａに戻り参照すると、初期チャネル構造体の形成後に、初期スリット開口がスタック構造体内に形成される（動作４０６）。図３Ｃは対応する構造体を示す。
図３Ｃに示すように、初期スリット開口３３５が、スタック構造体３０４内に形成されて、基板３０２を露出させてもよい。いくつかの実施形態では、初期スリット開口３３５が、隣接し合う初期チャネル構造体同士の間に形成されてもよい。初期スリット開口３３５が、スタック構造体３０４をパターニングすることにより第１の層３０４－１および第２の層３０４－２の一部分を除去することによって形成されてもよい。スタック構造体３０４のエッチングは、ドライエッチングなどの異方性エッチングプロセスおよび／またはウェットエッチングなどの等方性エッチングプロセスを含んでもよい。
図４Ａに戻り参照すると、初期スリット開口の形成後に、第２の層の残りの部分が、初期メモリ層を露出するように除去され得る（動作４０８）。図３Ｄは、対応する構造体を示す。
図３Ｄに示すように、第２の層３０４－２の残りの部分は、初期メモリ層３３３を露出するように除去され得る。いくつかの実施形態では、第１の層３０４－１の残りの部分もまた露出されてもよい。例えば、第１の層３０４－１の残りの部分の頂部表面および底部表面、ならびに初期スリット開口３３５に対面している第１の層３０４－１の側部表面。初期側方凹部３３６が、隣接し合う残りの第１の層３０４－１同士の間の空間により形成され得る。初期側方凹部３３６が、初期スリット開口３３５と接触状態にあってもよい。いくつかの実施形態では、初期側方凹部３３６が、初期メモリ層３３３の露出部分ならびに第１の層３０４－１の隣接し合う残りの部分の頂部表面および底部表面により部分的に囲まれてもよい。第２の層３０４－２の除去は、初期スリット開口３３５を貫通するウェットエッチングなどの適切な等方性エッチングプロセスの実施を含んでもよい。エッチャントは、第１の層３０４－１および初期メモリ層３３３に対する損傷をほとんどまたはまったく引き起こさないように、第１の層３０４－１（例えばＳｉＮ）および初期メモリ層３３３（例えばＳｉＮ）に対して第２の層３０４－２（例えばＳｉＯ）を選択的にエッチングしてもよい。
図４Ａを参照すると、初期凹部の形成後に、初期ブロック層が、初期メモリ層の露出部分を少なくとも覆うように形成される（動作４１０）。図３Ｅは、対応する構造体を示す。
図３Ｅに示すように、初期ブロック層３３７が、初期メモリ層３３３の露出部分を少なくとも覆うように形成され得る。いくつかの実施形態では、初期ブロック層３３７が、初期側方凹部３３６の側壁部を覆う。いくつかの実施形態では、初期ブロック層３３７が、第１の層３０４－１の残りの部分および初期メモリ層３３３の露出部分を覆う。
初期ブロック層３３７が、熱酸化およびインサイチュ蒸気発生法（ＩＳＳＧ法）の一方または両方により形成され得る。いくつかの実施形態では、ＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの他の適切な堆積方法が、初期ブロック層３３７を形成するために利用されてもよい。いくつかの実施形態では、初期ブロック層３３７が、初期メモリ層３３３を部分的に酸化するおよび／または初期メモリ層３３３上にブロック材料の層を成長させることにより形成されてもよい。例えば、最初に、初期メモリ層３３３の一部分がブロック材料へと酸化／転換され得る。初期メモリ層３３３から形成されたブロック材料が所望の厚さに達しない場合には、ブロック材料の合計厚さが所望の数値に達するまで、別のブロック層が別の堆積プロセス（例えばＣＶＤ、ＡＬＤ、および／またはＰＶＤ）により形成されてもよい。いくつかの実施形態では、初期ブロック層３３７が、初期メモリ層３３３上へのブロック材料の層の堆積のみによって形成される。初期メモリ層３３３および／または堆積により形成されたブロック材料は、初期ブロック層３３７を形成し得る。いくつかの実施形態では、初期ブロック層３３７が、初期メモリ層３３３（例えばＳｉＮ）の酸化および／または別のＳｉＯＮの堆積により形成されたＳｉＯＮを含む。
図４Ａに戻り参照すると、初期ブロック層の形成後に、初期ゲート誘電層が、初期メモリ層の露出部分を少なくとも覆うように形成されて、複数の側方凹部を形成する（動作４１２）。図３Ｆは、対応する構造体を示す。
図３Ｆに示すように、初期ゲート誘電層３３９が、隣接し合う第１の層３０４－１同士の間の初期ブロック層３３７の部分を少なくとも覆うように形成され得る。いくつかの実施形態では、初期ゲート誘電層３３９が、初期ブロック層３３７の全体を覆ってもよい。任意には、初期接着層３４０が、初期ゲート誘電層３３９を覆って形成されてもよい。いくつかの実施形態では、初期ゲート誘電層３３９が、ＡｌＯを含んでもよく、任意の初期接着層３４０がＴｉＮを含んでもよい。初期ゲート誘電層３３９および任意の初期接着層３４０の形成後に、初期側方凹部３３６の残りの空間は複数の側方凹部３３８を形成し得る。初期ゲート誘電層３３９および任意の初期接着層３４０の形成方法は、ＣＶＤ、ＡＬＤ、およびＰＶＤの中の１つまたは複数を含んでもよい。
図４Ａに戻り参照すると、初期ゲート誘電層および側方凹部の形成後に、導電材料が、初期スリット開口を通じて側方凹部を充填するように堆積される（動作４１４）。図３Ｇは、対応する構造体を示す。
図３Ｇに示すように、導電材料が、側方凹部３３８を充填するように初期スリット開口３３５を通じて堆積されて、初期ゲート誘電層３３９の上に複数の初期導電層３０１を形成し得る。いくつかの実施形態では、初期導電層３０１が、各側方凹部３３８内において初期ゲート誘電層３３９（または任意の初期接着層３４０）と接触状態にあってもよい。いくつかの実施形態では、初期導電層３０１が、タングステンを含み、ＣＶＤ、ＡＬＤ、および／またはＰＶＤにより形成することが可能である。
図４Ｂに戻り参照すると、初期導電層３０１の形成後に、初期ブロック層および初期ゲート誘電層の一部分が、第１の層の残りの部分を露出するように除去されて、スリット開口、導電層、ブロック層、およびゲート誘電層を形成する（動作４１６）。図３Ｈは、対応する構造体を示す。
図３Ｈに示すように、初期ブロック層３３７の部分および初期ゲート誘電層３３９のいくつかの部分（および存在する場合には初期接着層３４０の部分）が、第１の層３０４－１の残りの部分を露出するように除去され得る。初期ブロック層３３７のこれらの部分および初期ゲート誘電層３３９のこれらの部分（および存在する場合には初期接着層３４０のこれらの部分）を除去するために、適切な選択的エッチングプロセスが実施されてもよい。エッチャントは、初期導電層３０１および第１の層３０４－１よりも、初期ブロック層３３７、初期ゲート誘電層３３９、および任意の初期接着層３４０においてより高いエッチング率を有し得る。このエッチングにより、スリット開口３４１、導電層３１１、ブロック層３２１、ゲート誘電層３２３、および接着層３２５（存在する場合）が結果として得られ得る。いくつかの実施形態では、スリット開口３４１が、底部に基板３０２を露出させ、側壁部に導電層３１１および第１の層３０４－１の残りの部分を露出させる。いくつかの実施形態では、スリット開口３４１の側壁部に沿って、導電層３１１、ブロック層３２１、ゲート誘電層３２３、および接着層３２５（存在する場合）が同一平面内に位置し得る。この場合に、スタック構造体３０４がメモリスタックと呼ばれ得る。
このエッチングプロセスは、隣接し合う初期導電層３０１間で初期ブロック層３３７、初期ゲート誘電層３３９、および初期接着層３４０（存在する場合）を分離させ得る。また、このエッチングプロセスは、スリット開口３４１の側壁部上の導電材料の任意の余剰材料を除去することにより、導電層３１１を形成し得る。いくつかの実施形態では、スリット開口の側壁部が隣接する導電層３１１を露出させる。複数の分離されたブロック部分を有するブロック層３２１が形成されてもよい。いくつかの実施形態では、各ブロック部分が、それぞれ導電層３１１の頂部表面および底部表面を覆う側方ブロック部分対と、それぞれ導電層３１１と初期メモリ層３３３との間に位置する鉛直方向ブロック部分と含む。いくつかの実施形態では、ゲート誘電層３２３および接着層３２５が、ブロック層３２１と同様の形状を有し得る。例えば、ゲート誘電層３２３および接着層３２５（存在する場合）のそれぞれが、それぞれの導電層３１１の頂部表面および底部表面、ならびに初期メモリ層３３３に対面する導電層３１１の側部表面を覆ってもよい。いくつかの実施形態では、ウェットエッチングなどの等方性エッチングプロセスを含む適切な「エッチバック」プロセスが実施される。いくつかの実施形態では、第１の層３０４－１がＳｉＮを含み、初期ブロック層３３７がＳｉＯＮを含み、初期導電層３０１がタングステンを含み、エッチャントはフッ化水素（ＨＦ）酸を含む。
図４Ｂに戻り参照すると、スリット開口およびブロック層の形成後に、第１の層の残りの部分と第１の層に覆われた初期メモリ層の部分とが除去されてトンネル層を露出させ、導電層とトンネル層との間の初期メモリ層の部分が保持されてメモリ層が形成される（動作４１８）。図３Ｉは、対応する構造体を示す。
図３Ｉに示すように、第１の層３０４－１の残りの部分と第１の層３０４－１により覆われた初期メモリ層３３３の部分とが、除去されてトンネル層３１５を露出させ、導電層３１１とトンネル層３１５との間の初期メモリ層３３３の部分が、保持される。複数のメモリ部分を有するメモリ層３１３が形成され得る。各メモリ部分が、それぞれの導電層３１１とトンネル層３１５との間に位置し、ｚ軸に沿って相互に分離され得る。ブロック層３２１、メモリ層３１３、トンネル層３１５、半導体層３１７、および誘電体コア３１９を有するチャネル構造体が形成され得る。いくつかの実施形態では、ブロック層３２１の鉛直方向ブロック部分は、ｚ軸に沿ってそれぞれのメモリ部分を覆い得る。各ブロック部分の頂部表面および底部表面と、隣接し合うブロック部分間のトンネル層３１５の部分とが露出され得る。隣接し合うブロック層３２１（または隣接し合うゲート構造体）同士の間にゲート間空間が形成され得る。いくつかの実施形態では、スリット開口３４１がゲート間空間と接触状態にある。
ウェットエッチングなどの適切な等方性エッチングプロセスが、第１の層３０４－１および初期メモリ層３３３の部分を除去するために実施され得る。エッチャントは、トンネル層３１５およびブロック層３２１よりも第１の層３０４－１および初期メモリ層３３３においてより高いエッチング率を有し得るため、このエッチングは、第１の層３０４－１および初期メモリ層３３３の部分が除去された後にトンネル層３１５およびブロック層３２１に対しては停止し得る。いくつかの実施形態では、エッチング時間は、導電層３１１とトンネル層３１５との間のメモリ部分が保持され得るように制御され得る。このエッチング時間により、メモリ部分がｚ軸に沿って所望の長さを有することが可能となり得る。いくつかの実施形態では、第１の層３０４－１および初期メモリ層３３３がＳｉＮを含み、ブロック層３２１がＳｉＯＮを含み、エッチャントはリン酸を含む。
図４Ｂに戻り参照すると、メモリ層の形成後に、封止構造体がゲート間空間を充填するように形成され、スリット開口が形成される（動作４２０）。図３Ｊおよび図３Ｋは、対応する構造体を示す。
図３Ｊおよび図３Ｋに示すように、ゲート構造体同士が相互に絶縁されるように、封止構造体３３０が各ゲート構造体を囲むように形成され得る。それぞれのブロック部分により部分的に囲まれた各ゲート構造体が、封止構造体３３０内に位置してもよい。各ゲート構造体を囲む封止構造体３３０の部分は、それぞれのゲート構造体が他の構造体（例えば他のゲート構造体）との絶縁を確保するために十分な厚さを有し得る。いくつかの実施形態では、図３Ｊに示すように、封止構造体３３０が、隣接し合うゲート構造体間にさらなる絶縁をもたらすために隣接し合うゲート構造体（または隣接し合うブロック部分）の間に形成された空気間隙３０８を含む。いくつかの実施形態では、空気間隙３０８が、封止構造体３３０内におよび隣接し合う構造体の間に埋設され得る。いくつかの実施形態では、封止構造体３３０が、ブロック層３２１（例えばブロック部分）、メモリ層３１３（例えばメモリ部分）の露出部分、およびトンネル層３１５の露出部分を覆う。
いくつかの実施形態では、図３Ｋに示すように、封止構造体３３０が、隣接し合うゲート構造体間に空気間隙を含まなくてもよい。すなわち、隣接し合うゲート構造体（またはブロック部分）の間の空間が、封止構造体３３０を形成する絶縁材料で充填されることが可能である。封止構造体３３０内における空気間隙の形成は、封止構造体を形成する堆積プロセスにおけるパラメータを調節することによって制御され得る。例えば、堆積プロセスにおける堆積対スパッタ比（例えばＤＳ比）が、所望の量およびサイズの空気間隙を形成するように制御され得る。封止構造体３３０が、任意の適切な堆積方法を利用して形成され得る。いくつかの実施形態では、封止構造体３３０が急速熱ＣＶＤにより形成され、封止構造体３３０がシリコン酸化物を含む。様々な用途において、急速熱ＣＶＤは、本明細書において「急速封止」プロセスとも呼ばれ得る。任意には、平坦化／凹部エッチングプロセスは、スタック構造体３０４上の封止構造体３３０の余剰部分を除去するために実施されることが可能である。
図４Ｂに戻り参照すると、封止構造体の形成後に、ソース構造体がスリット開口内に形成される（動作４２２）。図３Ｊおよび図３Ｋは、対応する構造体を示す。
図３Ｊおよび図３Ｋに示すように、ソース構造体がスリット開口３４１内に形成され得る。このソース構造体は、ソースコンタクト３４７と、ソースコンタクト３４７が位置する絶縁スペーサ３５１とを含み得る。いくつかの実施形態では、ソース構造体は、基板３０２内にドープ領域３４９を含む。いくつかの実施形態では、封止構造体３３０がスリット開口３４１の側壁部を覆って絶縁スペーサ３５１を形成してもよく、この絶縁スペーサ３５１は隣接する導電層３１１を覆う。絶縁スペーサ３５１は、導電層３１１を覆う十分な厚さを有し、ソースコンタクト３４７と導電層３１１との間に絶縁をもたらし得る。いくつかの実施形態では、ソースコンタクト３４７がドープ領域３４９と接触状態にある。
いくつかの実施形態では、絶縁スペーサ３５１が、封止構造体３３０の一部として形成され得る。十分な厚さの例えば封止構造体３３０を形成する材料などの絶縁材料が、導電層３１１を覆って形成され得るように、絶縁スペーサ３５１が、スリット開口３４１の側壁部を覆い得る。任意には、所望の厚さの絶縁スペーサ３５１がスリット開口３４１内に形成されるように、凹部エッチング（例えばドライエッチングおよび／またはウェットエッチング）が、封止構造体３３０の任意の余剰材料を除去するために実施され得る。いくつかの実施形態では、基板３０２が、凹部エッチング後にスリット開口３４１の底部において露出され得る。このエッチングは、本明細書において「底部打ち抜き」プロセスとも呼ばれ得る。例えばイオン注入などの適切なドーピングプロセスが、基板３０２内にドープ領域３４９を形成するために実施され得る。
いくつかの実施形態では、基板３０２がシリコンを含み、ドープ領域３４９がドープシリコンを含む。次いで、ソースコンタクト３４７が、絶縁スペーサ３５１により囲まれたスリット開口３４１内の残りの空間をタングステンなどの適切な導電材料で充填することにより形成され得る。この堆積方法は、ＣＶＤ、ＡＬＤ、ＰＶＤ等を含み得る。任意には、スタック構造体３０４上の導電材料の余剰部分を除去するために、平坦化／凹部エッチングプロセスを実施することが可能である。
本開示は、３Ｄメモリデバイスを提供する。いくつかの実施形態では、３Ｄメモリデバイスは、基板を覆って延在する複数の導電層と、導電層を貫通して基板まで鉛直方向に延在するチャネル構造体と、導電層を貫通して基板まで延在するソース構造体とを含む。チャネル構造体は、相互に分離された複数のブロック部分を有するブロック層を含み得る。各ブロック部分が、（ｉ）それぞれの導電層の下方の鉛直方向ブロック部分と、（ｉｉ）それぞれの導電層のそれぞれの側方表面を覆う少なくとも１つの側方ブロック部分とを含んでもよい。また、このチャネル構造体は、相互に分離された複数のメモリ部分を有するメモリ層を含んでもよく、各メモリ部分はそれぞれの鉛直方向ブロック部分の下方にあり、このブロック部分と接触状態にある。
いくつかの実施形態では、ブロッキング層はシリコン酸窒化物を含み、メモリ層はシリコン窒化物を含む。
いくつかの実施形態では、３Ｄメモリデバイスは、導電層、チャネル構造体、およびソース構造体が位置する封止構造体をさらに含む。この封止層は、チャネル構造体のトンネル層と接触状態にあってもよく、導電層、ブロック層、およびメモリ層を封入し得る。
いくつかの実施形態では、封止構造体は、隣接し合う側方ブロック部分間に空気間隙を含む。
いくつかの実施形態では、封止構造体はシリコン酸化物を含む。
いくつかの実施形態では、３Ｄメモリデバイスは、各ブロック部分とそれぞれの導電層との間に高誘電率誘電層をさらに含む。高誘電率誘電層は、（ｉ）それぞれの導電層とそれぞれの鉛直方向ブロック部分との間に位置する鉛直方向高誘電部分と、（ｉｉ）それぞれの導電層とそれぞれの側方ブロック部分との間を覆う少なくとも１つの側方高誘電率部分とを含み得る。
また、本開示は、３Ｄメモリデバイスを形成するための方法を含む。この方法は以下の動作を含み得る。最初に、初期チャネル構造体が、交互する複数の第１の層および複数の第２の層を基板上に有するスタック構造体内に形成され得る。初期チャネル構造体は、ブロック層を有しない。初期スリット開口が、スタック構造体内に形成され得る。第２の層の残りの部分が除去されて、ブロック層のブロック部分によりそれぞれが囲まれた複数のゲート構造体を形成し得る。第１の層の残りの部分および初期チャネル構造体の部分が除去されて、ゲート構造体のそれぞれと接触状態にある封止構造体と初期チャネル構造体の露出部分とが形成され得る。さらに、ソース構造体が、隣接し合うゲート構造体間の封止構造体内に形成され得る。
いくつかの実施形態では、スタック構造体を形成することが、異なる誘電材料からなる複数の第１の層と複数の第２の層とを形成することを含む。
いくつかの実施形態では、初期チャネル構造体を形成することが、スタック構造体を貫通して基板内へと鉛直方向に延在するチャネルホールを形成することと、チャネルホールの側壁部から中心まで内方へ、初期メモリ層、トンネル層、半導体層、および誘電体コアを順次堆積することとを含む。
いくつかの実施形態では、初期チャネル構造体のこれらの部分の除去は、トンネル層を露出するように初期メモリ層の部分を除去することを含む。
いくつかの実施形態では、ブロック層のブロック部分によりそれぞれが囲まれた複数のゲート構造体を形成することが、以下の動作を含む。最初に、第２の層の残りの部分の除去後に、初期ブロック層が、第１の層の残りの部分と初期メモリ層の露出部分とを覆うように堆積され得る。初期高誘電率誘電層が、初期ブロック層を覆って堆積され得る。次いで、導電材料が、初期高誘電率誘電層および初期ブロック層により囲まれた側方凹部内を充填するために堆積されて、複数の導電層を形成し得る。隣接し合う導電層の間に位置する初期高誘電率誘電層および初期ブロック層の部分が除去されて、各ゲート構造体内のそれぞれの導電層を囲む高誘電率誘電層と、それぞれのゲート構造体を囲むブロック部分とを形成し得る。
いくつかの実施形態では、ブロック層を形成することが、初期メモリ層を初期ブロック層へと部分的に転換するために、熱酸化またはインサイチュ蒸気発生法（ＩＳＳＧ法）のうちの少なくとも一方を実施することを含む。
いくつかの実施形態では、封止構造体を形成することが、トンネル層と接触状態になる誘電材料を形成することと、メモリ層、ブロック層、および導電層を封入することとを含む。誘電材料は、複数のゲート構造体を相互に絶縁し得る。
いくつかの実施形態では、封止構造体を形成することが、隣接し合う導電層間に空気間隙を形成することを含む。
いくつかの実施形態では、ソース構造体を形成することが、封止構造体内にスリット開口を形成することと、スリット開口内の封止構造体から絶縁スペーサを形成することと、スリット開口の底部において基板内にドープ領域を形成することと、スリット開口内を充填するために導電材料を堆積することとを含む。
また、本開示は、３Ｄメモリデバイスを形成するための別の方法を提供する。いくつかの実施形態では、この方法は以下の動作を含む。最初に、初期チャネル構造体が、交互する複数の第１の層および複数の第２の層を基板上に含むスタック構造体内に形成される。初期スリット開口が、スタック構造体内に形成され、第２の層の残りの部分が、初期チャネル構造体の初期メモリ層を露出させるために除去され得る。初期ブロック層が、第１の層の残りの部分および初期メモリ層の露出部分を覆うように形成され得る。次いで、複数の導電層が、初期ブロック層により囲まれた複数の側方凹部内に形成され得る。初期メモリ層の部分が除去されてメモリ層が形成され、このメモリ層は、相互に分離された複数のメモリ部分と、相互に分離された複数のブロック部分を形成するための初期ブロック層の部分とを有する。さらに、ソース構造体が、隣接し合う導電層間に形成され得る。
いくつかの実施形態では、スタック構造体を形成することが、異なる誘電材料からなる複数の第１の層と複数の第２の層とを形成することを含む。
いくつかの実施形態では、初期チャネル構造体を形成することが、スタック構造体を貫通して基板内へと鉛直方向に延在するチャネルホールを形成することと、チャネルホールの側壁部から中心まで内方へ、初期メモリ層、トンネル層、半導体層、および誘電体コアを順次堆積することとを含む。
いくつかの実施形態では、この方法は、初期ブロック層および初期メモリ層のこれらの部分の除去後に、トンネル層を露出するために第１の層の残りの部分を除去することをさらに含む。
いくつかの実施形態では、第１の層の残りの部分を除去することが、メモリ層を保持するように第１の層の残りの部分のエッチング時間を制御することを含む。
いくつかの実施形態では、第２の層の残りの部分を除去することが、第１の層の残りの部分に対して第２の層の残りの部分を選択的にエッチングするように等方性エッチングプロセスを実施することを含む。
いくつかの実施形態では、初期ブロック層を形成することが、初期メモリ層を初期ブロック層へと部分的に転換するために熱酸化またはインサイチュ蒸気発生法（ＩＳＳＧ法）のうちの少なくとも一方を実施することを含む。
いくつかの実施形態では、この方法は、導電層の形成前に初期ブロック層を覆って初期高誘電率誘電層を堆積することをさらに含む。
いくつかの実施形態では、この方法は、初期高誘電率誘電層と導電層との間に接着層を形成することをさらに含む。
いくつかの実施形態では、この方法は、初期高誘電率誘電層を覆って導電層を堆積することをさらに含む。
いくつかの実施形態では、この方法は、トンネル層と接触状態にある封止構造体を形成することと、メモリ層、ブロック層、および導電層を封入することとをさらに含む。この封止層は、複数の導電層を相互に絶縁し得る。
いくつかの実施形態では、封止構造体を形成することが、隣接し合う導電層間に空気間隙を形成することを含む。
いくつかの実施形態では、ソース構造体を形成することが、封止構造体内にスリット開口を形成することと、スリット開口内において封止構造体から絶縁スペーサを形成することと、スリット開口の底部において基板内にドープ領域を形成することと、導電材料を堆積してスリット開口を充填することとを含む。
具体的な実施形態の上記の説明により、他の者が当技術の範囲内の知識を適用することによって、本開示の一般的概念から逸脱することなく、過度な実験を伴わずにかかる具体的な実施形態を様々な用途に対して容易に修正および／または適合化することができるように本開示の一般的特性が明らかになろう。したがって、かかる適合化および修正は、本明細書において提示される教示および案内に基づき本開示の実施形態の均等物の意味および範囲内に含まれるように意図される。本明細書における表現および術語は、教示および案内に照らして当業者が解釈できるように、説明を目的としており限定を目的とするものではない点を理解されたい。
本開示の実施形態は、具体的な機能およびそれらの関連性の実装を示す機能的構築ブロックを補助として用いて上記で説明された。本明細書において、これらの機能的構築ブロックの範囲は、その説明の便宜上の理由から任意に定義されている。これらの具体的な機能およびそれらの関係性が適切に実施される限りにおいて、代替的な範囲を定義することが可能である。
発明の概要および要約の章は、本発明者（ら）により予期されるような本開示の１つまたは複数の例示の実施形態を示し得るものであり、そのようなすべての実施形態を示し得るものではなく、したがって本開示および添付の特許請求の範囲を限定するように意図されるものではない。
本開示の範囲は、上述の例示の実施形態により限定されるべきではなく、添付の特許請求の範囲およびそれらの均等物にしたがってのみ定義されるべきである。
１００ ３Ｄメモリデバイス
１０１ 導電層
１０２ ブロック層
１０３ メモリ層
１０４ トンネル層
１０５ ｐチャネル
１０６ 半導体チャネル
２００ ３Ｄメモリデバイス
２０１ ３Ｄメモリデバイス
２０２ 基板
２０４ メモリスタック
２０６ ソース構造体
２０８ 封止構造体
２１０ 導電層
２１２ メモリ層
２１２ａ メモリ部分
２１４ トンネル層
２１５ 空気間隙
２１６ 半導体層
２１８ 誘電体コア
２２０ ブロック層
２２０ａ ブロック部分
２２０－１ 鉛直方向ブロック部分
２２０－２ 側方ブロック部分
２２２ ゲート誘電層
２２４ 接着層
２２６ ソースコンタクト
２２８ ドープ領域
２３０ チャネル構造体
２５１ 絶縁スペーサ
３０１ 初期導電層
３０２ 基板
３０４ スタック構造体
３０４－１ 第１の層
３０４－２ 第２の層
３０８ 空気間隙
３１１ 導電層
３１３ メモリ層
３１５ トンネル層
３１７ 半導体層
３１９ 誘電体コア
３２１ ブロック層
３２３ ゲート誘電層
３２５ 接着層
３３０ 封止構造体
３３３ 初期メモリ層
３３５ 初期スリット開口
３３６ 初期側方凹部
３３７ 初期ブロック層
３３８ 側方凹部
３３９ 初期ゲート誘電層
３４０ 初期接着層
３４１ スリット開口
３４７ ソースコンタクト
３４９ ドープ領域
３５１ 絶縁スペーサ
ｄ１ 厚さ
ｄ２ 厚さ
１０１ 導電層
１０２ ブロック層
１０３ メモリ層
１０４ トンネル層
１０５ ｐチャネル
１０６ 半導体チャネル
２００ ３Ｄメモリデバイス
２０１ ３Ｄメモリデバイス
２０２ 基板
２０４ メモリスタック
２０６ ソース構造体
２０８ 封止構造体
２１０ 導電層
２１２ メモリ層
２１２ａ メモリ部分
２１４ トンネル層
２１５ 空気間隙
２１６ 半導体層
２１８ 誘電体コア
２２０ ブロック層
２２０ａ ブロック部分
２２０－１ 鉛直方向ブロック部分
２２０－２ 側方ブロック部分
２２２ ゲート誘電層
２２４ 接着層
２２６ ソースコンタクト
２２８ ドープ領域
２３０ チャネル構造体
２５１ 絶縁スペーサ
３０１ 初期導電層
３０２ 基板
３０４ スタック構造体
３０４－１ 第１の層
３０４－２ 第２の層
３０８ 空気間隙
３１１ 導電層
３１３ メモリ層
３１５ トンネル層
３１７ 半導体層
３１９ 誘電体コア
３２１ ブロック層
３２３ ゲート誘電層
３２５ 接着層
３３０ 封止構造体
３３３ 初期メモリ層
３３５ 初期スリット開口
３３６ 初期側方凹部
３３７ 初期ブロック層
３３８ 側方凹部
３３９ 初期ゲート誘電層
３４０ 初期接着層
３４１ スリット開口
３４７ ソースコンタクト
３４９ ドープ領域
３５１ 絶縁スペーサ
ｄ１ 厚さ
ｄ２ 厚さ
Claims (14)
- ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互する複数の第１の層および複数の第２の層を基板上に備えるスタック構造体内に初期メモリ層を含む初期チャネル構造体を形成するステップであって、前記初期チャネル構造体は、ブロック層を有しない、ステップと、
前記スタック構造体内に初期スリット開口を形成するステップと、
前記初期チャネル構造体の初期メモリ層を露出するように、前記第２の層の残りの部分を除去するステップと、
前記第１の層の残りの部分および前記初期メモリ層の露出部分を覆うように、初期ブロック層を形成するステップと、
前記初期ブロック層により囲まれた複数の側方凹部内に導電層を含む複数のゲート構造体を形成するステップと、
前記初期チャネル構造体のトンネル層を露出し、相互に分離された複数のメモリ部分を有するメモリ層を形成し、ブロック層のブロック部分によりそれぞれが囲まれた前記複数のゲート構造体を形成するように、前記初期ブロック層と前記第１の層の残りの部分と前記初期チャネル構造体の部分とを除去するステップと、
前記ゲート構造体のそれぞれと接触状態にある封止構造体を形成するステップと、
隣接し合うゲート構造体間の前記封止構造体内にソース構造体を形成するステップと
を含む、方法。 - 前記スタック構造体を形成することが、異なる誘電材料からなる前記複数の第１の層および前記複数の第２の層を形成することを含む、請求項１に記載の方法。
- 前記初期チャネル構造体を形成するステップは、
前記スタック構造体を貫通して前記基板内へと鉛直方向に延在するチャネルホールを形成するステップと、
前記チャネルホールの側壁部から中心まで内方へ、初期メモリ層、トンネル層、半導体層、および誘電体コアを順次堆積するステップと
を含む、請求項１に記載の方法。 - 前記初期チャネル構造体の前記部分を除去するステップは、前記トンネル層を露出するように前記初期メモリ層の部分を除去するステップを含む、請求項３に記載の方法。
- 前記ブロック層のブロック部分によりそれぞれが囲まれた前記複数のゲート構造体の前記形成は、
前記第２の層の前記残りの部分を除去するステップの後に、前記第１の層の前記残りの部分および前記初期メモリ層の露出部分を覆うように初期ブロック層を堆積するステップと、
前記初期ブロック層を覆って初期高誘電率誘電層を堆積するステップと、
前記初期高誘電率誘電層および前記初期ブロック層により囲まれた側方凹部内を充填して、複数の導電層を形成するように導電材料を堆積するステップと、
各ゲート構造体内の前記それぞれの導電層を囲む高誘電率誘電層と、前記それぞれのゲート構造体を囲むブロック部分とを形成するように、隣接し合う導電層間の前記初期高誘電率誘電層および前記初期ブロック層の部分を除去するステップと
を含む、請求項１に記載の方法。 - 前記初期ブロック層を形成するステップは、前記初期メモリ層を前記初期ブロック層へと部分的に転換するために、熱酸化またはインサイチュ蒸気発生法（ＩＳＳＧ法）のうちの少なくとも一方を実施するステップを含む、請求項５に記載の方法。
- 前記封止構造体を形成することは、前記トンネル層と接触状態になるように誘電材料を形成するステップと、前記メモリ層、前記ブロック層、および前記導電層を封入するステップとを含み、前記誘電材料は、前記複数のゲート構造体を相互に絶縁する、請求項１に記載の方法。
- 前記封止構造体を形成することは、隣接し合う導電層間に空気間隙を形成するステップを含む、請求項７に記載の方法。
- ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互する複数の第１の層および複数の第２の層を基板上に備えるスタック構造体内に初期チャネル構造体を形成するステップと、
前記スタック構造体内に初期スリット開口を形成するステップと、
前記初期チャネル構造体の初期メモリ層を露出するように、前記第２の層の残りの部分を除去するステップと、
前記第１の層の残りの部分および前記初期メモリ層の露出部分を覆うように、初期ブロック層を形成するステップと、
前記初期ブロック層により囲まれた複数の側方凹部内に複数の導電層を形成するステップと、
相互に分離された複数のメモリ部分を有するメモリ層を形成するように、前記初期メモリ層の部分を除去し、相互に分離された複数のブロック部分を形成するように、前記初期ブロック層の部分を除去するステップと、
隣接し合う導電層間にソース構造体を形成するステップと
を含む、方法。 - 前記スタック構造体を形成することが、異なる誘電材料からなる前記複数の第１の層および前記複数の第２の層を形成するステップを含む、請求項９に記載の方法。
- 前記初期チャネル構造体を形成するステップは、
前記スタック構造体を貫通して前記基板内へと鉛直方向に延在するチャネルホールを形成するステップと、
前記チャネルホールの側壁部から中心まで内方へ、前記初期メモリ層、トンネル層、半導体層、および誘電体コアを順次堆積するステップと
を含む、請求項１０に記載の方法。 - 前記初期ブロック層および前記初期メモリ層の前記部分を除去するステップの後に、前記トンネル層を露出するように前記第１の層の前記残りの部分を除去するステップをさらに含む、請求項１１に記載の方法。
- 前記第１の層の前記残りの部分を除去するステップは、前記メモリ層を保持するために、前記第１の層の前記残りの部分のエッチング時間を制御するステップを含む、請求項１２に記載の方法。
- 前記第２の層の前記残りの部分を除去するステップは、前記第１の層の前記残りの部分を覆う前記第２の層の前記残りの部分を選択的にエッチングするために、等方性エッチングプロセスを実施するステップを含み、
前記初期ブロック層を形成するステップは、前記初期メモリ層を前記初期ブロック層へと部分的に転換するために、熱酸化またはインサイチュ蒸気発生法（ＩＳＳＧ法）のうちの少なくとも一方を実施するステップを含む、請求項１０に記載の方法。
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|---|---|---|---|---|
| US11968833B2 (en) * | 2021-01-15 | 2024-04-23 | Macronix International Co., Ltd. | Memory device with vertically separated channels |
| JP2022146030A (ja) * | 2021-03-22 | 2022-10-05 | キオクシア株式会社 | 半導体記憶装置及びその製造方法 |
Citations (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005514769A (ja) | 2001-12-19 | 2005-05-19 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリ及びその形成方法 |
| JP2010140996A (ja) | 2008-12-10 | 2010-06-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011211200A (ja) | 2010-03-26 | 2011-10-20 | Samsung Electronics Co Ltd | ３次元半導体装置 |
| US20110260237A1 (en) | 2010-04-27 | 2011-10-27 | Samsung Electronics Co., Ltd. | Vertical memory devices with quantum-dot charge storage cells |
| US20130093005A1 (en) | 2011-10-17 | 2013-04-18 | Jang-Gn Yun | Three-dimensional semiconductor memory device |
| US20130119455A1 (en) | 2011-11-11 | 2013-05-16 | Macronix International Co., Ltd. | Nand flash with non-trapping switch transistors |
| JP2013534058A (ja) | 2010-06-30 | 2013-08-29 | サンディスク テクノロジィース インコーポレイテッド | 超高密度垂直ｎａｎｄメモリデバイスおよびそれを作る方法 |
| US20150179662A1 (en) | 2010-06-30 | 2015-06-25 | Sandisk Technologies Inc. | Cobalt-containing conductive layers for control gate electrodes in a memory structure |
| US20160064532A1 (en) | 2014-08-26 | 2016-03-03 | SanDisk Technologies, Inc. | Monolithic three dimensional nand strings and methods of fabrication thereof |
| US20160071926A1 (en) | 2014-09-10 | 2016-03-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| US20160086972A1 (en) | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| JP2016100596A (ja) | 2014-11-19 | 2016-05-30 | マクロニクス インターナショナル カンパニー リミテッド | 垂直３ｄメモリデバイス、並びにその製造方法 |
| US20170373086A1 (en) | 2016-06-23 | 2017-12-28 | Sandisk Technologies Llc | Amorphous Silicon Layer In Memory Device Which Reduces Neighboring Word Line Interference |
| US20180033794A1 (en) | 2016-07-27 | 2018-02-01 | Sandisk Technologies Llc | Non-Volatile Memory With Reduced Program Speed Variation |
| US20180040742A1 (en) | 2016-08-04 | 2018-02-08 | Toshiba Memory Corporation | Semiconductor device |
| US20180151588A1 (en) | 2016-11-28 | 2018-05-31 | Sandisk Technologies Llc | Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof |
| US20180219017A1 (en) | 2017-02-01 | 2018-08-02 | Micron Technology, Inc. | Nand memory arrays |
| US20180315771A1 (en) | 2017-04-28 | 2018-11-01 | Micron Technology, Inc. | Arrays Of Elevationally-Extending Strings Of Memory Cells And Methods Of Forming Memory Arrays |
| CN108878438A (zh) | 2017-05-09 | 2018-11-23 | 三星电子株式会社 | 半导体存储器装置及其制造方法 |
| US20190035805A1 (en) | 2017-07-25 | 2019-01-31 | Samsung Electronics Co., Ltd. | Vertical memory device |
| JP2019510362A (ja) | 2016-03-25 | 2019-04-11 | サンディスク テクノロジーズ エルエルシー | 垂直方向に隔離された電荷蓄積領域を含む３次元メモリデバイスおよびその形成方法 |
| CN109643716A (zh) | 2018-11-22 | 2019-04-16 | 长江存储科技有限责任公司 | 三维存储设备及其制造方法 |
| JP2019087748A (ja) | 2017-11-09 | 2019-06-06 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ３次元半導体メモリ装置 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102509915B1 (ko) * | 2015-08-31 | 2023-03-15 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR20180012640A (ko) * | 2016-07-27 | 2018-02-06 | 삼성전자주식회사 | 수직형 메모리 소자 및 이의 제조방법 |
| CN109346480B (zh) * | 2018-10-17 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器以及形成三维存储器的方法 |
| KR20200045112A (ko) * | 2018-10-22 | 2020-05-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| WO2020103088A1 (en) * | 2018-11-22 | 2020-05-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabrication methods thereof |
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Patent Citations (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005514769A (ja) | 2001-12-19 | 2005-05-19 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリ及びその形成方法 |
| JP2010140996A (ja) | 2008-12-10 | 2010-06-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011211200A (ja) | 2010-03-26 | 2011-10-20 | Samsung Electronics Co Ltd | ３次元半導体装置 |
| US20110260237A1 (en) | 2010-04-27 | 2011-10-27 | Samsung Electronics Co., Ltd. | Vertical memory devices with quantum-dot charge storage cells |
| JP2013534058A (ja) | 2010-06-30 | 2013-08-29 | サンディスク テクノロジィース インコーポレイテッド | 超高密度垂直ｎａｎｄメモリデバイスおよびそれを作る方法 |
| US20150179662A1 (en) | 2010-06-30 | 2015-06-25 | Sandisk Technologies Inc. | Cobalt-containing conductive layers for control gate electrodes in a memory structure |
| US20130093005A1 (en) | 2011-10-17 | 2013-04-18 | Jang-Gn Yun | Three-dimensional semiconductor memory device |
| US20130119455A1 (en) | 2011-11-11 | 2013-05-16 | Macronix International Co., Ltd. | Nand flash with non-trapping switch transistors |
| US20160064532A1 (en) | 2014-08-26 | 2016-03-03 | SanDisk Technologies, Inc. | Monolithic three dimensional nand strings and methods of fabrication thereof |
| US20160086972A1 (en) | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| US20160071926A1 (en) | 2014-09-10 | 2016-03-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| JP2016100596A (ja) | 2014-11-19 | 2016-05-30 | マクロニクス インターナショナル カンパニー リミテッド | 垂直３ｄメモリデバイス、並びにその製造方法 |
| JP2019510362A (ja) | 2016-03-25 | 2019-04-11 | サンディスク テクノロジーズ エルエルシー | 垂直方向に隔離された電荷蓄積領域を含む３次元メモリデバイスおよびその形成方法 |
| US20170373086A1 (en) | 2016-06-23 | 2017-12-28 | Sandisk Technologies Llc | Amorphous Silicon Layer In Memory Device Which Reduces Neighboring Word Line Interference |
| US20180033794A1 (en) | 2016-07-27 | 2018-02-01 | Sandisk Technologies Llc | Non-Volatile Memory With Reduced Program Speed Variation |
| US20180040742A1 (en) | 2016-08-04 | 2018-02-08 | Toshiba Memory Corporation | Semiconductor device |
| US20180151588A1 (en) | 2016-11-28 | 2018-05-31 | Sandisk Technologies Llc | Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof |
| US20180219017A1 (en) | 2017-02-01 | 2018-08-02 | Micron Technology, Inc. | Nand memory arrays |
| US20180315771A1 (en) | 2017-04-28 | 2018-11-01 | Micron Technology, Inc. | Arrays Of Elevationally-Extending Strings Of Memory Cells And Methods Of Forming Memory Arrays |
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