KR102509915B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 메모리 소자는 기판의 상부면에 수직 방향으로 적층된 게이트 전극들 및 상기 게이트 전극들 사이에 배치된 절연 패턴들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하며 상기 기판과 연결되는 수직 채널들, 상기 수직 채널들 각각을 둘러싸는 터널링 절연막, 상기 터널링 절연막과 상기 게이트 전극들 사이 및 상기 수직 방향으로 인접하는 상기 절연 패턴들 사이에 배치된 전하 저장 패턴들, 상기 전하 저장 패턴들과 상기 게이트 전극들 사이 및 상기 수직 방향으로 인접하는 상기 절연 패턴들 사이에 배치된 블로킹 절연 패턴들, 및 상기 적층 구조체를 가로지르며, 상기 수직 채널들과 연결되는 비트 라인을 포함하되, 상기 블로킹 절연 패턴들은 상기 게이트 전극들의 수직 두께보다 큰 수직 두께를 가질 수 있다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 비휘발성 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 기판의 상부면에 수직 방향으로 적층된 게이트 전극들 및 상기 게이트 전극들 사이에 배치된 절연 패턴들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하며 상기 기판과 연결되는 수직 채널들, 상기 수직 채널들 각각을 둘러싸는 터널링 절연막, 상기 터널링 절연막과 상기 게이트 전극들 사이에 배치되고, 상기 수직 방향으로 이격된 전하 저장 패턴들, 및 상기 전하 저장 패턴들과 상기 게이트 전극들 사이에 배치되고, 상기 수직 방향으로 이격된 블로킹 절연 패턴들을 포함하되 상기 블로킹 절연 패턴들은 상기 게이트 전극들의 수직 두께보다 큰 수직 두께를 가질 수 있다.
상기 블로킹 절연 패턴들의 수직 두께는 상기 게이트 전극들에서 상기 전하 저장 패턴들로 갈수록 증가할 수 있다.
상기 전하 저장 패턴들의 수직 두께는 상기 블로킹 절연 패턴들에서 상기 터널링 절연막으로 갈수록 증가할 수 있다.
상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들과 동일한 수직 두께를 가질 수 있다.
상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들보다 큰 수직 두께를 가질 수 있다.
상기 블로킹 절연 패턴들의 수직 두께는 균일할 수 있다.
상기 전하 저장 패턴들은 균일한 수직 두께를 갖되, 상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들 보다 작은 수직 두께를 가질 수 있다.
상기 전하 저장 패턴들은 균일한 수직 두께를 갖되, 상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들과 동일한 수직 두께를 가질 수 있다.
상기 게이트 전극들과 상기 블로킹 절연 패턴들 사이에 배치되고, 상기 게이트 전극들의 상부면과 하부면 상으로 연장되는 수평 절연막들을 더 포함하되, 상기 절연 패턴들은 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이로 연장되어 상기 터널링 절연막과 접촉하고, 상기 절연 패턴들은 상기 수직 방향으로 서로 인접하는 상기 수평 절연막들 사이에 제 1 수직 두께, 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이에 제 2 수직 두께 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이에 제 3 수직 두께를 갖고, 상기 절연 패턴들의 상기 제 1 수직 두께는 상기 절연 패턴들의 상기 제 2 수직 두께보다 두껍고, 상기 절연 패턴들의 상기 제 3 수직 두께는 상기 절연 패턴들의 상기 제 2 수직 두께보다 두꺼울 수 있다.
상기 게이트 전극들과 상기 블로킹 절연 패턴들 사이에 배치되고, 상기 게이트 전극들의 상부면과 하부면 상으로 연장되는 수평 절연막들을 더 포함하되, 상기 절연 패턴들은 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이로 연장되어 상기 터널링 절연막과 접촉하고, 상기 절연 패턴들은, 상기 수직 방향으로 서로 인접하는 상기 수평 절연막들 사이에 제 1 수직 두께, 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이에 제 2 수직 두께 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이에 제 3 수직 두께를 갖고, 상기 절연 패턴들의 상기 제 1 수직 두께는 상기 절연 패턴들의 상기 제 2 수직 두께보다 두껍고, 상기 절연 패턴들의 상기 제 2 수직 두께는 상기 절연 패턴들의 상기 제 3 수직 두께보다 두꺼울 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 기판의 상부면에 수직 방향으로 적층된 게이트 전극들 및 상기 게이트 전극들 사이에 배치된 절연 패턴들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하며 상기 기판과 연결되는 수직 채널들, 상기 수직 채널들 각각을 둘러싸는 터널링 절연막, 상기 터널링 절연막과 상기 게이트 전극들 사이에 배치되고 상기 수직 방향으로 이격된 전하 저장 패턴들, 및 상기 전하 저장 패턴들과 상기 게이트 전극들 사이에 배치되고 상기 수직 방향으로 이격된 블로킹 절연 패턴들을 포함하되, 상기 블로킹 절연 패턴들은 상기 게이트 전극들에서 상기 전하 저장 패턴들로 갈수록 증가하는 수직 두께를 갖고, 상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들에서 상기 터널링 절연막으로 갈수록 증가하는 수직 두께를 가질 수 있다.
상기 블로킹 절연 패턴들은 상기 수직 방향으로 서로 인접하는 상기 절연 패턴들 사이의 거리보다 큰 수직 두께를 가질 수 있다.
상기 블로킹 절연 패턴들의 최대 수직 두께는 상기 전하 저장 패턴들의 최소 수직 두께보다 클 수 있다.
상기 블로킹 절연 패턴들의 최대 수직 두께는 상기 전하 저장 패턴들의 최소 수직 두께와 동일할 수 있다.
상기 절연 패턴들은 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이로 연장되어 상기 터널링 절연막과 접촉하되, 상기 블로킹 절연 패턴들 및 상기 전하 저장 패턴들과 사이에 배치된 상기 절연 패턴들의 수직 두께는 상기 터널링 절연막으로 연장되면서 감소될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자에서, 전하 저장 패턴들은 기판의 상부면에 수직으로 서로 분리될 수 있다. 이에 따라, 전하 저장 패턴들에 포함된 전하들이 다른 전하 저장 패턴들로 이동 또는 확산(spread)되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에서, 수직적으로 서로 인접하는 희생 패턴들 사이에 실리콘 산화막과 상기 질화막에 식각 선택성을 갖는 물질을 포함하는 스토퍼들이 형성될 수 있다. 전하 저장막을 분리시키기 위해 블로킹 절연막을 노출시키는 절연 패턴들의 식각 공정이 수행될 때, 블로킹 절연막이 같이 식각되지 않도록 스토퍼들이 막아줄 수 있다. 이에 따라, 절연 패턴들이 식각 될 때 블로킹 절연막이 과도하게 식각되지 않아, 메모리 소자의 전기적 특성이 열화되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자에 관한 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 메모리 소자에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 절단된 단면도들이다.
도 4a 내지 도 4d는 도 3a 및 도 3b의 A를 확대한 확대도들이다.
도 5a 내지 도 16a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 5b 내지 도 16b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 관한 것으로, 도 5a 내지 도 16a의 I-Ⅰ'선 방향으로 절단된 단면도들이다.
도 17 내지 도 19는 도 14b의 B를 확대한 확대도들이다.
도 20 내지 도 23은 도 15b의 C를 확대한 확대도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 실시예들에 따른 반도체 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자에 관한 평면도이다. 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 메모리 소자에 관한 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 절단된 단면도들이다. 도 4a 내지 도 4d는 도 3a 및 도 3b의 A를 확대한 확대도들이다.
도 2 및 도 3a를 참조하면, 기판(100) 상에 복수 개의 적층 구조체(ST)가 배치될 수 있다. 적층 구조체들(ST)은 기판(100) 상에 제 1 방향(X)으로 배열될 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
기판(100) 내에 불순물 영역(102)이 배치될 수 있다. 불순물 영역(102)은 적층 구조체들(ST) 사이에 배치되며 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 연장될 수 있다. 불순물 영역(102)은 공통 소오스 라인일 수 있다. 이 경우, 불순물 영역(102)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 기판(100)의 상부면에 수직인 일 방향(Z)으로 적층된 절연 패턴들(150)과 절연 패턴들(150) 사이에 개재된 게이트 전극들(GE)을 포함할 수 있다. 예를 들어, 절연 패턴들(150) 및 게이트 전극들(GE)은 기판(100) 상에 교대로, 그리고 반복적으로 적층될 수 있다.
게이트 전극들(GE)은 기판(100) 상에 적층된 순서대로 접지 선택 라인(GSL), 워드 라인들(WL), 및 스트링 선택 라인(SSL)으로 사용될 수 있다. 게이트 전극들(GE)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극들(GE)은 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 또는 전이금속(예를 들어, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
절연 패턴들(150)은 반도체 메모리 소자의 특성에 따라 다른 두께를 가질 수 있다. 예를 들어, 최하부 게이트 전극(GE)과 이것의 바로 위에 배치되는 게이트 전극(GE) 사이에 배치되는 절연 패턴(150) 및 최상부 게이트 전극(GE)과 이것의 바로 아래에 배치되는 게이트 전극(GE) 사이에 배치되는 절연 패턴(150)의 두께는 다른 절연 패턴들의 두께보다 더 두꺼울 수 있다. 절연 패턴들(150)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)를 관통하며, 기판(100)과 연결되는 수직 채널들(CH)이 배치될 수 있다. 평면적 관점에서, 수직 채널들(CH)은 제 1 방향(X)으로 일렬(미도시) 또는 지그재그 형태로 배열되며, 제 2 방향(Y)으로 정렬될 수 있다. 수직 채널들(CH)의 바닥면들은 기판(100)의 상부면과 접촉할 수 있고, 수직 채널들(CH)의 측벽은 수직 채널들(CH)의 바닥면들에서 게이트 전극들(GE) 및 절연 패턴들(150)의 측벽들을 따라 일 방향(Z)으로 연장될 수 있다. 수직 채널들(CH)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널들(CH)은 예를 들어, 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
도 3b를 참조하면, 기판(100)과 수직 채널들(CH) 사이에 반도체 기둥(SP)이 더 배치될 수 있다. 반도체 기둥(SP)은 수직 채널들(CH)과 접촉하는 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
다시 도 3a를 참조하면, 수직 채널들(CH)과 적층 구조체들(ST) 사이에 전하 저장 구조체(130)가 배치될 수 있다. 단면적인 관점에서, 전하 저장 구조체(130)는 게이트 전극들(GE)과 수직 채널들(CH) 사이에 배치될 수 있다. 평면적 관점에서, 전하 저장 구조체(130)는 수직 채널들(CH) 각각의 측벽을 둘러쌀 수 있다.
전하 저장 구조체(130)는 터널링 절연막(TL), 전하 저장 패턴들(TLL) 및 블로킹 절연 패턴들(BLL)을 포함할 수 있다. 터널링 절연막(TL)은 수직 채널들(CH)의 측벽을 둘러싸면서 수직 채널들(CH)의 측벽을 따라 일 방향(Z)으로 연장될 수 있다. 터널링 절연막(TL)은 예를 들어, 속이 빈 파이프 형태를 가질 수 있다. 터널링 절연막(TL)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
전하 저장 패턴들(TLL)은 터널링 절연막(TL)과 게이트 전극들(GE) 사이에 배치될 수 있다. 그리고, 전하 저장 패턴들(TLL)은 절연 패턴들(150) 사이로 일 방향(Z)으로 이격될 수 있다. 전하 저장 패턴들(TLL)이 일 방향(Z)으로 이격됨에 따라, 전하 저장 패턴들(TLL)에 포함된 전하들이 다른 전하 저장 패턴들(TLL)로 이동 또는 확산(spread)되는 것을 방지할 수 있다. 전하 저장 패턴들(TLL)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
블로킹 절연 패턴들(BLL)은 전하 저장 패턴들(TLL)과 게이트 전극들(GE) 사이에 배치될 수 있다. 그리고, 블로킹 절연 패턴들(BLL)은 절연 패턴들(150) 사이로 일 방향(Z)으로 이격될 수 있다. 블로킹 절연 패턴들(BLL)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
게이트 전극들(GE)과 블로킹 절연 패턴들(BLL) 사이에 배치되며, 게이트 전극들(GE)의 상부면과 하부면 상으로 연장되는 수평 절연막(160)이 제공될 수 있다. 수평 절연막(160)은 블로킹 절연 패턴들(BLL)과 접촉할 수 있다. 수평 절연막(160)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들어, 수평 절연막(160)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막일 수 있다.
도 4a 내지 도 4d를 참조하면, 블로킹 절연 패턴들(BLL) 및 전하 저장 패턴들(TLL)은 다양한 두께와 형태를 가질 수 있다. 여기서, 블로킹 절연 패턴들(BLL)의 수직 두께(T1)는 절연 패턴들(150)과 접촉하는 블로킹 절연 패턴들(BLL)의 상부면과 하부면 사이의 두께로 정의할 수 있다. 전하 저장 패턴들(TLL)의 수직 두께(T2)는 절연 패턴들(150)과 접촉하는 전하 저장 패턴들(TLL)의 상부면과 하부면 사이의 두께로 정의할 수 있다. 그리고, 절연 패턴들(150) 사이의 거리(BT)는 일 방향(Z)으로 서로 인접하는 절연 패턴들(150) 사이의 거리일 수 있다.
도 4a를 참조하면, 블로킹 절연 패턴들(BLL)은 게이트 전극들(GE)에서 전하 저장 패턴들(TLL)로 갈수록 증가하는 수직 두께(T1)를 가질 수 있다. 이때, 블로킹 절연 패턴들(BLL)은 절연 패턴들(150) 사이의 거리(BT) 보다 큰 최소 수직 두께를 가질 수 있다(BT<T1). 즉, 블로킹 절연 패턴들(BLL)은 게이트 전극들(GE)의 수직 두께보다 큰 최소 수직 두께를 가질 수 있다.
전하 저장 패턴들(TLL)은 블로킹 절연 패턴들(BLL)에서 터널링 절연막(TL)으로 갈수록 증가하는 수직 두께(T2)를 가질 수 있다. 이때, 전하 저장 패턴들(TLL)은 절연 패턴들(150) 사이의 거리(BT)와 동일하거나 또는 작은 최소 수직 두께(T2)를 가질 수 있다. 그리고, 전하 저장 패턴들(TLL)은 블로킹 절연 패턴들(BLL)의 최대 수직 두께 보다 작은 최소 수직 두께를 가질 수 있다(T2<T1).
도 4b를 참조하면, 블로킹 절연 패턴들(BLL)은 게이트 전극들(GE)에서 전하 저장 패턴들(TLL)으로 갈수록 증가하는 수직 두께(T1)를 가질 수 있다. 이때, 블로킹 절연 패턴들(BLL)은 절연 패턴들(150) 사이의 거리(BT) 보다 큰 최소 수직 두께를 가질 수 있다. 즉, 블로킹 절연 패턴들(BLL)은 게이트 전극들(GE)의 수직 두께보다 큰 최소 수직 두께를 가질 수 있다.
전하 저장 패턴들(TLL)은 블로킹 절연 패턴들(BLL)에서 터널링 절연막(TL)으로 갈수록 증가하는 수직 두께(T2)를 가질 수 있다. 이때, 전하 저장 패턴들(TLL)은 절연 패턴들(150) 사이의 거리(BT) 보다 큰 최소 수직 두께를 가질 수 있다. 전하 저장 패턴들(TLL)의 최소 수직 두께는 블로킹 절연 패턴들(BLL)의 최대 수직 두께와 동일할 수 있다.
도 4c를 참조하면, 블로킹 절연 패턴들(BLL)은 균일한 수직 두께(T1)를 가질 수 있다. 블로킹 절연 패턴들(BLL)은 절연 패턴들(150) 사이의 거리(BT) 보다 큰 수직 두께를 가질 수 있다. 즉, 블로킹 절연 패턴들(BLL)은 게이트 전극들(GE)의 수직 두께보다 큰 수직 두께를 가질 수 있다.
전하 저장 패턴들(TLL)은 균일한 수직 두께(T2)를 가질 수 있다. 전하 저장 패턴들(TLL)은 절연 패턴들(150) 사이의 거리(BT)와 동일한 수직 두께(T2)를 가질 수 있고(T2=BT), 블로킹 절연 패턴들(BLL)의 수직 두께(T1) 보다 작은 수직 두께(T2)를 가질 수 있다(T2<T1).
도 4d를 참조하면, 블로킹 절연 패턴들(BLL) 및 전하 저장 패턴들(TLL)은 균일한 수직 두께들(T1, T2)을 가질 수 있다. 블로킹 절연 패턴들(BLL) 및 전하 저장 패턴들(TLL)은 서로 동일한 수직 두께들을 가질 수 있다(T1=T2). 블로킹 절연 패턴들(BLL) 및 전하 저장 패턴들(TLL)은 절연 패턴들(150) 사이의 거리(BT) 보다 큰 수직 두께(T1, T2)를 가질 수 있다(T1, T2>BT). 즉, 블로킹 절연 패턴들(BLL) 및 전하 저장 패턴들(TLL)은 게이트 전극들(GE)의 수직 두께보다 큰 수직 두께를 가질 수 있다.
한편, 절연 패턴들(150)은 일 방향(Z)으로 서로 인접하는 블로킹 절연 패턴들(BLL) 사이 및 일 방향(Z)으로 서로 인접하는 전하 저장 패턴들(TLL) 사이로 연장되어, 터널링 절연막(TL)과 접촉할 수 있다. 이때, 절연 패턴들(150) 일 방향(Z)으로 서로 인접하는 다수의 막들 사이에 배치되기 때문에, 절연 패턴들(150)은 그 위치에 따라 서로 다른 두께를 가질 수 있다.
도 4a 내지 도 4d를 참조하면, 절연 패턴들(150)은 일 방향(Z)으로 서로 인접하는 수평 절연막들(160) 사이의 제 1 두께(QT1), 일 방향(Z)으로 서로 인접하는 블로킹 절연 패턴들(BLL) 사이의 제 2 두께(QT2) 및 일 방향(Z)으로 서로 인접하는 전하 저장 패턴들(TLL) 사이의 제 3 두께(QT3)를 가질 수 있다.
도 4a를 참조하면, 절연 패턴들(150)의 제 1 두께(QT1)는 절연 패턴들(150)의 제 2 두께(QT2)의 최대 두께보다 큰 두께를 가질 수 있고, 절연 패턴들(150)의 제 3 두께(QT3)는 절연 패턴들(150)의 제 2 두께(QT2)의 최대 두께보다 큰 두께를 가질 수 있다.
도 4b를 참조하면, 절연 패턴들(150)의 제 1 두께(QT1)는 절연 패턴들(150)의 제 2 두께(QT2) 보다 두꺼울 수 있고, 절연 패턴들(150)의 제 2 두께(QT2)은 절연 패턴들(150)의 제 3 두께(QT3)보다 두꺼울 수 있다(QT1>QT2>QT3). 이에 따라, 상기 절연 패턴들(150)은 일 방향(Z)으로 서로 인접하는 절연 패턴들(150)에서 상기 터널링 절연막(TL)으로 연장되면서 점차적으로 감소하는 두께를 가질 수 있다.
도 4c를 참조하면, 절연 패턴들(150)의 제 1 두께(QT1)는 절연 패턴들(150)의 제 2 두께(QT2) 보다 큰 두께를 가질 수 있고(QT2<QT1), 절연 패턴들(150)의 제 3 두께(QT3)는 절연 패턴들(150)의 제 2 두께(QT2) 보다 큰 두께를 가질 수 있다(QT3<QT2).
도 4d를 참조하면, 절연 패턴들(150)의 제 1 두께(QT1)는 절연 패턴들(150)의 제 2 두께(QT2)보다 두꺼울 수 있고, 절연 패턴들(150)는 절연 패턴들(150)의 제 2 두께(QT2)와 동일한 두께(QT3)를 가질 수 있다. (QT1<QT2=QT3).
다시 도 3a를 참조하면, 적층 구조체들(ST)을 관통하며, 각 수직 채널들(CH) 내에 배치되는 캐핑막(128)이 배치될 수 있다. 캐핑막(128)은 수직 채널들(CH)에 둘러싸일 수 있다. 캐핑막(128)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.
수직 채널들(CH), 캐핑막(128) 및 전하 저장 구조체(130)의 상부에 패드(D)가 배치될 수 있다. 패드(D)는 수직 채널들(CH)과 접촉하여 전기적으로 연결될 수 있다. 패드(D)는 기판(100)에 도핑된 불순물(예를 들어, P형 불순물)과 다른 도전형의 불순물로 도핑된 실리콘층일 수 있다. 일 예로, 패드(D)는 N형의 불순물이 도핑될 수 있다. 패드(D)는 반도체 메모리 소자에서 드레인 전극일 수 있다.
적층 구조체들(ST) 상에 마스크 패턴(140)이 배치될 수 있다. 마스크 패턴(140)은 적층 구조체(ST)의 최상부 절연 패턴(140)의 상부면과 패드(D)의 상부면을 덮을 수 있다.
적층 구조체들(ST) 사이에 배치되고 불순물 영역(102)과 연결되는 도전막(173)이 배치될 수 있다. 도전막(173)은 불순물 영역(102)을 따라 제 2 방향(Y)으로 연장되어 라인 형태 또는 직사각형 형태를 가질 수 있다. 도전막(173)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄) 또는 전이금속(티타늄 또는 탄탈륨)으로 형성될 수 있다. 도전막(173)과 적층 구조체들(ST) 사이에 스페이서(171)가 개재될 수 있다. 스페이서(171)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
분리 패턴들(140) 상에 층간 절연막(175)이 배치될 수 있다. 층간 절연막(175)은 마스크 패턴(140)의 상부면과 도전막(173)의 상부면을 덮을 수 있다. 층간 절연막(175)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 어느 하나일 수 있다.
층간 절연막(175)을 관통하며 패드(D)와 접촉하는 콘택 플러그(177)가 배치될 수 있다. 콘택 플러그(177)는 도핑된 실리콘 또는 금속성 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))를 포함할 수 있다. 층간 절연막(230) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL) 각각은 적층 구조체(ST)를 가로지르며, 콘택 플러그(177) 상에 배치되어 제 1 방향(X)으로 배열된 복수 개의 수직 채널들(CH)과 연결될 수 있다. 비트 라인들(BL)은 도전물질을 포함할 수 있다.
도 5a 내지 도 16a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 5b 내지 도 16b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 관한 것으로, 도 5a 내지 도 16a의 -Ⅰ'선 방향으로 절단된 단면도들이다. 도 17 내지 도 19은 도 14b의 B를 확대한 확대도들이다. 도 20 내지 도 23은 도 15b의 C를 확대한 확대도들이다.
도 5a 및 도 5b를 참조하면, 기판(100)은 셀 어레이 영역을 포함할 수 있다. 기판(100) 상에 몰딩 구조체(MS)가 형성될 수 있다. 몰딩 구조체(MS)은 기판(100) 상에 교대로 그리고 반복적으로 적층된 절연막들(111) 및 희생막들(113)을 포함할 수 있다. 절연막들(111)은 희생막들(113)에 대한 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(111)은 실리콘 산화막일 수 있고, 희생막들(113)을 실리콘 질화막일 수 있다.
도 6a 및 도 6b를 참조하면, 몰딩 구조체(MS)의 일부분을 식각하여 채널 홀들(120)을 형성할 수 있다. 채널 홀들(120)은 몰딩 구조체(MS) 상에 마스크 패턴(미도시)를 형성하고, 마스크 패턴에 노출된 몰딩 구조체(MS)을 식각하여 형성될 수 있다. 채널 홀들(120)을 형성하기 위한 식각공정은 기판(100)의 상부면이 노출될 때까지 진행될 수 있다. 도면에 도시하지 않았지만, 식각 공정에 의해 기판(100)의 상부면이 과도 식각(over etch)에 의해 리세스될 수 있다. 채널 홀들(120)은 제 1 방향(X)으로 서로 이격되며 지그재그 형태 또는 일렬로 배열될 수 있고, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 정렬될 수 있다.
도 7a 및 도 7b를 참조하면, 채널 홀들(120)에 노출된 절연막들(111)의 측벽들에 트리밍 공정을 진행하여 절연막들(111)의 일부분이 식각될 수 있다. 이에 따라, 절연막들(111)의 측벽들이 리세스될 수 있다. 이에 따라, 절연막들(111) 사이의 채널 홀들(120)의 폭은 넓어질 수 있다.
몰딩 구조체(MS) 상에 식각 정지막(122)이 형성될 수 있다. 식각 정지막(122)은 기판(100)의 상부면, 채널 홀들(120)에 노출된 절연막들(111) 및 희생막들(113)의 측벽들, 및 몰딩 구조체(MS)의 상부면을 덮도록 형성될 수 있다. 그리고, 식각 정지막(122)은 절연막들(111)이 리세스되어 형성된 희생막들(113) 사이의 영역을 채울 수 있다. 식각 정지막(122)은 절연막들(111) 및 희생막들(113)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(122)은 폴리 실리콘막일 수 있다.
도 8a 및 도 8b를 참조하면, 식각 정지막(122)을 이방성 식각 공정을 수행하여 식각하여 희생막들(113) 사이의 영역 내에 스토퍼들(stopper; 124)이 형성될 수 있다. 식각 공정은 습식 식각 공정 또는 건식 식각 공정이 수행될 수 있다. 스토퍼들(124) 각각은 링(ring) 형태를 가지며, 희생막들(113) 사이에 각각 배치될 수 있다. 이에 따라, 기판(100)에 일 방향(Z)으로 적층된 복수 개의 스토퍼들(124)이 채널 홀들(120) 내에 배치될 수 있다.
도 9a 및 도 9b를 참조하면, 채널 홀들(120)의 측벽 상에 전하 저장 구조체(130)를 형성할 수 있다. 전하 저장 구조체(130)는 채널 홀들(120)의 측벽들을 덮고, 채널 홀들(120)에 노출된 기판(100)의 상부면 일부를 덮을 수 있다. 구체적으로, 채널 홀들(120)의 내벽을 컨포말하게 덮는 제 1 절연막, 제 2 절연막 및 제 3 절연막을 형성할 수 있다. 그리고, 기판(100)의 상부면을 덮는 제 1 내지 제 3 절연막들의 일부분을 건식 식각 공정으로 식각하여 기판(100)의 상부면을 노출시켜 전하 저장 구조체(130)를 형성할 수 있다.
전하 저장 구조체(130)은 채널 홀들(120)의 측벽들 상에 차례로 형성된 블로킹 절연막(132), 전하 저장막(134), 및 터널링 절연막(TL)을 포함할 수 있다. 블로킹 절연막(132)은 예를 들어, 실리콘 산화막일 수 있고, 전하 저장막(134)은 예를 들어, 실리콘 질화막일 수 있고, 터널링 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고유전율을 갖는 절연막(예를 들어, 금속 산화물)일 수 있다. 평면적인 관점에서, 스토퍼들(124)은 전하 저장 구조체(130)를 둘러쌀 수 있다.
도 3b를 참조하면, 전하 저장 구조체(130)를 형성하기 전에, 채널 홀들(130)내에 반도체 기둥(SP)을 형성하는 것을 더 포함할 수 있다. 반도체 기둥(SP)은 채널 홀들(120)에 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
다시 도 9a 및 도 9b를 참조하면, 전하 저장 구조체(130)가 형성된 채널 홀들(120) 내에 수직 채널들(CH)이 형성될 수 있다. 수직 채널들(CH) 각각은 터널링 절연막(TL)의 측벽, 터널링 절연막(TL)에 의해 노출된 블로킹 절연막(132) 및 전하 저장막(134)의 하부 측벽들을 덮을 수 있고, 전하 저장 구조체(130)에 의해 노출된 기판(100)의 상부면을 덮을 수 있다. 수직 채널들(CH)은 다결정 실리콘막, 유기 반도체막, 탄소 나노 구조체 중 적어도 하나를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 수직 채널들(CH)이 형성된 채널 홀들(120) 내에 캐핑막(128)이 형성될 수 있다. 캐핑막(128)은 채널 홀들(120)을 완전히 채울 수 있다. 캐핑막(128)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 캐핑막(128)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 캐핑막(128)을 형성하기 전에, 수직 채널들(CH)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널들(CH) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
전하 저장 구조체(130), 수직 채널들(CH) 및 캐핑막(128)의 상부에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(130), 수직 채널들(CH) 및 캐핑막(128)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성할 수 있다. 다른 예로, 패드(D)는 전하 저장 구조체(130), 수직 채널들(CH) 및 캐핑막(128)의 상부 영역들에 수직 채널들(CH)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 몰딩 구조체(MS) 내에 트렌치들(T)을 형성하여 복수 개의 적층 구조체(ST)를 형성할 수 있다. 트렌치들(T)은 몰딩 구조체(MS) 상에 마스크 패턴(140)을 형성하고, 마스크 패턴(140)을 식각 마스크로 사용하여, 몰딩 구조체(MS)를 기판(100)의 상부면이 노출될 때까지 이방성 식각하여 형성될 수 있다. 트렌치들(T)은 제 2 방향(Y)으로 연장되도록 형성될 수 있다. 트렌치들(T)은 라인 형태 또는 직사각형 형태로 형성될 수 있다.
트렌치들(T)은 적층 구조체들(ST)을 정의할 수 있다. 적층 구조체들(ST)은 제 1 방향(X)으로 배열될 수 있다. 적층 구조체들(ST) 각각은 기판(100)의 상에 차례로 그리고 교대로 적층된 제 1 희생 패턴들(112) 및 제 2 희생 패턴들(114)을 포함할 수 있다. 제 1 희생 패턴들(112)은 절연막들(111)이 패터닝되어 형성된 것일 수 있고, 제 2 희생 패턴들(114)은 희생막들(113)이 패터닝되어 형성된 것일 수 있다. 제 1 희생 패턴들(112) 및 제 2 희생 패턴들(114)의 측벽들은 트렌치들(T)에 의해 노출될 수 있다.
도 12a 및 도 12b를 참조하면, 트렌치들(T)에 노출된 제 1 희생 패턴들(112)을 식각 공정으로 제거하여 제 2 희생 패턴들(114) 사이에 스토퍼들(124)을 노출시키는 제 1 리세스 영역들(R1)을 형성할 수 있다. 제 1 희생 패턴들(112)은 제 2 희생 패턴들(114) 및 스토퍼들(124)에 대하여 식각 선택성을 갖는 식각 레시피(예를 들어, 불산(HF))를 사용하여 제거될 수 있다. 이에 따라, 제 1 희생 패턴들(112)이 식각되는 동안 제 2 희생 패턴들(114) 및 스토퍼들(124)은 식각되지 않을 수 있다. 그리고, 블로킹 절연막(132)은 스토퍼들(124)에 둘러싸여 있기 때문에 제 1 리세스 영역들(R1)에 노출되지 않고, 식각 공정에 의해 식각되지 않을 수 있다. 이에 따라 제 1 희생 패턴들(112)을 식각하는 식각 공정에서 블로킹 절연막(132)이 과 식각(over etch)되는 문제점을 해결할 수 있다.
도 13a 및 도 13b를 참조하면, 제 1 리세스 영역들(R1)에 노출된 스토퍼들(124)을 식각하여 제 2 희생 패턴들(114) 사이에 배치된 블로킹 절연막(132)의 일부분을 노출시킬 수 있다. 스토퍼들(124)은 제 2 희생 패턴들(114) 및 블로킹 절연막(132)에 대하여 식각 선택성을 갖는 식각 레시피(예를 들어, 질산(HNO3) 또는 질산(HNO3)을 물이나 초산(CH3COOH)과 혼합된 용액)를 사용하여 제거될 수 있다. 이에 따라, 스토퍼들(124)이 식각되는 동안 제 2 희생 패턴들(114) 및 블로킹 절연막(132)은 식각되지 않을 수 있다.
도 14a 및 도 14b를 참조하면, 제 1 리세스 영역들(R1)에 노출된 블로킹 절연막(132)의 일부분을 식각하여 제 2 희생 패턴들(114) 사이에 배치된 전하 저장막(134)의 일부분을 노출시킬 수 있다. 블로킹 절연막(132)의 일부분은 제 2 희생 패턴들(114) 및 전하 저장막(134)에 대하여 식각 선택성을 갖는 식각 레서피(예를 들어, 불산(HF))를 사용하여 제거될 수 있다. 이에 따라, 블로킹 절연막(132)의 일부분이 식각되는 동안 제 2 희생 패턴들(114) 및 전하 저장막(134)은 식각되지 않을 수 있다.
블로킹 절연막(132)의 일부분이 식각됨에 따라, 복수 개의 블로킹 절연 패턴(BLL)이 형성될 수 있다. 블로킹 절연 패턴들(BLL)은 일 방향(Z)으로 서로 인접하는 제 1 리세스 영역들(R1) 사이에 형성될 수 있다.
도 17 내지 도 19를 참조하면, 블로킹 절연 패턴들(BLL)은 블로킹 절연막(132)을 식각하기 위한 공정 조건에 따라 다양한 두께 및 모양을 갖도록 형성될 수 있다. 여기서, 제 2 희생 패턴들(114)의 수직 두께(HT1)는 제 2 희생 패턴들(114)의 상부면과 하부면 사이의 두께로 정의할 수 있다. 블로킹 절연 패턴들(BLL)의 수직 두께(T1)는 일 방향(Z)으로 서로 인접하는 리세스 영역들(R1)에 노출된 블로킹 절연 패턴들(BLL)의 상부면과 하부면 사이의 두께로 정의할 수 있다.
일 실시예에 따르면, 도 17 및 도 18을 참조하면, 블로킹 절연 패턴들(BLL)은 제 2 희생 패턴들(114)의 수직 두께(HT1)보다 작은 수직 두께(T1)를 갖도록 형성될 수 있다. 이는, 제 2 희생 패턴들(114)에 노출된 블로킹 절연막(132)의 일부분을 식각 할 때, 식각하고자 하는 블로킹 절연막(132)의 일부분에 인접하는 블로킹 절연막(132)의 일부분이 같이 식각되는 경우일 수 있다.
일 예로, 도 17과 같이, 블로킹 절연 패턴들(BLL)은 제 2 희생 패턴들(114)에서 전하 저장막(134)으로 갈수록 증가하는 수직 두께(T1)를 가질 수 있다. 이때, 블로킹 절연 패턴들(BLL)의 최소 수직 두께(T1)는 제 2 희생 패턴들(114)의 두께보다 작을 수 있다.
다른 예로, 도 18과 같이, 블로킹 절연 패턴들(BLL)은 균일한 수직 두께(T1)를 가질 수 있다.
일 실시예에 따르면, 도 19를 참조하면, 블로킹 절연 패턴들(BLL)은 제 2 희생 패턴들(114)의 수직 두께(HT1)와 동일한 수직 두께(T1)를 갖도록 형성될 수 있다(HT1=T1). 이는, 제 2 희생 패턴들(114)에 노출된 블로킹 절연막(132)의 일부분을 식각 할 때, 식각하고자 하는 블로킹 절연막(132)의 일부분에 인접하는 블로킹 절연막(132)의 일부분이 같이 식각되지 않는 경우일 수 있다. 즉, 식각 하고자 하는 블로킹 절연막(132)의 일부분만 식각되는 경우일 수 있다. 블로킹 절연 패턴들(BLL)은 균일한 수직 두께(T1)를 가질 수 있다.
다시 도 15a 및 도 15b를 참조하면, 제 1 리세스 영역들(R1)에 노출된 전하 저장막(134)의 일부분을 식각하여 제 2 희생 패턴들(114) 사이에 배치된 터널링 절연막(TL)의 일부분을 노출시킬 수 있다. 전하 저장막(134)의 일부분은 블로킹 절연 패턴들(BLL) 및 터널링 절연막(TL)에 대하여 식각 선택성을 갖는 식각 레서피(예를 들어, 인산(H3PO4)을 사용하여 제거될 수 있다. 이에 따라, 전하 저장막(134)의 일부분이 식각되는 동안 블로킹 절연 패턴들(BLL) 및 터널링 절연막(TL)은 식각되지 않을 수 있다.
전하 저장막(134)의 일부분이 식각됨에 따라, 복수 개의 전하 저장 패턴들(TLL)이 형성될 수 있다. 전하 저장 패턴들(TLL)은 블로킹 절연 패턴들(BLL) 과 터널링 절연막(TL) 사이에 형성될 수 있으며, 일 방향(Z)으로 서로 이격될 수 있다. 전하 저장 패턴들(TLL)이 형성됨에 따라, 전하 저장 구조체(130)는 터널링 절연막(TL), 블로킹 절연 패턴들(BLL) 및 전하 저장 패턴들(TLL)을 포함할 수 있다.
전하 저장막(134)과 제 2 희생 패턴들(114)은 동일한 물질을 포함하는 경우, 전하 저장막(134)의 일부분을 식각하는 식각 공정 동안에 제 2 희생 패턴들(114)의 일부분이 같이 식각될 수 있다. 도 20 내지 도 23을 참조하면, 전하 저장막(134)의 일부분을 식각하는 식각 공정 후의 제 2 희생 패턴들(114)의 수직 두께(HT2)는 식각 공정 전의 제 2 희생 패턴들(114)의 수직 두께(HT1)보다 얇아질 수 있다(HT2<HT1). 따라서, 제 2 희생 패턴들(114)은 블로킹 절연 패턴들(BLL)의 수직 두께(T1)보다 작은 수직 두께(HT2)를 갖도록 바뀔 수 있다.
도 20 내지 도 23을 참조하면, 전하 저장 패턴들(TLL)은 전하 저장막(134)을 식각하기 위한 공정 조건에 따라 다양한 두께 및 모양을 갖도록 형성될 수 있다. 여기서, 전하 저장 패턴(TLL)의 수직 두께(T2)는 일 방향(Z)으로 서로 인접하는 리세스 영역들(R1)에 노출된 전하 저장 패턴(TLL)의 상부면과 하부면 사이의 두께로 정의할 수 있다.
도 20을 참조하면, 전하 저장 패턴들(TLL)은 블로킹 절연 패턴들(BLL)에서 터널 절연막(TL)으로 갈수록 증가하는 수직 두께(T2)를 갖도록 형성될 수 있다. 이때, 전하 저장 패턴들(TLL)은 제 2 희생 패턴들(114)의 두께(HT2)보다 동일하거나 또는 보다 작은 최소 수직 두께를 가질 수 있다.
도 21을 참조하면, 전하 저장 패턴들(TLL)은 균일한 수직 두께(T2)를 갖도록 형성될 수 있다. 이때, 전하 저장 패턴들(TLL)은 제 2 희생 패턴들(114)의 두께(HT2)와 동일한 수직 두께를 가질 수 있고(T2=HT2), 블로킹 절연 패턴들(BLL) 보다 작은 수직 두께(T2)를 가질 수 있다(T2<T1).
도 20와 도 21과 같은 경우, 제 2 희생 패턴들(114) 및 블로킹 절연 패턴들(TLL)에 노출된 전하 저장막(134)의 일부분을 식각 할 때, 블로킹 절연 패턴들(BLL)과 터널 절연막(TL) 사이에 배치되고, 리세스 영역들(R1)에 인접한 전하 저장막(134)의 일부분이 식각되는 경우일 수 있다.
도 22를 참조하면, 전하 저장 패턴들(TLL)은 블로킹 절연 패턴들(BLL)에서 터널 절연막(BL)으로 갈수록 증가하는 수직 두께(T2)를 갖도록 형성될 수 있다. 이때, 전하 저장 패턴들(TLL)은 제 2 희생 패턴들(114)의 두께(HT2)보다 큰 최소 수직 두께를 가질 수 있다. 전하 저장 패턴들(TLL)의 최소 수직 두께는 블로킹 절연 패턴들(BLL)의 최대 수직 두께와 동일할 수 있다.
도 23을 참조하면, 전하 저장 패턴들(TLL)은 균일한 수직 두께(T2)를 갖도록 형성될 수 있다. 이때, 전하 저장 패턴들(TLL)은 제 2 희생 패턴들(114)의 두께(HT2)보다 작을 수직 두께(T2)를 가질 수 있고(H2<HT2), 블로킹 절연 패턴들(BLL)의 수직 두께(T1)와 동일한 수직 두께(T2)를 가질 수 있다(T1=T2).
도 22 및 도 24와 같은 경우, 제 2 희생 패턴들(114) 및 블로킹 절연 패턴들(TLL)에 노출된 전하 저장막(134)의 일부분을 식각 할 때, 블로킹 절연 패턴들(BLL)과 터널 절연막(TL) 사이에 배치된 전하 저장막(134)의 일부분이 같이 식각되지 않는 경우일 수 있다. 즉, 제 1 리세스 영역들(R1)에 노출된 전하 저장막(134)의 일부분만 식각되는 경우일 수 있다.
다시 도 16a 및 도 16b를 참조하면, 제 1 리세스 영역들(R1) 내에 절연 패턴들(150)을 형성할 수 있다. 구체적으로, 제 1 리세스 영역들(R1)을 채우는 절연막(미도시)을 트렌치들(T) 내에 형성할 수 있다. 그리고, 제 2 희생 패턴들(114)의 측벽들이 노출되도록 트렌치들(T) 내에 형성된 절연막 일부분을 제거하여 제 1 리세스 영역들(R1) 내에 국부적으로 절연 패턴들(150)을 형성할 수 있다. 절연 패턴들(150)은 예를 들어, 실리콘 산화막으로 형성될 수 있다.
트렌치들(T)에 노출된 제 2 희생 패턴들(114)을 제거하여 절연 패턴들(150) 사이에 제 2 리세스 영역들(R2)을 형성할 수 있다. 제 2 희생 패턴들(114)은 절연 패턴들(150)과 식각 선택성을 갖는 물질을 포함하기 때문에, 제 2 희생 패턴들(114)이 제거될 때 절연 패턴들(150)은 제거되지 않을 수 있다. 제 2 희생 패턴들(114)을 식각하는 식각 공정은 습식 식각 및/또는 등방성 건식 식각일 수 있다. 일 예로, 제 2 희생 패턴들(114)이 실리콘 질화막이고 절연 패턴들(150)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
다시 도 3a 및 도 3b를 참조하면, 제 2 리세스 영역들(R2) 내에, 제 2 리세스 영역들(R2)에 노출된 막들의 표면들을 덮는 수평 절연막(160)이 형성될 수 있다. 상세하게, 수평 절연막(160)은 제 2 리세스 영역들(R2)에 노출된 절연 패턴들(150)의 상부면 및 하부면, 및 블로킹 절연 패턴들(BLL)의 측벽 일부분을 컨포말하게 덮도록 형성될 수 있다.
수평 절연막(160)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들어, 수평 절연막(160)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막일 수 있다. 수평 절연막(160)은 유전막(예를 들어, Al2O3 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO), 하프늄실리콘옥사이드(HfSiO) 등의 하이-케이(high-k) 물질로)일 수 있다.
제 2 리세스 영역들(R2)에 도전 물질을 채워 게이트 전극들(GE)을 형성할 수 있다. 게이트 전극들(GE)을 형성하는 것은 제 2 리세스 영역들(R2)을 채우는 도전막(미도시)을 형성한 후, 트렌치들(T) 내에 형성된 도전막을 제거하는 식각 공정을 진행하여 제 2 리세스 영역들(R2) 내에만 국부적으로 도전막을 남기는 단계를 포함할 수 있다.
게이트 전극들(GE)을 형성한 후, 트렌치들(T)에 노출된 기판(100) 내에 불순물 영역(102)을 형성할 수 있다. 불순물 영역(102)은 이온 주입 공정을 통해 형성될 수 있다. 불순물 영역(102)은 기판(100)과 다른 도전형을 가질 수 있다.
트렌치들(T) 내에 스페이서(171) 및 도전막(173)을 차례로 형성할 수 있다. 상세하게, 스페이서(171)는 트렌치들(T)의 측벽들을 덮도록 형성될 수 있다. 스페이서(171)를 형성하는 것은 트렌치들(T)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성한 후, 기판(100)의 상부면이 노출되도록 트렌치들(T)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다. 스페이서(171)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 도전막(173)은 스페이서(171)가 형성된 트렌치들(T) 내를 채울 수 있다. 도전막(173)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD)을 수행하여 형성될 수 있다. 도전막(173)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄) 또는 전이금속(티타늄 또는 탄탈륨)으로 형성될 수 있다.
도전막(173)을 형성한 후에, 마스크 패턴(140) 상에 층간 절연막(175)이 형성될 수 있다. 층간 절연막(175)은 마스크 패턴(140)의 상부면, 스페이서(171) 및 도전막(173)의 상부면들을 덮을 수 있다. 층간 절연막(175)은 예를 들어, 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막)을 포함할 수 있다.
층간 절연막(175) 및 마스크 패턴(140)을 관통하여 패드(D)와 접촉하는 콘택 플러그(177)가 형성될 수 있다. 콘택 플러그(177)는 도핑된 실리콘 또는 도전 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
층간 절연막(175) 상에 콘택 플러그(177)과 접촉하는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 적층 구조체들(ST)을 가로지르며 제 1 방향(X)으로 배열된 수직 채널들(CH)과 연결될 수 있다. 비트 라인들(BL)은 도전 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
128: 캐핑막
130: 전하 저장 구조체
171: 스페이서
173: 도전막
CH: 수직 채널
ST: 적층 구조체
BL: 비트 라인

Claims (10)

  1. 기판의 상부면에 수직 방향으로 적층된 게이트 전극들 및 상기 게이트 전극들 사이에 배치된 절연 패턴들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하며 상기 기판과 연결되는 수직 채널들;
    상기 수직 채널들 각각을 둘러싸는 터널링 절연막;
    상기 터널링 절연막과 상기 게이트 전극들 사이에 배치되고, 상기 수직 방향으로 이격된 전하 저장 패턴들; 및
    상기 전하 저장 패턴들과 상기 게이트 전극들 사이에 배치되고, 상기 수직 방향으로 이격된 블로킹 절연 패턴들을 포함하되,
    상기 전하 저장 패턴들 각각 및 상기 블로킹 절연 패턴들 각각은 이에 인접한 상기 절연 패턴들과 직접 접촉하는 상면 및 바닥면을 갖고,
    상기 절연 패턴들은 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이로 연장되어 상기 터널링 절연막과 접촉하고,
    상기 블로킹 절연 패턴들은 상기 게이트 전극들의 수직 두께보다 큰 수직 두께를 갖는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 블로킹 절연 패턴들의 수직 두께는 상기 게이트 전극들에서 상기 전하 저장 패턴들로 갈수록 증가하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 전하 저장 패턴들의 수직 두께는 상기 블로킹 절연 패턴들에서 상기 터널링 절연막으로 갈수록 증가하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들과 동일한 수직 두께를 갖는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들보다 큰 수직 두께를 갖는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 블로킹 절연 패턴들의 수직 두께는 균일한 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 전하 저장 패턴들은 균일한 수직 두께를 갖되,
    상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들 보다 작은 수직 두께를 갖는 반도체 메모리 소자.
  8. 제 6 항에 있어서,
    상기 전하 저장 패턴들은 균일한 수직 두께를 갖되,
    상기 전하 저장 패턴들은 상기 블로킹 절연 패턴들과 동일한 수직 두께를 갖는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 게이트 전극들과 상기 블로킹 절연 패턴들 사이에 배치되고, 상기 게이트 전극들의 상부면과 하부면 상으로 연장되는 수평 절연막들을 더 포함하되,
    상기 절연 패턴들은:
    상기 수직 방향으로 서로 인접하는 상기 수평 절연막들 사이에 제 1 수직 두께, 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이에 제 2 수직 두께 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이에 제 3 수직 두께를 갖고,
    상기 절연 패턴들의 상기 제 1 수직 두께는 상기 절연 패턴들의 상기 제 2 수직 두께보다 두껍고, 상기 절연 패턴들의 상기 제 3 수직 두께는 상기 절연 패턴들의 상기 제 2 수직 두께보다 두꺼운 반도체 메모리 소자.
  10. 제 1 항에 있어서,
    상기 게이트 전극들과 상기 블로킹 절연 패턴들 사이에 배치되고, 상기 게이트 전극들의 상부면과 하부면 상으로 연장되는 수평 절연막들을 더 포함하되,
    상기 절연 패턴들은:
    상기 수직 방향으로 서로 인접하는 상기 수평 절연막들 사이에 제 1 수직 두께, 상기 수직 방향으로 서로 인접하는 상기 블로킹 절연 패턴들 사이에 제 2 수직 두께 및 상기 수직 방향으로 서로 인접하는 상기 전하 저장 패턴들 사이에 제 3 수직 두께를 갖고,
    상기 절연 패턴들의 상기 제 1 수직 두께는 상기 절연 패턴들의 상기 제 2 수직 두께보다 두껍고, 상기 절연 패턴들의 상기 제 2 수직 두께는 상기 절연 패턴들의 상기 제 3 수직 두께보다 두꺼운 반도체 메모리 소자.



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