KR102524808B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 하부 영역 상에 배치되는 블로킹 유전체; 상기 블로킹 유전체와 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체; 상기 층간 절연 층과 상기 블로킹 유전체 사이의 경계 영역 내에 배치되는 측면 불순물 영역; 및 상기 하부 영역과 상기 블로킹 유전체 사이의 경계 영역 내에 배치되는 하부 불순물 영역을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 불순물 영역을 포함하는 반도체 소자에 관한 것이다.
플래쉬 메모리 등과 같은 반도체 소자에서, 집적도는 반도체 제품의 가격을 결정할 수 있는 중요한 요인 중 하나이다. 이러한 반도체 소자의 집적도를 증가시키기 위하여 반도체 웨이퍼의 대구경화와 함께, 3차원적으로 배열되는 메모리 셀들을 포함하는 3차원 반도체 소자가 제안되고 있다. 이러한 3차원 반도체 소자의 집적도를 증가시키기 위하여 3차원 반도체 소자의 구성요소들을 점점 작게 형성하면서 이러한 3차원 반도체 소자의 불량률이 점정 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 산포 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 반도체 소자를 제공한다. 이 반도체 소자는 하부 영역 상에 배치되는 블로킹 유전체; 상기 블로킹 유전체와 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체; 상기 층간 절연 층과 상기 블로킹 유전체 사이의 경계 영역 내에 배치되는 측면 불순물 영역; 및 상기 하부 영역과 상기 블로킹 유전체 사이의 경계 영역 내에 배치되는 하부 불순물 영역을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 메모리 셀 수직 구조체들; 상기 기판 상에 배치되고 상기 메모리 셀 수직 구조체들과 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체; 및 상기 메모리 셀 수직 구조체들과 상기 적층 구조체 사이의 경계 영역 내에 배치되는 측면 불순물 영역을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 반도체 소자를 제공한다. 이 반도체 소자는 하부 영역; 상기 하부 영역 상에 배치되는 블로킹 유전체; 상기 블로킹 유전체와 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체; 및 상기 하부 영역과 상기 블로킹 유전체 사이의 경계 영역 내에 배치되는 하부 불순물 영역을 포함한다.
본 발명의 기술적 사상의 실시예 들에 따르면, 게이트 전극 및 층간 절연 층을 포함하는 적층 구조체와 마주보는 블로킹 유전체의 두께 산포 특성을 개선할 수 있는 반도체 소자를 제공할 수 있다. 예를 들어, 상기 적층 구조체와 상기 블로킹 유전체 사이의 경계 영역 내에 불순물 영역을 형성함으로써, 상기 적층 구조체 내의 게이트 전극을 형성하는 공정 동안에 발생할 수 있는 상기 블로킹 유전체의 두께 감소를 최소화할 수 있다. 따라서, 상기 블로킹 유전체의 두께 산포 특성을 개선할 수 있다. 이와 같은 블로킹 유전체의 두께 산포 특성은 반도체 소자의 성능을 향상시키거나, 또는 상기 적층 구조체 내에 배치되는 게이트 전극의 수를 증가시키어 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이 영역의 예시적인 예를 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 개념적으로 나타낸 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 개념적으로 나타낸 단면도들이다.
도 5a, 도 5b, 도 6a, 도 6b 및 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기 위한 부분 확대도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기 위한 그래프이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 개념적으로 나타낸 단면도이다.
도 10, 도 11, 및 도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 나타낸 단면도들이다.
도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타내는 공정 흐름도이다.
도 12b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타내는 공정 흐름도이다.
도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(10)는 메모리 셀 어레이 영역(20) 및 제어 로직 영역(30)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 제어 로직 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
상기 메모리 셀 어레이 영역(20) 내의 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드라인들(WL) 중에서 선택된 워드 라인 및 상기 워드라인들(WL) 중에서 비선택된 워드 라인들로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2를 참조하여 도 1에서 설명한 본 발명의 일 실시예에 따른 반도체 소자(도 1의 10)의 상기 메모리 셀 어레이 영역(도 1의 20)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이 영역(도 1의 20)의 예시적인 예를 개념적으로 나타낸 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이 영역(도 1의 20)은, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2)를 포함할 수 있다.
상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 및 상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 사이의 상기 메모리 셀들(MC)은 메모리 스트링들(S)을 구성할 수 있다. 서로 직렬로 연결되는 상기 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL)에 각각 연결될 수 있다.
상기 제1 선택 트랜지스터(ST1)의 게이트 단자는 제1 선택 라인(SL1)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자는 제2 선택 라인(SL2)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다.
일 예에서, 상기 제1 선택 트랜지스터(ST1)는 접지 선택 트랜지스터일 수 있고, 상기 제2 선택 트랜지스터(ST2)는 스트링 선택 트랜지스터(ST2)일 수 있다.
일 예에서, 상기 제1 선택 라인(SL1)은 접지 선택 라인일 수 있고, 상기 제2 선택 라인(SL2)은 스트링 선택 라인일 수 있다.
도 2에서는 서로 직렬로 연결되는 상기 메모리 셀들(MC)에 상기 제1 선택 트랜지스터(ST1)와 상기 제2 선택 트랜지스터(ST2)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 제1 선택 트랜지스터(ST1) 또는 복수의 제2 선택 트랜지스터(ST2)가 연결될 수도 있다.
일 예에서, 상기 워드 라인들(WL) 중 최하위 워드라인(WL)과 상기 제1 선택 라인(SL1) 사이에 제1 더미 라인(DL1)이 배치될 수 있고, 상기 워드 라인들(WL) 중 최상위 워드 라인(WL)과 상기 제2 선택 라인(SL2) 사이에 제2 더미 라인(DL2)이 배치될 수 있다. 상기 제1 더미 라인(DL1)은 하나 또는 복수개가 배치될 수 있고, 상기 제2 더미 라인(DL2)은 하나 또는 복수개가 배치될 수 있다.
상기 제2 선택 트랜지스터(ST2)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자에 상기 제2 선택 라인(SSL)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 일 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자에서, 상기 메모리 셀 어레이 영역(도 1의 20)의 예시적인 예에 대하여 설명하기로 한다. 우선, 도 3, 도 4a 및 도 4b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자(도 1의 10)의 상기 메모리 셀 어레이 영역(도 1의 20)의 예시적인 예를 나타낸 평면도이고, 도 4a는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4b는 도 3의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5a는 도 4a의 'A1'으로 표시된 부분을 확대한 부분 확대도이고, 도 5b는 도 4b의 'A2' 로 표시된 부분을 확대한 부분 확대도이다.
도 3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 기판(103) 상에 적층 구조체(169)가 배치될 수 있다. 상기 기판(103)은 반도체 기판일 수 있다. 상기 기판(103)은 반도체 영역 또는 실리콘 영역을 포함하는 반도체 기판일 수 있다.
상기 적층 구조체(169)는 교대로 반복적으로 적층되는 층간 절연 층들(106) 및 게이트 전극들(166)을 포함할 수 있다. 상기 게이트 전극들(166)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 층간 절연 층들(106)은 실리콘 산화물로 형성될 수 있다.
상기 게이트 전극들(166)은 하부 게이트 전극(106g), 상기 하부 게이트 전극(166g) 상의 상부 게이트 전극(166s), 및 상기 하부 게이트 전극(166g)과 상기 상부 게이트 전극(166s) 사이의 중간 게이트 전극들을 포함할 수 있다.
일 예에서, 상기 하부 게이트 전극(166g)은 도 2에서 설명한 상기 제1 선택 라인(도 2의 SL1)일 수 있다.
일 예에서, 상기 상부 게이트 전극(166g)은 도 2에서 설명한 상기 제2 선택 라인(도 2의 SL2)일 수 있다.
일 예에서, 상기 중간 게이트 전극들은 제1 더미 라인(166d1), 상기 제2 더미 라인(166d2), 및 상기 제1 및 제2 더미 라인들(166d1, 166d2) 사이에 배치되는 워드라인들(166w)을 포함할 수 있다. 상기 제1 더미 라인(166d1)은 도 2에서 설명한 상기 제1 더미 라인(도 2의 DL1)일 수 있고, 상기 제2 더미 라인(166d2)은 도 2에서 설명한 상기 제2 더미 라인(도 2의 DL2)일 수 있고, 상기 워드라인들(166w)은 도 2에서 설명한 워드라인들(도 2의 WL)일 수 있다.
상기 층간 절연 층들(106) 중에서, 최하위 층간 절연 층(106L)은 상기 하부 게이트 전극(166g)과 상기 기판(103) 사이에 배치될 수 있고, 차하위 층간 절연 층(106a)은 상기 하부 게이트 전극(166g)과 상기 제1 더미 라인(166d1) 사이에 배치될 수 있고, 최상위 층간 절연 층(106U)은 상기 상부 게이트 전극(166s) 상에 배치될 수 있다.
상기 적층 구조체(169) 상에 제1 캐핑 절연 층(151) 및 제2 캐핑 절연 층(178)이 차례로 배치될 수 있다. 상기 제1 캐핑 절연 층(151) 및 상기 제2 캐핑 절연 층(178)은 실리콘 산화물로 형성될 수 있다.
상기 기판(103) 상에 분리 구조체들(175)이 배치될 수 있다. 각각의 상기 분리 구조체들(175)은 도전성 패턴(175b) 및 상기 도전성 패턴(175b)의 측면 상의 측면 스페이서들(175a)을 포함할 수 있다. 상기 도전성 패턴(175b)은 폴리 실리콘, 금속 질화물, 금속 또는 금속 실리사이드를 포함할 수 있다. 상기 측면 스페이서들(175a)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 구조체들(175)은 상기 적층 구조체(169) 및 상기 제1 캐핑 절연 층(151)을 관통할 수 있다.
상기 분리 구조체들(175) 하부에 소스 영역들(172)이 배치될 수 있다. 일 예에서, 상기 소스 영역들(172)은 도 1 및 도 2에서 설명한 상기 공통 소스 라인(도 1 및 도 2의 CSL)일 수 있다. 상기 소스 영역들(172)은 N형의 도전형을 가질 수 있고, 상기 소스 영역들(172)에 인접하는 상기 기판(103)의 부분은 P형의 도전형을 가질 수 있다.
상기 분리 구조체들(175)의 길이 방향으로 연장되며 상기 분리 구조체들(175) 사이에 배치되고 상기 상부 게이트 전극(166s)을 가로지르며 관통하는 절연성 라인 패턴(154)이 배치될 수 있다. 상기 절연성 라인 패턴(154)은 실리콘 산화물로 형성될 수 있다.
상기 기판(103) 상에 상기 기판(103)의 표면과 수직한 방향으로 연장되는 수직 구조체들이 배치될 수 있다. 상기 수직 구조체들은 상기 분리 구조체들(175) 사이에 배치될 수 있다.
상기 수직 구조체들은 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3) 및 더미 수직 구조체들(VSd)을 포함할 수 있다.
상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3)은 상기 분리 구조체들(175)에 상대적으로 가까운 외측 메모리 셀 수직 구조체들(VSc1) 및 상기 분리 구조체들(175)로부터 상대적으로 멀리 떨어진 내측 메모리 셀 수직 구조체들(VSc3), 및 상기 외측 메모리 셀 수직 구조체들(VSc1)과 상기 내측 메모리 셀 수직 구조체들(VSc3) 사이에 배치되는 중간 메모리 셀 수직 구조체들(VSc2)을 포함할 수 있다. 따라서, 상기 외측 메모리 셀 수직 구조체들(VSc1)은 상기 내측 메모리 셀 수직 구조체들(VSc3) 보다 상기 분리 구조체들(175)에 가까울 수 있다.
상기 더미 수직 구조체들(VSd)은 상기 절연성 라인 패턴(154)을 관통하면서 상기 적층 구조체(169)를 관통할 수 있다. 상기 절연성 라인 패턴(154) 및 상기 더미 수직 구조체들(VSd)은 상기 분리 구조체들(175) 사이의 중앙 부분에 배치될 수 있다. 상기 더미 수직 구조체들(VSd)은 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3) 보다 상기 분리 구조체들(175)로부터 멀리 떨어질 수 있다.
각각의 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)은 채널 반도체 층(142) 및 제1 게이트 유전체(133)을 포함할 수 있다.
일 예에서, 각각의 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)은 절연성 코어 패턴(145) 및 상기 절연성 코어 패턴(145) 상의 패드 층(144)을 포함할 수 있다.
상기 채널 반도체 층(142)은 상기 절연성 코어 패턴(145)의 측면을 둘러싸며 상기 절연성 코어 패턴(145)의 바닥을 덮을 수 있다. 상기 제1 게이트 유전체(133)는 상기 채널 반도체 층(142)의 외측을 둘러싸도록 배치될 수 있다.
일 예에서, 각각의 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)은 상기 채널 반도체 층(142) 및 상기 제1 게이트 유전체(133) 하부에 배치되는 하부 영역(118)을 포함할 수 있다. 상기 하부 영역(118)은 상기 채널 반도체 층(118)과 연결될 수 있다.
일 예에서, 상기 하부 영역(118)은 상기 하부 게이트 전극(166g)과 마주볼 수 있고, 상기 채널 반도체 층(142)은 상기 중간 및 상부 게이트 전극들(166d1, 166w, 166d2, 166s)과 마주볼 수 있다.
상기 채널 반도체 층(142)은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 채널 반도체 층(142)은 폴리 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 하부 영역(118)은 에피택시얼 공정에 의해 상기 기판(103)으로부터 성장되어 형성된 에피택시얼 실리콘으로 형성될 수 있다. 상기 하부 영역(118)은 상기 하부 게이트 전극(166g)을 포함하는 트랜지스터의 채널 영역으로 이용될 수 있다. 이와 같은 트랜지스터는 도 2에서 설명한 상기 제1 선택 트랜지스터(도 2의 ST1)일 수 있다.
실시예들에서, 상기 하부 영역(118)은 '반도체 영역', '채널 영역' 또는'실리콘 영역'으로 지칭될 수도 있다.
상기 패드 층(144)은 도우프트 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 패드 층(144)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 절연성 코어 패턴(145)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 게이트 유전체(133)는 상기 채널 반도체 층(142)과 상기 적층 구조체(169) 사이에 배치될 수 있다. 따라서, 상기 제1 게이트 유전체(133)는 상기 적층 구조체(169)와 마주볼 수 있다.
일 예에서, 상기 층간 절연 층들(106)과 상기 게이트 전극들(166) 사이에 개재되며 상기 게이트 전극들(166)과 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3) 사이로 연장되는 제2 게이트 유전체(163)가 배치될 수 있다.
일 예에서, 상기 하부 영역(118)과 상기 하부 게이트 전극(166g) 사이에 하부 게이트 유전체(160)가 배치될 수 있다. 상기 하부 게이트 유전체(160)는 상기 하부 영역(118)을 열산화시키어 형성된 실리콘 산화물로 형성될 수 있다. 상기 하부 게이트 유전체(160)는 상기 하부 게이트 유전체(160)와 상기 하부 게이트 전극(166g) 사이에 개재되는 상기 제2 게이트 유전체(163)와 접촉하면서 상기 하부 영역(118)과 접촉할 수 있다.
상기 제1 및 제2 캐핑 절연 층들(151, 178)을 관통하며 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3)의 패드 층들(144)과 전기적으로 연결되는 비트라인 콘택 플러그들(181)이 배치될 수 있다. 상기 비트라인 콘택 플러그들(181)은 도 1 및 도 2에서 설명한 상기 비트라인(도 1 및 도 2의 BL)과 전기적으로 연결될 수 있다.
상기 더미 수직 구조체(VSd)의 패드 층(144)은 상기 비트라인 콘택 플러그들(181)과 이격될 수 있다. 따라서, 상기 더미 수직 구조체(VSd)는 도 1 및 도 2에서 설명한 상기 비트라인(도 1 및 도 2의 BL)과 전기적으로 절연될 수 있다.
일 예에서, 상기 분리 구조체들(175)에 가까운 영역에 위치하는 상기 층간 절연 층들(106) 사이의 이격 거리는 상기 더미 수직 구조체(VSd) 또는 상기 내측 메모리 셀 수직 구조체(VSc3)에 가까운 영역에 위치하는 상기 층간 절연 층들(106) 사이의 이격 거리 보다 클 수 있다. 상기 적층 구조체(169)의 상기 복수의 층간 절연들(106) 중에서, 상하부로 서로 인접하는 층간 절연층들 사이의 이격 거리는 상기 분리 구조체들(175)과 멀리 떨어진 부분 보다 상기 분리 구조체들(175)과 가까운 부분에서 클 수 있다. 상기 층간 절연 층들(106) 사이의 이격 거리는 상기 게이트 전극들(166)의 두께에 대응할 수 있으므로, 상기 분리 구조체들(175)에 가까운 영역에 위치하는 상기 게이트 전극들(166)의 두께는 상기 더미 수직 구조체(VSd) 또는 상기 내측 메모리 셀 수직 구조체(VSc3)에 가까운 영역에 위치하는 상기 게이트 전극들(166)의 두께 보다 클 수 있다.
상기 제1 및 제2 게이트 유전체들(133, 163) 중 어느 하나는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(133)는 정보를 저장할 수 있는 층을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 유전체(163)가 정보를 저장할 수 있는 층을 포함할 수도 있다.
이하에서, 정보를 저장할 수 있는 층을 포함하는 상기 제1 게이트 유전체(133)를 포함하는 반도체 소자의 예시적인 예에 대하여, 앞에서 도 3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 설명한 내용과 함께, 도 6a 및 도 6b를 참조하여 설명하기로 한다. 도 6a는 도 5a의 'B1'으로 표시된 부분 및 도 5b의 'C1'로 표시된 부분을 확대한 부분 확대도이고, 도 6b는 도 5a의 'B2'로 표시된 부분 및 도 5b의 'C2'로 표시된 부분을 확대한 부분 확대도이다.
도 3 내지 도 5b와 함께, 도 6a 및 도 6b를 참조하면, 상기 제1 게이트 유전체(133)는 터널 유전체(130), 정보 저장 층(128) 및 블로킹 유전체(126)을 포함할 수 있다. 상기 정보 저장 층(128)은 상기 터널 유전체(130) 및 상기 블로킹 유전체(126) 사이에 배치될 수 있다. 상기 터널 유전체(130)은 상기 채널 반도체 층(142)와 접촉할 수 있다. 상기 적층 구조체(169)는 상기 제1 게이트 유전체(133)의 상기 블로킹 유전체(126)와 마주보는 상기 층간 절연 층(106) 및 상기 게이트 전극들(166)을 포함할 수 있다. 앞에서 설명한 바와 같이, 상기 제2 게이트 유전체(163)는 상기 블로킹 유전체(126)과 상기 게이트 전극들(166) 사이에 배치되는 부분을 포함할 수 있다.
상기 터널 유전체(130)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 정보 저장 층(128)은 상기 채널 반도체 층(142)과 상기 게이트 전극들(166) 사이에 개재될 수 있으며, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(128)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(142)으로부터 상기 터널 유전체(130)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(128) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(163)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(128)은 상기 게이트 전극들(166) 중에서 도 1 및 도 2에서 설명한 상기 워드라인들(WL)에 대응할 수 있는 게이트 전극들, 즉 워드라인들(166w)과 마주보는 영역에서 정보를 저장할 수 있다. 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3) 중 어느 하나의 메모리 셀 수직 구조체 내의 정보 저장 층(128)에서 정보를 저장할 수 있는 영역들은 상기 기판(103)의 표면과 수직한 방향으로 수직하게 배열될 수 있으며, 도 2에서 설명한 상기 메모리 스트링(S)을 구성할 수 있다.
상기 블로킹 유전체(126)은 실리콘 산화물로 형성될 수 있다. 상기 블로킹 유전체(126)은 상기 층간 절연 층들(106), 상기 제2 게이트 유전체(163) 및 상기 게이트 전극들(166)을 포함하는 상기 적층 구조체(169)와 마주보는 제1 면(126a) 및 상기 정보 저장 층(128)과 마주보는 제2 면(126b)을 가질 수 있다. 상기 블로킹 유전체(126)의 상기 제1 면(126a)은 상기 층간 절연 층들(106) 및 상기 제2 게이트 유전체(163)과 접촉할 수 있다.
상기 블로킹 유전체(126)에서, 상기 층간 절연 층들(106), 상기 제2 게이트 유전체(163) 및 상기 게이트 전극들(166)을 포함하는 상기 적층 구조체(169)와 마주보는 상기 제1 면(126a)은 상기 블로킹 유전체(126)과 상기 적층 구조체(169) 사이의 경계(126a)로 지칭될 수도 있다.
실시 예에서, 상기 블로킹 유전체(126)의 상기 제1 면, 즉 상기 경계(126a)에 인접하는 영역 내에 측면 불순물 영역(IR)이 배치될 수 있다. 예를 들어, 상기 측면 불순물 영역(IR)은 상기 블로킹 유전체(126)과 상기 층간 절연 층들(106) 사이의 경계 영역 내에 배치되는 제1 영역(도 6a의 IR1) 및 상기 제2 게이트 유전체(163)와 상기 블로킹 유전체(126) 사이의 경계 영역 내에 배치되는 제2 영역(도 6b의 IR2)을 포함할 수 있다. 따라서, 상기 측면 불순물 영역(IR)은 상기 블로킹 유전체(126)과 상기 층간 절연 층들(106) 사이의 경계 영역 내에 배치되며 상기 제2 게이트 유전체(163)와 상기 블로킹 유전체(126) 사이의 경계 영역 내로 연장될 수 있다.
일 예에서, 상기 측면 불순물 영역(IR)은 탄소를 불순물로써 포함할 수 있다.
일 예에서, 상기 측면 불순물 영역(IR)은 탄소 및 질소를 불순물로써 포함할 수 있다.
일 예에서, 상기 측면 불순물 영역(IR)의 상기 제1 영역(도 6a의 IR1)은 상기 블로킹 유전체(126)과 상기 층간 절연 층들(106) 사이의 경계(126a)로부터 상기 블로킹 유전체(126) 내로 불순물이 확산된 영역 및 상기 블로킹 유전체(126)과 상기 층간 절연 층들(106) 사이의 경계(126a)로부터 상기 층간 절연 층들(106) 내로 불순물이 확산된 영역을 포함할 수 있다. 상기 블로킹 유전체(126) 및 상기 층간 절연 층들(106)이 실리콘 산화물로 형성되는 경우에, 상기 측면 불순물 영역(IR)의 상기 제1 영역(도 6a의 IR1)은 불순물을 포함하는 실리콘 산화물로 형성될 수 있다. 상기 불순물은 탄소를 포함하거나, 또는 탄소 및 질소를 포함할 수 있다.
일 예에서, 상기 측면 불순물 영역(IR)의 상기 제2 영역(도 6b의 IR2)은 상기 블로킹 유전체(126)과 상기 제2 게이트 유전체(163) 사이의 경계(126a)로부터 상기 블로킹 유전체(126) 내로 불순물이 확산된 영역 및 상기 블로킹 유전체(126)과 상기 제2 게이트 유전체(163) 사이의 경계(126a)로부터 상기 제2 게이트 유전체(163) 내로 불순물이 확산된 영역을 포함할 수 있다. 상기 블로킹 유전체(126)이 실리콘 산화물이고, 상기 제2 게이트 유전체(163)가 알루미늄 산화물인 경우에, 상기 측면 불순물 영역(IR)의 상기 제2 영역(도 6b의 IR2)은 불순물을 포함하는 실리콘 산화물 및 불순물을 포함하는 알루미늄 산화물로 형성될 수 있다. 상기 불순물은 탄소를 포함하거나, 또는 탄소 및 질소를 포함할 수 있다.
도 7을 참조하여 상기 측면 불순물 영역(IR)의 농도 분포의 예시적인 예에 대하여 설명하기로 한다. 도 7은 상기 층간 절연 층(106)과 상기 블로킹 유전체(126) 사이의 경계 영역 내에 배치되는 상기 측면 불순물 영역(IR)의 농도 분포의 예시적인 예를 나타낸 그래프이다.
도 7을 참조하면, 상기 측면 불순물 영역(IR)은 상기 층간 절연 층(106)과 상기 블로킹 유전체(126) 사이의 경계 영역 내에 형성될 수 있다. 상기 제1 불순물 영역(IR1)은 상기 층간 절연 층(106)과 상기 블로킹 유전체(126) 사이의 경계(126a)에서 가장 높은 불순물 농도를 가질 수 있다.
다시, 도 3, 도 4a 및 도 4b를 참조하면, 상기 제1 게이트 유전체(133)는 상기 채널 반도체 층(142)과 상기 적층 구조체(169) 사이에 개재될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 채널 반도체 층(142)은 하부 영역에서 구부러진 부분을 포함할 수 있다. 이와 같은 변형될 수 있는 채널 반도체 층을 포함하는 반도체 소자의 예시적인 예에 대하여 도 8을 참조하여 설명하기로 한다. 도 8은 도 4a에서, 'D'로 표시된 부분의 변형 예를 나타낸 부분 확대도이다.
도 8을 참조하면, 상기 제1 게이트 유전체(133)는 상기 적층 구조체(169)와 마주보는 부분의 하부로부터 구부러지면서 상기 하부 영역(118)과 마주보는 부분을 포함할 수 있다. 상기 하부 영역(118)은 앞에서 설명한 바와 같이, '반도체 영역' 또는 '실리콘 영역'으로 지칭될 수 있다.
상기 블로킹 유전체(126)는 상기 적층 구조체(169)와 접촉하며 상기 하부 영역(118)과 접촉할 수 있고, 상기 정보 저장 층(128)은 상기 채널 반도체 층(142)과 상기 블로킹 유전체(126) 사이에 배치되고 상기 하부 영역(118)과 이격될 수 있고, 상기 터널 유전체(130)는 상기 정보 저장 층(128)과 상기 채널 반도체 층(142) 사이에 배치되고 상기 하부 영역(118)과 이격될 수 있다.
상기 층간 절연 층(106)과 상기 블로킹 유전체(126) 사이의 경계 영역 내에 형성되는 상기 측면 불순물 영역(IR)으로부터 상기 블로킹 유전체(126)와 상기 하부 영역(118) 사이의 경계 영역 내로 연장되는 하부 불순물 영역(IR')이 배치될 수 있다. 상기 하부 불순물 영역(IR')은 상기 측면 불순물 영역들(IR)과 동일한 불순물을 포함할 수 있다.
일 예에서, 상기 측면 및 하부 불순물 영역들(IR, IR')은 불순물로써 탄소(carbon)을 포함할 수 있다.
일 예에서, 상기 측면 및 하부 불순물 영역들(IR, IR')은 불순물로써 탄소(carbon) 및/또는 질소(nitrogen)을 포함할 수 있다.
일 예에서, 상기 채널 반도체 층(142)는 상기 하부 영역(118)의 상부면으로부터 상기 하부 영역(118) 내부로 연장될 수 있다. 상기 채널 반도체 층(142)의 하부는 상기 제1 게이트 유전체(133)의 하부 보다 낮은 레벨에 배치될 수 있다.
일 예에서, 상기 채널 반도체 층(142)은 상기 하부 영역(118)의 상부면으로부터 상기 하부 영역(118) 내부로 연장되어 상기 하부 불순물 영역(IR')을 포함하는 않는 하부 영역(118)의 부분과 접촉할 수 있다. 따라서, 상기 하부 불순물 영역(IR')로 인하여 상기 채널 반도체 층(142)과 상기 하부 영역(118) 사이의 접촉 저항이 커지는 것을 방지할 수 있다. 따라서, 상기 채널 반도체 층(142)과 상기 하부 영역(118) 사이의 저항을 최소화할 수 있다.
다시, 도 3, 도 4a 및 도 4b를 참조하면, 상술한 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)은 상기 적층 구조체(169)의 일부 게이트 전극(166g)과 마주보지 않고 나머지 게이트 전극들(166d1, 166w, 166d2, 166s)과 마주보는 상기 채널 반도체 층(142)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고 상술한 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)은 상기 적층 구조체(169)의 전체 게이트 전극들(166)과 마주보는 채널 반도체 층을 포함하도록 변형될 수 있다. 이와 같이 변형될 수 있는 수직 구조체들(VSd, VSc1, VSc2, VSc3)의 예시적인 예에 대하여 도 9a를 참조하여 설명하기로 한다. 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 9a를 참조하면, 수직 구조체들(VSd, VSc1, VSc2, VSc3)의 채널 반도체 층(142)은 상기 적층 구조체(169)를 관통할 수 있다. 따라서, 상기 채널 반도체 층(142)은 상기 게이트 전극들(166)의 상기 하부 게이트 전극(166g), 상기 상부 게이트 전극(166s) 및 상기 중간 게이트 전극들(166d1, 166w, 166d2)과 마주볼 수 있다. 상기 제1 게이트 유전체(133)는 상기 채널 반도체 층(142)과 상기 게이트 전극들(166) 사이에 개재될 수 있다.
상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)는 도 3 내지 도 7을 참조하여 설명한 것과 같은 블로킹 유전체를 포함할 수 있고, 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)과 상기 적층 구조체(169) 사이에는 도 3 내지 도 7을 참조하여 설명한 것과 같은 측면 불순물 영역을 포함할 수 있다. 또한, 상기 수직 구조체들(VSd, VSc1, VSc2, VSc3)의 상기 블로킹 유전체와 상기 기판(103) 사이의 경계 영역 내에는 도 8에서 설명한 것과 실질적으로 동일한 하부 불순물 영역이 배치될 수 있다. 이와 같은 측면 불순물 영역 및 하부 불순물 영역은 도 3 내지 도 7에서 설명한 바 있으므로, 자세한 설명은 생략하기로 한다.
상술한 수직 구조체들(VSd, VSc1, VSc2, VSc3)은 서로 이격될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 수직 구조체들의 변형 예에 대하여 도 9b를 참조하여 설명하기로 한다. 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 개념적으로 나타낸 단면도이다.
도 9b를 참조하면, 기판(201) 상에 절연 층(202)이 배치될 수 있다. 상기 절연 층(202) 상에 제1 하부 영역(203a) 및 제2 하부 영역(203b)이 차례로 배치될 수 있다.
일 예에서, 상기 제1 및 제2 하부 영역들(203a, 203b)은 반도체 물질 또는 도우프트 실리콘 물질로 형성될 수 있다. 따라서, 상기 제1 및 제2 하부 영역들(203a, 203b)은 '반도체 영역' 또는 '실리콘 영역'으로 지칭할 수도 있다. 상기 제1 및 제2 하부 영역들(203a, 203b)은 백 게이트 전극 또는 파이프 게이트 전극일 수 있다.
상기 제2 하부 영역(203b) 상에 적층 구조체(208, 260)가 배치될 수 있다. 상기 적층 구조체(208, 260)은 교대로 적층된 층간 절연 층들(208) 및 게이트 전극들(260)을 포함할 수 있다. 상기 층간 절연 층들(208)은 하부 층간 절연 층들(206) 및 상기 하부 층간 절연 층들(206) 상의 상부 층간 절연 층(207)을 포함할 수 있다. 상기 상부 층간 절연 층(207)은 상기 각각의 하부 층간 절연 층들(206) 보다 두꺼울 수 있다. 상기 게이트 전극들(260)은 상기 층간 절연 층들(208) 사이에 개재될 수 있다.
상기 게이트 전극들(260) 중 최상위 게이트 전극(257s)은 선택 게이트 전극일 수 있다. 상기 게이트 전극들(260) 중에서 상기 최상위 게이트 전극(257s) 하부의 게이트 전극들(257w)은 워드라인들일 수 있다.
상기 적층 구조체(208, 260) 상에 제1 캐핑 절연 층(245) 및 제2 캐핑 절연 층(281)이 차례로 적층될 수 있다.
상기 제1 캐핑 절연 층(245) 및 상기 적층 구조체(208, 260)을 관통하는 분리 구조체(274)가 배치될 수 있다. 상기 분리 구조체(274)는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조체들(208, 260)을 관통하는 메모리 셀 수직 구조체들(242)이 배치될 수 있다. 상기 메모리 셀 수직 구조체들(242)은 상기 분리 구조체(274)를 사이에 두고 서로 마주보는 제1 수직 구조체(242_1) 및 제2 수직 구조체(242_2)를 포함할 수 있다.
상기 메모리 셀 수직 구조체들(242)의 상기 제1 및 제2 수직 구조체들(242_1, 242_2)은 상기 제1 및 제2 수직 구조체들(242_1, 242_2)의 하부로부터 수평 방향으로 연장될 수 있는 연결 부(243)를 통하여 서로 연결될 수 있다. 상기 연결 부(243)는 상기 제1 및 제2 하부 영역들(203a, 203b) 내에 매립될 수 있으며 상기 제1 및 제2 수직 구조체들(242_1, 242)의 하부 영역들을 연결할 수 있다.
각각의 상기 제1 및 제2 수직 구조체들(242_1, 242_2)은 절연성 코어 패턴(237), 채널 반도체 층(235), 제1 게이트 유전체(233) 및 패드 층(239)을 포함할 수 있다.
상기 절연성 코어 패턴(237), 상기 채널 반도체 층(235), 상기 제1 게이트 유전체(233) 및 상기 패드 층(239)은 도 3, 도 4a 및 도 4b를 참조하여 설명한 상기 절연성 코어 패턴(145), 상기 채널 반도체 층(142), 상기 제1 게이트 유전체(133) 및 상기 패드 층(144)에 각각 대응할 수 있다.
상기 제1 게이트 유전체(233)는 블로킹 유전체(226), 정보 저장 층(228) 및 터널 유전체(230)을 포함할 수 있고, 상기 블로킹 유전체(226), 상기 정보 저장 층(228) 및 상기 터널 유전체(230)은 도 3 내지 도 7을 참조하여 설명한 상기 블로킹 유전체(126), 상기 정보 저장 층(128) 및 상기 터널 유전체(130)에 각각 대응할 수 있다.
상기 제1 및 제2 수직 구조체들(242_1, 242_2) 및 상기 연결 부(243)에서, 상기 절연성 코어 패턴(236)은 상기 적층 구조체(208, 260)을 관통하면서 상기 적층 구조체(208, 260) 및 상기 분리 구조체(274) 하부에서 연결될 수 있고, 상기 채널 반도체 층(235)은 상기 절연성 코어 패턴(236)과 상기 제1 게이트 유전체(233) 사이에 개재될 수 있다. 상기 패드 층(239)은 각각의 상기 제1 및 제2 수직 구조체들(242_1, 242_2)의 상부 영역 내에 배치되면서 상기 채널 반도체 층(235)과 연결될 수 있다. 상기 패드 층(239)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 제1 및 제2 수직 구조체들(242_1, 242_2)의 상기 블로킹 유전체(226)와 상기 적층 구조체(260, 208) 사이의 경계 영역 및 상기 블로킹 유전체(226)와 상기 제1 및 제2 하부 영역들(203a, 203b)의 경계 영역 내에 불순물 영역(IR")이 배치될 수 있다. 상기 불순물 영역(IR")은 앞에서 설명한 상기 측면 및 하부 불순물 영역들(IR, IR')과 실질적으로 동일한 불순물을 포함할 수 있다. 예를 들어, 상기 불순물 영역(IR")은 탄소를 불순물로써 포함하거나, 또는 탄소 및 질소를 불순물로써 포함할 수 있다.
상기 제2 캐핑 절연 층(281) 상에 비트라인(287)이 배치될 수 있다. 상기 비트라인(287)과 상기 제1 수직 구조체(242_1) 사이에 비트라인 콘택 플러그(286)가 배치될 수 있다. 상기 제1 캐핑 절연 층(245) 상에 소스 라인(278)이 배치될 수 있다. 상기 소스 라인(278)과 상기 제2 수직 구조체(242_2) 사이에 소스 콘택 플러그(277)이 배치될 수 있다.
다음으로, 도 10 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 설명하기로 한다. 도 10 내지 도 15에서, 도 10, 도 11, 도 13 내지 도 15는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타내는 공정 흐름도이고, 도 12b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타내는 공정 흐름도이다.
도 10a를 참조하면, 기판(103)을 준비할 수 있다. 상기 기판(103)은 반도체 기판일 수 있다. 상기 기판(103) 상에 몰드 구조체(112)를 형성할 수 있다. 상기 몰드 구조체(112)는 교대로 적층되는 층간 절연 층들(106) 및 희생 게이트 층들(109)을 포함할 수 있다. 상기 몰드 구조체(112)에서, 최하위 층(106L) 및 최상위 층(106U)은 층간 절연 층들일 수 있다. 상기 층간 절연 층들(106)에서, 차하위 층간 절연 층(106a)은 최하위 층간 절연 층(106L) 보다 두꺼울 수 있다.
상기 층간 절연 층들(106)은 상기 기판(103)에 수직한 방향으로 차례로 배열되며 서로 이격될 수 있다. 상기 희생 게이트 층들(109)의 각각은 상기 층간 절연 층들(106) 사이에 배치될 수 있다. 상기 층간 절연 층들(106)은 실리콘 산화물로 형성될 수 있다. 상기 희생 게이트 층들(109)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 구조체(112)를 관통하며 상기 기판(103) 내로 연장되며 상기 기판(103)을 노출시키는 홀(115)을 형성할 수 있다. 상기 홀(115)은 복수개가 형성될 수 있다.
도 11을 참조하면, 상기 홀(15)의 하부 영역을 채우는 하부 영역(118)을 형성할 수 있다. 상기 하부 영역(118)은 에스이지(SEG) 공정을 이용하여 형성하는 에피택시얼 실리콘 층일 수 있다.
상기 하부 영역(118)을 갖는 기판(103) 상에 콘포멀한 제1 게이트 유전체(133)를 형성할 수 있다.
상기 제1 게이트 유전체(133)를 형성하는 예시적인 방법에 대하여 도 10 및 도 11과 함께, 도 12a 및 도 12b를 각각 참조하여 설명하기로 한다.
우선, 도 10, 도 11 및 도 12a를 참조하면, 상기 몰드 구조체(112)를 관통하는 상기 홀(115)을 형성할 수 있다 (S10). 상기 홀(115)의 내벽에 불순물을 도핑할 수 있다 (S15).
상기 홀(115)의 내벽에 상기 불순물을 도핑하는 것은 상기 홀(115)의 하부 영역 내에 상기 하부 영역(118)을 형성한 후에 진행할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 9에서 설명한 반도체 소자를 형성하기 위하여, 상기 홀(115)의 내벽에 상기 불순물을 도핑하는 것은 상기 하부 영역(118)을 형성하는 것을 생략한 후에 진행할 수도 있다. 일 예에서, 상기 불순물은 탄소(carbon)일 수 있다.
이어서, 블로킹 유전체를 형성할 수 있다 (S20). 상기 블로킹 유전체는 도 3 내지 도 6b를 참조하여 설명한 상기 블로킹 유전체(도 6a 및 도 6b의 126)일 수 있다.
상기 블로킹 유전체를 형성하는 것은 상기 홀(115)을 갖는 기판 상에 콘포멀한 예비 층을 형성하고, 상기 예비 층을 산화시키어 산화물로 형성하는 것을 포함할 수 있다.
일 예에서, 상기 예비 층은 상기 몰드 구조체(112)의 상기 층간 절연 층들(106) 및 상기 희생 게이트 층들(109)과 다른 물질로 형성할 수 있다. 예를 들어, 상기 층간 절연 층들(106)은 실리콘 산화물로 형성할 수 있고, 상기 희생 게이트 층들(109)은 실리콘 질화물로 형성할 수 있고, 상기 예비 층은 실리콘 층으로 형성될 수 있다. 상기 예비 층을 산화시키는 것은 상기 몰드 구조체(112)를 실질적으로 산화시키지 않으면서도 상기 예비 층 전체를 산화시킬 수 있다.
상기 예비 층을 산화시키면서, 상기 홀(115)의 내벽에 주입된 상기 불순물은 확산되어 상기 홀(115)의 내벽으로부터 상기 몰드 구조체(112) 및 상기 블로킹 유전체(도 6a 및 도 6b의 126) 사이의 경계 영역 내에서 불순물 영역을 형성할 수 있다. 예를 들어, 도 3 내지 도 6b를 참조하여 설명한 상기 층간 절연 층들(106) 및 상기 블로킹 유전체(126) 사이의 경계 영역 내에 형성되는 상기 측면 불순물 영역(IR)의 상기 제1 영역(도 6a의 IR1) 및 도 8에서 설명한 상기 블로킹 유전체(126)와 상기 하부 영역(118) 사이의 경계 영역 내에 형성되는 상기 하부 불순물 영역(도 8의 IR')은 상기 예비 층을 산화시키면서 상기 불순물이 확산되어 형성될 수 있다.
이어서, 정보 저장 층을 형성할 수 있다 (S25). 상기 정보 저장 층은 도 3 내지 도 6b를 참조하여 설명한 상기 정보 저장 층(도 6a 및 도 6b의 128)일 수 있다. 이어서, 터널 유전체를 형성할 수 있다 (S30). 상기 터널 유전체는 도 3 내지 도 6b를 참조하여 설명한 상기 터널 유전체(도 6a 및 도 6b의 130)일 수 있다.
변형 예, 도 10, 도 11 및 도 12b를 참조하면, 앞에서 설명한 바와 같이 상기 몰드 구조체(112)를 관통하는 상기 홀(115)을 형성할 수 있다 (S10). 이어서, 불순물 함유 층을 형성할 수 있다 (S115). 상기 불순물 함유 층은 상기 홀(115)의 내벽을 콘포멀하게 덮을 수 있다.
일 예에서, 상기 불순물 함유 층은 탄소를 함유하는 실리콘 층일 수 있다. 예를 들어, 탄소가 도핑된 실리콘 층일 수 있다.
일 예에서, 상기 불순물 함유 층은 탄소, 질소 및 실리콘을 함유하는 층일 수 있다. 예를 들어, SiCN 층 또는 SiOCN 층일 수 있다.
이어서, 산화 공정을 진행하여 블로킹 유전체를 형성할 수 있다 (S120). 상기 산화 공정은 상기 불순물 함유 층을 산화시키어 상기 불순물 함유 층을 실리콘 산화물로 형성하면서 상기 불순물 함유 층 내의 불순물을 상기 불순물 함유 층과 상기 몰드 구조체(112) 사이의 경계 영역 및 상기 불순물 함유 층과 상기 하부 영역(118) 사이의 경계 영역 내로 확산시킬 수 있다. 따라서, 상기 불순물 함유 층은 실리콘 산화물로 형성되고, 상기 불순물 함유 층 내의 불순물은 상기 불순물 함유 층과 상기 몰드 구조체(112) 사이의 경계 영역 및 상기 불순물 함유 층과 상기 하부 영역(118) 사이의 경계 영역 내로 확산되어 불순물 영역을 형성할 수 있다.
이어서, 정보 저장 층을 형성할 수 있다 (S25). 이어서, 터널 유전체를 형성할 수 있다 (S30).
따라서, 도 12a에서 설명한 공정 또는 도 12b에서 설명한 공정을 진행함에 따라, 상기 제1 게이트 유전체(133)의 외측면에는 불순물이 잔존하거나, 형성될 수 있다.
이어서, 도 13을 참조하면, 상기 제1 게이트 유전체(133)을 갖는 기판 상에 채널 반도체 층(142)을 콘포멀하게 형성하고, 상기 채널 반도체 층(142) 상에 상기 홀(115)을 부분적으로 채우는 절연성 코어 패턴(145)을 형성하고, 상기 절연성 코어 패턴(145) 상에 상기 홀(115)의 나머지를 채우는 패드 층(144)을 형성할 수 있다. 상기 절연성 코어 패턴(145)을 형성하면서 상기 절연성 코어 패턴(145) 보다 상부에 위치하는 상기 채널 반도체 층(142)의 부분이 제거될 수 있고, 상기 패드 층(144)을 형성하면서 상기 최상위 층간 절연 층(106U) 상부에 위치하는 상기 제1 게이트 유전체(133)의 부분이 제거될 수 있다.
따라서, 상기 홀(115) 내에 수직 구조체들이 형성될 수 있다. 상기 수직 구조체들은 도 3 내지 도 6b를 참조하여 설명한 것과 같은 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3) 및 상기 더미 수직 구조체(VSd)를 포함할 수 있다.
도 14를 참조하면, 상기 제1 캐핑 절연 층(151) 및 상기 몰드 구조체(도 13의 112)를 관통하며 상기 기판(103)을 노출시키는 트렌치들(157)을 형성할 수 있다.
이어서, 상기 트렌치들(157)에 의해 노출되는 상기 몰드 구조체(도 13의 112)의 상기 희생 게이트 층들(도 13의 109)을 제거하여 빈 공간들(158)을 형성할 수 있다.
일 예에서, 상기 희생 게이트 층들(도 13의 109)을 제거하여 상기 빈 공간들(158)을 형성하는 것은 상기 희생 게이트 층들(도 13의 109)의 일부를 제거하고, 상기 트렌치들(157)에 가까운 상기 빈 공간들(158)의 입구를 확장시키기 위하여 상기 층간 절연 층들(106)의 일부를 식각하고, 상기 희생 게이트 층들(도 13의 109)의 나머지 부분을 제거하는 것을 포함할 수 있다.
도 12a 및 도 12b에서 설명한 바와 같이, 상기 제1 게이트 유전체(133)는 상기 블로킹 유전체를 포함할 수 있다. 이와 같은 상기 제1 게이트 유전체(133)의 블로킹 유전체는 도 6a 및 도 6b에서 설명한 바와 같은 측면 불순물 영역(도 6a 및 도 6b의 IR)을 포함할 수 있다. 이와 같은 상기 측면 불순물 영역(도 6a 및 도 6b의 IR)은 상기 빈 공간들(158)을 형성하기 위하여 상기 희생 게이트 층들(도 13의 109)을 식각하는 동안에 상기 제1 게이트 유전체(133) 내의 상기 블로킹 유전체가 식각 손상되는 것을 방지 또는 최소화할 수 있다. 따라서, 이와 같은 상기 측면 불순물 영역(도 6a 및 도 6b의 IR)은 상기 제1 게이트 유전체(133) 내의 상기 블로킹 유전체의 두께 산포 특성을 개선시키는 역할을 할 수 있다.
이어서, 상기 빈 공간들(158)에 의해 노출된 상기 하부 영역(118)의 측면들 상에 하부 게이트 유전체(160)를 형성할 수 있다. 상기 하부 게이트 유전체(160)는 열 산화 공정을 이용하여 형성할 수 있다.
다음으로, 도 15를 참조하면, 상기 빈 공간들(158)의 내벽을 콘포멀하게 덮는 제2 게이트 유전체(163)를 형성하고, 상기 빈 공간들(158)을 채우는 게이트 전극들(166)을 형성할 수 있다. 도 12a 및 도 12b에서 설명한 것과 같은 상기 제1 게이트 유전체(133)의 외측면에 잔존하는 불순물은 상기 제2 게이트 유전체(163) 내로 일부가 확산되어 측면 불순물 영역의 일부를 형성할 수 있다.
다시, 도 3, 도 4a 및 도 4b를 참조하면, 상기 트렌치들(도 15의 157)를 채우는 분리 구조체들(175)을 형성할 수 있다. 상기 분리 구조체들(157)을 형성하는 것은 상기 트렌치들(157)의 측벽에 측벽 스페이서(175a)를 형성하고, 상기 트렌치들(157)을 채우는 도전성 패턴들(175b)을 형성하는 것을 포함할 수 있다.
일 예에서, 상기 도전성 패턴들(175b)을 형성하기 전에, 상기 트렌치들(157)에 의해 노출되는 상기 기판(103) 내에 소스 영역들(172)을 형성할 수 있다. 따라서, 상기 소스 영역들(172)은 상기 분리 구조체들(175) 하부에 형성될 수 있다.
상기 분리 구조체들(175) 및 상기 제1 캐핑 절연 층(151)을 덮는 제2 캐핑 절연 층(178)을 형성할 수 있다. 이어서, 상기 제1 및 제2 캐핑 절연 층들(151, 178)을 관통하며 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3)의 상기 패드 층들(144)과 전기적으로 연결되는 비트라인 콘택 플러그들(181)을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 하부 영역(118) 상에 배치되는 블로킹 유전체(126), 상기 블로킹 유전체(126)와 마주보는 상기 층간 절연 층(106) 및 상기 게이트 전극(166)을 포함하는 상기 적층 구조체(169), 상기 층간 절연 층(106)과 상기 블로킹 유전체(126) 사이의 경계 영역 내에 배치되는 측면 불순물 영역(IR) 및 상기 하부 영역(118)과 상기 블로킹 유전체(126) 사이의 경계 영역 내에 배치되는 하부 불순물 영역(IR')을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 기판(103) 상에 배치되는 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3), 상기 기판(103) 상에 배치되고 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3)과 마주보는 상기 층간 절연 층(106) 및 상기 게이트 전극(166)을 포함하는 상기 적층 구조체(169), 및 상기 메모리 셀 수직 구조체들(VSc1, VSc2, VSc3)과 상기 적층 구조체(169) 사이의 경계 영역 내에 배치되는 상기 측면 불순물 영역(IR)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 하부 영역(도 4a, 도 4b 및 도 8의 118 또는 도 9b의 203a 및 203b), 상기 하부 영역(도 4a, 도 4b 및 도 8의 118 또는 도 9b의 203a 및 203b) 상에 배치되는 상기 블로킹 유전체(도 8의 126 또는 도 9b의 226), 상기 블로킹 유전체(도 4a, 도 4b 및 도 8의 126 또는 도 9b의 226)와 마주보는 상기 층간 절연 층(도 4a, 도 4b 및 도 8의 또는 도 9b의 208) 및 상기 게이트 전극(도 4a, 도 4b 및 도 8의 166 또는 도 9b의 260)을 포함하는 상기 적층 구조체(도 4a, 도 4b 및 도 8의 169 또는 도 9b의 208, 260), 및 상기 하부 영역(도 4a, 도 4b 및 도 8의 118 또는 도 9b의 203a 및 203b)과 상기 블로킹 유전체(도 4a, 도 4b 및 도 8의 126 또는 도 9b의 226) 사이의 경계 영역 내에 배치되는 하부 불순물 영역(도 8의 IR'또는 도 9b의 IR")을 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 상기 측면 불순물 영역(도 6a 및 도 6b의 IR)은 상기 제1 게이트 유전체(133) 내의 상기 블로킹 유전체(126)의 두께 산포 특성을 개선시키는 역할을 할 수 있다. 예를 들어, 상기 적층 구조체(169)와 상기 블로킹 유전체(126) 사이의 경계 영역 내에 형성되는 상기 측면 불순물 영역(IR)에서, 상기 블로킹 유전체(126)의 외측면에 형성되는 상기 측면 불순물 영역(IR)의 부분은 상기 적층 구조체(169) 내의 상기 게이트 전극(166)을 형성하기 위하여 도 14에서 설명한 상기 희생 게이트층들(도 13의 109)를 제거하는 식각 공정 동안에 발생할 수 있는 상기 블로킹 유전체(126)의 두께 감소를 최소화할 수 있다. 따라서, 상기 측면 불순물 영역(IR)은 상기 블로킹 유전체(126)의 두께 산포 특성을 개선할 수 있다. 이와 같은 블로킹 유전체(126)의 두께 산포 특성은 반도체 소자의 성능을 향상시키거나, 또는 상기 적층 구조체(169) 내에 배치되는 게이트 전극의 수를 증가시키어 반도체 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 반도체 소자
20 : 메모리 셀 어레이 영역
30 : 제어 로직 영역
106 : 층간 절연 층
126 : 블로킹 유전체
128 : 정보 저장 층
130 : 터널 유전체
133 : 제1 게이트 유전체
142 : 채널 반도체 층
144 : 패드 층
145 : 절연성 코어 패턴
154 : 절연성 라인
166 : 게이트 전극
169 : 적층 구조체
175 : 분리 구조체
VSc1, VSc2, VSc3 : 메모리 셀 수직 구조체들
VSd : 더미 수직 구조체
IR, IR', IR" : 불순물 영역

Claims (10)

  1. 하부 영역 상에 배치되는 블로킹 유전체 층;
    상기 블로킹 유전체 층과 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체;
    상기 층간 절연 층과 상기 블로킹 유전체 층 사이의 제1 경계를 중심으로 하여, 상기 제1 경계와 인접한 상기 층간 절연 층 및 상기 제1 경계와 인접한 상기 블로킹 유전체 층 내에 배치되는 측면 불순물 영역; 및
    상기 하부 영역과 상기 블로킹 유전체 층 사이의 제2 경계를 중심으로 하여, 상기 제2 경계와 인접한 상기 하부 영역 및 상기 제2 경계와 인접한 상기 블로킹 유전체 층 내에 배치되는 하부 불순물 영역을 포함하되,
    상기 층간 절연 층 내에서 상기 측면 불순물 영역이 배치되는 상기 층간 절연 층의 영역은 상기 층간 절연 층의 일부인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 영역은 실리콘 영역 또는 반도체 영역을 포함하고,
    상기 블로킹 유전체 층은 상기 실리콘 영역 또는 상기 반도체 영역과 접촉하고,
    상기 측면 불순물 영역 및 상기 하부 불순물 영역은 탄소(C)를 포함하거나, 또는 탄소(C) 및 질소(N)를 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 영역과 접촉하고 상기 블로킹 유전체 층과 마주보는 채널 반도체 층;
    상기 채널 반도체 층과 상기 블로킹 유전체 층 사이에 배치되고 상기 하부 영역과 이격되는 정보 저장 층; 및
    상기 정보 저장 층과 상기 채널 반도체 층 사이에 배치되고 상기 하부 영역과 이격되는 터널 유전체 층을 더 포함하는 반도체 소자.
  4. 기판 상에 배치되고, 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체;
    상기 기판 상에서 상기 적층 구조체의 상기 층간 절연 층 및 상기 게이트 전극과 마주보고, 블로킹 유전체 층을 포함하는 메모리 셀 수직 구조체;
    상기 게이트 전극과 상기 층간 절연 층 사이에 배치되며 상기 게이트 전극과 상기 메모리 셀 수직 구조체 사이로 연장되어 상기 메모리 셀 수직 구조체와 접촉하는 게이트 유전체 층; 및
    상기 블로킹 유전체 층 내의 불순물 영역을 포함하되,
    상기 메모리 셀 수직 구조체는,
    절연성 코어 패턴;
    상기 절연성 코어 패턴과 상기 적층 구조체 사이의 채널 반도체 층;
    상기 채널 반도체 층과 상기 적층 구조체 사이의 터널 유전체 층; 및
    상기 터널 유전체 층과 상기 적층 구조체 사이의 정보 저장 층을 더 포함하고,
    상기 블로킹 유전체 층은 상기 정보 저장 층과 상기 적층 구조체 사이에 배치되고,
    상기 블로킹 유전체 층은 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 갖는 단일 층이고,
    상기 블로킹 유전체 층의 상기 제1 측면은 상기 게이트 유전체 층 및 상기 층간 절연 층과 접촉하고,
    상기 블로킹 유전체 층 내의 상기 불순물 영역은 상기 제1 측면으로부터 상기 제2 측면을 향하는 방향으로 갈수록 불순물 농도가 낮아지는 제1 불순물을 포함하고,
    상기 제1 불순물은 탄소(C)인 반도체 소자.
  5. 기판 상에 배치되는 메모리 셀 수직 구조체;
    상기 기판 상에 배치되고 상기 메모리 셀 수직 구조체와 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체; 및
    상기 메모리 셀 수직 구조체와 상기 적층 구조체 사이의 경계를 중심으로 하여, 상기 경계에 인접하는 상기 메모리 셀 수직 구조체의 일부 영역과 상기 적층 구조체의 일부 영역 내에 배치되는 불순물 영역을 포함하되,
    상기 메모리 셀 수직 구조체는,
    절연성 코어 패턴;
    상기 절연성 코어 패턴과 상기 적층 구조체 사이의 채널 반도체 층;
    상기 채널 반도체 층과 상기 적층 구조체 사이의 터널 유전체 층;
    상기 터널 유전체와 상기 적층 구조체 사이의 정보 저장 층; 및
    상기 정보 저장 층과 상기 적층 구조체 사이의 블로킹 유전체 층을 포함하고,
    상기 불순물 영역은 상기 블로킹 유전체 층과 상기 층간 절연 층 사이의 경계를 중심으로 하여, 상기 경계와 인접한 상기 층간 절연 층 및 상기 블로킹 유전체 층 내에 배치되고,
    상기 층간 절연 층 내에서 상기 불순물 영역이 배치되는 상기 층간 절연 층의 영역은 상기 층간 절연 층의 일부인 반도체 소자.
  6. 제 5 항에 있어서,
    상기 층간 절연 층과 상기 게이트 전극 사이에 배치되며 상기 게이트 전극과 상기 블로킹 유전체 층 사이로 연장되는 게이트 유전체를 더 포함하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 불순물 영역은 탄소(C)를 포함하거나, 또는 탄소(C) 및 질소(N)를 포함하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 불순물 영역은 제1 불순물을 포함하고,
    상기 불순물 영역에서 상기 제1 불순물의 농도는 상기 블로킹 유전체 층과 상기 층간 절연 층 사이의 상기 경계에서 가장 높고,
    상기 제1 불순물은 탄소(C)인 반도체 소자.
  9. 하부 영역;
    상기 하부 영역 상에 배치되고, 블로킹 유전체 층, 정보 저장 층, 터널 유전체 층, 채널 반도체 층 및 절연성 코어 패턴을 포함하는 수직 구조체;
    상기 블로킹 유전체 층과 마주보는 층간 절연 층 및 게이트 전극을 포함하는 적층 구조체; 및
    상기 하부 영역과 상기 블로킹 유전체 층이 접촉하는 상기 하부 영역과 상기 블로킹 유전체 층 사이의 경계를 중심으로 하여, 상기 경계와 인접한 상기 하부 영역 및 상기 경계와 인접하는 상기 블로킹 유전체 층 내에 배치되는 불순물 영역을 포함하고,
    상기 하부 영역 내에서 상기 불순물 영역이 배치되는 영역은 상기 하부 영역의 일부인 반도체 소자.
  10. 제 9 항에 있어서,
    상기 채널 반도체 층은 상기 절연성 코어 패턴과 상기 블로킹 유전체 층 사이에 배치되고,
    상기 정보 저장 층은 상기 블로킹 유전체 층과 상기 채널 반도체 층 사이에 배치되고,
    상기 터널 유전체 층은 상기 정보 저장 층과 상기 채널 반도체 층 사이에 배치되고,
    상기 불순물 영역은 탄소(C)를 포함하거나, 또는 탄소(C) 및 질소(N)를 포함하고,
    상기 하부 영역은 실리콘 영역 또는 반도체 영역을 포함하는 반도체 소자.

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