KR20200045065A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 구조물 상에 몰드 구조물을 형성하되, 상기 몰드 구조물은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 게이트 층들의 각각은 차례로 적층되는 제1 층, 제2 층 및 제3 층으로 형성되고, 상기 제1 및 제3 층들은 제1 물질을 포함하고, 상기 제2 층은 상기 제1 물질과 다른 식각 선택성을 갖는 제2 물질을 포함하고; 상기 몰드 구조물을 관통하는 홀을 형성하여 상기 층간 절연 층들의 측면들 및 상기 게이트 층들의 측면들을 노출시키고; 상기 홀을 확장된 홀로 형성하되, 상기 홀을 상기 확장된 홀을 형성하는 것은 상기 제2 물질의 식각 속도와 상기 제1 물질의 식각 속도가 다른 식각 공정을 진행하여 상기 홀에 의해 노출되는 상기 게이트 층들을 부분 식각하여 리세스 영역들을 형성하는 것을 포함하고; 및 상기 확장된 홀 내에 메모리 수직 구조물을 형성하는 것을 포함한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 반도체 소자 및 그 형성 방법에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 반도체 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트들을 포함하는 반도체 소자가 개발되고 있다. 상기 게이트들의 적층 수가 증가하면서 게이트들과 마주보는 정보 저장 영역들 사이의 간섭이 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 형성하는 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 구조물 상에 몰드 구조물을 형성하되, 상기 몰드 구조물은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 게이트 층들의 각각은 차례로 적층되는 제1 층, 제2 층 및 제3 층으로 형성되고, 상기 제1 및 제3 층들은 제1 물질을 포함하고, 상기 제2 층은 상기 제1 물질과 다른 식각 선택성을 갖는 제2 물질을 포함하고; 상기 몰드 구조물을 관통하는 홀을 형성하여 상기 층간 절연 층들의 측면들 및 상기 게이트 층들의 측면들을 노출시키고; 상기 홀을 확장된 홀로 형성하되, 상기 홀을 상기 확장된 홀을 형성하는 것은 상기 제2 물질의 식각 속도와 상기 제1 물질의 식각 속도가 다른 식각 공정을 진행하여 상기 홀에 의해 노출되는 상기 게이트 층들을 부분 식각하여 리세스 영역들을 형성하는 것을 포함하고; 및 상기 확장된 홀 내에 메모리 수직 구조물을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 구조물 상에 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하는 몰드 구조물을 형성하되, 상기 게이트 층들의 각각은 차례로 적층되는 제1 층, 제2 층 및 제3 층으로 형성되고, 상기 제1 및 제3 층들은 서로 동일한 제1 물질로 형성되고, 상기 제2 층은 상기 제1 물질과 다른 식각 선택성을 갖는 제2 물질로 형성되고; 상기 몰드 구조물을 관통하는 홀을 형성하고; 제1 식각 공정을 이용하여 상기 홀에 의해 노출되는 상기 게이트 층들을 부분 식각하여 리세스 영역들을 형성하고, 상기 홀은 상기 리세스 영역들을 포함하는 확장된 홀로 형성되고; 상기 확장된 홀 내에 메모리 수직 구조물을 형성하고; 상기 몰드 구조물을 관통하는 분리 트렌치를 형성하고; 상기 제1 식각 공정 보다 상기 게이트 층을 식각하는 식각 속도가 빠른 제2 식각 공정을 이용하여 상기 분리 트렌치에 의해 노출되는 상기 게이트 층들을 제거하여 상기 메모리 수직 구조물의 측면을 노출시키는 빈 공간들을 형성하고; 및 상기 빈 공간들 내에 게이트 패턴들을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 몰드 구조물을 형성하되, 상기 몰드 구조물은 층간 절연 층들 및 상기 층간 절연 층들 사이의 게이트 층을 포함하고, 상기 게이트 층은 서로 다른 식각 선택성을 갖는 부분들을 포함하고; 상기 몰드 구조물을 관통하며 상기 층간 절연 층들 및 상기 게이트 층을 노출시키는 홀을 형성하고; 상기 홀에 의해 노출되는 상기 게이트 층을 부분 식각하여 리세스 영역을 형성하고, 상기 홀은 확장된 홀로 형성되고; 및 상기 확장된 홀 내에 메모리 수직 구조물을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상의 적층 구조물; 및 상기 하부 구조물 상에 상기 하부 구조물의 상부면과 수직한 수직 방향으로 연장되는 메모리 수직 구조물을 포함한다. 상기 적층 구조물은 층간 절연 층들 및 상기 층간 절연 층들 사이의 셀 게이트 패턴을 포함하고, 상기 메모리 수직 구조물은 상기 셀 게이트 패턴과 마주보는 제1 부분 및 상기 층간 절연 층들과 마주보며 상기 제1 부분 보다 큰 폭을 갖는 제2 부분들을 포함하고, 상기 메모리 수직 구조물은 상기 제2 부분들에서 서로 접촉하며 상기 제1 부분으로 연장되고 상기 제1 부분에서 서로 이격되는 제1 유전체 층 및 제2 유전체 층을 포함하고, 상기 메모리 수직 구조물은 상기 제1 부분에서 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 정보 저장 패턴을 더 포함하고, 상기 셀 게이트 패턴은 굴곡진 모양의 측면을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되고, 층간 절연 층들 및 상기 층간 절연 층들 사이의 셀 게이트 패턴을 포함하는 적층 구조물; 및 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함한다. 상기 메모리 수직 구조물은 상기 셀 게이트 패턴과 동일한 높이 레벨에 위치하는 제1 부분 및 상기 층간 절연 층들과 동일한 높이 레벨에 위치하며 상기 제1 부분 보다 작은 폭을 갖는 제2 부분들을 포함하고, 상기 메모리 수직 구조물은 상기 셀 게이트 패턴의 측면 상에 차례로 배치되며 상기 층간 절연 층들의 측면들 상으로 연장되는 제1 유전체 층, 제2 유전체 층 및 채널 반도체 층을 포함하고, 상기 제1 및 제2 유전체 층들은 상기 층간 절연 층들의 측면들 상에서 서로 접촉하며 상기 셀 게이트 패턴의 측면 상에서 서로 이격되고, 상기 메모리 수직 구조물은 상기 메모리 수직 구조물의 상기 제1 부분 내에 배치되며 상기 제1 및 제2 유전체 층들 사이에 배치되는 정보 저장 패턴을 더 포함하고, 상기 셀 게이트 패턴은 상기 셀 게이트 패턴에서 상기 메모리 수직 구조물을 향하는 방향으로 돌출되는 돌출 부를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되고, 교대로 반복적으로 적층되는 층간 절연 층들 및 셀 게이트 패턴들을 포함하는 적층 구조물; 및 상기 하부 구조물 상에 배치되며 상기 하부 구조물의 상부면과 수직한 수직 방향으로 연장되는 메모리 수직 구조물을 포함한다. 상기 메모리 수직 구조물은 상기 셀 게이트 패턴들의 측면들과 마주보는 제1 부분들 및 상기 층간 절연 층들의 측면들과 마주보는 제2 부분들을 포함하고, 상기 메모리 수직 구조물은 상기 제1 부분들에서 상기 셀 게이트 패턴들의 측면들 상에 차례로 적층되고 상기 제2 부분들로 연장되는 제1 유전체 층, 제2 유전체 층 및 채널 반도체 층을 포함하고, 상기 메모리 수직 구조물은 상기 제1 부분들 내에서 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 정보 저장 패턴들을 더 포함하고, 상기 셀 게이트 패턴들의 각각은 제1 물질 층 및 제2 물질 층을 포함하고, 상기 제1 물질 층은 상기 제2 물질 층과 상기 메모리 수직 구조물 사이에 개재되며 상기 제2 물질 층과 상기 층간 절연 층들 사이로 연장되고, 상기 제1 물질 층은 상기 제1 유전체 층의 두께 보다 얇은 두께를 갖고, 상기 정보 저장 패턴들의 각각은 상기 층간 절연 층들과 상기 수직 방향으로 중첩하는 중첩 부분 및 상기 층간 절연 층들과 상기 수직 방향으로 중첩하지 않는 비중첩 부분을 포함하고, 상기 중첩 부분의 수평 방향의 길이는 상기 비중첩 부분의 수평 방향의 길이 보다 크고, 상기 수평 방향은 상기 하부 구조물의 상부면과 평행한 방향이다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 향상시킬 수 있는 반도체 소자 및 그 형성 방법을 제공할 수 있다. 본 발명의 일 실시예에 따른 반도체 소자 형성 방법은 층간 절연 층들 사이에 서로 다른 식각 선택성을 갖는 부분들을 포함하는 게이트 층을 형성하고, 게이트 층의 부분 식각하여 리세스 영역을 형성하고, 리세스 영역 내에 한정되며 고립되는 정보 저장 패턴을 형성하는 것을 포함할 수 있다. 따라서, 상기 정보 저장 패턴은 상기 리세스 영역 내에 한정되며 고립될 수 있기 때문에, 상기 정보 저장 패턴 내에 저장되는 정보의 보유 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타내는 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타내는 단면도들이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 예들을 나타내는 부분 확대 단면도들이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타내는 단면도이다.
도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타내는 단면도이다.
도 7a 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 도면들이다.
도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 복수개의 메모리 블록들(BLK1, BLK2, ? BLKn)을 포함할 수 있다.
상기 메모리 어레이 영역(MA) 내의 상기 메모리 블록들(BLK1, BLK2, ? BLKn)의 각각은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK1, BLK2, ? BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK1, BLK2, ? BLKn)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK1, BLK2, ? BLKn)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK1, BLK2, ? BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK1, BLK2, ? BLKn)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2를 참조하여 도 1에서 설명한 반도체 소자(1)의 상기 메모리 어레이 영역(도 1의 MA) 내에 배치되는 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 어레이 영역(도 1의 MA)을 개념적으로 나타낸 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL), 상기 비트라인들(BL), 및 복수의 셀 스트링(CSTR)은 메모리 어레이 영역(MA) 내에 배치될 수 있다.
상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 패턴들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 3 내지 도 5a를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 3 내지 도 5a에서, 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타내는 평면도이고, 도 4a는 도 3의 I-I'선을 따라 취해진 영역을 나타내는 단면도이고, 도 4b는 도 3의 II-II'선, III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타내는 단면도이고, 도 5a는 도 4a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 3, 도 4a, 도 4b 및 도 5a를 참조하면, 하부 구조물(10) 상에 적층 구조물(54)이 배치될 수 있다. 상기 하부 구조물(10)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 기판일 수 있다. 상기 하부 구조물(10)은 도우프트 반도체 물질(e.g., N형의 실리콘 또는 P 형의 실리콘 등) 및 도전성 물질(e.g., 텅스텐 등) 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 적층 구조물(54)은 층간 절연 층들(12) 및 게이트 패턴들(52)을 포함할 수 있다. 상기 게이트 패턴들(52)은 상기 하부 구조물(10) 상에서 상기 하부 구조물(10)의 상부면(10s)과 수직한 수직 방향(Z)으로 이격되면서 적층될 수 있다. 상기 게이트 패턴들(52)의 각각은 상기 층간 절연 층들(12) 사이에 배치될 수 있다. 예를 들어, 상기 층간 절연 층들(12) 및 상기 게이트 패턴들(52)은 교대로 반복적으로 적층될 수 있다. 상기 층간 절연 층들(110)은 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 게이트 패턴들(52)은 하부 게이트 패턴(52L), 상부 게이트 패턴(52U), 상기 하부 게이트 패턴(52L) 및 상기 상부 게이트 패턴(52U) 사이의 중간 게이트 패턴들(52M)을 포함할 수 있다. 상기 층간 절연 층들(12) 중 최상위 층간 절연 층(12U)은 상기 상부 게이트 패턴(52U) 상에 배치될 수 있다.
상기 게이트 패턴들(52)은 상기 하부 구조물(10)의 상부면(10s)과 평행한 제1 방향(Y)으로 연장될 수 있다. 상기 중간 게이트 패턴들(52M) 상에 상기 상부 게이트 패턴(52U)을 제2 방향(X)으로 분리시키는 절연 패턴(18)이 배치될 수 있다. 상기 절연 패턴(18)은 상기 최상위 층간 절연 층(12U) 및 상기 상부 게이트 패턴(52U)을 관통할 수 있다.
상기 하부 구조물(10) 상에 상기 수직 방향(Z)으로 연장되는 메모리 수직 구조물들(40)이 배치될 수 있다. 상기 메모리 수직 구조물들(40)은 상기 적층 구조물(54)을 관통하는 홀들(H) 내에 배치될 수 있다.
상기 메모리 수직 구조물들(40)은 상기 게이트 패턴들(52) 및 상기 층간 절연 층들(12)을 관통할 수 있다. 상기 메모리 수직 구조물들(40)과 동일한 구조의 더미 수직 구조물들(40d)이 배치될 수 있다. 상기 더미 수직 구조물들(40d)은 상기 하부 게이트 패턴(52L), 상기 중간 게이트 패턴들(52M)을 관통하며, 상기 절연 패턴(18)을 관통할 수 있다. 상기 메모리 수직 구조물들(40)은 상기 하부 게이트 패턴(52L), 상기 중간 게이트 패턴들(52M) 및 상기 상부 게이트 패턴(52U)을 관통할 수 있다.
상기 메모리 수직 구조물들(40)의 각각은 상기 게이트 패턴들(52)을 관통하며 상기 게이트 패턴들(52)과 동일한 높이 레벨에 위치하는 제1 부분들(W1) 및 상기 층간 절연 층들(12)을 관통하며 상기 층간 절연 층들(12)과 동일한 높이 레벨에 위치하는 제2 부분들(W2)을 포함할 수 있다. 각각의 상기 메모리 수직 구조물들(40)에서, 각각의 상기 제2 부분들(W1)은 각각의 상기 제2 부분들(W2) 보다 큰 폭을 가질 수 있다.
상기 적층 구조물(54) 상에 제1 상부 절연 층(42)이 배치될 수 있다. 상기 적층 구조물(54) 및 상기 제1 상부 절연 층(42)을 관통하는 분리 구조물들(60)이 배치될 수 있다. 상기 분리 구조물들(60)은 상기 제1 방향(Y)으로 연장될 수 있다.
예시적인 예에서, 상기 분리 구조물들(60)의 각각은 분리 패턴(58) 및 상기 분리 패턴(58)의 측면들 상의 스페이서들(56)을 포함할 수 있다. 상기 스페이서들(56)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 분리 패턴(58)은 도전성 물질로 형성될 수 있다.
상기 제1 상부 절연 층(42) 상에 제2 상부 절연 층(62)이 배치될 수 있다. 상기 제1 및 제2 상부 절연 층들(42, 62)은 실리콘 산화물로 형성될 수 있다.
상기 제2 상부 절연 층(62) 상에 도전성 라인들(66)이 배치될 수 있다. 예시적인 예에서, 상기 도전성 라인들(66)은 도 1 및 도 2에서 설명한 상기 비트라인들(도 1 및 도 2의 BL)일 수 있다.
상기 도전성 라인들(66)과 상기 메모리 수직 구조물들(40)을 전기적으로 연결하는 콘택 플러그들(64)이 배치될 수 있다. 상기 콘택 플러그들(64)은 상기 제1 및 제2 상부 절연 층들(42, 62)을 관통할 수 있다.
상기 게이트 패턴들(52)의 각각은 제1 물질 층(48) 및 제2 물질 층(50)을 포함할 수 있다. 상기 제1 물질 층(48)은 상기 제2 물질 층(50)의 상부면 및 하부면을 덮으면서 상기 메모리 수직 구조물들(40) 및 상기 더미 수직 구조물들(40d)과 마주보는 상기 제2 물질 층(50)의 측면을 덮을 수 있다. 상기 제1 물질 층(48)은 상기 제2 물질 층(50)과 상기 메모리 수직 구조물(40) 사이에 개재되며 상기 제2 물질 층(50)과 상기 층간 절연 층들(12) 사이로 연장될 수 있다.
예시적인 예에서, 상기 제1 물질 층(48)은 유전체 물질로 형성될 수 있고, 상기 제2 물질 층(50)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 물질 층(48)은 알루미늄 산화물 등과 같은 유전체로 형성될 수 있고, 상기 제2 물질 층(50)은 도우프트 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., Ti 또는 W 등) 및 금속-반도체 화합물(e.g., TiSi 또는 WSi 등) 중 어느 하나 또는 둘 이상의 도전성 물질로 형성될 수 있다.
다른 예에서, 상기 제1 및 제2 물질 층들(48, 50)은 서로 다른 도전성 물질들로 형성될 수 있다. 예를 들어, 상기 제1 물질 층(48)은 금속 질화물로 형성될 수 있고, 상기 제2 물질 층(50)은 금속으로 형성될 수 있다.
상기 제1 물질 층(48)이 유전체 물질로 형성되고, 상기 제2 물질 층(50)이 도전성 물질로 형성되는 경우에, 상기 게이트 패턴들(52)의 상기 제2 물질 층들(50)은 게이트 전극들(50L, 50M, 50U)일 수 있다. 이와는 달리, 상기 제1 및 제2 물질 층들(48, 50)이 도전성 물질들로 형성되는 경우에, 상기 게이트 패턴들(52)은 게이트 전극들일 수 있다.
이하에서, 상기 제1 물질 층(48)은 유전체 물질로 형성될 수 있고, 상기 제2 물질 층(50)은 도전성 물질로 형성되는 예를 중심으로 설명하기로 한다.
상기 게이트 패턴들(52)의 상기 제2 물질 층들(50)은 게이트 전극들(50L, 50M, 50U)일 수 있다. 예를 들어, 상기 게이트 전극들(50L, 50M, 50U)은 하부 게이트 전극(50L), 중간 게이트 전극들(50M) 및 상부 게이트 전극(50U)을 포함할 수 있다. 상기 하부 게이트 패턴(52L)은 상기 하부 게이트 전극(50L)을 포함할 수 있고, 상기 중간 게이트 패턴들(52M)은 상기 중간 게이트 전극들(50M)을 포함할 수 있고, 상기 상부 게이트 패턴(52U)은 상기 상부 게이트 전극(50U)을 포함할 수 있다.
예시적인 예에서, 상기 하부 게이트 전극(50L)은 도 1 및 도 2에서 설명한 접지 선택 라인(GSL)일 수 있고, 상기 상부 게이트 전극(50U)은 도 1 및 도 2에서 설명한 스트링 선택 라인(SSL)일 수 있고, 상기 중간 게이트 전극들(50M)은 도 1 및 도 2에서 설명한 워드라인들(WL)일 수 있다.
명세서 전체에 걸쳐서, 도 1 및 도 2에서 설명한 워드라인들(WL)일 수 있는 상기 중간 게이트 전극들(50M)은 '셀 게이트 전극들'로 지칭될 수 있다. 명세서 전체에 걸쳐서, 상기 셀 게이트 전극들일 수 있는 상기 중간 게이트 전극들(50M)을 포함하는 상기 중간 게이트 패턴들(52M)은 '셀 게이트 패턴들'로 지칭될 수 있다.
따라서, 이하에서 별도의 언급 또는 설명이 없더라도, 상기 중간 게이트 패턴(52M)은 '셀 게이트 패턴'으로 대체되어 설명될 수 있고, 상기 중간 게이트 전극(50M)은 '셀 게이트 전극으로 대체되어 설명될 수 있다.
명세서 전체에 걸쳐서, 상기 하부 게이트 전극(50L)은 '하부 선택 게이트 전극', '접지 선택 게이트 전극' 또는 '접지 선택 라인'으로 지칭될 수 있고, 상기 상부 게이트 전극(50U)은 '상부 선택 게이트 전극', '스트링 선택 게이트 전극' 또는 '스트링 선택 라인'으로 지칭될 수 있다. 상기 하부 게이트 전극(50L)을 포함하는 상기 하부 게이트 패턴(52L)은 '하부 선택 게이트 패턴'으로 지칭될 수 있고, 상기 상부 게이트 전극(50U)을 포함하는 상기 상부 게이트 패턴(52U)은 '상부 선택 게이트 패턴'으로 지칭될 수 있다.
상기 메모리 수직 구조물들(40)의 각각은 제1 유전체 층(26), 정보 저장 패턴들(28), 제2 유전체 층(30), 채널 반도체 층(32), 코어 패턴(34) 및 패드 패턴(36)을 포함할 수 있다.
상기 코어 패턴(34)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 코어 패턴(34)은 상기 게이트 패턴들(52)을 관통할 수 있다. 상기 채널 반도체 층(32)은 상기 코어 패턴(34)의 바닥면을 덮으며 상기 코어 패턴(34)의 측면 상으로 연장될 수 있다. 상기 채널 반도체 층(32)은 상기 코어 패턴(34)의 외측면을 감쌀 수 있다. 상기 채널 반도체 층(32)은 실리콘으로 형성될 수 있다. 상기 패드 패턴(36)은 상기 채널 반도체 층(32) 및 상기 코어 패턴(34) 상에 배치될 수 있다. 상기 패드 패턴(36)은 상기 상부 게이트 패턴(52U) 보다 높은 높이 레벨에 위치할 수 있다. 상기 패드 패턴(36)은 N형의 도전형을 갖는 실리콘으로 형성될 수 있다.
상기 제2 유전체 층(30)은 상기 채널 반도체 층(32)과 상기 적층 구조물(54) 사이에 배치될 수 있다. 상기 제1 유전체 층(26)은 상기 제2 유전체 층(30)과 상기 적층 구조물(54) 사이에 배치될 수 있다. 상기 제2 유전체 층(30)은 터널 유전체 층일 수 있다. 상기 제2 유전체 층(30)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다.
상기 제1 유전체 층(26)은 블로킹 유전체 층일 수 있다. 상기 제1 물질 층(48)은 상기 제1 유전체 층(26)의 두께 보다 얇은 두께를 가질 수 있다. 상기 제1 물질 층(48)은 상기 제1 유전체 층(26) 보다 높은 유전상수를 갖는 고유전체로 형성될 수 있다. 예를 들어, 상기 제1 물질 층(48)은 실리콘 산화물로 형성될 수 있고, 상기 제1 유전체 층(26)은 실리콘 산화물 보다 큰 유전상수를 갖는 알루미늄 산화물 등과 같은 고유전체로 형성될 수 있다.
각각의 상기 메모리 수직 구조물들(40)에서 상기 제1 부분들(W1) 내에 배치되는 상기 정보 저장 패턴들(28)은 상기 수직 방향(Z)으로 서로 이격되면서 상기 제1 유전체 층(26)과 상기 제2 유전체 층(30) 사이에 배치될 수 있다.
각각의 상기 정보 저장 패턴들(28)은 상기 층간 절연 층들(12)과 상기 수직 방향(Z)으로 중첩하는 중첩 부분(28ia) 및 상기 층간 절연 층들(12)과 상기 수직 방향(Z)으로 중첩하지 않는 비중첩 부분(28oa)을 포함할 수 있다. 상기 중첩 부분(28ia)은 내측 영역으로 지칭될 수 있고, 상기 비중첩 부분(28oa)은 외측 영역으로 지칭될 수도 있다.
각각의 상기 메모리 수직 구조물들(54)에서, 상기 제1 유전체 층(26), 상기 제2 유전체 층(30) 및 상기 채널 반도체 층(32)은 워드라인들(도 1 및 도2의 WL)일 수 있는 상기 홀(H)에 의해 노출되는 상기 중간 게이트 패턴들(52M), 즉 셀 게이트 패턴들의 측면들 상에 차례로 배치될 수 있으며, 상기 홀(H)에 의해 노출되는 상기 층간 절연 층들(12)의 측면들 상으로 연장될 수 있다. 각각의 상기 메모리 수직 구조물들(54)에서, 상기 정보 저장 패턴들(28)은 각각의 상기 메모리 수직 구조물들(54)의 상기 제1 부분들(W1)에 배치될 수 있다.
상기 제1 유전체 층(26) 및 상기 제2 유전체 층(30)은 상기 층간 절연 층들(12)과 동일한 높이 레벨에서 서로 접촉하면서 상기 정보 저장 패턴들(28)에 의해 서로 분리될 수 있다. 예를 들어, 상기 제1 유전체 층(26) 및 상기 제2 유전체 층(30)은 상기 층간 절연 층들(12)과 동일한 높이 레벨에서 서로 접촉하면서 상기 셀 게이트 패턴들(52M)의 측면 상으로 연장될 수 있다. 상기 제1 유전체 층(26)은 상기 정보 저장 패턴들(28)의 상부면들(28U), 상기 정보 저장 패턴들(28)의 하부면들(28B), 및 상기 셀 게이트 패턴들(52M)과 마주보는 상기 정보 저장 패턴들(28)의 제1 측면들(28S1)을 덮을 수 있고, 상기 제2 유전체 층(30)은 상기 정보 저장 패턴들(28)의 상기 제1 측면들(28S1)에 대향하는 상기 정보 저장 패턴들(28)의 제2 측면들(28S2)을 덮을 수 있다. 상기 제1 유전체 층(26)은 상기 정보 저장 패턴들(28)의 상부면들(28U), 상기 정보 저장 패턴들(28)의 하부면들(28B), 및 상기 정보 저장 패턴들(28)의 제1 측면들(28S1)과 접촉할 수 있고, 상기 제2 유전체 층(30)은 상기 정보 저장 패턴들(28)의 제2 측면들(28S2)과 접촉할 수 있다.
상기 정보 저장 패턴들(28)은 정보를 저장할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴들(28)은 실리콘 질화물로 형성될 수 있다. 상기 정보 저장 패턴들(28)을 형성할 수 있는 정보를 저장할 수 있는 물질은 실리콘 질화물에 한정되지 않고 다른 물질로 대체될 수 있다. 예를 들어, 상기 정보 저장 패턴들(28)은 폴리 실리콘으로 형성될 수도 있다.
상기 채널 반도체 층(32)과 워드라인들(도 1 및 도2의 WL)일 수 있는 상기 중간 게이트 전극들(50M) 사이에 배치되는 상기 정보 저장 패턴들(28)은 정보를 저장할 수 있는 정보 저장 영역들일 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(32)으로부터 상기 제2 유전체 층(30)을 통하여 상기 정보 저장 패턴들(28) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 패턴들(28) 내에 트랩된 전자를 소거할 수 있다. 따라서, 상기 정보 저장 패턴들(28)은 도 2에서 설명한 메모리 셀들(MCT)을 구성할 수 있다.
예시적인 예에서, 각각의 상기 게이트 전극들(50), 예를 들어 각각의 상기 셀 게이트 전극들(50M)은 상기 메모리 수직 구조물들(40)과 마주보는 리세스 부들(50a2) 및 돌출 부(50a1)을 가질 수 있다. 각각의 상기 정보 저장 패턴들(28)은 각각의 상기 셀 게이트 전극들(50M)의 상기 돌출 부(50a1)와 마주볼 수 있다. 각각의 상기 셀 게이트 전극들(50M)의 상기 리세스 부들(52a2)은 상기 층간 절연 층들(12)과 인접할 수 있다. 각각의 상기 셀 게이트 전극들(50M)에서, 상기 돌출 부(50a1)는 상기 리세스 부들(50a2) 사이에서 상기 메모리 수직 구조물(40)을 향하는 방향으로 돌출되는 모양일 수 있다. 각각의 상기 정보 저장 패턴들(28)의 상기 수직 방향(Z)의 길이(L)는 각각의 상기 셀 게이트 전극들(50M)의 상기 돌출부(50a1)의 상기 수직 방향(Z)의 길이(Da1) 보다 클 수 있다. 각각의 상기 셀 게이트 전극들(50M)의 상기 돌출부(50a1)의 상기 수직 방향(Z)의 길이(Da1)는 각각의 상기 셀 게이트 전극들(50M)의 각각의 상기 리세스 부들(50a2)의 상기 수직 방향(Z)의 길이(Da2) 보다 클 수 있다.
상기 셀 게이트 전극들(50M)이 앞에서 설명한 상기 워드라인들(WL)인 경우에, 각각의 상기 셀 게이트 전극들(50M)의 상기 돌출 부(50a1)는 반도체 소자의 성능을 향상시킬 수 있다.
상기 게이트 전극들(50)과 마찬가지로, 각각의 상기 게이트 패턴들(52), 예를 들어 각각의 상기 셀 게이트 패턴들(52M)은 상기 메모리 수직 구조물들(40)과 마주보는 돌출부(52a1) 및 리세스 부들(52a2)을 가질 수 있다. 각각의 상기 정보 저장 패턴들(28)은 각각의 상기 셀 게이트 패턴들(52M)의 상기 돌출 부(52a1)와 마주볼 수 있다. 각각의 상기 정보 저장 패턴들(28)의 상기 수직 방향(Z)의 길이(L)는 각각의 상기 셀 게이트 패턴들(52M)의 상기 돌출부(52a1)의 상기 수직 방향(Z)의 길이 보다 클 수 있다.
서로 마주보는 상기 게이트 패턴들(52) 및 상기 메모리 수직 구조물들(40) 사이의 마주보는 영역들의 모양은 도 4a 내지 도 5a를 참조하여 설명한 내용에 한정되지 않고 다양하게 변형될 수 있다. 이하에서, 서로 마주보는 상기 게이트 패턴들(52) 및 상기 메모리 수직 구조물들(40) 사이의 마주보는 영역들의 다양한 변형 예들에 대하여, 상기 수직 방향(Z)으로 서로 인접하는 한 쌍의 층간 절연 층들(12) 사이에 위치하는 하나의 게이트 패턴(52)과 상기 하나의 게이트 패턴(52)과 마주보는 메모리 수직 구조물(40)의 일부를 나타내는 도 5b 내지 도 5e의 부분 확대도들을 각각 참조하여 설명하기로 한다. 여기서, 도 5b 내지 도 5e의 부분 확대도들을 각각 참조하여 설명함에 있어서, 도 4a 내지 도 5a를 참조하여 설명한 구성요소들을 별도의 설명 없이 직접적으로 인용하여 설명하기로 한다.
변형 예에서, 도 5b를 참조하면, 상기 층간 절연 층들(12) 사이에 위치하는 상기 게이트 패턴(52), 예를 들어 상기 셀 게이트 패턴(52M)은 상기 제1 유전체 층(26)과 마주보는 돌출 부(52b1) 및 리세스 부들(52b2)을 포함할 수 있다. 상기 셀 게이트 패턴(52M)과 마주보는 정보 저장 패턴(28)은 상기 셀 게이트 패턴(52M)의 상기 돌출 부(52b1)와 마주보는 리세스 부(28a1) 및 상기 셀 게이트 패턴(52M)의 상기 리세스 부들(52b2)과 마주보는 돌출 부들(28a2)을 포함할 수 있다.
상기 정보 저장 패턴(28)의 상기 돌출 부들(28a2)은 상기 셀 게이트 패턴(52M)을 향하는 수평 방향으로 돌출될 수 있고, 상기 셀 게이트 패턴(52M)의 상기 돌출 부(52b1)는 상기 정보 저장 패턴(28)을 향하는 수평 방향으로 돌출될 수 있다.
상기 정보 저장 패턴(28)의 상기 리세스 부(28a1)의 상기 수직 방향(Z)의 길이(La1)는 상기 정보 저장 패턴(28)의 상기 돌출 부들(28a2) 각각의 길이(La2) 보다 클 수 있다. 상기 정보 저장 패턴(28)의 상기 리세스 부(28a1)의 상기 수직 방향(Z)의 길이(La1)는 상기 셀 게이트 패턴(52M)의 상기 돌출 부(52b1)의 상기 수직 방향(Z)의 길이(Db1) 보다 클 수 있다.
상기 셀 게이트 패턴(52M)과 마찬가지로, 상기 셀 게이트 패턴(52M)의 상기 셀 게이트 전극(50M)은 돌출 부(50b) 및 리세스 부들(50b2)을 가질 수 있다. 상기 셀 게이트 전극(50M)의 상기 돌출 부(50b)의 상기 수직 방향(Z)의 길이(Db1)는 상기 셀 게이트 전극(50M)의 상기 리세스 부들(50b2) 각각의 길이(Db2) 보다 작을 수 있다.
상기 정보 저장 패턴(28)은 상기 층간 절연 층들(12)과 상기 수직 방향(Z)으로 중첩하는 중첩 부분(28ia) 및 상기 층간 절연 층들(12)과 상기 수직 방향(Z)으로 중첩하지 않는 비중첩 부분(28oa)을 포함할 수 있다. 상기 정보 저장 패턴(28)에서, 상기 중첩 부분(28ia)은 상기 비중첩 부분(28oa) 보다 큰 폭을 가질 수 있다.
다른 변형 예에서, 도 5c를 참조하면, 상기 층간 절연 층들(12) 사이에 위치하는 상기 셀 게이트 패턴(52M)은 상기 정보 저장 패턴(28)을 향하는 수평 방향으로 볼록한 곡선 형태의 중앙 돌출 부(52c1), 상기 층간 절연 층들(12)과 인접하는 엣지 돌출 부들(52p), 및 상기 엣지 돌출 부들(52p)과 상기 중앙 돌출 부(52c1) 사이에 위치하며 오목한 형태의 리세스 부들(52c2)을 포함할 수 있다. 각각의 상기 엣지 돌출 부들(52p)은 상기 층간 절연 층들(12)과 접촉하는 수평 면 및 상기 수평 면과 예각을 이루는 측면을 가질 수 있다.
상기 정보 저장 패턴(28)은 상기 셀 게이트 패턴(52M)의 상기 중앙 돌출 부(52c1)와 마주보는 곡선 형태의 리세스 부(28a1) 및 상기 셀 게이트 패턴(52M)의 상기 리세스 부들(52c2)과 마주보는 곡선 형태의 돌출 부들(28a2)을 포함할 수 있다.
상기 셀 게이트 패턴(52M)과 마찬가지로, 상기 셀 게이트 패턴(52M)의 상기 셀 게이트 전극(50M)은 상기 정보 저장 패턴(28)을 향하는 수평 방향으로 볼록한 곡선 형태의 중앙 돌출 부(50c1), 상기 층간 절연 층들(12)과 인접하는 엣지 돌출 부들(50p), 및 상기 엣지 돌출 부들(50p)과 상기 중앙 돌출 부(50c1) 사이에 위치하며 오목한 곡선 형태의 리세스 부들(50c2)을 포함할 수 있다.
다른 변형 예에서, 도 5d를 참조하면, 상기 층간 절연 층들(12) 사이에 위치하는 상기 셀 게이트 패턴(52M)은 상기 층간 절연 층들(12) 사이에서 상기 정보 저장 패턴(28)으로부터 상기 셀 게이트 패턴(52M)을 향하는 방향으로 오목한 측면(52S)을 가질 수 있다. 상기 셀 게이트 패턴(52M)과 마찬가지로, 상기 셀 게이트 패턴(52M)의 상기 셀 게이트 전극(50M)은 오목한 측면(50S)을 가질 수 있다.
다른 변형 예에서, 도 5e를 참조하면, 상기 층간 절연 층들(12) 사이에 위치하는 상기 셀 게이트 패턴(52M)의 측면(52S)은 상기 셀 게이트 패턴(52M)과 접촉하는 상기 층간 절연 층(12)의 면과 수직할 수 있다. 상기 셀 게이트 패턴(52M)과 마찬가지로, 상기 셀 게이트 패턴(52M)의 상기 셀 게이트 전극(50M)의 측면(50S)은 수직할 수 있다.
상술한 바와 같이, 상기 셀 게이트 패턴들(52M)은 도 5a 내지 도 5e에서와 같이 다양한 측면 프로파일을 갖도록 제공될 수 있다. 따라서, 반도체 설계자에게 다양한 특성의 반도체 소자를 제공할 수 있으므로, 반도체 설계자는 도 5a 내지 도 5e에서 설명한 상기 셀 게이트 패턴들(52M) 중 어느 하나의 셀 게이트 패턴을 포함하는 반도체 소자를 이용하여 반도체 집적 회로를 설계할 수 있다.
다음으로, 도 6a 및 도 6b를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다.
변형 예에서, 도 6a를 참조하면, 제1 기판(112), 상기 제1 기판(112) 상의 제2 기판(130), 및 상기 제1 기판(112)과 상기 제2 기판(130) 사이의 주변 회로 영역을 포함하는 하부 구조물(10a)이 배치될 수 있다.
예시적인 예에서, 상기 제1 기판(112)은 단결정 실리콘 기판을 포함할 수 있다.
예시적인 예에서, 상기 제2 기판(130)은 폴리 실리콘 기판을 포함할 수 있다.
상기 제1 기판(112)에 형성되며 주변 활성 영역(114a)을 한정하는 소자분리 영역(114i)이 배치될 수 있다.
상기 하부 구조물(10a)의 상기 주변 회로 영역은 상기 주변 횔성 영역(114a) 상에 형성되는 소스/드레인(S/D) 및 주변 게이트(PG)를 포함하는 주변 트랜지스터(PTR), 상기 제1 기판(112) 상의 제1 하부 절연 층(120), 상기 제1 하부 절연 층(120) 내에 매립되는 제1 주변 배선들(122), 상기 제1 하부 절연 층(120) 상의 제2 하부 절연 층(124), 상기 제2 하부 절연 층(124) 내에 매립되는 제2 주변 배선들(126), 및 상기 제2 하부 절연 층(124) 상의 제3 하부 절연 층(128)을 포함할 수 있다.
변형 예에서, 도 6b를 참조하면, 앞에서 상술한 메모리 수직 구조물(40)은 반도체 패턴(23)을 더 포함할 수 있다. 상기 반도체 패턴(23)은 상기 게이트 패턴들(52) 중 하부 게이트 패턴(52L)과 마주볼 수 있고, 상기 중간 게이트 패턴들(52M) 보다 낮은 높이 레벨에 배치될 수 있다. 상기 메모리 수직 구조물(40)은 앞에서 설명한 것과 같은 상기 제1 유전체 층(26), 상기 정보 저장 패턴들(28), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32), 상기 코어 패턴(34) 및 상기 패드 패턴(36)을 포함할 수 있다. 상기 채널 반도체 층(32)은 상기 반도체 패턴(23)과 접촉할 수 있다.
상기 반도체 패턴(23)은 상기 하부 구조물(10)로부터 에피택시얼 성장되어 형성될 수 있다. 상기 하부 게이트 패턴(52L)과 상기 반도체 패턴(23) 사이에 추가 유전체 층(47), 예를 들어 실리콘 산화물 층이 배치될 수 있다.
변형 예에서, 도 6c를 참조하면, 하부 구조물(140) 상에 적층 구조물(154)이 배치될 수 있다. 상기 적층 구조물(154)은 앞에서 상술한 것과 같은 층간 절연 층들(12)을 포함할 수 있다. 상기 적층 구조물(154)은 상기 층간 절연 층들(12) 사이에 개재되는 게이트 패턴들(152)을 포함할 수 있다. 상기 게이트 패턴들(152)의 각각은 앞에서 상술한 것과 같은 상기 제1 물질 층(48) 및 상기 제2 물질 층(50)을 포함할 수 있다. 상기 적층 구조물(154) 상에 차례로 적층되는 제1 상부 절연 층(42) 및 제2 상부 절연 층(62)이 배치될 수 있다. 상기 적층 구조물(154) 및 상기 제1 상부 절연 층(42)을 관통하는 분리 구조물들(160)이 배치될 수 있다. 상기 분리 구조물들(160)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 적층 구조물(154)을 관통하는 메모리 수직 구조물들(140)이 배치될 수 있다. 상기 메모리 수직 구조물들(140)은 상기 하부 구조물(140) 내의 연결 부분(140H)에 의해 서로 연결될 수 있다. 예를 들어, 상기 메모리 수직 구조물들(140)의 각각은 상기 적층 구조물(154) 내에서 도 4a 및 도 4b를 참조하여 상술한 것과 같은 상기 제1 유전체 층(26), 상기 정보 저장 패턴들(28), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32), 상기 코어 패턴(34) 및 상기 패드 패턴(36)을 포함할 수 있고, 상기 제1 유전체 층(26), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32) 및 상기 코어 패턴(34)은 상기 하부 구조물(140) 내로 연장되어 상기 연결 부분(140H)을 구성할 수 있다. 따라서, 상기 메모리 수직 구조물들(140)은 상기 연결 부분(140H)에 의해 서로 연결될 수 있다. 예시적인 예에서, 상기 연결 부분(140H)은 상기 분리 구조물(160) 아래에 배치될 수 있다.
예시적인 예에서, 상기 하부 구조물(140)은 제1 하부 층(135a) 및 상기 제1 하부 층(135a) 상의 제2 하부 층(135b)을 포함할 수 있다. 상기 제1 및 제2 하부 층들(135a, 135b)은 실리콘, 예를 들어 도우프트 실리콘으로 형성될 수 있다.
다음으로, 도 3, 및 도 7a 내지 도 14b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 7a 내지 도 14b에서, 도 7a, 도 9a, 도 11a 및 도 12a는 도 3의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이고, 도 7b, 도 9b, 도 11b 및 도 12b는 도 3의 II-II'선, III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타내는 단면도들이고, 도 8a는 도 7a의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 3, 도 7a, 도 7b 및 도 8a를 참조하면, 하부 구조물(10) 상에 몰드 구조물(16)을 형성할 수 있다. 상기 하부 구조물(10)은 반도체 기판을 포함할 수 있다. 상기 몰드 구조물(16)은 교대로 반복적으로 적층되는 층간 절연 층들(12) 및 게이트 층들(14)을 포함할 수 있다. 상기 몰드 구조물(16)에서, 최상위 층(12U)은 상기 층간 절연 층일 수 있다. 상기 층간 절연 층들(12)은 실리콘 산화물로 형성될 수 있고, 상기 게이트 층들(14)은 상기 층간 절연 층들(110)과 식각 선택성을 갖는 물질로 형성될 수 있다.
상기 게이트 층들(14)의 각각은 차례로 적층되는 제1 층(14a), 제2 층(14b) 및 제3 층(14c)으로 형성될 수 있다.
예시적인 예에서, 상기 제1 층(14a)의 두께(t1) 및 상기 제3 층(14c)의 두께(t3)는 상기 제2 층(14b)의 두께(t2) 보다 작을 수 있다.
변형 예에서, 도 8b에서와 같이, 상기 게이트 층들(14)의 각각은 실질적으로 동일한 구께를 가지며 차례로 적층되는 제1 층(14a'), 제2 층(14b') 및 제3 층(14c')으로 형성될 수 있다. 여기서, 도 8b는 도 8a에 대응하는 부분확대도이다.
다시, 도 3, 도 7a, 도 7b 및 도 8a를 참조하면, 상기 적층 구조물(16)의 일부를 관통하는 라인 모양의 절연성 패턴(18)을 형성할 수 있다. 예를 들어, 상기 절연성 패턴(18)은 상기 층간 절연 층들(12) 중 최상위의 층간 절연 층(12U) 및 상기 게이트 층들(14) 중 최상위의 게이트 층(14)을 관통하고, 평면으로 보았을 때 라인 모양으로 형성될 수 있다. 상기 절연성 패턴(18)은 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(16)을 관통하는 홀들(20)을 형성할 수 있다. 상기 홀들(20) 중 몇몇은 상기 절연성 패턴(18)을 관통할 수 있다. 상기 홀들(20)은 상기 하부 구조물(10)을 노출시킬 수 있다.
도 3, 도 9a 및 도 9b를 참조하면, 제1 식각 공정을 이용하여 상기 홀들(20)에 의해 노출되는 상기 게이트 층들(14)을 부분 식각하여 리세스 영역들(20r)을 형성할 수 있다. 상기 홀들(20)은 확장된 홀들(20a)로 형성될 수 있다.
상기 홀들(20)에 의해 노출되는 상기 게이트 층들(14)을 부분 식각하면서 형성되는 상기 게이트 층들(14)의 측면들은 상기 몰드 구조물(16)을 관통하며 상기 층간 절연 층들(12) 및 상기 게이트 층들(14)을 노출시키는 상기 홀들(20)을 형성하면서 노출되는 상기 게이트 층들(14)의 측면들 보다 굴곡진 모양으로 형성될 수 있다.
상기 제1 및 제3 층들(14a, 14c)은 서로 동일한 제1 물질로 형성될 수 있고, 상기 제2 층(14b)은 상기 제1 물질과 식각 선택성을 갖는 제2 물질로 형성될 수 있다. 예를 들어, 상기 제2 층(14b)의 상기 제2 물질은 상기 제1 및 제3 층들(14a, 14c)의 상기 제1 물질 보다 식각률이 낮은 물질일 수 있다. 예를 들어, 상기 제2 층(14b)의 상기 제2 물질은 상기 제1 및 제3 층들(14a, 14c)의 상기 제1 물질 보다 식각률이 낮은 물질일 수 있다.
예시적인 예에서, 상기 제2 층(14b)의 상기 제2 물질 및 상기 제1 및 제3 층들(14a, 14c)의 상기 제1 물질은 상기 층간 절연 층들(12)과 식각 선택성을 갖는 서로 다른 물질로 형성할 수 있다. 예를 들어, 상기 제2 물질은 실리콘 질화물(silicon nitride)으로 형성할 수 있고, 상기 제1 물질은 실리콘(silicon)으로 형성할 수 있다. 따라서, 상기 제2 층(14b)은 상기 제1 및 제3 층들(14a, 14c) 보다 느리게 식각할 수 있다.
예시적인 예에서, 상기 제2 층(14b)의 상기 제2 물질 및 상기 제1 및 제3 층들(14a, 14c)의 상기 제1 물질은 공통적으로 실리콘 질화물(SiN)로 형성되면서, 상기 제2 물질은 상기 제1 물질 보다 실리콘 함량이 낮은 실리콘 질화물로 형성될 수 있다. 따라서, 실리콘 질화물을 선택적으로 식각하기 위한 에쳔트, 예를 들어 황산을 에쳔트로 이용하여 진행하는 상기 제1 식각 공정에 의해, 상기 제2 층(14b)은 상기 제1 및 제3 층들(14a, 14c) 보다 느리게 식각될 수 있다. 상기 제2 물질과 상기 제1 물질 내의 실리콘 함량 차이를 크게 하면 할수록 상기 제1 및 제3 층들(14a, 14c)이 식각되는 속도를 상기 제2 층(14b)이 식각되는 속도 보다 빠르게 할 수 있기 때문에, 상기 제1 및 제3 층들(14a, 14c)이 보다 빨리 식각되어 도 10a에서와 같이 상기 제2 층(14b)이 상기 제1 및 제3 층들(14a, 14c) 보다 상대적으로 돌출되는 모양으로 형성될 수 있다. 다른 예에서, 상기 제2 물질과 상기 제1 물질 내의 실리콘 함량 차이를 조절, 또는 작게하여, 상기 제2 층(14b)과, 상기 제1 및 제3 층들(14a, 14c)이 식각되는 속도를 조절하여 도 10b에서와 같이 상기 제2 층(14b), 및 상기 제1 및 제3 층들(14a, 14c)이 실질적으로 동일한 속도로 식각되도록 할 수도 있다. 여기서, 도 10a 및 도 10b는 도 9a의 'C'로 표시된 부분에서 나타날 수 있는 상기 게이트 층(14)의 측면의 다양한 예를 나타낸 부분 확대도들이다. 여기서, 도 10a 및 도 10b를 참조하여 나타낸 상기 게이트 층(14)의 측면의 모양은 본 발명의 기술적 사상을 설명하기 위하여 예시적으로 나타낸 것이다. 따라서, 본 발명의 기술적 사상은 상기 제2 층(14b)과 상기 제1 및 제3 층들(14a, 14c) 사이의 식각 속도를 조절하거나, 또는 도 8b에서 나타낸 것과 같이, 상기 제2 층(14b)과 상기 제1 및 제3 층들(14a, 14c) 사이의 두께 비율을 조절함으로써, 도 5a 내지 도 5d에서 나타낸 상기 게이트 패턴(52M)의 측면의 다양한 모양들을 형성할 수 있다. 여기서, 상기 제1 내지 제3 층들(14a, 14b, 14c)을 포함하는 상기 게이트 층(14)이 식각되어 형성되는 측면의 모양은 도 5a 내지 도 5d에서 나타낸 상기 게이트 패턴(52M)의 측면의 모양으로 형성될 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 상기 홀들(20a)을 갖는 하부 구조물(10) 상에 콘포멀한 제1 유전체 층(26)을 형성할 수 있다. 예를 들어, 상기 제1 유전체 층(26)은 상기 홀들(20a)의 내벽을 따라 콘포멀하게 형성될 수 있다. 상기 제1 유전체 층(26) 상에, 상기 층간 절연 층들(12) 사이에서 상기 게이트 층들(14)이 식각되어 형성되는 리세스들을 채우는 정보 저장 패턴들(28)을 형성할 수 있다.
도 3, 도 12a 및 도 12b를 참조하면, 상기 제1 유전체 층(26) 및 상기 정보 저장 패턴들(28)을 콘포멀하게 덮는 제2 유전체 층(30)을 형성하고, 상기 제1 및 제2 유전체 층들(26, 30)을 이방성 식각하여 상기 하부 구조물(10)을 노출시키고, 상기 제2 유전체 층(30)을 덮는 채널 반도체 층(32)을 형성하고, 상기 채널 반도체 층(32) 상에 각각의 상기 홀들(도 11a 및 도 11b의 20a)을 부분적으로 채우는 코어 패턴(34)을 형성하고, 각각의 상기 홀들(도 11a 및 도 11b의 20a)의 나머지를 채우는 패드 패턴(36)을 형성할 수 있다. 따라서, 각각의 상기 홀들(도 11a 및 도 11b의 20a) 내에 상기 제1 유전체 층(26), 상기 정보 저장 패턴들(28), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32), 상기 코어 패턴(34) 및 상기 패드 패턴(36)을 포함하는 메모리 수직 구조물(40)이 형성될 수 있다.
다음으로, 상기 몰드 구조물(16) 및 상기 메모리 수직 구조물들(40)을 덮는 제1 상부 절연 층(42)을 형성할 수 있다. 이어서, 상기 몰드 구조물(16) 및 상기 제1 상부 절연 층(42)을 관통하는 분리 트렌치(44)를 형성할 수 있다. 상기 분리 트렌치(44)는 라인 모양으로 형성될 수 있다. 상기 분리 트렌치(44)는 상기 하부 구조물(10)을 노출시킬 수 있으며, 상기 몰드 구조물(16)의 상기 게이트 층들(14)을 노출시킬 수 있다.
도 3, 도 13a 및 도 13b를 참조하면, 상기 제1 식각 공정 보다 상기 게이트 층들(14)을 식각하는 속도가 빠른 제2 식각 공정을 진행하여 상기 게이트 층들(14)을 제거하여 상기 층간 절연 층들(12) 사이에 빈 공간들(46)을 형성할 수 있다. 예를 들어, 상기 게이트 층들(14)을 부분 식각하여 상기 리세스 영역들(도 9a의 20r)을 형성하기 위한 상기 제1 식각 공정은 황산을 포함하는 에쳔트를 이용하는 식각 공정일 수 있고, 상기 게이트 층들(14)을 제거하기 위한 상기 제2 식각 공정은 인산을 포함하는 에쳔트를 이용하는 식각 공정일 수 있다. 상기 식각 공정의 에쳔트는 상기 게이트층들(14)의 상기 제1 내지 제3 층들(14a, 14b, 14c)의 물질 종류에 따라 달라질수 있다. 상기 빈 공간들(46)은 상기 메모리 수직 구조물(40)의 상기 제1 유전체 층(26)을 노출시킬 수 있다.
다시, 도 3, 도 4a 및 도 4b를 참조하면, 상기 빈 공간들(도 13a 및 도 13b의 46) 내에 게이트 패턴들(52)을 형성할 수 있다. 상기 게이트 패턴들(52)을 형성하는 것은 상기 빈 공간들(도 13a 및 도 13b의 46)의 내벽을 콘포멀하게 덮는 제1 물질 층(48)을 형성하고, 상기 제1 물질 층(48) 상에 상기 빈 공간들(도 13a 및 도 13b의 46)을 채우는 제2 물질 층(50)을 형성하는 것을 포함할 수 있다.
상기 분리 트렌치(44) 내에 분리 구조물(60)을 형성할 수 있다. 상기 분리 구조물(60)을 형성하는 것은 상기 분리 트렌치(44)의 측벽 상에 스페이서들(56)을 형성하고, 상기 스페이서들(56) 사이의 상기 분리 트렌치(44)를 채우는 분리 패턴(58)을 형성하는 것을 포함할 수 있다.
상기 제1 상부 절연 층(42) 및 상기 분리 구조물(60) 상에 제2 상부 절연 층(62)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층들(42, 62)을 관통하는 콘택 플러그들(64)을 형성할 수 있다. 상기 콘택 플러그들(64)은 상기 메모리 수직 구조물들(40)의 상기 패드 패턴들(36)과 전기적으로 연결될 수 있다. 상기 제2 상부 절연 층(62) 상에 도전성 라인들(66)을 형성할 수 있다. 상기 도전성 라인들(66)은 상기 콘택 플러그들(64)과 전기적으로 연결될 수 있다.
실시 예들에서, 상기 정보 저장 패턴들(28)은 상기 리세스 영역들(도 9b의 20r) 내에 한정되며 고립되도록 형성될 수 있다. 이와 같은 상기 정보 저장 패턴들(28)의 각각은 상기 제1 및 제2 유전체 층들(26, 30)에 의해 둘러싸이며 고립될 수 있다. 따라서, 고립될 수 있는 상기 정보 저장 패턴들(28) 내에 저장되는 정보의 보유(retention) 특성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 구조물 상에 몰드 구조물을 형성하되, 상기 몰드 구조물은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 게이트 층들의 각각은 차례로 적층되는 제1 층, 제2 층 및 제3 층으로 형성되고, 상기 제1 및 제3 층들은 제1 물질을 포함하고, 상기 제2 층은 상기 제1 물질과 다른 식각 선택성을 갖는 제2 물질을 포함하고;
    상기 몰드 구조물을 관통하는 홀을 형성하여 상기 층간 절연 층들의 측면들 및 상기 게이트 층들의 측면들을 노출시키고;
    상기 홀을 확장된 홀로 형성하되, 상기 홀을 상기 확장된 홀을 형성하는 것은 상기 제2 물질의 식각 속도와 상기 제1 물질의 식각 속도가 다른 식각 공정을 진행하여 상기 홀에 의해 노출되는 상기 게이트 층들을 부분 식각하여 리세스 영역들을 형성하는 것을 포함하고; 및
    상기 확장된 홀 내에 메모리 수직 구조물을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 공정은 상기 제2 물질의 식각 속도가 상기 제1 물질의 식각 속도 보다 느린 식각 공정인 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 물질 및 상기 제2 물질은 실리콘 질화물로 형성되고,
    상기 제2 물질 내의 실리콘 함량은 상기 제1 물질 내의 실리콘 함량 보다 높은 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 물질은 상기 제1 물질과 다른 물질로 형성되는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 메모리 수직 구조물을 형성하는 것은
    상기 확장된 홀의 측벽 상에 제1 유전체 층을 형성하고,
    상기 게이트 층들을 부분 식각함으로써 형성되는 리세스된 영역들 내에 정보 저장 패턴들을 형성하고,
    상기 제1 유전체 층 및 상기 정보 저장 패턴들을 덮는 제2 유전체 층 및 채널 반도체 층을 차례로 형성하는 것을 포함하는 반도체 소자 형성 방법.
  6. 제 1 항에 있어서,
    상기 몰드 구조물을 관통하는 분리 트렌치를 형성하여 상기 층간 절연 층들 및 상기 게이트 층들의 측면들을 노출시키고;
    상기 분리 트렌치에 의해 노출되는 상기 게이트 층들을 제거하여 상기 메모리 수직 구조물의 측면을 노출시키는 빈 공간들을 형성하고;
    상기 빈 공간들 내에 게이트 패턴들을 형성하고; 및
    상기 분리 트렌치 내에 분리 구조물을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  7. 하부 구조물 상의 적층 구조물; 및
    상기 하부 구조물 상에 상기 하부 구조물의 상부면과 수직한 수직 방향으로 연장되는 메모리 수직 구조물을 포함하되,
    상기 적층 구조물은 층간 절연 층들 및 상기 층간 절연 층들 사이의 셀 게이트 패턴을 포함하고,
    상기 메모리 수직 구조물은 상기 셀 게이트 패턴과 마주보는 제1 부분 및 상기 층간 절연 층들과 마주보며 상기 제1 부분 보다 큰 폭을 갖는 제2 부분들을 포함하고,
    상기 메모리 수직 구조물은 상기 제2 부분들에서 서로 접촉하며 상기 제1 부분으로 연장되고 상기 제1 부분에서 서로 이격되는 제1 유전체 층 및 제2 유전체 층을 포함하고,
    상기 메모리 수직 구조물은 상기 제1 부분에서 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 정보 저장 패턴을 더 포함하고,
    상기 셀 게이트 패턴은 굴곡진 모양의 측면을 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 유전체 층은 상기 셀 게이트 패턴과 마주보는 상기 정보 저장 패턴의 제1 측면, 상기 정보 저장 패턴의 상부면 및 상기 정보 저장 패턴의 하부면을 덮고,
    상기 제2 유전체 층은 상기 정보 저장 패턴의 상기 제1 측면과 대향하는 상기 정보 저장 패턴의 제2 측면을 덮는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 셀 게이트 패턴의 적어도 일부는 상기 셀 게이트 패턴에서 상기 메모리 수직 구조물의 상기 제1 부분을 향하는 방향으로 돌출되는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 정보 저장 패턴은 상기 층간 절연 층들과 상기 수직 방향으로 중첩하는 중첩 부분 및 상기 층간 절연 층들과 상기 수직 방향으로 중첩하지 않는 비중첩 부분을 포함하고,
    상기 정보 저장 패턴의 상기 중첩 부분의 수평 방향의 폭은 상기 비중첩 부분의 상기 수평 방향의 폭 보다 크고,
    상기 수평 방향은 상기 하부 구조물의 상부면과 평행한 방향인 반도체 소자.
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