KR20190118285A - 3차원 반도체 소자 - Google Patents

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KR20190118285A
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channel structure
horizontal portion
channel
gate dielectric
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윤장근
임준성
조은석
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삼성전자주식회사
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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물; 상기 하부 구조물 상에 배치되며 상기 하부 구조물과 이격되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 하부 구조물 사이의 수평 부분 및 상기 수평 부분의 일부로부터 상기 하부 구조물의 상부 표면과 수직한 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고; 상기 하부 구조물 상에 배치되며 상기 적층 구조물 보다 아래에 배치되는 지지 패턴들; 및 하부 부분 및 상부 부분들을 구비하는 게이트 유전체 구조물을 포함한다. 상기 게이트 유전체 구조물의 상기 하부 부분은 상기 채널 구조물의 하부면과 상기 하부 구조물 사이, 및 상기 채널 구조물의 상기 수평 부분의 상부면과 상기 적층 구조물 사이에 배치되고, 상기 게이트 유전체 구조물의 상기 상부 부분들은 상기 채널 구조물의 상기 수직 부분들과 상기 적층 구조물 사이에 배치된다.

Description

3차원 반도체 소자 {THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 적층된 게이트 전극들을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 이와 같은 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수를 점점 증가시키는데 한계가 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물; 상기 하부 구조물 상에 배치되며 상기 하부 구조물과 이격되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 하부 구조물 사이의 수평 부분 및 상기 수평 부분의 일부로부터 상기 하부 구조물의 상부 표면과 수직한 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고; 상기 하부 구조물 상에 배치되며 상기 적층 구조물 보다 아래에 배치되는 지지 패턴들; 및 하부 부분 및 상부 부분들을 구비하는 게이트 유전체 구조물을 포함한다. 상기 게이트 유전체 구조물의 상기 하부 부분은 상기 채널 구조물의 하부면과 상기 하부 구조물 사이, 및 상기 채널 구조물의 상기 수평 부분의 상부면과 상기 적층 구조물 사이에 배치되고, 상기 게이트 유전체 구조물의 상기 상부 부분들은 상기 채널 구조물의 상기 수직 부분들과 상기 적층 구조물 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 반도체 기판 상에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물; 상기 반도체 기판 상에 배치되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 반도체 기판 사이의 수평 부분 및 상기 수평 부분으로부터 상기 반도체 기판의 상부 표면과 수직한 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고; 상기 수직 방향으로 상기 적층 구조물을 관통하며 상기 채널 구조물의 상기 수평 부분과 접촉하고 상기 반도체 기판의 상부 표면과 평행한 수평 방향으로 연장되는 라인 구조물들; 및 상기 라인 구조물들과 인접하는 상기 채널 구조물의 상기 수평 부분 내에 배치되는 불순물 영역들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 반도체 기판 상에 배치되는 적층 구조물, 상기 적층 구조물은 상기 반도체 기판의 상부 표면과 수직한 수직 방향으로 적층되는 게이트 전극들을 포함하고; 상기 반도체 기판 상에 배치되며, 상기 반도체 기판과 이격되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 반도체 기판 사이의 수평 부분 및 상기 수평 부분으로부터 상기 수직 방향으로 연속적으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고; 상기 수직 방향으로 상기 적층 구조물을 관통하며 상기 채널 구조물의 상기 수평 부분과 전기적으로 연결되는 라인 구조물들; 상기 반도체 기판 상에 배치되며 상기 적층 구조체 보다 아래에 배치되는 지지 패턴들; 및 하부 부분 및 상부 부분들을 구비하는 게이트 유전체 구조물을 포함한다. 상기 게이트 유전체 구조물의 상기 하부 부분은 상기 채널 구조물의 하부면과 상기 반도체 기판 사이, 및 상기 채널 구조물의 상기 수평 부분의 상부면과 상기 적층 구조물 사이에 배치되고, 상기 게이트 유전체 구조물의 상기 상부 부분들은 상기 채널 구조물의 상기 수직 부분들과 상기 적층 구조물 사이에 배치된다.
본 발명의 실시 예들에 따르면, 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공할 수 있다. 이러한 3차원 반도체 소자는 적층된 게이트 전극들을 포함하는 적층 구조물을 지지할 수 있는 지지 패턴들, 및 상기 지지 패턴들 사이에 배치되며 상기 적층된 게이트 전극들을 관통하는 채널 구조물을 포함할 수 있다. 이와 같은 구조는 적층되는 게이트 전극들의 수를 안정적이고 신뢰성 있게 증가시킬 수 있기 때문에, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 단면도들이다.
도 4a, 도 4b, 도 5 및 도 6은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 부분 확대도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도들이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 부분 확대도들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도들이다.
도 13a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 개략적인 사시도이다.
도 13b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 개략적인 사시도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 15a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 15b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 20은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 21은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 24는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 25는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 26은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 27은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 28은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 29는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 30은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 31은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 32a 및 도 32b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 33은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 34는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 35는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 36a 및 도 36b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 37은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 38은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 사시도이다.
도 39는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 40a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 40b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 41은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 42는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 43은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 44a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 44b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 45는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 46은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 47a 및 도 47b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 48은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 평면도이다.
도 49는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 공정 흐름도이다.
도 50 내지 도 57은 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)는 메모리 셀 어레이 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(20)은 복수의 메모리 셀을 포함할 수 있다. 상기 주변 회로 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
상기 메모리 셀 어레이 영역(20) 내의 상기 복수의 메모리 셀은, 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드라인(WL) 중에서 선택된 워드 라인 및 상기 워드라인(WL) 중에서 비선택된 워드 라인으로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 3차원 반도체 소자(10)의 상기 메모리 셀 어레이 영역(도 1a의 20)의 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 셀 어레이 영역(도 1a의 20)을 개념적으로 나타낸 회로도이다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL0 ~ BL2), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL0 ~ BL2) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL0 ~ BL2)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 요소들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL0 ~ BL2)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL1 ~ SSL2)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL0~WLn)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
일 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 상부 선택 라인(SSL1~SSL4)은 스트링 선택 라인일 수 있다. 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
이하에서, 도면들을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)의 구조를 설명하기로 한다. 도면들 중에서, 평면도 및 단면도는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 일부 구성요소를 나타낼 수 있다. 예를 들어, 평면도는 단면도에 도시되는 구성요소들 중 일부 구성요소를 나타낼 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 3a는 도 2의 Ia-Ia'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3b는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도이다. 도 4a는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 4b는 도 3b의 'B'로 표시된 부분을 확대한 부분 확대도이고, 도 5는 도 3a의 'C'로 표시된 부분을 확대한 부분 확대도이고, 도 6은 도 3a의 'D'로 표시된 부분을 확대한 부분 확대도이다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5 및 도 6을 참조하면, 하부 구조물(110)이 제공될 수 있다. 일 예에서, 상기 하부 구조물(110)은 반도체 기판을 포함할 수 있다. 예를 들어, 상기 하부 구조물(110)은 실리콘(e.g., 폴리 실리콘 또는 단결정 실리콘) 등과 같은 반도체 물질로 형성되는 반도체 기판일 수 있다.
상기 하부 구조물(110) 상에 적층 구조물(155)이 배치될 수 있다. 상기 적층 구조물(155)은 상기 하부 구조물(110)과 이격될 수 있다. 상기 적층 구조물(155) 상에 제1 캐핑 절연 층(142)이 배치될 수 있다.
상기 적층 구조물(155)은 교대로 적층되는 층간 절연 층들(118) 및 게이트 전극들(154)을 포함할 수 있다. 상기 층간 절연 층들(118)은 상기 하부 구조물(110)의 반도체 기판의 상부 표면(110s)과 수직한 방향으로 서로 이격되면서 적층될 수 있다. 상기 게이트 전극들(154)은 상기 층간 절연 층들(118) 사이에 배치될수 있다. 상기 층간 절연 층들(118)은 실리콘 산화물로 형성될 수 있고, 상기 게이트 전극들(154)은 도전성 물질(e.g., 도우프트 실리콘, Ti, W, TiN 및/또는 TaN 등)로 형성될 수 있다. 상기 층간 절연 층들(118) 중 최상위 층간 절연 층(118u)은 상기 최상위 층간 절연 층(118u) 하부에 위치하는 각각의 층간 절연 층들보다 두꺼울 수 있다.
상기 게이트 전극들(154)은 하부 게이트 전극(154L), 상부 게이트 전극(154U), 상기 하부 게이트 전극(154L)과 상기 상부 게이트 전극(154U) 사이의 중간 게이트 전극들(154M)을 포함할 수 있다. 상기 하부 게이트 전극(154L)은 접지 선택 라인(도 1a 및 도 1b의 GSL)일 수 있고, 상기 상부 게이트 전극(154U)은 스트링 선택 라인(도 1a 및 도 1b의 SSL)일 수 있다. 상기 중간 게이트 전극들(154M) 중 적어도 일부는 워드라인(도 1a의 WL 및 도 1b의 WL0~WLn)일 수 있다.
상기 층간 절연 층들(118) 중 최상위 층간 절연 층(118u) 및 상기 게이트 전극들(154) 중 적어도 최상위 게이트 전극, 즉 상기 상부 게이트 전극(154U)를 관통하는 절연성 분리 패턴들(122)이 배치될 수 있다. 상기 절연성 분리 패턴들(122)은 실리콘 산화물로 형성될 수 있다.
상기 제1 캐핑 절연 층(142) 및 상기 적층 구조물(155)을 관통하는 라인 구조물들(163)이 배치될 수 있다. 상기 라인 구조물들(163)은 상기 하부 구조물(110)의 상부 표면(110s)과 수직한 수직 방향(Z)으로 상기 적층 구조물(155)을 관통하고 상기 하부 구조물(110)의 상부 표면(110s)과 평행한 제1 수평 방향(Y)으로 연장될 수 있다. 상기 라인 구조물들(163)은 제1 라인 구조물(163a) 및 제2 라인 구조물(163b)을 포함할 수 있다.
상기 라인 구조물들(163)은 도전성 패턴들(172) 및 절연성 스페이서들(169)을 포함할 수 있다. 상기 절연성 스페이서들(169)은 상기 도전성 패턴들(172)의 측면들 상에 배치될 수 있으며, 상기 도전성 패턴들(172)과 상기 게이트 전극들(154)을 이격시킬 수 있다.
상기 하부 구조물(110) 상에 지지 패턴들(113)이 배치될 수 있다. 상기 지지 패턴들(113)은 상기 적층 구조물(155) 보다 아래에 배치될 수 있다. 상기 지지 패턴들(113)의 각각은 평면에서 원 모양일 수 있다.
상기 하부 구조물(110)의 상부 표면(110s)과 평행하고, 상기 제1 수평 방향(Y)과 수직한 제2 수평 방향(X)으로 보았을 때, 상기 지지 패턴들(113)의 각각은 각각의 상기 라인 구조물들(163) 보다 작은 폭일 수 있다. 상기 지지 패턴들(113)은 절연성 물질 또는 반도체 물질로 형성될 수 있다.
상기 지지 패턴들(113)은 서로 이격되는 제1 지지 패턴들(113a) 및 제2 지지 패턴들(113b)을 포함할 수 있다. 상기 제1 및 제2 지지 패턴들(113a, 113b)은 공면을 이루는 하부면을 가질 수 있다. 상기 제2 지지 패턴들(113b)은 상기 라인 구조물들(163)과 상기 하부 구조물(110) 사이에 배치될 수 있다. 상기 제1 지지 패턴들(113a)은 상기 하부 구조물(110)과 상기 적층 구조물(155) 사이에 배치될 수 있다.
상기 하부 구조물(110) 상에 채널 구조물(134)이 배치될 수 있다. 상기 채널 구조물(134)은 상기 하부 구조물(110)과 이격될 수 있다. 상기 채널 구조물(134)은 상기 적층 구조물(155)과 상기 하부 구조물(110) 사이에 개재되는 수평 부분(134a) 및 상기 수평 부분(134a)으로부터 상기 하부 구조물(110)의 반도체 기판의 상부 표면(110s)과 수직한 수직 방향(Z)으로 연장되는 수직 부분들(134b)을 포함할 수 있다. 상기 채널 구조물(134)의 상기 수직 부분들(134b)은 상기 적층 구조물(155)의 상기 게이트 전극들(154)을 관통할 수 있다. 상기 채널 구조물(134)에서, 상기 수직 부분들(134b)은 상기 수평 부분(134a)의 일부로부터 상기 수직 방향(Z)으로 계면 없이 연속적으로 연장될 수 있다. 따라서, 상기 채널 구조물(134)은 일체형 구조(integral structure)로 형성될 수 있다.
상기 채널 구조물(134)의 상기 수평 부분(134a)은 상기 라인 구조물들(163)의 상기 도전성 패턴들(172)과 전기적으로 연결될 수 있다. 상기 채널 구조물(134)의 상기 수평 부분(134a)은 상기 라인 구조물들(163)의 상기 도전성 패턴들(172)과 접촉할 수 있다. 상기 채널 구조물(134)의 상기 수평 부분(134a)은 상기 지지 패턴들(113)과 마주볼 수 있다.
상기 하부 구조물(110) 상에 배치되며 상기 채널 구조물(134)의 상기 수직 부분들(134b)에 의해 둘러싸이는 코어 층들(136)이 배치될 수 있다. 상기 코어 층들(136)은 절연성 물질로 형성될 수 있다.
상기 코어 층들(136) 상에 상기 패드 층들(139)이 배치될 수 있다. 상기 패드 층들(139)은 상기 채널 구조물(134)의 상기 수직 부분들(134b)과 접촉할 수 있다. 일 예에서, 상기 패드 층들(139)은 N형의 도전형을 갖는 실리콘으로 형성될 수 있다.
하부 부분(128a) 및 상부 부분(128b)을 포함하는 제1 게이트 유전체 구조물(128)이 배치될 수 있다. 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 상기 하부 구조물(110) 사이, 및 상기 채널 구조물(134)의 상기 수평 부분(134a)과 상기 적층 구조물(155) 사이에 배치될 수 있다. 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)의 일부는 상기 수직 방향(Z)으로 연장되어 상기 지지 패턴들(113)의 측면들 상에 배치될 수 있다. 상기 제1 게이트 유전체 구조물(128)의 상기 상부 부분(128b)은 상기 수평 부분(134a)과 상기 적층 구조물(155) 사이에 배치되는 상기 하부 부분(128a)으로부터 상기 수직한 방향(Z)으로 연장될 수 있다. 상기 상부 부분(128b)은 상기 채널 구조물(134)의 상기 수직 부분들(134b)과 상기 적층 구조물(155) 사이에 배치될 수 있다.
상기 제1 게이트 유전체 구조물(128)은 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체 구조물(128)은 터널 유전체(131), 정보 저장 층(130) 및 블로킹 유전체(129)를 포함할 수 있다. 상기 정보 저장 층(130)은 상기 터널 유전체(131) 및 상기 블로킹 유전체(129) 사이에 배치될 수 있다. 상기 블로킹 유전체(129)는 상기 정보 저장 층(130)과 상기 적층 구조물(155) 사이에 배치될 수 있고, 상기 터널 유전체(131)는 상기 정보 저장 층(130)과 상기 채널 구조물(134) 사이에 배치될 수 있다.
상기 터널 유전체(131)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(129)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(130)은 는 상기 채널 구조물(134)과 워드라인들일 수 있는 상기 중간 게이트 전극들(154M) 사이에서, 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(130)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 구조물(134)로부터 상기 터널 유전체(131)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(130) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 제1 게이트 유전체 구조물(128)은 상기 제1 지지 패턴들(113a) 상에 배치되는 추가 게이트 유전체(128c)를 포함할 수 있고, 상기 채널 구조물(134)은 상기 제1 지지 패턴들(113a) 상에 배치되는 추가 채널 층(134c)을 포함할 수 있다. 상기 추가 게이트 유전체(128c)는 상기 추가 채널 층(134c)의 바닥면 및 측면을 둘러싸도록 배치될 수 있다. 상기 추가 채널 층(134c)은 상기 절연성 분리 패턴들(122) 사이에 배치되며, 상기 하부 구조물(110)을 향하는 방향으로 연장되어 상기 게이트 전극들(154)을 관통할 수 있다. 상기 추가 채널 층(134c)에 의해 둘러싸이는 추가 코어 층(136c) 및 상기 추가 코어 층(136c) 상에 상기 추가 채널 층(134c)과 접촉하는 추가 패드 층(139 c)이 배치될 수 있다. 상기 추가 게이트 유전체(128c) 및 상기 추가 채널 층(134c)은 상기 적층 구조물(155)의 상기 게이트 전극들(154)을 관통할 수 있다.
일 예에서, 상기 추가 게이트 유전체(128c)는 상기 제1 게이트 유전체 구조물(128 )의 상기 하부 부분(128a) 및 상기 상부 부분(128b)과 이격될 수 있다. 상기 추가 채널 층(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a) 및 상기 수직 부분(134b)과 이격될 수 있다. 여기서, '추가 채널 층' 및 '추가 게이트 유전체'는 '더미 채널 층' 및 '더미 게이트 유전체' 용어로 각각 대체되어 설명될 수도 있다.
상기 적층 구조물(155)은 상기 게이트 전극들(154)과 상기 층간 절연 층들(118) 사이에 개재되며 상기 게이트 전극들(154)과 상기 제1 게이트 유전체 구조물(128) 사이로 연장되는 제2 게이트 유전체(151)를 포함할 수 있다. 상기 제2 게이트 유전체(151)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
일 예에서, 상기 라인 구조물들(163)과 인접하는 상기 채널 구조물(134)의 상기 수평 부분(134a) 내에 불순물 영역들(157)이 배치될 수 있다. 상기 불순물 영역들(157)은 상기 라인 구조물들(163)과 접촉할 수 있다.
일 예에서, 상기 불순물 영역들(157)은 N형의 도전형일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 불순물 영역들(157)은 상기 제1 라인 구조물(163a)과 인접하며 제1 도전형을 갖는 제1 불순물 영역(157a)과 상기 제2 라인 구조물(163b)과 인접하며 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물 영역(157b)을 포함할 수 있다. 여기서, 상기 제1 및 제2 도전형들 중 어느 하나는 N형의 도전형일 수 있고, 다른 하나는 P형의 도전형일 수 있다. 예를 들어, 상기 제1 불순물 영역(157a)은 N형의 도전형일 수 있고, 상기 제2 불순물 영역(157b)은 P형의 도전형일 수 있다. N형의 도전형의 상기 제1 불순물 영역(157a)은 도 1b에서 설명한 상기 공통 소스 라인(도 1b의 CSL)의 역할을 할 수 있고, 상기 채널 구조물(134) 상의 상기 패드 층들(139)은 N형의 도전형을 가지면서 드레인 역할을 할 수 있다. P형의 도전형의 상기 제2 불순물 영역(157b)은 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 바디 불순물 영역일 수 있다.
상기 제1 라인 구조물(163a)의 도전성 패턴(172)은 상기 제1 불순물 영역(157a)과 접촉하면서 전기적으로 연결될 수 있고, 상기 제2 라인 구조물(163b)의 도전성 패턴(172)은 상기 제2 불순물 영역(157b)과 접촉하면서 전기적으로 연결될 수 있다.
상기 제1 캐핑 절연 층(142) 상에 제2 캐핑 절연 층(183), 제3 캐핑 절연 층(187) 및 제4 캐핑 절연 층(191)이 차례로 배치될 수 있다.
상기 제2 캐핑 절연 층(183) 상에 제1 배선들(185i)이 배치될 수 있다. 상기 제1 배선들(185i)은 상기 제2 캐핑 절연 층(183)을 관통하는 콘택 플러그들(185p)을 통하여 상기 라인 구조물들(163)의 상기 도전성 패턴들(172)과 전기적으로 연결될 수 있다.
상기 제1 배선들(185i) 중에서, 일부 배선(185ia)은 상기 제1 라인 구조물(163a)의 도전성 패턴(172)과 전기적으로 연결될 수 있고, 다른 일부 배선(185ib)은 상기 제2 라인 구조물(163b)의 도전성 패턴(172)과 전기적으로 연결될 수 있다.
상기 제4 캐핑 절연 층(191) 상에 제2 배선(193i)이 배치될 수 있다. 상기 제2 배선(193i)은 비트라인일 수 있다. 상기 제1 내지 제3 캐핑 절연 층들(142, 183, 187)을 관통하며 상기 패드 층들(139)과 전기적으로 연결되는 비트라인 하부 플러그들(189p), 상기 제3 캐핑 절연 층(183) 상에 배치되며 복수의 비트라인 하부 플러그들(189p)과 전기적으로 연결되는 중간 연결 패턴(189i), 상기 중간 연결 패턴(189i)과 상기 비트라인(193i)을 전기적으로 연결하는 비트라인 상부 플러그(193p)가 배치될 수 있다. 따라서, 상기 제2 배선, 즉 비트라인(193i)은 상기 비트라인 하부 플러그들(189p), 상기 중간 연결 패턴(189i) 및 상기 비트라인 상부 플러그(193p)를 통하여 상기 패드 층들(139)과 전기적으로 연결될 수 있다.
상기 제1 배선들(185i), 상기 콘택 플러그들(185p), 상기 비트라인 하부 플러그들(189p), 상기 중간 연결 패턴(189i), 상기 비트라인 상부 플러그(193p) 및 상기 비트라인(193i)은 배선 구조물(181)을 구성할 수 있다. 일 예에서, 상기 배선 구조물(181)을 구성하는 구성요소들의 레이아웃 및 배치되는 위치는 도 3a 및 도 3b에 도시된 모양에 한정되지 않고, 다양하게 변형될 수 있다.
이하에서, 앞에서 설명한 구성요소들을 직접적으로 인용하면서 인용된 구성요소들에 대한 중복 설명은 생략하고, 인용된 구성요소들 중 변형된 부분을 중심으로 설명하기로 한다. 따라서, 이하에서 별도의 언급이 없더라도 앞에서 설명한 구성요소들은 별도의 설명 없이 직접적으로 인용될 수 있으며, 본 발명의 기술적 사상의 범위 내에서 변형될 수 있다.
다음으로, 도 7a 및 도 7b를 참조하여, 상기 라인 구조물들(163)의 예시적인 예 및 상기 지지 패턴들(113)의 예시적인 예를 설명하기로 한다. 도 7a는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 7b는 도 3b의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 7a 및 도 7b를 참조하면, 예시적인 예에서 상기 지지 패턴들(113)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 라인 구조물들(163)의 상기 도전성 패턴(172)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 접촉하며 전기적으로 연결되는 금속-실리사이드 층(173) 및 상기 금속-실리사이드 층(173) 상의 도전 층(174)을 포함할 수 있다. 상기 도전 층(174)은 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
다음으로, 도 8을 참조하여, 상기 라인 구조물들(163)의 예시적인 예 및 상기 지지 패턴들(113)의 예시적인 예를 설명하기로 한다. 도 8은 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 8을 참조하면, 예시적인 예에서 상기 지지 패턴들(113)은 실리콘 또는 실리콘 저마늄 등과 같은 반도체 물질로 형성될 수 있다. 상기 라인 구조물들(163)의 상기 도전성 패턴(172)은 상기 채널 구조물(134)의 상기 수평 부분(134a) 및 상기 지지 패턴들(113)과 접촉하며 전기적으로 연결되는 금속-실리사이드 층(173) 및 상기 금속-실리사이드 층(173) 상의 도전 층(174)을 포함할 수 있다.
다음으로, 도 9a 및 도 9b를 참조하여, 상기 라인 구조물들(163)의 예시적인 예를 설명하기로 한다. 도 9a는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 9b는 도 3b의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 9a 및 도 9b를 참조하면, 예시적인 예에서 상기 라인 구조물들(163)의 상기 도전성 패턴(172)은 제1 물질 층(176) 및 상기 제1 물질 층(176) 상의 제2 물질 층(177)을 포함할 수 있다. 상기 제1 물질 층(176)은 도전성을 갖는 도우프트 실리콘일 수 있고, 상기 제2 물질 층(177)은 금속 층일 수 있다.
다음으로, 도 10a 및 도 10b를 참조하여, 상기 라인 구조물들(163)의 예시적인 예를 설명하기로 한다. 도 10a는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 10b는 도 3b의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 10a 및 도 10b를 참조하면, 예시적인 예에서 상기 라인 구조물들(163)은 상기 지지 패턴들(113) 및 상기 채널 구조물(134)의 상기 수평 부분(134a)과 접촉하는 하부 물질 층(166), 상기 하부 물질 층(166) 상에 배치되는 도전성 패턴(172), 상기 하부 물질 층(166) 상에 배치되며 상기 도전성 패턴(172)의 측면들 상에 배치되는 절연성 스페이서들(169)을 포함할 수 있다.
상기 하부 물질 층(166)은 실리콘 또는 실리콘-저마늄 등과 같은 물질일 수 있다. 예를 들어, 상기 하부 물질 층(166)은 에스이지(SEG, selective epitaxial growth)에 의해 형성되는 실리콘일 수 있다. 상기 도전성 패턴(172)은 상기 하부 물질 층(166)과 접촉하는 제1 물질 층(176') 및 상기 제1 물질 층(176') 상의 제2 물질 층(177')을 포함할 수 있다. 상기 제1 물질 층(176')은 도우프트 실리콘을 포함할 수 있고, 상기 제2 물질 층(177')은 금속을 포함할 수 있다.
다음으로, 도 11을 참조하여, 상기 채널 구조물(134) 및 상기 제1 게이트 유전체 구조물(128)의 예시적인 예를 설명하기로 한다. 도 11은 도 3a의 'C'로 표시된 부분을 확대한 부분 확대도이다.
도 11를 참조하면, 예시적인 예에서, 상기 채널 구조물(134)은 상기 수평 부분(134a)으로부터 상기 하부 구조물(110) 내로 연장되는 하부 부분(134d)을 포함할 수 있다. 상기 채널 구조물(134)에서, 상기 하부 부분(134d)은 상기 수직 부분(134b)과 마주볼 수 있다. 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)은 상기 채널 구조물(134)의 상기 하부 부분(134d)과 상기 하부 구조물(110) 사이로 연장되어, 상기 채널 구조물(134)과 상기 하부 구조물(110)을 이격시킬 수 있다.
다음으로, 도 12를 참조하여, 상기 추가 채널 구조물(134c), 상기 추가 게이트 유전체(128c) 및 상기 추가 코어 층(136c)의 예시적인 예를 설명하기로 한다. 도 12는 도 3a의 'D'로 표시된 부분을 확대한 부분 확대도이다.
도 12를 참조하면, 예시적인 예에서, 상기 추가 채널 구조물(134c), 상기 추가 게이트 유전체(128c) 및 상기 추가 코어 층(136c)은 상기 지지 패턴들(113)을 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다.
다음으로, 도 13a 및 도 13b를 각각 참조하여 상기 지지 패턴들(113)의 예시적인 모양에 대하여 설명하기로 한다.
우선, 도 13a를 참조하면, 상기 지지 패턴들(113)의 상기 제1 및 제2 지지 패턴들(113a, 113b)의 각각은 상기 하부 구조물(110)로부터 돌출된 원 기둥 모양일 수 있다.
다음으로, 도 13b를 참조하면, 상기 지지 패턴들(113)의 상기 제1 및 제2 지지 패턴들(113a, 113b)의 각각은 상기 하부 구조물(110)로부터 돌출된 사각 기둥 모양일 수 있다.
앞에서 상술한 상기 하부 구조물(110)은 반도체 기판으로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 하부 구조물(110)은 도 1a에서 설명한 상기 주변 회로 영역(도 1a의 30)의 일부를 포함하도록 변형될 수 있다. 이와 같은 상기 하부 구조물(110)의 변형 예를 도 14a 및 도 14b를 참조하여 설명하기로 한다. 도 14a는 도 2의 Ia-Ia'선을 따라 취해진 영역을 나타낸 단면도이고, 도 14b는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도이다
도 2, 도 14a 및 도 14b를 참조하면, 예시적인 예에서, 상기 하부 구조물(110)은 반도체 기판(102) 및 상기 반도체 기판(102) 상에 배치되는 주변 회로 구조물(108)을 포함할 수 있다. 상기 주변 회로 구조물(108)은 주변 회로(또는 주변 회로 배선)(104) 및 상기 주변 회로(104)을 덮는 하부 절연 구조물(106)을 포함할 수 있다. 상기 주변 회로(104)는 도 1a에서 설명한 상기 주변 회로 영역(도 1a의 30)의 적어도 일부를 구성할 수 있다. 상기 하부 구조물(110)의 상기 하부 절연 구조물(106)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 따라서, 상술한 지지 패턴들(113) 및 제1 게이트 유전체 구조물(128)과 인접하는 상기 하부 구조물(110)의 부분, 예를 들어 상기 하부 절연 구조물(106)의 상부는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
앞에서 설명한 실시예들에서, 상기 지지 패턴들(113) 및 상기 하부 구조물(110) 사이의 경계면은 상기 제1 게이트 유전체 구조물(128) 및 상기 하부 구조물(110) 사이의 경계면과 공면을 이룰 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 지지 패턴들(113) 및 상기 하부 구조물(110) 사이의 경계면과, 상기 제1 게이트 유전체 구조물(128) 및 상기 하부 구조물(110) 사이의 경계면 사이의 관계는 변형될 수 있다. 이와 같은 변형 예에 대하여, 도 15a 및 도 15b를 참조하여 설명하기로 한다. 도 15a는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 15b는 도 3a의 'D'로 표시된 부분을 확대한 부분 확대도이다.
도 15a 및 도 15b를 참조하면, 지지 패턴들(113')은 상기 지지 패턴들(113')과 인접하는 상기 하부 구조물(110)의 부분과 다른 물질로 형성될 수 있다. 예를 들어, 상기 지지 패턴들(113')이 실리콘 산화물로 형성되는 경우에, 상기 지지 패턴들(113')과 인접하는 상기 하부 구조물(110)의 부분은 실리콘, 예를 들어 실리콘(e.g., 폴리 실리콘 또는 단결정 실리콘 등)으로 형성될 수 있다. 다른 예에서, 상기 지지 패턴들(113')이 실리콘 또는 실리콘 저마늄 등과 같은 반도체 물질로 형성되는 경우에, 상기 지지 패턴들(113')과 인접하는 상기 하부 구조물(110)의 부분은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 제1 게이트 유전체 구조물(128) 및 상기 하부 구조물(110) 사이의 경계면(110b)은 상기 지지 패턴들(113') 및 상기 하부 구조물(110) 사이의 경계면(110a) 보다 낮을 수 있다. 따라서, 상기 하부 구조물(110)의 상부 표면은 상기 제1 게이트 유전체 구조물(128)과 접하는 부분 보다 상기 지지 패턴들(113')과 접하는 부분이 높을 수 있다.
앞에서 도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5 및 도 6을 참조하여 설명한 바와 같이, 상기 지지 패턴들(113)의 상기 제1 지지 패턴들(113a)은 상기 추가 채널 층(134c), 상기 추가 게이트 유전체(128c), 상기 추가 코어 층(136c) 및 상기 추가 패드 층(139c)을 포함하는 구조물과 중첩할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 상기 제1 지지 패턴들(113a)의 변형 예를 도 16, 도 17a 및 도 17b를 참조하여 설명하기로 한다. 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 17a는 도 16의 Ib-Ib'선을 따라 취해진 영역을 나타낸 단면도이고, 도 17b는 도 16의 IIb-IIb'선을 따라 취해진 영역을 나타낸 단면도이다.
도 16, 도 17a 및 도 17b를 참조하면, 앞에서 상술한 상기 지지 패턴들(113)의 상기 제1 지지 패턴들(113a)은 상기 추가 채널 층(134c), 상기 추가 게이트 유전체(128c), 상기 추가 코어 층(136c) 및 상기 추가 패드 층(139c)을 포함하는 구조물과 중첩하지 않을 수 있다. 따라서, 상기 추가 게이트 유전체(128c)는 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 연속적으로 연결되도록 변형될 수 있고, 상기 추가 채널 층(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 연속적으로 연결되도록 변형될 수 있다. 상기 추가 채널 층(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 일체로 형성될 수 있다. 상기 추가 게이트 유전체(128c) 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)은 일체로 형성될 수 있고, 상기 추가 채널 층(134c) 및 상기 채널 구조물(134)의 상기 수평 부분(134a)은 일체로 형성될 수 있다.
앞에서, 상기 제1 및 제2 불순물 영역들(157a, 157b)은 서로 다른 도전형일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 다음으로, 도 16 및 도 18을 참조하여, 상기 제1 및 제2 불순물 영역들(157a, 157b)이 서로 동일한 도전형인 예를 설명하기로 한다. 도 18은 도 16의 Ib-Ib'선을 따라 취해진 영역을 나타낸 단면도이다.
도 16 및 도 18을 참조하면, 상술한 상기 제1 및 제2 불순물 영역들(157a, 157b)은 서로 동일한 도전형, 예를 들어 N형의 도전형일 수 있다. 상기 추가 패드 층(139c) 상에 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 바디 배선(186i)이 배치될 수 있다. 상기 바디 배선(186i)은 상기 추가 패드 층(139c)과 상기 바디 배선(186i) 사이의 바디 플러그(186p)를 통하여, 상기 추가 패드 층(139c)과 전기적으로 연결될 수 있다.
다음으로, 상기 제1 지지 패턴들(113a)의 변형 예를 도 19, 도 20 및 도 21을 참조하여 설명하기로 한다. 도 19는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 20은 도 19의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 21은 도 20의 'E'로 표시된 부분을 확대한 부분 확대도이다.
도 19, 도 20 및 도 21을 참조하면, 앞에서 상술한 상기 지지 패턴들(113)의 상기 제1 지지 패턴들(113a)은 상기 추가 채널 층(134c), 상기 추가 게이트 유전체(128c), 상기 추가 코어 층(136c) 및 상기 추가 패드 층(139c)을 포함하는 구조물과 부분적으로 중첩할 수 있다. 상기 추가 게이트 유전체(128c)는 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 연속적으로 연결되도록 변형될 수 있고, 상기 추가 채널 층(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 연속적으로 연결되도록 변형될 수 있다. 상기 추가 채널 층(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 일체형 구조로 형성될 수 있다.
다음으로, 도 22를 참조하여, 상기 추가 채널 구조물(134c), 상기 추가 게이트 유전체(128c) 및 상기 추가 코어 층(136c)의 예시적인 예를 설명하기로 한다. 도 22는 도 20의 'E'로 표시된 부분을 확대한 부분 확대도이다.
도 22를 참조하면, 예시적인 예에서, 상기 추가 채널 구조물(134c), 상기 추가 게이트 유전체(128c) 및 상기 추가 코어 층(136c)은 상기 지지 패턴들(113)을 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다.
다음으로, 상기 지지 패턴들(113)의 상기 제2 지지 패턴들(113b)의 변형 예를 도 23, 도 24 및 도 25를 참조하여 설명하기로 한다. 도 23은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 24는 도 23의 Ic-Ic'선을 따라 취해진 영역을 나타낸 단면도이고, 도 25는 도 24의 'A'로 표시된 부분을 확대한 부분 확대도이다. 도 23에서, IIc-IIc'선을 따라 취해진 영역의 단면 구조는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 도 3b의 단면 구조와 동일할 수 있으므로, 여기서 도 3b를 같이 참조하여 설명하기로 한다.
도 23, 도 24 및 도 25와 함께, 도 3b를 참조하면, 상기 지지 패턴들(113)의 제2 지지 패턴들(113b)은 상기 라인 구조물들(163)의 폭 보다 큰 폭을 갖도록 변형될 수 있다. 이와 같은 상기 제2 지지 패턴들(113b)은 상기 제1 지지 패턴들(113a) 보다 큰 폭을 가질 수 있다.
일 예에서, 상기 라인 구조물들(163)은 상기 제2 지지 패턴들(113b) 상에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 라인 구조물들(163)의 변형 예에 대하여 도 26을 참조하여 설명하기로 한다. 도 26은 도 24의 'A'로 표시된 부분을 확대한 도 25에서 변형된 부분을 설명하기 위하여 나타낸 도면이다. 따라서, 도 26은 도 24의 'A'로 표시된 부분에 대응하는 위치에서의 상기 라인 구조물들(163)의 변형된 부분을 나타낸다.
도 26을 참조하면, 상기 라인 구조물들(163)은 도 24 및 도 25에서 설명한 제2 지지 패턴들(113b)을 관통하며, 상기 하부 구조물(110) 내로 연장되는 하부 물질 층(166), 상기 하부 물질 층(166) 상에 배치되는 도전성 패턴(172), 및 상기 도전성 패턴(172)의 측면들 상의 절연성 스페이서들(169)을 포함할 수 있다. 상기 하부 물질 층(166)은 도 10a 및 도 10b에서 설명한 바와 같이, 실리콘 또는 실리콘-저마늄 등과 같은 물질일 수 있다. 예를 들어, 상기 하부 물질 층(166)은 에스이지(SEG, selective epitaxial growth)에 의해 형성되는 실리콘일 수 있다.
다음으로, 상기 지지 패턴들(113)의 변형 예를 도 27 및 도 28을 참조하여 설명하기로 한다. 도 27은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 28는 도 27의 Id-Id'선을 따라 취해진 영역을 나타낸 단면도이다. 도 27에서, IId-IId'선을 따라 취해진 영역의 단면 구조는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 도 3b의 단면 구조와 동일할 수 있다. 도 27의 IId-IId'선을 따라 취해진 영역의 단면 구조는 도 3b의 단면 구조와 동일할 수 있으므로, 여기서 도 3b를 같이 참조하여 설명하기로 한다.
도 27 및 도 28과 함께, 도 3b를 참조하면, 상기 지지 패턴들(113)은 상기 적층 구조물(155)과 중첩하지 않도록 변형될 수 있다. 따라서, 상기 지지 패턴들(113)은 상기 제2 지지 패턴들(113b)을 포함하며, 상기 제2 지지 패턴들(113b)은 상기 라인 구조물들(163) 하부에 배치될 수 있다. 앞에서 상술한 상기 추가 채널 구조물(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 일체로 연결되도록 변형될 수 있고, 앞에서 상술한 추가 게이트 유전체(128c)는 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 일체로 연결되도록 변형될 수 있다.
변형 예에서, 도 29를 참조하면, 상기 추가 채널 구조물(134c) 상에 배치되는 상기 추가 패드 층(139c) 상에 도 18에서 설명한 것과 동일한 상기 바디 배선(186i) 및 상기 바디 플러그(186p)가 배치될 수 있다. 여기서, 도 29는 도 27의 Id-Id'선을 따라 취해진 영역을 나타내는 단면도이다.
다음으로, 상기 지지 패턴들(113)의 변형 예를 도 30 및 도 31을 참조하여 설명하기로 한다. 도 30은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 31는 도 30의 Ie-Ie'선을 따라 취해진 영역을 나타낸 단면도이다. 도 30에서, IIe-IIe'선을 따라 취해진 영역의 단면 구조는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 도 3b의 단면 구조와 동일할 수 있다. 도 30의 IIe-IIe'선을 따라 취해진 영역의 단면 구조는 도 3b의 단면 구조와 동일할 수 있으므로, 여기서 도 3b를 같이 참조하여 설명하기로 한다.
도 30 및 도 31과 함께, 도 3b를 참조하면, 상기 지지 패턴들(113)은 상기 라인 구조물들(163)과 중첩하지 않도록 변형될 수 있다. 따라서, 상기 지지 패턴들(113)은 상기 제1 지지 패턴들(113a)을 포함할 수 있다. 앞에서 상술한 상기 추가 채널 구조물(134c), 상기 추가 게이트 유전체(128c), 상기 추가 코어 층(136c) 및 상기 추가 패드 층(139c)은 도 2 및 도 3a에서와 같이, 상기 제1 지지 패턴들(113a) 상에 배치될 수 있다.
일 예에서, 상기 채널 구조물(134)의 상기 수평 부분(134a)은 상기 적층 구조물(155) 하부에 배치되며 상기 적층 구조물(155) 하부에서 상기 라인 구조물들(163) 하부로 연장될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 채널 구조물(134)의 상기 수평 부분(134a) 및 상기 라인 구조물들(163)의 변형 예에 대하여 도 32a, 도 32b 및 도 33을 참조하여 설명하기로 한다. 도 32a는 도 30의 Ie-Ie'선을 따라 취해진 영역을 나타낸 단면도이고, 도 32b는 도 30의 IIe-IIe'선을 따라 취해진 영역을 나타낸 단면도이고, 도 33은 도 32a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 30, 도 32a, 도 32b 및 도 33을 참조하면, 상기 라인 구조물들(163)은 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)를 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다. 상기 라인 구조물들(163)은 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 접촉하는 하부 물질 층(166) 및 상기 하부 물질 층(166) 상에 배치되는 도전성 패턴(172) 및 절연성 스페이서들(169)을 포함할 수 있다. 상기 도전성 패턴(172) 및 상기 절연성 스페이서들(169)은 상기 하부 물질 층(166)과 접촉할 수 있고, 상기 채널 구조물(134)의 상기 수평 부분(134a)과 이격될 수 있다. 상기 하부 물질 층(166)은 실리콘 또는 실리콘-저마늄 등과 같은 물질일 수 있다. 예를 들어, 상기 하부 물질 층(166)은 에스이지(SEG, selective epitaxial growth) 공정에 의해 형성되는 실리콘일 수 있다.
일 예에서, 상기 하부 물질 층(166)은 도우프트된 실리콘으로 형성될 수 있다. 상기 하부 물질 층(166)과 인접하는 상기 채널 구조물(134)의 상기 수평 부분(134a) 내에 불순물 영역(157)이 형성될 수 있다.
변형 예에서, 상기 하부 물질 층(166)은 진성 반도체 물질로 형성될 수 있고, 상기 불순물 영역(157)은 생략될 수도 있다.
다음으로, 상기 지지 패턴들(113)의 변형 예를 도 34 및 도 35를 참조하여 설명하기로 한다. 도 34는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 35는 도 34의 IIf-IIf'선을 따라 취해진 영역을 나타낸 단면도이다. 도 34에서, If-If'선을 따라 취해진 영역의 단면 구조는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 도 3b의 단면 구조와 동일할 수 있다. 도 34의 IIf-IIf'선을 따라 취해진 영역의 단면 구조는 도 3b의 단면 구조와 동일할 수 있으므로, 여기서 도 3b를 같이 참조하여 설명하기로 한다.
도 34 및 도 35와 함게, 도 3b를 참조하면, 상기 지지 패턴들(113)은 상기 적층 구조물(155)과 중첩하면서 상기 라인 구조물들(163)과 중첩하지 않도록 변형될 수 있다. 따라서, 상기 지지 패턴들(113)은 상기 적층 구조물(155)과 중첩하는 상기 제1 지지 패턴들(113a)을 포함할 수 있다. 앞에서 상술한 상기 추가 게이트 유전체(128c)는 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 연속적으로 연결되도록 변형될 수 있고, 상기 추가 채널 층(134c)은 상기 채널 구조물(134)의 상기 수평 부분(134a)과 연속적으로 연결되도록 변형될 수 있다.
일 예에서, 상기 채널 구조물(134)의 상기 수평 부분(134a)은 상기 적층 구조물(155) 하부에 배치되며 상기 적층 구조물(155) 하부에서 상기 라인 구조물들(163) 하부로 연장될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 채널 구조물(134)의 상기 수평 부분(134a) 및 상기 라인 구조물들(163)의 변형 예에 대하여 도 34, 도 36a 및 도 36b를 참조하여 설명하기로 한다. 도 36a는 도 34의 If-If'선을 따라 취해진 영역을 나타낸 단면도이고, 도 36b는 도 34의 IIf-IIf'선을 따라 취해진 영역을 나타낸 단면도이다.
도 34, 도 36a 및 도 36b를 참조하면, 상기 라인 구조물들(163)은 도 32a 및 도 32b에서와 설명한 바와 같이, 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)를 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다. 따라서, 상기 라인 구조물들(163)은, 도 32a 및 도 32b에서와 설명한 바와 같이, 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 접촉하는 하부 물질 층(166) 및 상기 하부 물질 층(166) 상에 배치되는 상기 도전성 패턴(172) 및 상기 절연성 스페이서들(169)을 포함할 수 있다.
앞에서 설명한 바와 같이, 어느 한 방항으로 연장되는 어느 하나의 상기 라인 구조물들(163) 하부에서, 상기 지지 패턴들(113)은 상기 라인 구조물들(163)과 동일한 라인 방향으로 배열되며 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 어느 한 방향으로 서로 이격되며 배열되는 상기 지지 패턴들(113)의 모양에 한정되지 않는다. 이하에서, 상기 지지 패턴들(113)의 변형 예에 대하여 설명하기로 한다.
우선, 도 37 및 도 38을 참조하여 상기 지지 패턴들(113)의 변형 예에 대하여 설명하기로 한다. 도 37은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 38은 상기 지지 패턴들(113)의 변형된 모양을 나타내는 사시도이다. 도 37에서, Ig-Ig'선을 따라 취해지는 단면 구조는 도 2의 Ia-Ia'선을 따라 취해진 영역을 나타내는 도 3a의 단면 구조와 동일할 수 있고, IIg-IIg'선을 따라 취해지는 단면 구조는 도 16의 IIb-IIb'선을 따라 취해진 영역을 나타내는 도 17b의 단면 구조와 동일할 수 있으므로, 여기서, 도 3a 및 도 17b를 같이 참조하여 설명하기로 한다.
도 37 및 도 38과 함께 도 3a 및 도 17b를 참조하면, 상기 지지 패턴들(113)의 각각은 상기 라인 구조물들(163)의 라인 방향과 동일한 방향으로 연장되는 라인 모양으로 변형될 수 있다. 상기 지지 패턴들(113)은 상기 라인 구조물들(163)과 중첩하는 라인 모양의 제2 라인 구조물(113b) 및 상기 적층 구조물(155)과 중첩하는 라인 모양의 제1 라인 구조물(113a)을 포함할 수 있다.
다음으로, 도 39를 참조하여 상기 지지 패턴들(113)의 변형 예에 대하여 설명하기로 한다. 도 39는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이다. 도 39에서, Ih-Ih'선을 따라 취해지는 단면 구조는 도 30의 Ie-Ie'선을 따라 취해진 영역을 나타내는 도 31의 단면 구조와 동일할 수 있고, IIh-IIh'선을 따라 취해지는 단면 구조는 도 34의 IIf-IIf'선을 따라 취해진 영역을 나타내는 도 35의 단면 구조와 동일할 수 있으므로, 여기서, 도 31 및 도 35를 같이 참조하여 설명하기로 한다.
도 39와 함께, 도 31 및 도 35를 참조하면, 상기 지지 패턴들(113)은 상기 라인 구조물들(163)과 중첩하지 않으며 상기 적층 구조물(155)과 중첩하는 라인 모양일 수 있다.
다음으로, 도 40a 및 도 41을 참조하여 상기 지지 패턴들(113)의 변형 예에 대하여 설명하기로 한다. 도 40a는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 41은 도 40a의 IIi-IIi'선을 따라 취해진 영역을 나타낸 단면도이다. 도 40a에서, Ii-Ii'선을 따라 취해지는 단면 구조는 도 27의 Id-Id'선을 따라 취해진 영역을 나타내는 도 28의 단면 구조와 동일할 수 있으므로, 여기서, 도 27을 같이 참조하여 설명하기로 한다.
도 40a 및 도 41과 함께, 도 27을 참조하면, 상기 지지 패턴들(113)은 상기 라인 구조물들(163)과 중첩하며 상기 적층 구조물(155)과 중첩하지 않는 라인 모양일 수 있다.
변형 예에서, 도 40b를 참조하면, 상기 라인 구조물들(163)과 중첩하며 상기 적층 구조물(155)과 중첩하지 않는 지지 패턴들(113)은 상기 라인 구조물들(163)과 동일한 방향으로 연장되며, 굴곡진 측면을 갖는 라인 모양일 수 있다. 도 40b는 도 40a의 상기 지지 패턴들(113)의 변형 예를 나타내는 평면도이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 상술한 지지 패턴들(113)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상술한 지지 패턴들(113)을 상기 라인 구조물들(163) 하부에 위치하도록 형성한 후에, 상기 라인 구조물들(163)을 형성하기 전에, 상기 라인 구조물들(163) 하부에 위치하는 상기 지지 패턴들(113)을 제거할 수도 있다. 따라서, 최종 구조에서는 상기 지지 패턴들(113)이 보이지 않을 수 있다. 이와 같은 예에 대하여 도 42를 참조하여 설명하기로 한다. 도 42에서, Ij-Ij'선을 따라 취해진 영역의 단면 구조는 도 34의 If-If'선을 따라 취해진 영역을 나타낸 도 36a의 단면 구조와 동일할 수 있고, IIj-IIj'선을 따라 취해진 영역의 단면 구조는 도 30의 IIe-IIe'선을 따라 취해진 영역을 나타내는 도 32b의 단면 구조와 동일할 수 있으므로, 도 36a 및 도 32b를 같이 참조하여 설명하기로 한다.
도 42와 함께, 도 36a 및 도 32b를 참조하면, 상기 라인 구조물들(163)은 도 36a 및 도 32b에서와 설명한 바와 같이, 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)를 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다. 따라서, 상기 라인 구조물들(163)은 36a 및 도 32b에서와 같이 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 접촉하는 상기 하부 물질 층(166) 및 상기 하부 물질 층(166) 상에 배치되는 상기 도전성 패턴(172) 및 상기 절연성 스페이서들(169)을 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 상기 라인 구조물들(163)에 인접하는 상기 채널 구조물(134)의 상기 수평 부분(134a) 내에 배치되는 불순물 영역들(157)을 포함할 수 있다. 이하에서, 상기 불순물 영역들(157)이 서로 도일한 도전형, 예를 들어 N형의 도전형인 경우에, 상기 게이트 전극들(154)과 마주보는 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 예시적인 예에 대하여 도 43 내지 도 48을 참조하여 설명하기로 한다.
우선, 도 43, 도 44a 및 도 44b를 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예에 대하여 설명하기로 한다. 도 43은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 평면도이고, 도 44a는 도 43의 Ik-Ik'선을 따라 취해진 영역을 나타낸 단면도이고, 도 44b는 도 44a의 'F'로 표시된 부분을 확대한 부분 확대도이다. 도 43에서, IIk-IIk'선을 따라 취해진 영역의 단면 구조는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타낸 도 3b의 단면 구조와 동일할 수 있으므로, 여기서 도 3b를 같이 참조하여 설명하기로 한다.
도 43, 도 44a 및 도 44b와 함께 도 3b를 참조하면, 상기 지지 패턴들(113)은 상기 라인 구조물들(163)과 중첩할 수 있다. 상기 라인 구조물들(163)은 앞에서 상술한 바와 같이 서로 이격되며 서로 평행할 수 있는 제1 라인 구조물(163a) 및 제2 라인 구조물(163b)을 포함할 수 있다. 상기 제1 및 제2 라인 구조물들(163a, 163b) 사이에 배치되며 상기 채널 구조물(134)의 상기 수평 부분(134a) 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)를 관통하며 상기 하부 구조물(110) 내로 연장되는 바디 연결 패턴들(340)이 배치될 수 있다. 상기 바디 연결 패턴들(340)은 상기 채널 구조물(134)의 상기 수평 부분(134a) 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 접촉할 수 있다.
일 예에서, 상기 바디 연결 패턴들(340)은 P형의 도전형을 갖는 반도체 물질, 예를 들어 실리콘 또는 실리콘-저마늄을 포함할 수 있다. 예를 들어, 상기 바디 연결 패턴들(340)은 에스이지(SEG, selective epitaxial growth) 공정에 의해 형성되는 실리콘일 수 있다.
변형 예에서, 상기 바디 연결 패턴들(340)은 진성 반도체 물질일 수도 있다.
상기 바디 연결 패턴들(340) 상에 상기 적층 구조물(155)을 관통하는 바디 콘택 플러그들(342) 및 상기 바디 콘택 플러그들(342)의 측면을 둘러싸는 절연성 패턴들(341)이 배치될 수 있다. 상기 바디 콘택 플러그들(342)은 도전성 물질로 형성될 수 있다.
상기 바디 콘택 플러그들(342) 상에 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 바디 배선(186i)이 배치될 수 있다. 상기 바디 콘택 플러그들(342)과 상기 바디 배선(186i) 사이에 바디 플러그(186p)가 배치될 수 있다. 상기 바디 배선(186i)은 상기 바디 플러그(186p), 상기 바디 콘택 플러그들(342) 및 상기 바디 연결 패턴들(340)을 통하여 상기 채널 구조물(134)에 전압을 인가할 수 있다.
변형 예에서, 도 45를 참조하면, 상기 바디 연결 패턴들(340) 상에는 상기 적층 구조물(155)을 관통하며 상기 바디 연결 패턴들(340)의 상부면을 덮는 절연성 패턴들(341')이 배치될 수 있고, 상기 채널 구조물(134)에는 상기 하부 구조물(110) 및 상기 바디 연결 패턴들(340)을 통하여 바디 전압이 인가될 수 있다. 여기서, 상기 하부 구조물(110)은 P형의 반도체 기판일 수 있다. 도 45는 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 변형 예를 설명하기 위하여 도 43의 Ik-Ik'선을 따라 취해진 영역을 나타낸 단면도이다.
다음으로, 도 46 및 도 47a를 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예에 대하여 설명하기로 한다. 도 46은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 평면도이고, 도 47a는 도 46의 Il-Il'선을 따라 취해진 영역을 나타낸 단면도이다. 도 46에서, IIl-IIl'선을 따라 취해진 영역의 단면 구조는 도 30의 IIe-IIe'선을 따라 취해진 영역을 나타낸 도 32b의 단면 구조와 동일할 수 있으므로, 여기서 도 32b를 같이 참조하여 설명하기로 한다.
도 46 및 도 47a와 함께 도 32b를 참조하면, 상기 라인 구조물들(163)은 도 32a 및 도 32b에서 설명한 것과 동일하게 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)를 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다. 그리고, 상기 라인 구조물들(163)은 상기 채널 구조물(134)의 상기 수평 부분(134a), 및 상기 제1 게이트 유전체 구조물(128)의 상기 하부 부분(128a)과 접촉하는 상기 하부 물질 층(166) 및 상기 하부 물질 층(166) 상에 배치되는 상기 도전성 패턴(172) 및 상기 절연성 스페이서들(169)을 포함할 수 있다.
도 44a 및 도 44b에서 설명한 것과 동일하게, 상기 바디 배선(186i)를 통하여 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 상기 바디 연결 패턴들(340)이 배치될 수 있다. 여기서, 상기 바디 연결 패턴들(340) 상에 도 44a 및 도 44b에서 설명한 것과 동일한 상기 바디 콘택 플러그들(342) 및 상기 절연성 패턴들(341)이 배치될 수 있다.
변형 예에서, 도 47b를 참조하면, 도 45에서 설명한 것과 동일하게, 상기 하부 구조물(110)을 통하여 상기 채널 구조물(134)에 바디 전압을 인가할 수 있는 상기 바디 연결 패턴들(340)이 배치될 수 있다. 여기서, 상기 채널 구조물(134)의 상부면 전체를 덮는 절연성 패턴들(341')이 배치될 수 있다. 도 47b는 도 46의 Il-Il'선을 따라 취해진 영역을 나타낸 단면도이다.
다음으로, 도 48을 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예에 대하여 설명하기로 한다. 도 48은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 평면도이다. 도 48에서, Im-Im'선을 따라 취해진 영역의 단면 구조는 도 46의 Il-Il'선을 따라 취해진 영역을 나타낸 도 47a 또는 도 47b의 단면 구조와 동일할 수 있고, IIm-IIm'선을 따라 취해진 영역의 단면 구조는 도 34의 IIf-IIf'선을 따라 취해진 영역을 나타낸 도 36b의 단면 구조와 동일할 수 있으므로, 여기서 도 47a 및 도 47b 중 어느 하나, 및 도 32b를 같이 참조하여 설명하기로 한다.
도 48과 함께, 도 47a 및 도 47b 중 어느 하나, 및 도 32b를 참조하면, 상기 적층 구조물(155)과 중첩하는 상기 지지 패턴들(113)이 배치될 수 있다. 상기 지지 패턴들(113) 사이에 도 47a에서 설명한 상기 바디 연결 패턴들(340) 또는 도 47b에서 설명한 상기 바디 연결 패턴들(340)이 배치될 수 있다.
다음으로, 도 2, 및 도 49 내지 도 55를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 49는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 공정 흐름도이고, 도 50 내지 도 55는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 설명하기 위하여 도 2의 Ia-Ia'선을 따라 나타낸 단면도들이다.
도 2, 도 49 및 도 50을 참조하면, 하부 구조물(110) 상에 지지 패턴들(113) 및 희생 층(116)을 형성할 수 있다 (S10). 상기 하부 구조물(110)은 반도체 기판을 포함할 수 있다. 예를 들어, 상기 하부 구조물(110)은 벌크 실리콘 기판일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 하부 구조물(110)은 실리콘 기판, 상기 실리콘 기판 상의 주변 회로, 및 상기 실리콘 기판 상에 배치되며 상기 주변 회로를 덮는 하부 절연 구조물을 포함할 수 있다. 예를 들어, 상기 하부 구조물(110)은 도 14a 및 도 14b에서와 같은 상기 반도체 기판(도 14a 및 도 14b의 102) 및 상기 반도체 기판(102) 상의 상기 주변 회로 구조물(도 14a 및 도 14b의 108)을 포함할 수 있다.
일 예에서, 상기 지지 패턴들(113)은 실리콘(Si) 또는 실리콘 저마늄(SiGe) 등과 같은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 지지 패턴들(113)은 에스이지(SEG, selective epitaxial growth)에 의해 형성되는 실리콘 또는 증착 공정에 의해 형성되는 실리콘일 수 있다.
변형 예에서, 상기 지지 패턴들(113)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 희생 층(116)은 상기 지지 패턴들(113)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 지지 패턴들(113)이 실리콘으로 형성되는 경우에, 상기 희생 층(116)은 실리콘-저마늄으로 형성될 수 있고, 상기 지지 패턴들(113)이 실리콘 산화물로 형성되는 경우에, 상기 희생 층(116)은 실리콘 또는 실리콘-저마늄으로 형성될 수 있다.
일 예에서, 상기 지지 패턴들(113) 및 상기 희생 층(116)을 형성하는 것은 상기 하부 구조물(110) 상에 상기 지지 패턴들(113)을 형성하고, 상기 지지 패턴들(113) 사이를 채우는 상기 희생 층(116)을 형성하는 것을 포함할 수 있다.
변형 예에서, 상기 지지 패턴들(113) 및 상기 희생 층(116)을 형성하는 것은 상기 하부 구조물(110) 상에 상기 희생 층(116)을 형성하고, 상기 희생 층(116)을 패터닝하여 개구부를 형성하고, 상기 희생 층(116)의 개구부를 채우는 상기 지지 패턴들(113)을 형성하는 것을 포함할 수 있다.
상기 지지 패턴들(113)은 도 13, 도 14 또는 도 16에서 설명한 지지 패턴들의 모양으로 형성될 수 있다.
도 2, 도 49 및 도 51을 참조하면, 상기 지지 패턴들(113) 및 상기 희생 층(116) 상에 몰드 구조물(121)을 형성할 수 있다 (S20).
상기 몰드 구조물(121)은 상기 하부 구조물(110)의 상부면(110s)과 수직한 방향으로 서로 이격되며 적층되는 층간 절연 층들(118, 118u), 및 상기 층간 절연 층들(118, 118u) 사이에 형성되는 게이트 대체 층들(120)을 포함할 수 있다. 여기서, '게이트 대체 층'은 후속 공정에서 게이트로 대체될 수 있는 층을 의미할 수 있다.
상기 층간 절연 층들(118, 118u) 중 최상위 층간 절연 층(118u)은 상대적으로 하부에 위치하는 층간 절연 층들(118) 보다 두꺼울 수 있다.
일 예에서, 상기 층간 절연 층들(118, 118u)은 실리콘 산화물로 형성될 수 있고, 상기 게이트 대체 층들(120)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 구조물(121)을 관통하며, 상기 희생 층(116)의 일부를 노출시키는 홀들(124)을 형성할 수 있다 (S30).
일 예에서, 상기 홀들(124)은 상기 희생 층(116)을 노출시키는 채널 홀들(124c) 및 상기 지지 패턴들(113)을 노출시키는 더미 홀들(124d)을 포함할 수 있다.
변형 예에서, 상기 지지 패턴들(113)의 배열 모양에 따라, 상기 지지 패턴들(113)은 상기 더미 홀들(124d)에 의해 일부 노출되거나, 또는 노출되지 않을 수 있다.
변형 예에서, 상기 홀들(124)은 상기 하부 구조물(110)을 노출시키도록 형성될 수도 있다.
도 2, 도 49 및 도 52을 참조하면, 상기 희생 층(116)을 제거하여 수평 공간(125)을 형성할 수 있다 (S40). 상기 희생 층(116)은 식각 공정으로 제거할 수 있다. 상기 홀들(124)의 적어도 일부는 상기 수평 공간(125)과 연결될 수 있다.
변형 예에서, 상기 희생 층(116)을 식각 공정으로 제거하면서, 상기 희생 층(116) 하부에 위치하는 상기 하부 구조물(110)의 일부가 식각될 수 있다. 따라서, 상기 하부 구조물(110)의 상부 표면(110s)은 상기 희생 층(116)이 제거되면서 노출되는 부분이 상기 지지 패턴들(113) 하부에 위치하는 부분 보다 낮아질 수 있다. 상기 하부 구조물(110)의 일부가 식각되어 낮아지면서 도 15a 및 도 15b를 참조하여 설명한 것과 같은 하부 구조물(110)이 형성될 수 있다.
도 2, 도 49 및 도 53을 참조하면, 상기 수평 공간(125) 및 상기 홀들(124) 내에 채널 구조물(134)을 형성할 수 있다 (S50).
상기 채널 구조물(134)을 형성하기 전에, 상기 수평 공간(125) 및 상기 홀들(124)의 내벽에 제1 게이트 유전체 구조물들(128)을 콘포멀하게 형성할 수 있다. 상기 제1 게이트 유전체 구조물들(128)을 형성하는 것은 블로킹 유전체(도 4a 내지 도 6의 129), 정보 저장 층(도 4a 내지 도 6의 130) 및 터널 유전체(도 4a 내지 도 6의 131)를 차례로 형성하는 것을 포함할 수 있다.
상기 채널 구조물(134)을 형성한 후에, 상기 홀들(124)을 부분적으로 채우는 코어 층들(136)을 형성할 수 있다. 상기 코어 층(136) 상에 상기 홀들(124)의 나머지 부분을 채우는 상기 패드 층들(139)을 형성할 수 있다.
상기 제1 게이트 유전체 구조물들(128) 중에서, 상기 지지 패턴들(113) 상에 형성되는 게이트 유전체는 더미 게이트 유전체 또는 추가 게이트 유전체(128c)로 지칭될 수 있다.
상기 채널 구조물(134) 중에서, 상기 지지 패턴들(113) 상에 형성되는 채널 구조물은 더미 채널 층 또는 추가 채널 층(134c)으로 지칭될 수 있다.
상기 채널 구조물(134)은 상기 수평 공간(125) 내에 형성되는 수평 부분(134a) 및 상기 채널 홀들(124c) 내에 형성되는 수직 부분(134b)를 포함할 수 있다.
상기 제1 게이트 유전체 구조물들(128)은 상기 수평 공간(125) 내에 형성 내에 형성되는 하부 부분(128a) 및 상기 채널 홀들(124c) 내에 형성되는 상부 부분들(128b)를 포함할 수 있다.
도 2, 도 49 및 도 54를 참조하면, 상기 몰드 구조물(121) 상에 제1 캐핑 절연 층(142)을 형성할 수 있다. 상기 제1 캐핑 절연 층(142)은 실리콘 산화물로 형성될 수 있다.
상기 몰드 구조물(121)을 관통하며, 상기 수평 공간(도 53의 125) 내에 형성되는 상기 채널 구조물(134)을 노출시키는 트렌치들(145)을 형성할 수 있다 (S60). 상기 트렌치들(145)은 상기 채널 구조물(134)의 상기 수평 부분(134a)를 노출시킬 수 있다. 상기 트렌치들(145)은 상기 제1 캐핑 절연 층(142)을 관통하면서, 상기 몰드 구조물(121)을 관통할 수 있다. 일 예에서, 상기 트렌치들(145)은 서로 평행한 라인 모양일 수 있다.
상기 트렌치들(145)은 상기 몰드 구조물(121)을 관통함으로써, 상기 몰드 구조물(121)의 상기 게이트 대체 층들(120)을 노출시킬 수 있다.
일 예에서, 상기 트렌치들(145)은 상기 지지 패턴들(113) 중 일부(113b)를 노출시킬 수 있다.
변형 예에서, 상기 트렌치들(145)은 상기 채널 구조물(134)의 상기 수평 부분(134a)를 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다.
도 2, 도 49, 도 55 및 도 56을 참조하면, 게이트 대체 공정을 진행하여, 게이트 전극들(도 56의 154)을 형성할 수 있다 (S70). 상기 게이트 대체 공정을 진행하는 것은 상기 트렌치들(145)에 의해 노출되는 상기 게이트 대체 층들(도 54의 120)을 제거하여 빈 공간들(도 55의 148)을 형성하고, 상기 빈 공간들(도 55의 148) 내에 제2 게이트 유전체들(도 56의 151) 및 상기 게이트 전극들(도 56의 154)을 차례로 형성하는 것을 포함할 수 있다. 상기 빈 공간들(도 55의 148)은 상기 제1 게이트 유전체 구조물(128)을 노출시킬 수 있다.
상기 제2 게이트 유전체들(151)은 상기 게이트 전극들(154)과 상기 제1 게이트 유전체 구조물들(128) 사이에 개재되며, 상기 게이트 전극들(154)과 상기 층간 절연 층들(118) 사이로 연장될 수 있다.
도 2, 도 49 및 도 57을 참조하면, 상기 트렌치들(145) 내에 라인 구조물들(163)을 형성할 수 있다 (S80). 상기 라인 구조물들(163)을 형성하는 것은 상기 트렌치들(도 56의 145)의 측벽들 상에 절연성 스페이서들(175)을 형성하고, 상기 트렌치들(145)을 채우는 도전성 패턴들(172)을 형성하는 것을 포함할 수 있다.
도 2 및 도 49와 함께, 도 3a 및 도 3b를 참조하면, 배선 구조물(181)을 형성할 수 있다 (S90). 상기 배선 구조물(181)을 형성하는 것은 상기 제1 캐핑 절연 층(142) 상에 제2 캐핑 절연 층(183)을 형성하고, 상기 제2 캐핑 절연 층(183)을 관통하며 상기 도전성 패턴들(172)과 전기적으로 연결되는 제1 콘택 플러그들(185p)을 형성하고, 상기 제1 콘택 플러그들(185p)과 전기적으로 연결되는 제1 배선들(185i)을 형성하고, 상기 제2 캐핑 절연 층(183) 상에 제1 배선들(185i)을 덮는 제3 캐핑 절연 층(187)을 형성하고, 상기 제1 내지 제3 캐핑 절연 층들(142, 183, 187)을 관통하는 비트라인 하부 플러그들(189p)을 형성하고, 상기 제3 캐핑 절연 층(183) 상에 상기 비트라인 하부 플러그들(189p)과 전기적으로 연결되는 중간 연결 패턴(189i)을 형성하고, 상기 제3 캐핑 절연 층(187) 상에 상기 중간 연결 패턴(189i)을 덮는 제4 캐핑 절연 층(191)을 형성하고, 상기 제4 캐핑 절연 층(191)을 관통하며 상기 중간 연결 패턴(189i)과 전기적으로 연결되는 비트라인 상부 플러그(193p)를 형성하고, 상기 제4 캐핑 절연 층(191)과 전기적으로 연결되는 제2 배선, 즉 비트라인(193i)을 형성하는 것을 포함할 수 있다.
실시 예들에서, 상기 지지 패턴들(113)은 상기 희생 층(도 51의 116)을 제거하면서 형성되는 상기 수평 공간(도 52의 125)에 의하여 상기 몰드 구조물(121)이 무너지거나, 또는 변형되는 것을 방지할 수 있다. 상술한 방법에 의하여, 상기 게이트 전극들(도 56의 154)로 대체될 수 있는 상기 몰드 구조물(121)의 상기 게이트 대체 층들(120)의 수를 증가시키더라도, 상기 제1 게이트 유전체(도 53의 128) 및 상기 채널 구조물(도 53의 134)을 공정 불량 없이 형성할 수 있다. 따라서, 3차원 반도체 소자의 집적도를 향상시킬 수 있으며, 신뢰성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 하부 구조물 113 : 지지 패턴들
121 : 몰드 구조물 122 : 절연성 분리 패턴
125 : 수평 공간 128 : 제1 게이트 유전체 구조물
128a : 하부 부분 128b : 상부 부분
134 : 채널 구조물 134a : 수평 부분
134b : 수직 부분 134c : 추가 채널 층
136 : 코어 층 139 : 패드 층
142 : 제1 캐핑 절연 층 151 : 제2 게이트 유전체
154 : 게이트 전극 155 : 적층 구조물
157 : 불순물 영역들 163 : 라인 구조물
169 : 절연성 스페이서 172 : 도전성 패턴
181 : 배선 구조물 183 : 제2 캐핑 절연 층
185i : 제1 배선 185p : 콘택 플러그
186i : 바디 배선 186p : 바디 플러그
187 : 제3 캐핑 절연 층 189i : 중간 연결 패턴
189p : 비트라인 하부 플러그 191 : 제4 캐핑 절연 층
193i : 제2 배선(비트라인) 193p : 비트라인 상부 플러그
340 : 바디 연결 패턴 341, 341' : 절연성 패턴
342 : 바디 콘택 플러그

Claims (10)

  1. 하부 구조물 상에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 하부 구조물 상에 배치되며 상기 하부 구조물과 이격되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 하부 구조물 사이의 수평 부분 및 상기 수평 부분의 일부로부터 상기 하부 구조물의 상부 표면과 수직한 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고;
    상기 하부 구조물 상에 배치되며 상기 적층 구조물 보다 아래에 배치되는 지지 패턴들; 및
    하부 부분 및 상부 부분들을 구비하는 게이트 유전체 구조물을 포함하되,
    상기 게이트 유전체 구조물의 상기 하부 부분은 상기 채널 구조물의 하부면과 상기 하부 구조물 사이, 및 상기 채널 구조물의 상기 수평 부분의 상부면과 상기 적층 구조물 사이에 배치되고,
    상기 게이트 유전체 구조물의 상기 상부 부분들은 상기 채널 구조물의 상기 수직 부분들과 상기 적층 구조물 사이에 배치되는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 채널 구조물에서, 상기 수직 부분들은 상기 수평 부분의 일부로부터 상기 수직 방향으로 계면 없이 연속적으로 연장되는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 유전체 구조물의 상기 하부 부분의 일부는 상기 수직 방향으로 연장되어 상기 지지 패턴들의 측면들 상에 배치되는 3차원 반도체 소자.
  4. 제 1 항에 있어서,
    상기 수직 방향으로 상기 적층 구조물을 관통하고 상기 하부 구조물의 상부 표면과 평행한 수평 방향으로 연장되는 라인 구조물들을 더 포함하는 3차원 반도체 소자.
  5. 제 4 항에 있어서,
    상기 라인 구조물들은 상기 채널 구조물의 상기 수평 부분과 전기적으로 연결되는 도전성 패턴 및 상기 도전성 패턴의 측면들 상의 절연성 스페이서들을 포함하는 3차원 반도체 소자.
  6. 제 4 항에 있어서,
    상기 채널 구조물의 상기 수평 부분의 적어도 일부는 상기 라인 구조물들과 상기 하부 구조물 사이에 배치되는 3차원 반도체 소자.
  7. 제 4 항에 있어서,
    상기 라인 구조물은 상기 채널 구조물의 상기 수평 부분 및 상기 게이트 유전체 구조물의 상기 하부 부분을 관통하고,
    상기 라인 구조물은 상기 채널 구조물의 상기 수평 부분 및 상기 게이트 유전체 구조물의 상기 하부 부분과 접촉하는 하부 물질 층, 상기 하부 물질 층 상에 배치되며 상기 채널 구조물의 상기 수평 부분과 이격되는 도전성 패턴, 및 상기 도전성 패턴의 측면들 상에 배치되는 절연성 스페이서들을 포함하는 3차원 반도체 소자.
  8. 반도체 기판 상에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 반도체 기판 상에 배치되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 반도체 기판 사이의 수평 부분 및 상기 수평 부분으로부터 상기 반도체 기판의 상부 표면과 수직한 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고;
    상기 수직 방향으로 상기 적층 구조물을 관통하며 상기 반도체 기판의 상부 표면과 평행한 수평 방향으로 연장되는 라인 구조물들; 및
    상기 라인 구조물들과 인접하는 상기 채널 구조물의 상기 수평 부분 내에 배치되는 불순물 영역들을 포함하는 3차원 반도체 소자.
  9. 반도체 기판 상에 배치되는 적층 구조물, 상기 적층 구조물은 상기 반도체 기판의 상부 표면과 수직한 수직 방향으로 적층되는 게이트 전극들을 포함하고;
    상기 반도체 기판 상에 배치되며, 상기 반도체 기판과 이격되는 채널 구조물, 상기 채널 구조물은 상기 적층 구조물과 상기 반도체 기판 사이의 수평 부분 및 상기 수평 부분으로부터 상기 수직 방향으로 연속적으로 연장되어 상기 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하고;
    상기 수직 방향으로 상기 적층 구조물을 관통하며 상기 채널 구조물의 상기 수평 부분과 전기적으로 연결되는 라인 구조물들;
    상기 반도체 기판 상에 배치되며 상기 적층 구조체 보다 아래에 배치되는 지지 패턴들; 및
    하부 부분 및 상부 부분들을 구비하는 게이트 유전체 구조물을 포함하되,
    상기 게이트 유전체 구조물의 상기 하부 부분은 상기 채널 구조물의 하부면과 상기 반도체 기판 사이, 및 상기 채널 구조물의 상기 수평 부분의 상부면과 상기 적층 구조물 사이에 배치되고,
    상기 게이트 유전체 구조물의 상기 상부 부분들은 상기 채널 구조물의 상기 수직 부분들과 상기 적층 구조물 사이에 배치되는 3차원 반도체 소자.
  10. 제 9 항에 있어서,
    상기 채널 구조물의 상기 수평 부분 및 상기 게이트 유전체 구조물의 상기 하부 부분을 관통하며 상기 반도체 기판과 연결되는 바디 연결 패턴을 더 포함하되,
    상기 바디 연결 패턴은 상기 채널 구조물의 상기 수평 부분과 접촉하는 3차원 반도체 소자.

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