KR20210152617A - 반도체 소자 - Google Patents

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KR20210152617A
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정광영
한지훈
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 서로 이격된 제1 플레이트 부분 및 제2 플레이트 부분을 포함하는 기판, 상기 기판의 상면과 평행한 제1 방향으로 이격된 제1 적층 구조물들 및 제2 적층 구조물들, 상기 제1 적층 구조물들은 상기 제1 플레이트 부분 상에서 제1 계단 영역 및 제1 셀 어레이 영역을 포함하고, 상기 제2 적층 구조물들은 상기 제2 플레이트 부분 상에서 제2 계단 영역 및 제2 셀 어레이 영역을 포함하고, 상기 제1 및 제2 셀 어레이 영역들에서 상기 제1 및 제2 적층 구조물들을 관통하는 채널 구조물들, 상기 제1 적층 구조물들과 상기 제2 적층 구조물들 사이에서, 상기 제1 방향에 수직한 제2 방향으로 연장되는 셀 어레이 분리 구조물, 상기 제1 적층 구조물들 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제1 블록 분리 구조물, 및 상기 제2 적층 구조물들 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제2 블록 분리 구조물을 포함하되, 상기 제1 및 제2 셀 어레이 영역들은 상기 제1 계단 영역과 상기 제2 계단 영역 사이에 배치된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 소자의 집적도를 높일 필요가 있다. 반도체 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 서로 이격된 제1 플레이트 부분 및 제2 플레이트 부분을 포함하는 기판, 상기 기판 상에 교대로 반복적으로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 적층 구조물, 상기 제1 플레이트 부분 상의 제1 블록 분리 구조물 및 상기 제1 플레이트 부분 상의 제2 블록 분리 구조물, 상기 제1 및 제2 블록 분리 구조물들 각각은 제1 방향으로 연장되는 제1 분리 영역들을 포함하고, 상기 제1 분리 영역들과 연결되고, 상기 제1 방향에 수직한 제2 방향으로 연장되는 제2 분리 영역을 포함하는 셀 어레이 분리 구조물, 및 상기 적층 구조물을 관통하는 채널 구조물들을 포함하고, 상기 적층 구조물은, 상기 제1 블록 분리 구조물의 상기 제1 분리 영역들에 의해 상기 제2 방향에서 분리되고, 상기 제1 방향으로 연장되는 제1 적층 구조물들, 상기 제2 블록 분리 구조물의 상기 제1 분리 영역들에 의해 상기 제2 방향에서 분리되고, 상기 제1 방향으로 연장되는 제2 적층 구조물들, 상기 셀 어레이 분리 구조물에 의해 상기 제1 및 제2 적층 구조물들과 상기 제1 방향에서 분리되고, 상기 제2 방향으로 연장되는 적어도 하나의 제3 적층 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 서로 이격된 제1 플레이트 부분 및 제2 플레이트 부분을 포함하는 기판, 상기 기판의 상면과 평행한 제1 방향으로 이격된 제1 적층 구조물들 및 제2 적층 구조물들, 상기 제1 적층 구조물들은 상기 제1 플레이트 부분 상에서 제1 계단 영역 및 제1 셀 어레이 영역을 포함하고, 상기 제2 적층 구조물들은 상기 제2 플레이트 부분 상에서 제2 계단 영역 및 제2 셀 어레이 영역을 포함하고, 상기 제1 및 제2 셀 어레이 영역들에서 상기 제1 및 제2 적층 구조물들을 관통하는 채널 구조물들, 상기 제1 적층 구조물들과 상기 제2 적층 구조물들 사이에서, 상기 제1 방향에 수직한 제2 방향으로 연장되는 셀 어레이 분리 구조물, 상기 제1 적층 구조물들 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제1 블록 분리 구조물, 및 상기 제2 적층 구조물들 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제2 블록 분리 구조물을 포함하되, 상기 제1 및 제2 셀 어레이 영역들은 상기 제1 계단 영역과 상기 제2 계단 영역 사이에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 베이스 기판 및 상기 베이스 기판 상의 회로 소자들을 포함하는 주변 회로 영역, 상기 주변 회로 영역 상에 배치되는 제1 반도체 층, 상기 제1 반도체 층 상에 교대로 반복적으로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하는 셀 어레이 분리 구조물, 및 상기 셀 어레이 분리 구조물로부터 연장되는 블록 분리 구조물을 포함하고, 상기 블록 분리 구조물이 상기 셀 어레이 분리 구조물로부터 연장되는 방향에서 상기 게이트 전극들 중 적어도 몇몇은 서로 다른 길이로 연장되고, 상기 블록 분리 구조물은 제1 방향으로 연장되고, 상기 셀 어레이 분리 구조물은 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향은 상기 제1 반도체 층의 상면과 평행할 수 있다.
분리 구조물을 제1 방향 및 제2 방향을 따라 형성함으로써, 반도체 소자의 분리 영역의 면적을 감소시켜 집적도가 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 실시예들에 따른 반도체 소자의 셀 어레이의 등가회로도이다.
도 1c는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 구성을 설명하기 위한 도면이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 2b 및 도 2c는 도 2a의 I-I'선 및 II-II'선을 따라 나타낸 단면도들이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 부분 확대 평면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 4b는 도 4a의 I-I'선을 따라 나타낸 단면도이다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 5b는 도 5a의 I-I'선을 따라 나타낸 단면도이다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 6b는 도 6a의 I-I'선을 따라 나타낸 단면도이다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 7b는 도 7a의 I-I'선을 따라 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도들이다.
도 9c는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 부분 확대 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도들이다.
도 11a 내지 도 14b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 15a 및 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 반도체 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 1b는 본 발명의 실시예들에 따른 반도체 소자의 셀 어레이의 등가회로도이다.
도 1b를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 1c는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 구성을 설명하기 위한 도면이다.
도 1c를 참조하면, 반도체 소자는 셀 어레이 영역(CAR) 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 로우 디코더 영역(ROW DCR)은 셀 어레이 영역(CAR)의 일 측에만 배치될 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 2b 및 도 2c는 도 2a의 I-I'선 및 II-II'선을 따라 나타낸 단면도들이다.
도 2a 내지 도 2c를 참조하면, 일 실시예에 따른 반도체 소자(100)는 하부 분리 영역(104)에 의해 분리된 플레이트 부분들(101, 102, 103)을 포함하는 제1 기판(110), 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물(ST1_1, ST1_2, ST2_1, ST2_2), 채널층(140)을 포함하는 채널 구조물들(CH), 제1 분리 영역들(160)을 각각 포함하는 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2), 및 제2 분리 영역들(170) 및 제3 분리 영역(175)을 포함하는 셀 어레이 분리 구조물(MS2)을 포함할 수 있다. 반도체 소자(100)는 더미 채널 구조물들(DCH), 외측 절연층(115), 캡핑 절연층(180), 접지 콘택 구조물(191), 및 게이트 콘택 구조물(192)을 더 포함할 수 있다.
제1 기판(110)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면을 가질 수 있다. 일 예에서, 제1 기판(110)은 실리콘 층 또는 도우프트 폴리 실리콘 층을 포함할 수 있다. 예를 들어, 제1 기판(110)은 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다. 다른 예에서, 제1 기판(110)은 N형의 도전형을 갖는 폴리 실리콘 층 및 P형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다. 외측 절연층(115)은 제1 기판(110)의 외측에 배치될 수 있다.
제1 기판(110)은 제1 및 제2 플레이트 부분들(101, 102) 및 제1 및 제2 플레이트 부분들(101, 102)의 사이에 배치된 제3 플레이트 부분(103)을 포함할 수 있다. 제1 내지 제3 플레이트 부분들(101, 102, 103)은 제2 방향(Y)으로 연장되는 하부 분리 영역(104)에 의해 제1 방향(X)에서 서로 이격될 수 있다. 하부 분리 영역(104)은 제1 기판(110)을 제3 방향(Z)으로 관통할 수 있다. 제3 방향(Z)은 제1 및 제2 방향(X, Y)에 수직한 방향일 수 있다. 하부 분리 영역(104)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
제3 플레이트 부분(103)은 접지 콘택 구조물들(191)을 통해 접지 전압이 인가된 상태일 수 있으며, 제1 및 제2 플레이트 부분들(101, 102)이 각각 공통 소스 라인으로 기능하는 경우, 제1 및 제2 플레이트 부분들(101, 102) 사이의 커플링(coupling) 현상을 방지할 수 있다. 제1 내지 제3 플레이트 부분들(101, 102, 103)은 서로 절연될 수 있다. 제1 내지 제3 플레이트 부분들(101, 102, 103)은 반도체 층들로 지칭될 수 있다.
적층 구조물(ST1_1, ST1_2, ST2_1, ST2_2)은 제1 기판(110) 상에 배치될 수 있다. 적층 구조물(ST1_1, ST1_2, ST2_1, ST2_2)은 제1 기판(110) 상에 교대로 반복적으로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다.
적층 구조물(ST1_1, ST1_2, ST2_1, ST2_2)은 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2)에 의해 제2 방향(Y)에서 분리되고, 제1 방향(X)으로 연장되는 제1 및 제2 적층 구조물들(ST1_1, ST1_2) 및 셀 어레이 분리 구조물(MS2)에 의해 제1 및 제2 적층 구조물들(ST1_1, ST1_2)과 제1 방향(X)에서 분리되고, 제2 방향(Y)으로 연장되는 제3 적층 구조물들(ST2_1, ST2_2)을 포함할 수 있다. 제1 적층 구조물(ST1_1) 및 제2 적층 구조물(ST1_2)은 셀 어레이 분리 구조물(MS2)에 의해 제1 방향(X)에서 전기적으로 분리될 수 있다. 제3 적층 구조물들(ST2_1, ST2_2)은 제3 분리 영역(175)에 의해 제1 방향(X)에서 분리될 수 있다.
제1 적층 구조물(ST1_1)은 제1 플레이트 부분(101) 상에 배치될 수 있다. 제1 적층 구조물(ST1_1)은 제1 셀 어레이 영역(CAR1), 제1 계단 영역(CNR1)을 가질 수 있다. 제1 적층 구조물(ST1_1)은 제1 계단 영역(CNR1)에서 게이트 전극들(130)이 서로 다른 길이로 연장되어 계단 형태의 구조를 가질 수 있다. 제1 적층 구조물(ST1_1)은 분리 영역(SR)과 인접한 제1 셀 어레이 영역(CAR1)에서 계단 형태의 구조를 갖지 않을 수 있다. 예를 들어, 제1 적층 구조물(ST1_1)은 셀 어레이 분리 구조물(MS2)과 인접한 영역에서 계단 형태의 구조를 갖지 않을 수 있다.
제2 적층 구조물(ST1_2)은 제2 플레이트 부분(102) 상에 배치될 수 있다. 제2 적층 구조물(ST1_2)은 제2 셀 어레이 영역(CAR2), 제2 계단 영역(CNR2)을 가질 수 있다. 제2 적층 구조물(ST1_2)은 제2 계단 영역(CNR2)에서 게이트 전극들(130)이 서로 다른 길이로 연장되어 계단 형태의 구조를 가질 수 있다. 제2 적층 구조물(ST1_2)은 분리 영역(SR)과 인접한 제2 셀 어레이 영역(CAR2)에서 계단 형태의 구조를 갖지 않을 수 있다. 예를 들어, 제2 적층 구조물(ST1_2)은 셀 어레이 분리 구조물(MS2)과 인접한 영역에서 계단 형태의 구조를 갖지 않을 수 있다.
제3 적층 구조물(ST2_1, ST2_2)은 제3 플레이트 부분(103) 상에 배치될 수 있다. 제3 적층 구조물(ST2_1, ST2_2)은 하부 분리 영역(104) 상에 일부 배치될 수 있다. 제3 적층 구조물(ST2_1, ST2_2)은 제1 및 제2 플레이트 부분(101, 102) 상에도 일부 배치될 수 있다. 제3 적층 구조물(ST2_1, ST2_2)은 셀 어레이 분리 구조물(MS2)과 함께 분리 영역(SR)을 이룰 수 있다. 제3 적층 구조물(ST2_1, ST2_2)은 분리 영역(SR)에서 계단 형태의 구조를 갖지 않을 수 있다.
게이트 전극들(130)은 제1 기판(110) 상에 수직하게 서로 이격되어 적층될 수 있다. 게이트 전극들(130)을 이루는 층들의 수는 도 2a 내지 도 2c에 도시된 것에 한정되지 않는다.
게이트 전극들(130)은 도 2a 및 도 2b에 도시된 것과 같이, 제1 적층 구조물(ST1_1)의 제1 셀 어레이 영역(CAR1)에서 제1 계단 영역(CNR1)으로 제1 방향(X)을 따라 연장되거나, 제2 적층 구조물(ST1_2)의 제2 셀 어레이 영역(CAR1)에서 제2 계단 영역(CNR2)으로 제1 방향(X)을 따라 연장될 수 있다. 게이트 전극들(130)은 제1 계단 영역(CNR1) 및 제2 계단 영역(CNR2)에서 상부로 노출되어 계단 구조를 이루는 단부들에 의해 게이트 콘택 구조물들(192)과 전기적으로 연결될 수 있다. 이에 의해, 게이트 전극들(130)은 상부의 배선 구조물과 연결될 수 있다.
게이트 전극들(130)은 도 2a 및 도 2b에 도시된 것과 같이, 제3 적층 구조물(ST2_1, ST2_2)의 분리 영역(SR)에서 제2 방향(Y)을 따라 연장될 수 있다. 제3 적층 구조물(ST2_1, ST2_2)의 게이트 전극들(130)은 제1 및 제2 적층 구조물들(ST1_1, ST1_2)의 게이트 전극들(130)과 이격될 수 있다. 셀 어레이 분리 구조물(MS2)과 접하는 게이트 전극들(130)의 측면들은 제3 방향(Z)에서 정렬될 수 있다. 제3 적층 구조물(ST2_1, ST2_2)의 게이트 전극들(130)은 반도체 소자(100) 내에서 실질적인 기능을 수행하지 않는 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 도 2a 및 도 2c에 도시된 것과 같이, 제1 방향(x)으로 연장되는 제1 블록 분리 구조물(MS1)에 의해 제2 방향(Y)에서 소정 단위로 분리되어 배치될 수 있다. 한 쌍의 제1 블록 분리 구조물(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 질화물, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 전극들(130)은 내부의 게이트 도전층 및 상기 게이트 도전층을 둘러싸는 확산 방지막(diffusion barrier)(135)을 포함할 수 있다. 확산 방지막(135)은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 확산 방지막(135)은 생략될 수도 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제3 방향(Z)에서 서로 이격되고 제1 방향(X)으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 제1 방향(X)으로 서로 다른 길이로 연장되어 게이트 전극들(130)과 함께 계단 구조를 이룰 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 제1 및 제2 셀 어레이 영역들(CAR1, CAR2)에서 각각 행과 열을 이루면서 서로 이격되어 배치된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 각각 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 게이트 전극들(130)을 관통하고, 제3 방향(Z)으로 연장되어 제1 및 제2 플레이트 부분들(101, 102)과 각각 접촉할 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제1 기판(110)에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다.
도 2c의 확대도를 참조하면, 채널 구조물들(CH) 내에는 채널층(140), 게이트 유전층(145), 채널 절연층(150)이 각각 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층(141), 정보 저장층(142) 및 블록킹층(143)을 포함할 수 있다. 터널링층(141)은 전하를 정보 저장층(142)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 정보 저장층(142)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(143)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
반도체 소자(100)는, 제1 기판(110)의 상면 상에서, 제1 기판(110)과 최하위의 층간 절연층(120)의 사이에 배치되는 제1 및 제2 수평 도전층들(108, 109)을 더 포함할 수 있다. 제1 및 제2 수평 도전층들(108, 109)은 적어도 일부가 반도체 소자(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 제1 기판(110)의 제1 및 제2 플레이트 부분들(101, 102)과 함께 공통 소스 라인으로 기능할 수도 있다. 도 2c의 확대도에 도시된 것과 같이, 제1 수평 도전층(108)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(108, 109)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(108)은 도핑된 층일 수 있으며, 제2 수평 도전층(109)은 도핑된 층이거나 제1 수평 도전층(108)으로부터 확산된 불순물을 포함하는 층일 수 있다.
더미 채널 구조물들(DCH)은 분리 영역(SR)에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 더미 채널 구조물들(DCH)은 제3 적층 구조물(ST2_1, ST2_2)의 게이트 전극들(130)을 관통하고, 제3 방향(Z)으로 연장되어 제3 플레이트 부분(103)과 접촉할 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 소자(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 도시되지 않았으나, 더미 채널 구조물들(DCH)은 제1 계단 영역(CNR1) 및 제2 계단 영역(CNR2)에도 행과 열을 이루며 게이트 전극들(130)을 관통하도록 배치될 수 있다. 더미 채널 구조물들(DCH)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다.
제1 블록 분리 구조물들(MS1_1)은 제1 적층 구조물(ST1_1)을 제3 방향(Z)을 따라 관통할 수 있다. 제1 블록 분리 구조물들(MS1_1)은 제1 적층 구조물(ST1_1)을 제2 방향(Y)에서 분리시킬 수 있다. 제1 블록 분리 구조물들(MS1_1)은 제1 적층 구조물(ST1_1)의 제1 셀 어레이 영역(CAR1)에서 제1 계단 영역(CNR1)으로 제1 방향(X)을 따라 연장될 수 있다. 제1 블록 분리 구조물들(MS1_1)은 제2 방향(Y)에서 서로 이격되어 배치된 복수의 제1 분리 영역들(160)을 포함할 수 있다.
제2 블록 분리 구조물들(MS1_2)은 제2 적층 구조물(ST1_2)을 제3 방향(Z)을 따라 관통할 수 있다. 제2 블록 분리 구조물들(MS1_2)은 제2 적층 구조물(ST1_2)을 제2 방향(Y)에서 분리시킬 수 있다. 제2 블록 분리 구조물들(MS1_2)은 제2 적층 구조물(ST1_2)의 제2 셀 어레이 영역(CAR2)에서 제2 계단 영역(CNR2)으로 제1 방향(X)을 따라 연장될 수 있다. 제2 블록 분리 구조물들(MS1_2)은 제2 방향(Y)에서 서로 이격되어 배치된 복수의 제1 분리 영역들(160)을 포함할 수 있다.
제1 분리 영역(160)은 제1 기판(110) 상에 적층된 게이트 전극들(130)을 제3 방향(Z)을 따라 관통하여 제1 기판(110)과 접촉하는 관통 분리 영역일 수 있다. 제1 분리 영역(160)은 게이트 전극들(130)을 관통할 수 있다. 제1 분리 영역(160)은 제2 분리 영역(170)의 일 측으로부터 제1 방향(X)으로 연장될 수 있다. 제1 분리 영역(160)은 제1 기판(110)의 상부를 일부 리세스하여 배치되거나, 제1 기판(110)의 상면에 접하도록 제1 기판(110) 상에 배치될 수 있다.
다른 예에서, 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2)은 제1 분리 영역(160)의 사이에서 제1 방향(X)으로 연장되고, 제1 방향(X)을 따른 일 직선 상에 서로 이격되어 배치되는 적어도 하나 이상의 보조 분리 영역을 더 포함할 수 있다.
셀 어레이 분리 구조물(MS2)은 분리 영역(SR)에서 제2 방향(Y)을 따라 연장되도록 배치될 수 있다. 셀 어레이 분리 구조물(MS2)은 일 직선으로 연장될 수 있다. 셀 어레이 분리 구조물(MS2)은 제1 및 제2 적층 구조물들(ST1_1, ST1_2) 각각의 측면들 상에서 계단 구조를 갖지 않을 수 있다. 제1 및 제2 적층 구조물들(ST1_1, ST1_2) 각각의 측면들은 제2 분리 영역(170)과 접할 수 있다. 셀 어레이 분리 구조물(MS2)은 제1 적층 구조물(ST1_1)과 제2 적층 구조물(ST1_2)을 제1 방향(X)에서 분리시킬 수 있다. 셀 어레이 분리 구조물(MS2)은 제1 및 제2 플레이트 부분들(101, 102) 상에서 제1 및 제2 블록 분리 구조물(MS1_1, MS1_2)의 제1 분리 영역들(160)의 끝 단들과 각각 연결된 복수의 제2 분리 영역들(170) 및 제3 플레이트 부분(103) 상에서 제2 분리 영역들(170)과 제1 방향(X)에서 이격된 제3 분리 영역(175)을 포함할 수 있다. 여기에서, 제1 분리 영역들(160)의 상기 끝 단들은, 제1 및 제2 적층 구조물들(ST1_1, ST1_2)이 제2 분리 영역들(170)과 접하는 면과 동일한 평면 상에 위치하는 가상의 끝 단들을 의미할 수 있다. 제1 분리 영역들(160)의 상기 끝 단들은 제2 분리 영역들(170)과 연속적인 구조를 이룰 수 있다. 셀 어레이 분리 구조물(MS2)의 하단은 하부 분리 영역(104)과 접촉하지 않을 수 있다.
제2 분리 영역들(170)은 게이트 전극들(130)을 제3 방향(Z)을 따라 관통하여 제1 기판(110)의 제1 및 제2 플레이트 부분들(101, 102)과 접촉하는 관통 분리 영역일 수 있다. 제2 분리 영역들(170)은 제1 적층 구조물(ST1_1)과 제3 적층 구조물(ST1_2)을 제1 방향(X)에서 분리시키거나, 제2 적층 구조물(ST1_2)과 제3 적층 구조물들(ST2_1, ST2_2)을 제1 방향(X)에서 분리시킬 수 있다. 제2 분리 영역들(170)은 제3 분리 영역(175)과 함께 제3 적층 구조물들(ST2_1, ST2_2)의 측면들을 덮을 수 있다. 제2 분리 영역들(170)은 제1 및 제2 플레이트 부분들(101, 102)과 제3 방향(Z)에서 중첩할 수 있다. 제2 분리 영역들(170)은 하부 분리 영역(104)과 제3 방향(Z)에서 중첩하지 않을 수 있다. 제2 분리 영역들(170)의 하단은 하부 분리 영역(104)과 접촉하지 않을 수 있다.
복수의 제2 분리 영역들(170)은 각각 제1 분리 영역 및 제2 분리 영역으로 지칭될 수 있다. 이 경우, 제1 블록 분리 구조물(MS1_1)은 상기 제1 분리 영역으로부터 연장되어 제1 적층 구조물들(ST1_1)을 서로 이격시킬 수 있다. 제2 블록 분리 구조물(MS1_2)은 상기 제2 분리 영역으로부터 연장되어 제2 적층 구조물들(ST1_2)을 서로 이격시킬 수 있다.
일 예에서, 제2 분리 영역들(170)은 제1 분리 영역들(160)과 연속적인 구조를 이룰 수 있다. 서로 연결되는 제1 분리 영역들(160) 및 제2 분리 영역(170)은 일체로 형성될 수 있다.
일 예에서, 제2 분리 영역들(170)의 제1 방향(X)을 따른 단면의 구조 또는 형상은, 제1 분리 영역(160)의 제2 방향(Y)을 따른 단면의 구조 또는 형상과 실질적으로 동일할 수 있다.
제3 분리 영역(175)은 제3 플레이트 부분(103) 상에서 제3 적층 구조물들(ST2_1, ST2_2)의 사이에 배치될 수 있다. 제3 분리 영역(175)은 제2 분리 영역들(170)의 사이에 배치될 수 있다. 제3 분리 영역(175)은 게이트 전극들(130)을 제3 방향(Z)을 따라 관통하여 제1 기판(110)의 제3 플레이트 부분(103)과 접촉하는 관통 분리 영역일 수 있다. 제3 분리 영역(175)은 제3 플레이트 부분(103)과 제3 방향(Z)에서 중첩할 수 있다. 제3 분리 영역(175)은 하부 분리 영역(104)과 제3 방향(Z)에서 중첩하지 않을 수 있다. 제3 분리 영역(175)의 하단은 하부 분리 영역(104)과 접촉하지 않을 수 있다. 제3 분리 영역(175) 내에는 접지 콘택 구조물들(191)이 배치될 수 있다.
일 예에서, 제3 분리 영역(175)의 제1 방향(X)을 따른 단면의 구조 또는 형상은, 제1 분리 영역(160)의 제2 방향(Y)을 따른 단면의 구조 또는 형상, 또는 제2 분리 영역(170)의 제1 방향(X)을 따른 단면의 구조 또는 형상과 실질적으로 동일할 수 있다.
일 예에서, 제2 분리 영역(170)의 제1 방향(X)에서의 폭은 제1 분리 영역들(160)의 제2 방향(Y)에서의 폭과 실질적으로 동일하거나, 그보다 작거나 클 수 있다. 제3 분리 영역(175)의 제1 방향(X)에서의 폭은 제1 분리 영역들(160)의 제2 방향(Y)에서의 폭과 실질적으로 동일하거나, 그보다 작거나 클 수 있다.
제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2)의 제1 분리 영역들(160), 및 셀 어레이 분리 구조물(MS2)의 제2 분리 영역들(170) 및 제3 분리 영역(175)은 동일한 물질을 포함할 수 있으며, 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 제1 분리 영역들(160), 제2 분리 영역들(170), 및 제3 분리 영역(175)은 동일한 공정 단계에서 형성될 수 있으나, 이에 한정되지는 않는다.
본 발명의 기술적 사상에 의하면, 셀 어레이 분리 구조물(MS2)은 계단 구조를 갖지 않으며, 제1 적층 구조물(ST1_1) 및 제2 적층 구조물(ST1_2)은 셀 어레이 분리 구조물(MS2)과 인접한 영역에서 계단 구조를 갖지 않으므로, 분리 영역(SR)의 낭비를 최소화하면서 제1 적층 구조물(ST1_1)과 제2 적층 구조물(ST1_2)을 분리시킬 수 있다. 이로써, 집적도가 향상된 반도체 소자가 제공될 수 있다.
캡핑 절연층(180)은 제1 기판(110) 및 적층 구조물(ST1_1, ST1_2, ST2_1, ST2_2)을 덮도록 배치될 수 있다. 캡핑 절연층(180)은 복수의 절연층들을 포함할 수 있다. 캡핑 절연층(180)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
접지 콘택 구조물(191)은 분리 영역(SR)에서 제3 플레이트 부분(103) 상에 배치될 수 있다. 접지 콘택 구조물(191)은 캡핑 절연층(180) 및 제3 분리 영역(175)을 제3 방향(Z)을 따라 관통하여 제3 플레이트 부분(103)과 전기적으로 연결될 수 있다. 접지 콘택 구조물(191)은 제3 플레이트 부분(103)을 일부 리세스하며 제3 플레이트 부분(103)과 연결될 수 있다. 접지 콘택 구조물(191)은 상부에서 배선 라인들과 연결될 수 있다. 접지 콘택 구조물(191)은 제3 플레이트 부분(103)에 접지 전압을 인가할 수 있다. 접지 콘택 구조물(191)은 제2 방향(Y)을 따라 복수 개가 배치될 수 있다.
접지 콘택 구조물(191)은 기둥 형상을 가질 수 있으나, 이에 한정되지는 않는다. 접지 콘택 구조물(191)은 원, 타원, 다각형, 또는 라인 형태의 평면적 단면을 가질 수 있으나, 이에 한정되지는 않는다. 접지 콘택 구조물(191)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다.
접지 콘택 구조물(191)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 접지 콘택 구조물(191)은 도전성 플러그 및 배리어 금속층을 포함할 수 있다.
게이트 콘택 구조물들(192)은 제1 및 제2 계단 영역들(CNR1, CNR2) 상에서 상부로부터 캡핑 절연층(180)의 일부를 관통하며, 계단 형상의 단차를 갖는 게이트 전극들(130)과 각각 전기적으로 연결될 수 있다. 게이트 콘택 구조물들(192)은 게이트 전극들(130)을 일부 리세스하며 게이트 전극들(130)과 연결될 수 있다. 게이트 콘택 구조물들(192)은 상부에서 배선 라인들과 연결될 수 있다. 게이트 콘택 구조물들(192)은 게이트 전극들(130)을 주변 회로 영역의 회로 소자들과 전기적으로 연결할 수 있다.
게이트 콘택 구조물들(192)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 게이트 콘택 구조물들(192)은 도전성 플러그 및 배리어 금속층을 포함할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 부분 확대 평면도들이다. 도 3a 내지 도 3c는 도 2a의 'A'로 표시된 부분에 대응하는 영역을 나타낸다.
도 3a를 참조하면, 셀 어레이 분리 구조물(MS2)의 제3 분리 영역(175') 및 접지 콘택 구조물(191)의 배치 및 개수가 상술한 것과 다를 수 있다.
제3 분리 영역(175')은 서로 제1 방향(X)에서 이격되어 배치되고 제2 방향(Y)으로 연장되는 제1 중앙 분리 영역(175a), 제2 중앙 분리 영역(175b), 및 제3 중앙 분리 영역(175c)을 포함할 수 있다. 제1 내지 제3 중앙 분리 영역들(175a, 175b, 175c)은 분리 영역(SR)에서 제3 플레이트 부분(103) 상에 배치될 수 있다. 제1 내지 제3 중앙 분리 영역들(175a, 175b, 175c)은 제3 적층 구조물(ST2_1, ST2_2)을 제3 방향(Z)을 따라 관통할 수 있다.
접지 콘택 구조물(191)은 제1 중앙 분리 영역(175a)을 관통하도록 배치된 제1 접지 콘택 구조물(191a), 제2 중앙 분리 영역(175b)을 관통하도록 배치된 제2 접지 콘택 구조물(191b), 및 제3 중앙 분리 영역(175c)을 관통하도록 배치된 제3 접지 콘택 구조물(191c)을 포함할 수 있다. 제1 내지 제3 접지 콘택 구조물들(191a, 191b, 191c)은 제3 플레이트 부분(103)과 연결되어 제3 플레이트 부분(103)에 접지 전압을 인가할 수 있다. 제1 내지 제3 접지 콘택 구조물들(191a, 191b, 191c)은 각각 제2 방향(Y)에서 복수 개가 배치될 수 있다. 제1 내지 제3 접지 콘택 구조물들(191a, 191b, 191c) 중 적어도 둘은 제1 방향(X)에서 지그재그 형태로 배치될 수 있다. 제1 내지 제3 접지 콘택 구조물들(191a, 191b, 191c) 중 적어도 둘은 제2 방향(Y)에서 지그재그로 형태로 배치될 수 있다. 제1 내지 제3 접지 콘택 구조물들(191a, 191b, 191c) 중 적어도 둘은 제1 방향(X) 또는 제2 방향(Y)에서 오프셋(offset)되어 배치될 수 있다.
도 3b를 참조하면, 셀 어레이 분리 구조물(MS2)의 제3 분리 영역(175'')의 배치 및 개수와 접지 콘택 구조물(191')의 배치, 개수 및 형상이 상술한 것과 다를 수 있다.
제3 분리 영역(175'')은 서로 제1 방향(X)에서 이격되어 배치되고 제2 방향(Y)으로 연장되는 제1 중앙 분리 영역(175a) 및 제2 중앙 분리 영역(175b)을 포함할 수 있다. 제3 분리 영역(175'')은 제1 및 제2 중앙 분리 영역(175a, 175b)이 두 줄로 배치된 형태를 가지므로, 도 3a의 실시예와 비교하여 분리 영역(SR)의 면적이 감소할 수 있다.
접지 콘택 구조물(191')은 제1 중앙 분리 영역(175a')을 관통하도록 배치된 제1 접지 콘택 구조물(191a') 및 제2 중앙 분리 영역(175b')을 관통하도록 배치된 제2 접지 콘택 구조물(191b')을 포함할 수 있다. 제1 및 제2 접지 콘택 구조물들(191a', 191b')은 제3 플레이트 부분(103)과 연결되어 제3 플레이트 부분(103)에 접지 전압을 인가할 수 있다. 제1 및 제2 접지 콘택 구조물들(191a', 191b')은 제1 방향(X)을 따라 지그재그 형태로 배치될 수 있다. 제1 및 제2 접지 콘택 구조물들(191a', 191b')은 제2 방향(Y)을 따라 지그재그 형태로 배치될 수 있다.
제1 및 제2 접지 콘택 구조물들(191a', 191b')은 제2 방향(Y)에서의 폭이 제1 방향(X)에서의 폭보다 큰 타원 형태의 평면적 단면을 가질 수 있다. 제1 및 제2 접지 콘택 구조물들(191a', 191b')의 제2 방향(Y)에서의 폭은, 도 3a의 접지 콘택 구조물들(191)의 제2 방향(Y)에서의 폭보다 상대적으로 클 수 있다.
도 3c를 참조하면, 접지 콘택 구조물(191'')의 구조가 상술한 것과 다를 수 있다. 도 3a 및 도 3b와 비교하여, 분리 영역(SR)의 면적이 감소할 수 있다.
접지 콘택 구조물(191'')은 제2 방향(Y)으로 연장되는 라인 형태의 평면적 단면을 가질 수 있다. 접지 콘택 구조물(191'')은 제3 분리 영역(175)을 관통하며 제2 방향(Y) 및 제3 방향(Z)으로 연장되도록 배치될 수 있다. 도 3c의 접지 콘택 구조물(191'')은 도 3a 및 도 3b의 실시예 및 다른 변형 실시예들에서도 동일하게 적용될 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 4b는 도 4a의 I-I'선을 따라 나타낸 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 소자(100a)에서는, 셀 어레이 분리 구조물(MS2a) 및 제3 적층 구조물(ST2)의 구조가 도 2a 내지 도 3c의 실시예에서와 다를 수 있다. 반도체 소자(100a)는 접지 콘택 구조물(191)(도 2a 참조)을 포함하지 않을 수 있다.
셀 어레이 분리 구조물(MS2a)은 제1 분리 영역들(160)의 끝 단들과 연결된 제2 분리 영역(170)을 포함할 수 있고, 제3 분리 영역(175)(도 2a 참조)을 포함하지 않을 수 있다. 제2 분리 영역(170)은 제1 기판(110)의 제1 및 제2 플레이트 부분들(101, 102)과 각각 연결되도록 적어도 두 개가 배치될 수 있다. 제2 분리 영역(170)의 하단은 하부 분리 영역(104)과 접촉하지 않을 수 있다.
제3 적층 구조물(ST2)은 제1 방향(X)에서 나란하게 배치된 한 쌍의 제2 분리 영역(170)의 사이에 배치될 수 있다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 5b는 도 5a의 I-I'선을 따라 나타낸 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 소자(100b)에서는, 제1 기판(110a)의 구조가 도 2a 내지 도 3c의 실시예에서와 다를 수 있다. 셀 어레이 분리 구조물(MS2a) 및 제3 적층 구조물(ST2)의 구조는 도 4a 및 도 4b의 실시예와 유사할 수 있다.
제1 기판(110a)은 하부 분리 영역(104)에 의해 제1 플레이트 부분(101) 및 제2 플레이트 부분(102)으로 분리될 수 있다. 제1 기판(110a)은 제3 플레이트 부분(103)(도 2a 참조)을 포함하지 않을 수 있다. 제2 분리 영역(170)의 하단은 하부 분리 영역(104)과 접촉하지 않을 수 있다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 6b는 도 6a의 I-I'선을 따라 나타낸 단면도이다.
도 6a 및 도 6b를 참조하면, 반도체 소자(100c)에서는, 셀 어레이 분리 구조물(MS2b)의 구조가 도 2a 내지 도 3c의 실시예에서와 다를 수 있다. 제1 기판(110a)의 구조는 도 5a 및 도 5b의 실시예와 유사할 수 있다.
셀 어레이 분리 구조물(MS2b)은 적층 구조물(ST1_1, ST1_2)을 제1 방향(X)에서 두 개의 구조물로 분리하는 제2 분리 영역(170a)을 포함할 수 있다. 제2 분리 영역(170a)은 하부 분리 영역(104) 상에 배치될 수 있다. 제2 분리 영역(170a)의 하단은 하부 분리 영역(104)과 접촉할 수 있다. 제2 분리 영역(170a)의 제1 방향(X)에서의 폭은 하부 분리 영역(104)의 제1 방향(X)에서의 폭과 실질적으로 동일하거나 그보다 작거나 클 수 있다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 7b는 도 7a의 I-I'선을 따라 나타낸 단면도이다.
도 7a 및 도 7b를 참조하면, 반도체 소자(100d)에서는, 셀 어레이 분리 구조물(MS2c)의 제3 분리 영역(175m)의 구조가 도 2a 내지 도 3c의 실시예와 다를 수 있다.
제3 분리 영역(175m)은 제1 기판(110) 상에서 교대로 반복적으로 적층된 제1 층들(120m) 및 제2 층들(129m)을 포함할 수 있다. 제1 층들(129m)은 층간 절연층들(120)과 동일한 물질을 포함할 수 있다. 제1 층들(129m)은 층간 절연층들(120)과 실질적으로 동일한 레벨에 배치될 수 있다. 제2 층들(129m)은 게이트 전극들(130)과 다른 물질을 포함할 수 있다. 제2 층들(129m)은 게이트 전극들(130)과 실질적으로 동일한 레벨에 배치될 수 있다.
접지 콘택 구조물들(191)은 제1 층들(120m) 및 제2 층들(129m)을 제3 방향(Z)을 따라 관통하여 제3 플레이트 부분(103)과 전기적으로 연결될 수 있다.
도 8a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 8a는 도 2b에 대응되는 영역을 도시한다.
도 8b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 8b는 도 2c에 대응되는 영역을 도시한다.
도 8a 및 도 8b를 참조하면, 반도체 소자(100e)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 2a 내지 도 2c를 참조하여 상술한 것과 같이, 제1 기판(110), 층간 절연층들(120), 게이트 전극들(130), 채널 구조물들(CH1, CH2), 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2), 셀 어레이 분리 구조물(MS2), 더미 채널 구조물(DCH), 캡핑 절연층(180), 접지 콘택 구조물(191), 및 게이트 콘택 구조물(192)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 2a 내지 도 7b를 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다. 메모리 셀 영역(CELL)은 후술할 도 9a 내지 도 10b의 실시예들에 따른 구조를 가질 수도 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 제1 방향(X)과 제2 방향(Y)으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 메모리 셀 영역(CELL)의 게이트 전극들(130)은 도시되지 않은 영역에서, 주변 회로 영역(PERI)을 관통하는 별도의 관통 영역 및 상기 관통 영역 내의 관통 비아를 통해 주변 회로 영역(PERI)의 회로 소자들(220)과 연결될 수 있다.
반도체 장치(100e)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 제1 기판(110)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다.
도 9a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 9a는 도 2b에 대응되는 영역을 도시한다.
도 9b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 9b는 도 2c에 대응되는 영역을 도시한다.
도 9c는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 부분 확대 단면도이다. 도 9c는 도 9a의 'B'로 표시된 부분을 확대하여 도시한다.
도 9a 내지 도 9c를 참조하면, 반도체 장치(100f)에서는, 채널 구조물(CHa), 제1 및 제2 분리 구조물들(MS1a_1, MS1a_2)의 제1 분리 영역(160a) 및 셀 어레이 분리 구조물(MS2d)의 제2 분리 영역(170b) 및 제3 분리 영역(175d)의 구조가 도 2a 내지 도 8b의 실시예에서와 다를 수 있다.
제1 분리 영역(160a), 제2 분리 영역(170d), 및 제3 분리 영역(175d)은 각각 도전층(CL) 및 도전층(CL)의 측면들을 덮는 절연성 스페이서(SP)를 포함할 수 있다. 도전층(CL)은 절연성 스페이서(SP)에 의해 게이트 전극들(130)과 이격될 수 있다. 도전층(CL)은 도 1b를 참조하여 설명한 공통 소스 라인(CSL)을 포함할 수 있다. 접지 콘택 구조물(191)은 제3 분리 영역(175d)의 도전층(CL)의 상단과 접촉하도록 배치될 수 있다. 예시적인 실시예에서, 제1 및 제2 분리 영역들(160a, 170d)의 도전층(CL)과 전기적으로 연결된 콘택 구조물들이 더 배치될 수 있다.
채널 구조물(CHa)은 채널층(140)의 하부에서 제1 기판(110)의 제1 및 제2 플레이트 부분들(101, 102)과 접촉하는 에피택셜층(105)을 더 포함할 수 있다. 반도체 소자(100f)는 제1 및 제2 수평 도전층들(108, 109)(도 2c 참조)을 포함하지 않을 수 있다. 에피택셜층(105)은 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 제1 기판(110)의 리세스된 영역에 배치될 수 있다. 채널층(140)은 에피택셜층(105)을 통해 제1 기판(110)의 제1 및 제2 플레이트 부분들(101, 102)과 전기적으로 연결될 수 있다.
도 10a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 10a는 도 2b에 대응되는 영역을 도시한다.
도 10b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 10b는 도 2c에 대응되는 영역을 도시한다.
도 10a 및 도 10b를 참조하면, 반도체 장치(100g)에서는, 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들(STL, STU)로 이루어지고, 채널 구조물들(CHb)이 수직하게 적층된 하부 및 상부 채널 구조물들을 포함할 수 있다. 반도체 장치(100g)는 하부 적층 구조물(STL)을 덮는 제1 캡핑 절연층(181) 및 상부 적층 구조물(STU)을 덮는 제2 캡핑 절연층(182)을 포함할 수 있다. 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2)은 하부 및 적층 구조물들(STL, STU)을 관통하도록 배치될 수 있다.
채널 구조물들(CHb)은 하부 채널 구조물과 상부 채널 구조물이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 하부 채널 구조물과 상부 채널 구조물의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부 채널 구조물의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 하부 채널 구조물 및 상부 채널 구조물은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 하부 채널 구조물의 채널 패드(155)는 상부 채널 구조물의 채널층(140)과 연결될 수 있다.
게이트 콘택 구조물들(192) 중 일부는 제1 및 제2 캡핑 절연층(181, 182)을 관통하여 하부 적층 구조물(STL)의 게이트 전극들(130)과 각각 연결될 수 있다. 게이트 콘택 구조물들(192) 중 다른 일부는 제2 캡핑 절연층(182)을 관통하여 상부 적층 구조물(STU)의 게이트 전극들(130)과 각각 연결될 수 있다.
도 11a 내지 도 14b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 11a 및 도 11b를 참조하면, 제1 기판(110)을 제1 플레이트 부분(101), 제2 플레이트 부분(102) 및 제3 플레이트 부분(103)으로 분리하는 하부 분리 영역(104)을 형성할 수 있다.
본 단계 이전에, 제1 기판(110)의 하부에 제2 기판(201) 및 회로 소자들(220) 등을 포함하는 주변 회로 영역(PERI)을 먼저 형성할 수 있다. 이와 달리, 제1 기판(110), 층간 절연층(120), 게이트 전극(130), 채널 구조물(CH), 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2) 등을 포함하는 메모리 셀 영역(CELL)을 형성한 후, 이를 주변 회로 영역(PERI)과 접합할 수 있다.
하부 분리 영역(104)을 제1 기판(110)을 제3 방향(Z)에서 완전히 관통하도록 형성할 수 있다. 하부 분리 영역(104)은 제2 방향(Y)으로 연장되도록 형성할 수 있다.
본 단계에서, 하부 분리 영역(104)은 제1 기판(110a)을 제1 플레이트 부분(101) 및 제2 플레이트 부분(102)으로 분리하도록 형성하여 도 5a 내지 도 6b의 반도체 소자(100b, 100c)가 얻어질 수 있다.
도 12a 및 도 12b를 참조하면, 제1 기판(110) 상에 희생층들(129) 및 층간 절연층들(120)을 교대로 적층하고, 희생층들(129)이 제1 방향(X)에서 서로 다른 길이로 연장되도록 희생층들(129) 및 층간 절연층들(120)의 일부를 제거할 수 있다.
희생층들(129) 및 층간 절연층들(120)은 증착 공정에 의해 교대로 증착되어 예비 적층 구조물(PST)을 이룰 수 있다. 층간 절연층들(120) 및 희생층들(129)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
도 2a 및 도 2b에 도시된 제1 및 제2 계단 영역들(CNR1, CNR2)에서 상부의 희생층들(129)이 하부의 희생층들(129)보다 짧게 연장되도록, 희생층들(129)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(129)은 계단 형상을 가질 수 있다.
도 13a 및 도 13b를 참조하면, 예비 적층 구조물(PST)을 관통하는 채널 구조물들(CH1, CH2)을 형성할 수 있다. 예비 적층 구조물(PST)을 관통하는 트렌치들을 형성할 수 있다. 상기 트렌치들을 통해 노출된 희생층들(129)을 제거할 수 있다.
먼저, 예비 적층 구조물(PST)의 상부를 덮는 캡핑 절연층(180)을 형성할 수 있다. 채널 구조물들(CH1, CH2)은 희생층들(129) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널 홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 채널 구조물들(CH1, CH2)은 제1 기판(110)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 상기 채널 홀들 내에, 게이트 유전층(145), 채널층(140), 채널 절연층(150), 및 채널 패드(155)를 순차적으로 형성할 수 있다.
게이트 유전층(145)은 균일한 두께를 가지도록 형성될 수 있다. 채널층(140)은 채널 구조물(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물(CH1, CH2)을 충전하도록 형성되며, 절연 물질일 수 있다.
다음으로, 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 예비 적층 구조물(PST)을 이방성 식각함으로써 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2)이 형성될 영역에 트렌치들을 형성할 수 있다. 상기 트렌치들의 형성 전에, 하부 구조물들의 보호를 위하여, 채널 구조물들(CH1, CH2) 상에 캡핑 절연층(180)을 추가로 형성할 수 있다.
상기 트렌치들은 제1 방향(X)으로 연장되는 제1 트렌치들(T1) 및 제2 방향(Y)으로 연장되는 제2 트렌치들(T2)을 포함할 수 있다. 제1 트렌치들(T1)은 희생층들(129)이 제2 방향(Y)에서 각각의 블록 단위를 이루도록 분리시킬 수 있다. 제2 트렌치들(T2)은 희생층들(129)이 제1 방향(X)에서 각각의 셀 어레이 영역을 이루도록 분리시킬 수 있다. 제1 및 제2 트렌치(T1, T2)는 서로 연결된 형태일 수 있다. 제1 트렌치(T1)는 제2 트렌치(T2)의 일 측으로부터 제1 방향(X)으로 연장되도록 형성될 수 있다. 제1 및 제2 트렌치들(T1, T2)은 제1 및 제2 플레이트 부분들(101, 102) 상에 형성될 수 있다. 제1 및 제2 트렌치들(T1, T2)은 제1 및 제2 플레이트 부분들(101, 102)의 상부를 일부 리세스하도록 형성될 수 있다.
상기 트렌치들은 제2 방향(Y)으로 연장되는 중앙 트렌치(Tm)를 더 포함할 수 있다. 중앙 트렌치(Tm)는 제3 분리 영역(175)이 형성될 영역에 형성될 수 있다. 중앙 트렌치(Tm)는 제2 트렌치들(T2)과 함께 희생층들(129)이 제1 방향(X)에서 각각의 셀 어레이 영역을 이루도록 분리시킬 수 있다. 중앙 트렌치(Tm)는 제3 플레이트 부분(103) 상에 형성될 수 있다.
본 단계에서, 제1 기판(110)의 상면 상에서, 제1 기판(110)과 최하위의 층간 절연층(120)의 사이에 형성된 수평 희생층들 및 제2 수평 도전층(109) 중 상기 수평 희생층들을 상기 트렌치들을 통해 제거할 수 있다. 채널 구조물들(CH1, CH2)과 접촉하는 상기 수평 희생층들이 제거되면서 게이트 유전층(145)의 일부가 제거되어 채널층(140)의 측면 일부가 노출될 수 있다. 상기 수평 희생층들을 제거한 영역에 제1 수평 도전층(108)을 형성할 수 있다. 제1 수평 도전층(108)은 도 2c에 도시된 것과 같이, 채널층(140)의 측면의 일부와 접촉하도록 형성할 수 있다.
희생층들(129)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 채널 구조물들(CH)의 게이트 유전층(145)의 일부 측벽들 및 층간 절연층(120)의 측면들이 노출될 수 있다. 본 단계에서, 희생층들(129)이 제거된 후, 층간 절연층(120)의 적층 구조물은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)에 의해 안정적으로 지지될 수 있다.
도 14a 및 도 14b를 참조하면, 희생층들(129)이 제거된 측면 개구부들(LT) 내에 게이트 전극들(130)을 형성할 수 있다. 게이트 전극들(130)을 형성하기 이전에 측면 개구부들(LT)에 확산 방지막(135)을 형성할 수 있다. 상기 트렌치들 내에 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2)을 형성할 수 있다. 제3 분리 영역(175)을 관통하여 제3 플레이트 부분(103)을 노출시키는 제1 홀들(H1)을 형성할 수 있다.
게이트 전극들(130)은 금속, 금속 질화물, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 트렌치들은 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. 게이트 전극들(130)을 형성한 후 상기 트렌치들 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
제1 트렌치(T1) 내에 제1 분리 영역(160)을 형성할 수 있다. 제2 트렌치(T2) 내에 제2 분리 영역(170)을 형성할 수 있다. 중앙 트렌치(Tm) 내에 제3 분리 영역(175)을 형성할 수 있다. 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2)은 동일한 공정 단계에서 형성되어 실질적으로 서로 동일한 구조를 가질 수 있다.
제1 홀들(H1)은 캡핑 절연층(180)의 일부를 관통하고, 제3 분리 영역(175)을 관통하도록 형성할 수 있다. 제1 홀들(H1)은 제3 플레이트 부분(103)의 상면의 일부를 노출시킬 수 있다.
본 단계에서, 상기 트렌치들 내에 절연성 물질을 포함하는 절연성 스페이서(SP) 및 도전성 물질을 포함하는 도전층(CL)을 형성함으로써, 도 9a 내지 도 9c의 반도체 소자(100f)가 얻어질 수 있다. 이 경우, 도 13a 및 도 13b를 참조하여 상술한 상기 수평 희생층들 및 제1 수평 도전층(108)을 형성하는 단계는 생략될 수 있다. 채널 구조물(CH1, CH2)을 형성하는 단계는, 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 에피택셜층(105)을 형성하는 단계를 더 포함할 수 있다.
본 단계에서, 제1 홀들(H1)은 제2 홀들(H2)과 함께 형성될 수 있다. 제2 홀들(H2)은 캡핑 절연층(180)을 관통하여 제1 및 제2 계단 영역들(CNR1, CNR2)에서 게이트 전극들(130)의 계단 형상의 단부들을 노출시킬 수 있다.
다른 실시예에서, 제1 홀들(H1)은 제2 홀들(H2)과 다른 공정 단계에서 형성될 수 있다. 예를 들어, 제1 홀들(H1)은 메모리 셀 영역의 게이트 전극들 및 주변 회로 영역을 관통하는 별도의 관통 영역 내의 관통 비아를 형성하는 공정 단계에서 함께 형성될 수 있다
이후에, 채널 구조물들(CH) 상에 채널 콘택 플러그들 및 비트 라인들과 같은 상부 배선 구조물을 더 형성할 수 있다.
도 15a 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도이다.
도 15a 및 도 15b를 참조하면, 예비 적층 구조물(PST)을 관통하는 채널 구조물들(CH1, CH2)을 형성할 수 있다. 예비 적층 구조물(PST)을 관통하는 제1 및 제2 트렌치들(T1, T2)을 형성할 수 있다. 제1 및 제2 트렌치들(T1, T2)을 통해 노출된 희생층들(129)을 제거할 수 있다.
먼저, 도 11a 내지 도 12b를 참조하여, 제1 기판(110)을 형성하고, 제1 기판(110) 상에 희생층들(129), 층간 절연층들(120)을 교대로 적층하고, 희생층들(129)이 제1 방향(X)에서 서로 다른 길이로 연장되도록 희생층들(129) 및 층간 절연층들(120)의 일부를 제거할 수 있다.
채널 구조물들(CH1, CH2)은 도 13a 및 도 13b를 참조하여 상술한 것과 동일한 방법으로 형성할 수 있다.
포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 예비 적층 구조물(PST)을 이방성 식각함으로써 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2)이 형성될 영역에 제1 및 제2 트렌치들(T1, T2)을 형성할 수 있다. 제1 및 제2 트렌치들(T1, T2)은 도 13a 및 도 13b를 참조하여 상술한 것과 동일한 방법으로 형성할 수 있다. 이후에, 도 14a 및 도 14b를 참조하여 상술한 것과 동일한 방법으로, 게이트 전극들(130), 제1 및 제2 트렌치들(T1, T2) 내에 제1 및 제2 블록 분리 구조물들(MS1_1, MS1_2) 및 셀 어레이 분리 구조물(MS2)을 형성할 수 있다.
본 단계에서, 중앙 트렌치(Tm)(도 13a 및 도 13b 참조)를 형성하지 않을 수 있다. 제1 및 제2 트렌치들(T1, T2)만 형성함으로써, 도 4a 내지 도 5b의 반도체 소자(100a, 100b)가 얻어질 수 있다. 중앙 트렌치(Tm)를 형성하지 않으므로, 셀 어레이 분리 영역(SR)의 면적이 감소할 수 있다.
본 단계에서, 하나의 제2 트렌치(T2)만 형성함으로써, 도 6a 및 도 6b의 반도체 소자(100c)가 얻어질 수 있다. 제1 트렌치들(T1)은 하나의 제2 트렌치(T2)의 양 측으로 제1 방향(X)을 따라 연장될 수 있다.
본 단계에서, 중앙 트렌치(Tm)를 형성하지 않으므로, 한 쌍의 제2 트렌치들(T2)의 사이에서 희생층들(129)이 일부 잔존할 수 있다. 잔존하는 희생층들(129)은, 게이트 전극(130)의 사이에서 중앙 희생층들(129m)로 잔존하여, 도 7a 및 도 7b의 반도체 소자(100d)가 얻어질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 101: 제1 플레이트 부분
102: 제2 플레이트 부분 103: 제3 플레이트 부분
104: 하부 분리 영역 105: 에피택셜층
108: 제1 수평 도전층 109: 제2 수평 도전층
110: 제1 기판 120: 층간 절연층
130: 게이트 전극 140: 채널층
141: 터널링층 142: 정보 저장층
143: 블록킹층 145: 게이트 유전층
150: 채널 절연층 155: 채널 패드
160: 제1 분리 영역 170: 제2 분리 영역
175: 제3 분리 영역 180: 캡핑 절연층
191: 접지 콘택 구조물 192: 게이트 콘택 구조물
CH: 채널 구조물 DCH: 더미 채널 구조물
MS1_1: 제1 블록 분리 구조물 MS1_2: 제2 블록 분리 구조물
MS2: 셀 어레이 분리 구조물 ST1_1: 제1 적층 구조물
ST1_2: 제2 적층 구조물

Claims (20)

  1. 서로 이격된 제1 플레이트 부분 및 제2 플레이트 부분을 포함하는 기판;
    상기 기판 상에 교대로 반복적으로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 제1 플레이트 부분 상의 제1 블록 분리 구조물 및 상기 제1 플레이트 부분 상의 제2 블록 분리 구조물, 상기 제1 및 제2 블록 분리 구조물들 각각은 제1 방향으로 연장되는 제1 분리 영역들을 포함하고;
    상기 제1 분리 영역들과 연결되고, 상기 제1 방향에 수직한 제2 방향으로 연장되는 제2 분리 영역을 포함하는 셀 어레이 분리 구조물; 및
    상기 적층 구조물을 관통하는 채널 구조물들;을 포함하고,
    상기 적층 구조물은,
    상기 제1 블록 분리 구조물의 상기 제1 분리 영역들에 의해 상기 제2 방향에서 분리되고, 상기 제1 방향으로 연장되는 제1 적층 구조물들;
    상기 제2 블록 분리 구조물의 상기 제1 분리 영역들에 의해 상기 제2 방향에서 분리되고, 상기 제1 방향으로 연장되는 제2 적층 구조물들; 및
    상기 셀 어레이 분리 구조물에 의해 상기 제1 및 제2 적층 구조물들과 상기 제1 방향에서 분리되고, 상기 제2 방향으로 연장되는 적어도 하나의 제3 적층 구조물;을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 분리 영역들의 상기 제2 방향을 따른 단면의 구조는, 상기 제2 분리 영역의 상기 제1 방향을 따른 단면의 구조와 동일한 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 적층 구조물들 및 상기 제2 적층 구조물들은 상기 셀 어레이 분리 구조물에 의해 상기 제1 방향에서 전기적으로 분리된 반도체 소자.
  4. 제1 항에 있어서,
    상기 기판은 상기 제1 및 제2 플레이트 부분들의 사이에서 상기 제1 및 제2 플레이트 부분들과 이격된 제3 플레이트 부분을 더 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제2 분리 영역은 상기 제1 블록 분리 구조물의 각각 및 제2 블록 분리 구조물의 각각과 연결되도록 복수 개로 배치되고,
    상기 셀 어레이 분리 구조물은 상기 제2 분리 영역들의 사이 및 상기 제3 플레이트 부분 상에서 상기 제3 적층 구조물을 관통하고 상기 제2 방향으로 연장되는 제3 분리 영역을 더 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제3 분리 영역을 관통하여 상기 제3 플레이트 부분과 전기적으로 연결된 하나 또는 복수의 접지 콘택 구조물을 더 포함하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 제3 분리 영역은 상기 제1 방향에서 서로 이격된 제1 및 제2 중앙 분리 영역들을 포함하고,
    상기 제1 중앙 분리 영역을 관통하는 제1 접지 콘택 구조물 및 제2 중앙 분리 영역을 관통하는 제2 접지 콘택 구조물을 더 포함하고,
    상기 제1 및 제2 접지 콘택 구조물들은 각각 상기 제3 플레이트 부분과 전기적으로 연결된 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 및 제2 접지 콘택 구조물들은 상기 제2 방향에서 지그재그 형태로 배치되는 반도체 소자.
  9. 제6 항에 있어서,
    상기 접지 콘택 구조물들 각각은 상기 제2 방향에서의 폭이 상기 제1 방향에서의 폭보다 큰 타원 형태의 평면적 단면을 갖는 반도체 소자.
  10. 제6 항에 있어서,
    상기 접지 콘택 구조물은 상기 제2 방향으로 연장되는 라인 형태의 평면적 단면을 갖는 반도체 소자.
  11. 제5 항에 있어서,
    상기 제3 분리 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고,
    상기 제1 층들은 상기 층간 절연층들과 동일한 레벨에 배치되고,
    상기 제2 층들은 상기 게이트 전극들과 동일한 레벨에 배치되고,
    상기 제1 층들은 상기 층간 절연층들과 동일한 물질을 포함하고,
    상기 제2 층들은 상기 게이트 전극들과 다른 물질을 포함하고,
    상기 제3 분리 영역을 관통하여 상기 제3 플레이트 부분과 전기적으로 연결된 하나 또는 복수의 접지 콘택 구조물을 더 포함하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 기판의 하부에 배치되는 주변 회로 영역을 더 포함하고,
    상기 주변 회로 영역은, 베이스 기판, 상기 베이스 기판 상의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결된 배선 구조물들을 포함하는 반도체 소자.
  13. 서로 이격된 제1 플레이트 부분 및 제2 플레이트 부분을 포함하는 기판;
    상기 기판의 상면과 평행한 제1 방향으로 이격된 제1 적층 구조물들 및 제2 적층 구조물들, 상기 제1 적층 구조물들은 상기 제1 플레이트 부분 상에서 제1 계단 영역 및 제1 셀 어레이 영역을 포함하고, 상기 제2 적층 구조물들은 상기 제2 플레이트 부분 상에서 제2 계단 영역 및 제2 셀 어레이 영역을 포함하고;
    상기 제1 및 제2 셀 어레이 영역들에서 상기 제1 및 제2 적층 구조물들을 관통하는 채널 구조물들;
    상기 제1 적층 구조물들과 상기 제2 적층 구조물들 사이에서, 상기 제1 방향에 수직한 제2 방향으로 연장되는 셀 어레이 분리 구조물;
    상기 제1 적층 구조물들 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제1 블록 분리 구조물; 및
    상기 제2 적층 구조물들 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제2 블록 분리 구조물;을 포함하되,
    상기 제1 및 제2 셀 어레이 영역들은 상기 제1 계단 영역과 상기 제2 계단 영역 사이에 배치되는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제1 및 제2 적층 구조물들은 상기 제1 및 제2 계단 영역들에서 각각 계단 형상의 구조를 갖고,
    상기 제1 및 제2 적층 구조물들은 상기 셀 어레이 분리 구조물과 인접한 영역에서 각각 계단 형상의 구조를 갖지 않는 반도체 소자.
  15. 제14 항에 있어서,
    상기 기판은 상기 제2 방향으로 연장되는 하부 분리 영역들에 의해 상기 제1 및 제2 플레이트 부분들과 각각 전기적으로 절연된 제3 플레이트 부분을 더 포함하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 셀 어레이 분리 구조물의 하단은 상기 하부 분리 영역들과 접촉하지 않는 반도체 소자.
  17. 제15 항에 있어서,
    상기 셀 어레이 분리 구조물은 제1 분리 영역 및 제2 분리 영역을 포함하고,
    상기 제1 블록 분리 구조물은 상기 제1 분리 영역으로부터 연장되어 상기 제1 적층 구조물들을 서로 이격시키고,
    상기 제2 블록 분리 구조물은 상기 제2 분리 영역으로부터 연장되어 상기 제2 적층 구조물을 서로 이격시키는 반도체 소자.
  18. 베이스 기판 및 상기 베이스 기판 상의 회로 소자들을 포함하는 주변 회로 영역;
    상기 주변 회로 영역 상에 배치되는 제1 반도체 층;
    상기 제1 반도체 층 상에 교대로 반복적으로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하는 셀 어레이 분리 구조물; 및
    상기 셀 어레이 분리 구조물로부터 연장되는 블록 분리 구조물;을 포함하고,
    상기 블록 분리 구조물이 상기 셀 어레이 분리 구조물로부터 연장되는 방향에서 상기 게이트 전극들 중 적어도 몇몇은 서로 다른 길이로 연장되고,
    상기 블록 분리 구조물은 제1 방향으로 연장되고,
    상기 셀 어레이 분리 구조물은 상기 제1 방향과 수직한 제2 방향으로 연장되고,
    상기 제1 방향 및 상기 제2 방향은 상기 제1 반도체 층의 상면과 평행한 반도체 소자.
  19. 제18 항에 있어서,
    상기 게이트 전극들이 상기 셀 어레이 분리 구조물과 접하는 면들은 수직 방향에서 정렬된 반도체 소자.
  20. 제18 항에 있어서,
    상기 셀 어레이 분리 구조물과 상기 블록 분리 구조물은, 동일한 절연 물질을 포함하고,
    상기 적층 구조물의 상기 셀 어레이 분리 구조물과 접하는 측면에서, 상기 셀 어레이 분리 구조물은 계단 구조를 갖지 않는 반도체 소자.

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