KR20210122399A - 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 수직한 제3 방향에서 이격되어 배치된 제1 분리 영역들, 상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 분리 영역들의 사이에서 상기 제2 방향을 따라 서로 이격되어 배치된 제2 분리 영역들, 및 상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제1 영역에 가장 인접하여 배치된 제1 수직 구조물을 포함하고, 상기 제2 분리 영역들의 상기 제3 방향에서의 폭은 상기 제1 수직 구조물의 폭보다 크고, 상기 제2 분리 영역들의 상기 제1 영역과 인접한 제1 끝단은 상기 제1 더미 구조물의 중심축으로부터 상기 제1 영역에서 멀어지는 상기 제2 방향으로 이격된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 소자의 집적도를 높일 필요가 있다. 반도체 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 제공된 복수의 패드 영역들을 포함하는 복수의 게이트 전극들, 상기 제1 및 제2 영역에서 상기 복수의 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 복수의 제1 분리 영역들, 상기 복수의 제1 분리 영역들의 사이에서 상기 복수의 게이트 전극들을 관통하고, 상기 제1 영역으로부터 상기 제2 방향으로 연장되는 제2 중앙 분리 영역들 및 상기 제2 영역에서 상기 제2 방향으로 연장되는 제2 보조 분리 영역들을 포함하는 복수의 제2 분리 영역들, 및 상기 복수의 게이트 전극들을 관통하고, 상기 기판 상에 수직하게 연장되며, 상기 제1 영역에 배치된 복수의 채널 구조물들 및 상기 제2 영역에 배치된 복수의 더미 채널 구조물들을 포함하고, 상기 복수의 패드 영역들은, 상기 복수의 게이트 전극들 중 최상위의 제1 게이트 전극에 의해 제공된 제1 패드 영역들 및 상기 제1 게이트 전극의 하부에 배치된 제2 게이트 전극에 의해 제공된 제2 패드 영역들을 포함하고, 상기 복수의 더미 채널 구조물들은, 각각의 상기 제1 패드 영역들을 관통하며, 상기 제1 영역에 인접하여 배치된 한 쌍의 제1 더미 채널 구조물 및 상기 제1 게이트 전극의 제1 단부에 인접하여 배치된 한 쌍의 제2 더미 채널 구조물을 포함하고, 상기 제2 보조 분리 영역들은 서로 인접한 상기 제1 패드 영역들의 사이에 배치되고, 상기 제1 더미 채널 구조물과 인접한 제1 모서리부(edge portion) 및 상기 제1 모서리부 상에서 상기 제1 영역과 가장 인접한 제1 끝단(end point)을 갖고, 상기 제1 더미 채널 구조물의 중심축은 상기 제2 더미 채널 구조물의 중심축과 상기 제2 방향에서 제1 거리만큼 이격되고, 상기 제2 보조 분리 영역들의 상기 제1 모서리부는 상기 제1 더미 채널 구조물의 중심축과 상기 제2 방향에서 상기 제1 거리보다 작은 제2 거리만큼 이격될 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 제공된 패드 영역들을 포함하는 게이트 전극들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들, 상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되는 제2 분리 영역들, 및 상기 게이트 전극들을 관통하고, 상기 기판 상에 수직하게 연장되고, 각각 상기 제1 영역 및 상기 제2 영역에 배치되는 채널 구조물들 및 더미 채널 구조물들을 포함하고, 상기 패드 영역들은, 상기 제1 영역으로부터 상기 제2 방향으로 차례로 배치된 제1 패드 영역 및 제2 패드 영역을 포함하고, 상기 제2 분리 영역들의 상기 제1 영역과 인접한 제1 모서리부는, 상기 제1 패드 영역을 관통하며 상기 제1 모서리부와 인접한 더미 채널 구조물들의 중심축과 상기 제2 방향에서 제1 거리로 이격되고, 상기 제1 거리는 상기 더미 채널 구조물의 최대폭보다 클 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 수직한 제3 방향에서 이격되어 배치된 제1 분리 영역들, 상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 분리 영역들의 사이에서 상기 제2 방향을 따라 서로 이격되어 배치된 제2 분리 영역들, 및 상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제1 영역에 가장 인접하여 배치된 제1 수직 구조물을 포함하고, 상기 제2 분리 영역들의 상기 제3 방향에서의 폭은 상기 제1 수직 구조물의 폭보다 크고, 상기 제2 분리 영역들의 상기 제1 영역과 인접한 제1 끝단은 상기 제1 더미 구조물의 중심축으로부터 상기 제1 영역에서 멀어지는 상기 제2 방향으로 이격될 수 있다.
분리 영역을 더미 채널 구조물과 소정 거리 이격 배치함으로써 분리 영역이 더미 채널 구조물을 향해 휘어지거나 돌출되는 패턴의 불량을 최소화할 수 있다. 이로써, 분리 영역의 하부와 인접한 게이트 전극 주변에서 도전성 잔여물의 증착에 의한 불량을 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 블로 다이어그램이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 셀 어레이의 등가회로도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 3b는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대 평면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 4g는 도 4d의 'B'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 평면도들이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도들이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(M), 메모리 셀들(M)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(M)은 상기 메모리 셀들(M)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(M)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(M)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(M)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(M)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(M)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(M)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이고, 도 3b는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대 평면도이다. 도 4a 내지 도 4f는 각각 도 3a의 I-I'선, II-II'선, III-III'선, IV-IV'선, V-V'선, 및 VI-VI'선을 따라 나타낸 단면도이고, 도 4g는 도 4d의 'B'로 표시된 부분을 확대한 부분 확대 평면도이다. 도 3a의 'A'로 표시된 부분은 도 3a의 I-I'선, II-II'선, III-III'선, IV-IV'선, 및 V-V'선이 표시된 부분과 동일한 패턴을 포함하는 부분일 수 있다.
도 3a 내지 도 4g를 참조하면, 일 실시예에 따른 반도체 소자(100)는 제1 영역(R1) 및 제2 영역(R2)을 기판(101), 제2 영역(R2)에서 기판(101) 내에 배치되는 기판 절연층(110), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)을 관통하도록 배치되는 채널 구조물들(CH) 및 더미 채널 구조물들(DCH), 게이트 전극들(130)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 최상위 게이트 전극(130)의 일부를 관통하는 상부 분리 영역들(SS), 및 최하위 게이트 전극(130)의 일부를 관통하는 하부 분리 영역들(GS)을 포함할 수 있다. 채널 구조물들(CH)은 채널층(140), 게이트 유전층(145), 채널 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 반도체 소자(100)는 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 셀 영역 절연층(170), 및 콘택 플러그들(MC)을 더 포함할 수 있다.
기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있다. 제1 영역(R1)은 메모리 셀 어레이 영역으로 지칭될 수 있다. 기판(101)의 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되며 더미 채널 구조물들(DCH)이 배치되는 영역으로 도 1의 메로리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다. 제2 영역(R2)은 연결 영역으로 지칭될 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판 절연층(110)은 기판(101)의 제2 영역(R2)에서 기판(101) 내에 배치될 수 있다. 기판 절연층(110)은 도 4a, 도 4b, 및 도 5에 도시된 것과 같이, 제2 영역(R2)에서 제1 분리 영역들(MS1) 및 제2 분리 영역들(MS2a, MS2b)과 z 방향에서 중첩하지 않도록, 제1 분리 영역들(MS1) 및 제2 분리 영역들(MS2a, MS2b)의 사이에 배치될 수 있다. 기판 절연층(110)은 제2 분리 영역들(MS2a, MS2b)이 x 방향을 따라 이격된 영역으로 연장될 수도 있다. 실시예들에 따라, 기판 절연층(110)은 제2 분리 영역들(MS2a, MS2b)이 x 방향을 따라 이격된 영역으로 연장되지 않을 수도 있다.
기판 절연층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 기판 절연층(110)은 기판(101)의 상면으로부터 기판(101) 내로 소정 깊이로 연장될 수 있다. 기판 절연층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다. 기판 절연층(110)은 기판(101)의 절연 영역을 구성하는 것으로도 설명될 수 있으며, 이 경우, 기판(101)은 기판 절연층(110)에 대응되는 절연 영역 및 반도체 영역에 의한 도전 영역을 포함할 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장될 수 있다.
게이트 전극들(130)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 접지 선택 게이트 전극(130G), 복수의 메모리 셀(M)을 이루는 메모리 셀 게이트 전극들(130M), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 스트링 선택 게이트 전극들(130Sd, 130Su)을 포함할 수 있다. 반도체 소자(100)의 용량에 따라서 메모리 셀들(M)을 이루는 메모리 셀 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 게이트 전극들(130Sd, 130Su) 및 접지 선택 게이트 전극(130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(M)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 게이트 전극들(130G) 및 스트링 선택 게이트 전극들(130Sd, 130Su)에 인접한 메모리 셀 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역들(MS1)에 의하여 y 방향에서 소정 단위로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
메모리 셀 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다. 메모리 셀 게이트 전극들(130M) 각각은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 x 방향으로 연장되는 여덟 개의 서브 게이트 전극들을 포함하고, 제2 분리 영역들(MS2a, MS2b)이 x 방향을 따라 이격된 영역에서, 게이트 연결부들(도 4d의 130Mc 참조)에 의해 연결되어 하나의 층으로 배치될 수 있다. 게이트 연결부들은 동일한 레벨에서 게이트 전극들(130)이 수평하게 연결된 영역을 지칭한다.
스트링 선택 게이트 전극들(130Sd, 130Su)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b) 및 상부 분리 영역(SS)에 의해 여덟 개의 서브 게이트 전극들로 완전히 분리될 수 있다.
접지 선택 게이트 전극들(130G)은 일부의 제2 분리 영역들(MS2a, MS2b)의 사이에서는 상기 게이트 연결부들에 의해 연결될 수 있으나, 제2 중앙 분리 영역들(MS2a)의 사이에서는 제2 중앙 분리 영역들(MS2a) 및 하부 분리 영역(GS)에 의해 네 개의 서브 게이트 전극들로 분리될 수 있다.
도 3a 및 도 4f에 도시된 것과 같이, 기판(101)의 제2 영역(R2)에서 게이트 전극들(130)은 x 방향에서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이루며, 하부의 게이트 전극(130)이 상부로 노출되는 패드 영역(PAD)을 제공할 수 있다. 본 명세서에서, 패드 영역(PAD)은 게이트 전극들(130)이 제2 영역(R2)에서 계단 형상의 단차들을 이루는 영역 전체를 지칭하는 용어로 사용될 수 있다. 게이트 전극들(130)은 일정 개수, 예를 들어 한 개, 두 개, 네 개, 또는 다섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 예를 들어, 도 4f에 도시된 것과 같이 하나의 게이트 그룹은 다섯 개의 게이트 전극들(130)로 이루어질 수 있고, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조가 형성될 수 있다. 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다.
일 실시예에서, 패드 영역들(PAD)은 제1 영역(R1)의 일단으로부터 제2 영역(R2)을 향하는 x 방향으로 차례로 배치된 제1 상부 패드 영역(UP1), 제2 상부 패드 영역(UP2), 및 제3 상부 패드 영역(UP3)을 포함할 수 있다. 제1 상부 패드 영역(UP1), 제2 상부 패드 영역(UP2), 및 제3 상부 패드 영역(UP3)은 게이트 전극들(130) 중 최상부로부터 차례로 적층된 세 개의 게이트 전극들(130)에 의해 제공될 수 있다. 예를 들어, 제1 상부 패드 영역(UP1)은 제2 영역(R2)에서 최상위 게이트 전극(130Su)에 의해 제공될 수 있고, 제2 상부 패드 영역(UP2)은 제2 영역(R2)에서 최상위 게이트 전극(130Su)의 하부에 배치된 게이트 전극(130Sd)에 의해 제공될 수 있다.
일 실시예에서, 제1 상부 패드 영역(UP1)은 y 방향으로 이격되어 복수개가 배치될 수 있다. 제1 상부 패드 영역들(UP1)은 상부 분리 영역(SS) 및 제2 보조 분리 영역(MS2b)에 의해 분리될 수 있고, 제1 분리 영역(MS1) 및 제2 중앙 분리 영역(MS2a)에 의해 분리될 수 있다.
일 실시예에서, 제1 상부 패드 영역(UP1), 제2 상부 패드 영역(UP2), 및 제3 상부 패드 영역(UP3)은 x 방향에서 서로 다른 제1 길이(L1), 제2 길이(L2), 및 제3 길이(L3)를 각각 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130) 각각은 패드 영역들(PAD)에서 상부로 노출되어 콘택 플러그들(MC)과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 상부의 배선 구조물과 연결될 수 있다. 패드 영역들(PAD)에서 게이트 전극들(130)은 콘택 플러그들(MC)과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 영역을 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
일 실시예에서, 게이트 전극들(130)은 내부의 게이트 도전층 및 상기 게이트 도전층을 둘러싸는 확산 방지막(diffusion barrier)(133)을 포함할 수 있다. 확산 방지막(133)은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 반도체 소자(100)는 스트링 선택 게이트 전극들(130Su, 130Sd)의 상부 또는 접지 선택 게이트 전극들(130G)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극을 더 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기판(101) 상에 수직하게 연장될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 제1 영역(R1)에 배치된 채널 구조물들(CH) 중 제2 영역(R2)과 인접한 채널 구조물들(CH)의 일부는 더미 채널들일 수 있다. 또한, 상부 분리 영역들(SS)과 중첩되는 채널 구조물들(CH)도 더미 채널들일 수 있다. 이 경우, 상기 더미 채널들은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 소자(100) 내에서 실질적인 기능을 수행하지 않을 수 있다.
도 4d 및 도 4g를 참조하면, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결될 수 있으며, 채널층(140)과 에피택셜층(105)의 사이에는 절연층이 더 배치될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. y 방향에서 일직선 상에 배치되는 채널 구조물들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL0-BL2)(도 2 참조)에 각각 연결될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층(141), 정보 저장층(142) 및 블록킹층(143)을 포함할 수 있다. 터널링층(141)은 전하를 정보 저장층(142)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 정보 저장층(142)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(143)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(105)은 채널 구조물들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하위의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결될 수 있다.
채널 구조물들(CH) 상에는 채널 콘택 플러그(157)가 배치될 수 있다. 채널 콘택 플러그(157)는 채널 패드들(155)과 연결될 수 있다. 채널 콘택 플러그(157)는 채널 구조물들(CH)을 상부 배선 구조와 연결할 수 있고, 비트 라인(BL0-BL2)(도 2 참조)에 각각 연결될 수 있다. 채널 콘택 플러그(157)는 더미 채널 구조물(DCH) 상에는 배치되지 않을 수 있다. 또는 콘택 플러그(157)는 더미 채널 구조물(DCH) 상에 배치되면서, 상기 상부 배선 구조와 연결되지 않을 수 있다. 채널 콘택 플러그(157)는 채널 구조물들(CH) 중 더미 채널들 또는 상부 분리 영역(SS)과 중첩하는 더미 채널 구조물(DCH) 상에도 배치되지 않을 수 있다.
더미 채널 구조물들(DCH)은 제2 영역(R2)에 배치될 수 있으며, 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 소자(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 특히, 더미 채널 구조물들(DCH)은 기판 절연층(110)을 관통하여 기판(101)과 연결되도록 배치될 수 있다. 더미 채널 구조물들(DCH)은, 게이트 전극들(130)의 패드 영역들(PAD)에 열과 행을 이루며 규칙적으로 배치될 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 최대 직경인 제1 폭(W1)보다 큰 제2 폭(W2)인 최대 직경을 가질 수 있다.
더미 채널 구조물들(DCH)은, 패드 영역들(PAD)에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 의해 둘러싸이는 최소 단위를 단위 패드 영역이라고 지칭할 때, 하나의 단위 패드 영역의 네 개의 모서리들에 배치될 수 있다. 다만, 각각의 단위 패드 영역의 길이는 각각의 게이트 전극들(130)마다 다를 수 있으며, 각각의 단위 패드 영역에 배치되는 더미 채널 구조물들(DCH)의 개수 및/또는 간격도 다를 수 있다.
더미 채널 구조물들(DCH)은 하부 분리 영역(GS)의 y 방향을 따른 외측에 배치되는 지지 채널 구조물(DCHS)을 포함할 수 있다. 지지 채널 구조물(DCHS)은 하부 분리 영역(GS)의 y 방향을 따른 양 측에 배치될 수 있다. 지지 채널 구조물(DCHS)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 최대 직경보다 큰 최대 직경을 가질 수 있다. 예를 들어, 지지 채널 구조물(DCHS)은 채널 구조물들(CH)의 최대 직경인 제1 폭(W1)보다 큰 제3 폭(W3)인 최대 직경을 가질 수 있다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH)이 원형 또는 원형에 가까운 형상을 갖는 데 비하여, 상대적으로 지지 채널 구조물들(DCHS)은 x 방향을 따른 폭보다 y 방향을 따른 폭이 큰 형상을 가질 수 있다. 지지 채널 구조물들(DCHS)은 y 방향을 따라 길게 연장되는 세장형, 장방형, 또는 타원형의 형상을 가질 수 있다.
더미 채널 구조물들(DCH)은 일정한 규칙으로 배열될 수 있다. 더미 채널 구조물들(DCH)은 기판 절연층(110)을 관통하도록 배치되므로, 채널 구조물들(CH)의 하단보다 낮은 높이에 하단이 위치할 수 있다. 따라서, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)보다 높은 높이를 가질 수 있다. 또한, 더미 채널 구조물들(DCH) 내의 에피택셜층들(105)은 기판 절연층(110)으로 측면의 적어도 일부가 둘러싸이도록 배치될 수 있다.
도 3b에 도시된 것과 같이, 더미 채널 구조물들(DCH)은 최상위 게이트 전극(130Su)에 의해 제공된 제1 상부 패드 영역(UP1)의 네 개의 모서리에 인접하여 배치될 수 있다. 더미 채널 구조물들(DCH)은 제1 상부 패드 영역(UP1)을 관통하며 제1 영역(R1)에 인접하여 배치된 한 쌍의 제1 더미 채널 구조물(DCH1) 및 최상위 게이트 전극(130Su)의 제1 단부(S1)에 인접한 한 쌍의 제2 더미 채널 구조물(DCH2)을 포함할 수 있다. 제1 단부(S1)는 제1 상부 패드 영역(UP1)의 단부로 지칭될 수도 있다. 제1 더미 채널 구조물(DCH1)의 중심축은 제2 더미 채널 구조물(DCH2)의 중심축과 x 방향에서 제1 거리(d1)만큼 이격될 수 있다. 한 쌍의 제1 더미 채널 구조물(DCH1) 사이의 y 방향에서의 거리는 제1 거리(d1)보다 작을 수 있다.
본 명세서에서, 더미 채널 구조물들(DCH)은 수직 구조물로 지칭될 수 있다. 예를 들어, 상기 수직 구조물은 상기 제2 영역(R2)에서 상기 제1 영역(R1)에 가장 인접하여 배치되며 제1 상부 패드 영역(UP1)과 연결된 제1 수직 구조물을 포함할 수 있다. 제1 수직 구조물은 제1 더미 채널 구조물(DCH1)을 지칭할 수 있다.
최상위 게이트 전극(130Su)의 하부에 배치된 게이트 전극(130Sd)에 의해 제공된 제2 상부 패드 영역(UP2)에는, 한 쌍의 제1 더미 채널 구조물(DCH1) 및 한 쌍의 제2 더미 채널 구조물(DCH2)이 이루는 더미 채널 구조물들(DCH)이 두 세트가 x 방향으로 나란히 배열될 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 제1 영역(R1) 및 제2 영역(R2)에서 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 분리 영역들(MS1)과 제2 분리 영역(MS2a, MS2b)은 y 방향에서 일정한 패턴을 이루도록 배치될 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 x 방향을 따른 일직선 상에 서로 이격되어 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결되는 관통 분리 영역일 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 기판(101)의 상부를 일부 리세스하여 배치되거나, 기판(101)의 상면에 접하도록 기판(101) 상에 배치될 수 있다. 제2 분리 영역들(MS2a, MS2b)은 게이트 전극들(130)의 적층 개수가 증가함에 따라 게이트 전극들(130)에 가해지는 스트레스를 줄일 수 있다.
제2 분리 영역들(MS2a, MS2b)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 y 방향으로 소정의 간격으로 이격되어 배치된 제2 중앙 분리 영역들(MS2a) 및 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 및 제2 중앙 분리 영역들(MS2a)의 사이에서 y 방향으로 소정의 간격으로 이격되어 배치된 제2 보조 분리 영역들(MS2b)을 포함할 수 있다.
제2 중앙 분리 영역들(MS2a)은 제1 영역(R1) 및 제2 영역(R2) 전체에 걸쳐 배치될 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(R1)으로부터 제2 영역(R2)의 일부까지 하나로 연장되고, 제2 영역(R2)에서는 x 방향에서 이와 이격 되어 다시 하나로 연장되도록 배치될 수 있다. 제2 중앙 분리 영역들(MS2a)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다.
제2 보조 분리 영역들(MS2b)은 평면도 상에서 x 방향을 따른 측면이 일직선으로 연장될 수 있다. 제2 보조 분리 영역들(MS2b)의 x 방향에서 연장되는 측면들이 돌출부 없이 실질적으로 평탄하게 x 방향을 따라 연장될 수 있다. 제2 보조 분리 영역들(MS2b)의 x 방향을 따른 측면이 일직선으로 연장되는 부분은 제1 거리(d1) 이상의 길이를 가질 수 있다. 제2 보조 분리 영역들(MS2b)이 배치된 영역에 더미 채널 구조물들(DCH)이 배치되지 않을 수 있다. 제2 보조 분리 영역들(MS2b)은 더미 채널 구조물들(DCH)과 중첩하지 않을 수 있다. 제2 보조 분리 영역들(MS2b)의 y 방향에서의 폭은 더미 채널 구조물들(DCH)의 최대폭보다 클 수 있다. 제2 보조 분리 영역들(MS2b)은 상부 분리 영역(SS)의 일부와 접촉할 수 있다.
도 3a 내지 도 4e에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 도전층(109) 및 도전층(109)의 측면들을 덮는 분리 절연층(107)을 포함할 수 있다. 도전층(109)은 도전성 물질로 형성될 수 있고, 분리 절연층(107)은 절연성 물질로 형성될 수 있다. 도전층(109)은 분리 절연층(107)에 의해 게이트 전극들(130)과 이격될 수 있다. 제1 분리 영역들(MS1)은 도 2를 참조하여 설명한 공통 소스 라인(CSL)을 포함할 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 더미(dummy) 공통 소스 라인을 포함할 수 있다. 이 경우 상기 더미 공통 소스 라인은, 반도체 소자(100)를 구동하는 소자들에 연결되지 않거나 전기적 신호가 인가되지 않는 플로팅(floating)된 상태일 수 있다. 제1 분리 영역들(MS1)의 y 방향을 따른 단면의 구조는 제2 분리 영역들(MS2a, MS2b)의 y 방향을 따른 단면의 구조와 실질적으로 동일할 수 있다. 다만, 실시예들에 따라, 제1 분리 영역들(MS1)의 y 방향에서의 폭은 제2 분리 영역들(MS2)의 y 방향에서의 폭보다 클 수 있다.
제2 보조 분리 영역(MS2b)은 제1 더미 채널 구조물(DCH1)과 인접한 제1 모서리부(edge portion)(eg1)를 가질 수 있다. 제2 보조 분리 영역들(MS2b)의 제1 모서리부(eg1)는 제1 더미 채널 구조물(DCH1)의 중심축과 x 방향에서 제2 거리(d2)만큼 이격될 수 있다. 제2 보조 분리 영역들(MS2b)의 제1 모서리부(eg1)와 제1 더미 채널 구조물(DCH1)의 중심축을 지나는 제1 연장선은, x 방향을 따른 제2 연장선과 제1 각도(θ1) (0˚ < θ1 < 90˚)를 이룰 수 있다. 제2 보조 분리 영역들(MS2b)의 제1 모서리부(eg1)는 제1 더미 채널 구조물(DCH1)의 중심축으로부터의 직선 거리인 제3 거리(d3)만큼 이격될 수 있다.
일 실시예에서, 제2 거리(d2)는 제1 거리(d1)보다 작을 수 있다. 제2 거리(d2)는 제1 거리(d1)의 3분의 1보다 클 수 있다. 제2 거리(d2)는 더미 채널 구조물들(DCH)의 최대 직경보다 클 수 있다. 제2 거리(d2)는 제1 상부 패드 영역(UP1)의 제1 길이(L1) 및 제2 상부 패드 영역(UP2)의 제2 길이(L2)보다 작을 수 있다. 제2 거리(d2)는 제2 상부 패드 영역(UP2)의 제2 길이(L2)의 20분의 1보다 클 수 있다.
일 실시예에서, 제1 거리(d1)는 약 400 nm 내지 약 600 nm의 범위일 수 있다. 제2 거리(d2)는 약 150 nm 내지 약 400 nm의 범위일 수 있다. 제3 거리(d3)는 약 200 nm 내지 약 500 nm의 범위일 수 있다.
일 실시예에서, 제1 각도(θ1)는 약 40˚보다 작을 수 있다. 제1 각도(θ1)는 제2 거리(d2) 또는 제3 거리(d3)가 증가함에 따라 감소할 수 있다.
제2 보조 분리 영역(MS2b)은 제2 영역(R2)에서 x 방향으로 연장되는 시작 지점인 제1 끝단(end point)(e1)을 가질 수 있다. 제1 끝단(e1)은 제2 보조 분리 영역(MS2b)이 제1 영역(R1)과 가장 인접한 일 끝단일 수 있다. 제1 끝단(e1)은 제1 모서리부(eg1) 상에 위치할 수 있으며, 제2 보조 분리 영역(MS2b)이 상부 분리 영역(SS)과 접하는 끝단일 수 있으나, 이에 한정되지는 않는다. 제2 보조 분리 영역(MS2b)의 제1 끝단(e1)은 제2 보조 분리 영역(MS2b)에 최인접한 채널 구조물(CH)과 x 방향에서 제4 거리(d4)만큼 이격될 수 있다. 제2 보조 분리 영역들(MS2b)의 제1 끝단(e1)은 최상위 게이트 전극(130Su)의 제1 단부(S1)로부터 x 방향으로 제5 거리(d5)만큼 이격될 수 있다.
일 실시예에서, 제4 거리(d4)는 제1 더미 채널 구조물(DCH1)이 제1 더미 채널 구조물(DCH1)에 최인접한 채널 구조물(CH)과 x 방향에서 이격된 거리보다 클 수 있다. 제5 거리(d5)는 제1 더미 채널 구조물(DCH1)이 제1 단부(S1)로부터 x 방향으로 이격된 거리보다 작을 수 있다.
일 실시예에서, 제4 거리(d4)는 약 300 nm 내지 약 500 nm의 범위일 수 있다. 제5 거리(d5)는 약 200 nm 내지 약 400 nm의 범위일 수 있다.
본 발명의 일 실시예에 따르면, 제1 보조 분리 영역(MS2b)을 제1 더미 채널 구조물(DCH1)과 소정 거리 이격하여 배치함으로써, 제2 보조 분리 영역(MS2b)이 제1 더미 채널 구조물(DCH1)을 향하여 휘어지거나 제2 보조 분리 영역(MS2b)의 모서리부(eg1)가 제1 더미 채널 구조물(DCH1)을 향하여 돌출되는 패턴 불량을 최소화할 수 있다. 상기 패턴 불량이 발생하는 경우, 개구부(OP)(도 8c 및 도 8d 참조)를 통해 도전성 물질로 게이트 전극을 형성한 후 개구부(OP) 내의 도전성 물질을 제거하는 과정에서, 상기 패턴 불량에 의해 제2 보조 분리 영역(MS2b)과 하부 게이트 전극층(130) 사이에서 도전성 물질의 잔여물이 남을 수 있다. 본 발명의 경우, 상기 패턴 불량을 최소화하여 상기 도전성 물질의 잔여물 증착을 방지할 수 있으므로, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다. 또한, 제2 보조 분리 영역(MS2b)의 반대측의 모서리부 또는 제2 중앙 분리 영역(MS2a)을 이와 인접한 더미 채널 구조물들(DCH)과 소정 거리 이격하여 배치하는 경우에도, 상기와 같은 패턴 불량의 방지 효과를 얻을 수 있다.
다만, 상술한 제1 내지 제5 거리(d1, d2, d3, d4, d5) 및 제1 각도(θ1)에 대한 설명을 벗어나도록 제2 보조 분리 영역들(MS2b)을 형성하는 경우에는, 제2 보조 분리 영역들(MS2b)의 패턴의 불량이 발생할 수 있다. 예를 들어, 제2 거리(d2)가 약 150 nm보다 작은 경우, 제2 보조 분리 영역들(MS2b)의 모서리부가 제1 더미 채널 구조물(DCH1)과 충분히 이격되지 못하므로, 제2 보조 분리 영역들(MS2b)이 제1 더미 채널 구조물(DCH1)을 향하여 휘어지거나 돌출될 수 있다. 또한, 제2 거리(d2)가 약 400 nm보다 큰 경우, 제2 보조 분리 영역들(MS2b)의 모서리부가 제2 더미 채널 구조물(DCH2)과 가까이 배치되므로, 제2 보조 분리 영역들(MS2b)이 제2 더미 채널 구조물(DCH2)을 향하여 휘어지거나 돌출될 수 있다.
도 4a 및 도 4b를 함께 참조하면, 도 4a는 제1 더미 채널 구조물(DCH1)을 y 방향으로 지나는 I-I'선을 따라 자른 단면도이고, 도 4b는 제2 더미 채널 구조물(DCH2)을 y 방향으로 지나는 II-II'선을 따라 자른 단면도이다.
제2 보조 분리 영역(MS2b)의 제1 모서리부(eg1) 및 제1 끝단(e1)은 제1 더미 채널 구조물(DCH1)의 중심축과 소정 거리 이격되어 배치되므로, 도 4a의 단면도에서는 더미 채널 구조물들(DCH)의 사이에서 제2 보조 분리 영역(MS2b)의 단면이 보이지 않을 수 있으며, 상부 분리 영역(SS)의 단면이 보일 수 있다. 반면, 도 4b에서 볼 수 있듯이, 제2 보조 분리 영역(MS2b)은 y 방향에서 제2 더미 채널 구조물(DCH2)과 중첩할 수 있으므로, 더미 채널 구조물들(DCH)의 사이에서 제2 보조 분리 영역(MS2b)의 단면이 보일 수 있다.
상부 분리 영역들(SS)은 제1 영역(R1)에서, 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 제2 보조 분리 영역(MS2b)과 나란하게 배치될 수 있으며, 제2 보조 분리 영역(MS2b)의 끝단과 접촉할 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 스트링 선택 게이트 전극들(130Su, 130Sd)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 스트링 선택 게이트 전극들(130S)은 서로 다른 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)(도 2 참조)을 이룰 수 있다.
상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다. 도 4a, 도 4c, 및 도 4d에 도시된 것과 같이, 상부 절연층(103)은 스트링 선택 게이트 전극들(130Su, 130Sd)을 포함하여 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다.
하부 분리 영역(GS)은 최하부의 접지 선택 게이트 전극(130G)과 동일한 레벨에 배치될 수 있다. 하부 분리 영역(GS)은 제2 중앙 분리 영역들(MS2a)이 서로 이격된 영역에 인접하여 배치될 수 있다. 하부 분리 영역(GS)에 의해 접지 선택 게이트 전극(130G)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 y 방향을 따라 4 개의 층으로 분리 또는 분할될 수 있다. 특히, 하부 분리 영역들(GS)은 제2 중앙 분리 영역들(MS2a)이 서로 이격된 영역을 포함하여, 제2 중앙 분리 영역들(MS2a)을 연결하도록 배치될 수 있다.
도 4e에 도시된 것과 같이, 하부 분리 영역(GS)은 하부 절연층(160)을 포함할 수 있다. 하부 절연층(160)은 예를 들어, 실리콘 산화물로 이루어질 수 있으며, 층간 절연층(120)과 동일한 물질일 수 있다.
도 4f를 참조하여, 패드 영역(PAD)에 대해 자세히 설명하기로 한다. 도 4f에서는, 설명의 편의를 위해 게이트 전극들(130)의 일부를 이루는 확산 방지막(133)은 표시를 생략하고, 게이트 전극들(130)만 표시하였다.
패드 영역(PAD)은 제1 영역(R1)으로부터 제2 영역(R2)을 향하는 x 방향으로 순차적으로 낮아지는 계단 구조의 상부 패드 영역들(UP1, UP2, UP3, UP4, UP5, UP6), x 방향 및 y 방향으로 각각 낮아지는 계단 구조의 더미 패드 영역들(DP1, DP2, DP3, DP4), 하나 또는 복수의 중간 패드 영역들(MP), 및 하부 패드 영역들(LP1, LP2, LP3, LP4, LP5)을 포함할 수 있다. 패드 영역(PAD) 상에 셀 영역 절연층(170)을 관통하는 콘택 플러그들(MC)이 배치될 수 있다.
게이트 전극들(130)은 하부 게이트 그룹(130_1), 중간 게이트 그룹(130_2), 및 상부 게이트 그룹(130_3)을 포함할 수 있다. 중간 게이트 그룹(130_2)은 하부 게이트 그룹(130_1) 상에 배치될 수 있다. 상부 게이트 그룹(130_3)은 중간 게이트 그룹(130_2) 상에 배치될 수 있다.
하부 게이트 그룹(130_1)은 기판(101)으로부터 순차적으로 적층된 제1 하부 게이트 전극(130_1a), 제2 하부 게이트 전극(130_1b), 제3 하부 게이트 전극(130_1c), 제4 하부 게이트 전극(130_1d), 및 제5 하부 게이트 전극(130_1e)을 포함할 수 있다. 하부 게이트 그룹(130_1)은 제2 영역(R2)에서 x 방향으로 서로 다른 길이로 연장되어 하부 패드 영역들(LP1, LP2, LP3, LP4, LP5)을 제공할 수 있다. 예를 들어, 제5 하부 게이트 전극(130_1e)은 제1 하부 패드 영역(LP1)을 제공할 수 있다. 하부 게이트 그룹(130_1)은 도 4f에 도시된 것과 같이 x 방향에서 계단 구조를 가질 수 있으며, 도 4a를 참조하면, y 방향에서도 계단 구조를 가질 수 있다. 제1 하부 게이트 전극(130_1a)은 접지 선택 게이트 전극(130G)일 수 있다.
중간 게이트 그룹(130_2)은 하나 또는 복수 개일 수 있다. 하나 또는 복수의 중간 게이트 그룹(130_2) 각각은 하부 게이트 그룹(130_1) 상에서 순차적으로 적층된 제1 중간 게이트 전극(130_2a), 제2 중간 게이트 전극(130_2b), 제3 중간 게이트 전극(130_2c), 제4 중간 게이트 전극(130_2d), 및 제5 중간 게이트 전극(130_2e)을 포함할 수 있다. 중간 게이트 그룹(130_2)은 제2 영역(R2)에서 x 방향으로 서로 다른 길이로 연장되어 중간 패드 영역들(MP)을 제공할 수 있다. 중간 게이트 그룹(130_2)은 도 4f에 도시된 것과 같이 x 방향에서 중간 게이트 그룹(130_2) 간의 계단 구조를 가질 수 있으며, 도 4a를 참조하면, 하나의 중간 게이트 그룹(130_2)을 이루는 중간 게이트 전극들(130_2a, 130_2b, 130_2c, 130_2d, 130_2e) 각각은 y 방향에서도 계단 구조를 가질 수 있다. 이에 따라, 하나의 중간 게이트 그룹(130_2)을 이루는 중간 게이트 전극들(130_2a, 130_2b, 130_2c, 130_2d, 130_2e) 각각의 상면 일부가 상부로 노출되어 중간 패드 영역들(MP)을 제공할 수 있다. 중간 게이트 전극들(130_2a, 130_2b, 130_2c, 130_2d, 130_2e)은 메모리 셀 게이트 전극들(130M)일 수 있다.
상부 게이트 그룹(130_3)은 최상부의 중간 게이트 그룹(130_2) 상에서 순차적으로 적층된 제1 상부 게이트 전극(130_3a), 제2 상부 게이트 전극(130_2b), 제3 상부 게이트 전극(130_3c), 제4 상부 게이트 전극(130_3d), 제5 상부 게이트 전극(130_3e), 및 제6 상부 게이트 전극(130_3f)을 포함할 수 있다. 상부 게이트 그룹(130_3)은 제2 영역(R2)에서 x 방향으로 서로 다른 길이로 연장되어 상부 패드 영역들(UP1, UP2, UP3, UP4, UP5, P6)을 제공할 수 있다. 예를 들어, 제6 상부 게이트 전극(130_3f)은 제1 상부 패드 영역(UP1)을 제공할 수 있다. 상부 게이트 그룹(130_3)은 도 4f에 도시된 것과 같이 x 방향에서 계단 구조를 가질 수 있으나, 도 4a를 참조하면, y 방향에서는 계단 구조를 갖지 않을 수 있다. 제6 상부 게이트 전극(130_3f)은 스트링 선택 게이트 전극(130Su)일 수 있다.
더미 패드 영역들(DP1, DP2, DP3, DP4)은 제1 상부 게이트 전극(130_3a) 상에 배치될 수 있다. 더미 패드 영역들(DP1, DP2, DP3, DP4)은 x 방향 및 y 방향으로 각각 낮아지는 계단 구조를 가질 수 있다. 예를 들어, 더미 패드 영역들(DP1, DP2, DP3, DP4)은 x 방향 및 y 방향 각각에서 적어도 5개 단차의 계단 구조를 가질 수 있다.
콘택 플러그들(MC)은 제2 영역(R2)에서 상부로부터 셀 영역 절연층(170)의 일부를 관통하며, 패드 영역(PAD)을 이루는 게이트 전극들(130) 중 최상부의 게이트 전극들(130)과 각각 연결될 수 있다. 콘택 플러그들(MC)은 게이트 전극들(130)을 일부 리세스하며 게이트 전극들(130)과 연결될 수 있다. 콘택 플러그들(MC)은 상부에서 배선 라인들과 연결될 수 있다. 콘택 플러그들(MC)은 게이트 전극들(130)을 주변 회로 영역의 회로 소자들과 전기적으로 연결할 수 있다. 콘택 플러그들(MC)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다. 예를 들어, 콘택 플러그들(MC)은 하나의 게이트 전극(130)에 하나씩만 연결될 수도 있다. 콘택 플러그들(MC)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 콘택 플러그들(MC)은 배리어 금속층을 더 포함할 수 있다.
도 3b 및 도 4f를 참조하면, 콘택 플러그들(MC)은 제1 상부 패드 영역(UP1)에서 한 쌍의 제1 더미 채널 구조물(DCH1) 및 한 쌍의 제2 더미 채널 구조물들(DCH2)의 사이에 배치된 제1 상부 콘택 플러그(MCu1)를 포함할 수 있다. 제1 콘택 플러그(MCu1)는 제1 상부 패드 영역(UP1)의 가운데 영역 상에 배치될 수 있다.
콘택 플러그들(MC)은 제1 상부 콘택 플러그(MCu1) 이외에, 제2 상부 패드 영역(UP2)과 연결된 제2 상부 콘택 플러그(MCu2), 제3 상부 패드 영역(UP3)과 연결된 제3 상부 콘택 플러그(MCu3), 제4 상부 패드 영역(UP4)과 연결된 제4 상부 콘택 플러그(MCu4), 제5 상부 패드 영역(UP5)과 연결된 제5 상부 콘택 플러그(MCu5), 및 제6 상부 패드 영역(UP6)과 연결된 제6 상부 콘택 플러그(MCu6)를 포함할 수 있다. 콘택 플러그들(MC)은 제1 내지 제4 더미 패드 영역들(DP1, DP2, DP3, DP4)과 각각 연결된 제1 내지 제4 더미 콘택 플러그(MCd1, MCd2, MCd3, MCd4)를 포함할 수 있다. 콘택 플러그들(MC)은 하나 또는 복수의 중간 패드 영역들(MP)과 각각 연결된 하나 또는 복수의 중간 콘택 플러그들(MCm)을 포함할 수 있다. 콘택 플러그들(MC)은 하부 패드 영역들(LP1, LP2, LP3, LP4, LP5)과 각각 연결된 제1 내지 제4 하부 콘택 플러그들(MCl1, MCl2, MCl3, MCl4)을 포함할 수 있다.
셀 영역 절연층(170)은 기판(101) 및 게이트 전극들(130)의 적층 구조물을 덮도록 배치될 수 있다. 일 실시예에서, 셀 영역 절연층(170)은 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(170)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 5는 도 4b의 VII-VII'선을 따라 나타낸 단면도이다. VII-VII'선은 기판 절연층의 상단 및 제1 분리 영역들의 하단 사이의 레벨(도 4a 내지 도 4e 참조)에서 반도체 소자를 수평 방향으로 자르는 절단선이다.
도 5를 참조하면, 도 3b에서와 달리, 상부 분리 영역(SS), 게이트 전극(130), 및 콘택 플러그들(MC)이 도시되지 않는다. 또한, 기판 절연층(110)의 상단 및 제1 분리 영역들(MS1)의 하단 사이의 레벨의 단면도이므로, 제2 영역(R2)의 기판(101) 내에 배치된 기판 절연층(110)이 도시되었다.
도 4d를 함께 참조하면, 제1 분리 영역들(MS1) 및 제2 분리 영역들(MS2a, MS2b)이 기판(101)에 가까워질수록 x 방향 및 y 방향에서의 폭이 각각 줄어드므로, 도 3b의 평면도와 비교하였을 때, 제1 분리 영역들(MS1) 및 제2 분리 영역들(MS2a, MS2b)이 상대적으로 작은 크기를 가질 수 있다.
제2 보조 분리 영역(MS2b)은 제1 모서리부(eg1)보다 제1 더미 채널 구조물(DCH1)의 중심축으로부터 거리가 더 큰 제1 하부 모서리부(leg1)를 가질 수 있다. 제2 보조 분리 영역(MS2b)의 제1 하부 모서리부(leg1)는 제1 더미 채널 구조물(DCH1)의 중심축으로부터 x 방향으로 제2 거리(ld2)만큼 이격되어 배치될 수 있다. 제2 거리(ld2)는 도 3b의 제2 거리(d2)보다 상대적으로 클 수 있다. 제2 보조 분리 영역(MS2b)의 제1 하부 모서리부(leg1)와 제1 더미 채널 구조물(CH)의 중심축을 지나는 제1 연장선은 x 방향을 따른 제2 연장성과 제2 각도(θ2) (0˚ < θ1 < 90˚)를 이룰 수 있다. 제2 각도(θ2)는 도 3b의 제1 각도(θ1)보다 작을 수 있다. 제2 보조 분리 영역들(MS2b)의 제1 하부 모서리부(leg1)는 제1 더미 채널 구조물(DCH1)의 중심축으로부터의 직선 거리인 제3 거리(ld3)만큼 이격될 수 있다. 제3 거리(ld3)는 도 3b의 제3 거리(d3)보다 클 수 있다.
제2 보조 분리 영역(MS2b)은 제1 끝단(e1)보다 제1 영역(R1)으로부터의 거리가 더 큰 제1 하부 끝단(le1)을 가질 수 있다. 제2 보조 분리 영역(MS2b)의 제1 하부 끝단(le1)은 제2 보조 분리 영역(MS2b)에 최인접한 채널 구조물(CH)과 x 방향에서 제4 거리(ld4)만큼 이격될 수 있다. 제4 거리(ld4)는 도 3b의 제4 거리(d4)보다 클 수 있다.
제2 보조 분리 영역(MS2b)이 제1 더미 채널 구조물(DCH1)을 향하여 휘어지거나 돌출되는 불량 패턴이 발생하는 경우는, 제2 보조 분리 영역(MS2b)의 형성을 위한 개구부(OP)(도 8c 참조)가 더미 채널 구조물(DCH)을 향하여 휘어지거나 돌출되는 경우일 수 있다. 이 경우, 개구부(OP)가 기판 절연층(110)을 일부 리세스할 수 있다. 개구부(OP) 형성 이후 도전성 물질로 게이트 전극을 형성하는 과정에서, 상기 불량 패턴에 의한 도전성 물질의 잔여물이 제2 보조 분리 영역(MS2b), 하부 게이트 전극(130), 및 기판 절연층(110)의 사이에 증착되어 불량이 발생할 수 있다. 본 발명의 실시예에 따르면, 제2 보조 분리 영역(MS2b)이 제1 더미 채널 구조물(DCH1)과 소정 거리 이격되어 배치되므로, 상기 불량 패턴의 발생을 감소시킬 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 평면도들이다.
도 6a를 참조하면, 반도체 소자(100a)에서는, 제2 보조 분리 영역들(MS2b)의 제1 끝단(e1a) 및 제1 모서리부(eg1a)는 제1 상부 콘택 구조물(MCu1)보다 제1 단부(S1)에 더 가까이 배치될 수 있다.
제1 모서리부(eg1a)와 제1 더미 채널 구조물(DCH1)의 중심축의 x 방향에서의 거리는 도 3b의 실시예와 비교하여 상대적으로 증가할 수 있다. 예를 들어, 제1 모서리부(eg1)는 제1 더미 채널 구조물(DCH1)의 중심축으로부터 x 방향에서 제2 거리(d2a)만큼 이격될 수 있다. 제1 모서리부(eg1a)는 제1 더미 채널 구조물(DCH1)의 중심축으로부터 x 방향을 따른 연장선과 제1 각도(θ1d)를 이루며 제3 거리(d3a)만큼 이격될 수 있다.
제1 끝단(e1)은 제2 보조 분리 영역들(MS2b)에 최인접한 채널 구조물들(CH)과 x 방향에서 제4 거리(d4a)만큼 이격될 수 있다. 제1 끝단(e1)은 최상위 게이트 전극(130Su)의 제1 단부(S1)으로부터 x 방향으로 제5 거리(d5a)만큼 이격될 수 있다.
제2 내지 제5 거리(d2a, d3a, d4a, d5a)는 도 3b의 실시예와 비교하여, 상대적으로 증가할 수 있다. 제1 각도(θ1d)는 도 3b의 실시예와 비교하여 상대적으로 감소할 수 있다. 다만, 제2 내지 제5 거리(d2a, d3a, d4a, d5a) 및 제1 각도(θ1d)의 변경 가능 범위는, 도 3b를 참조하여 상술한 거리 및 각도에 대한 설명에서 벗어나지 않을 수 있다.
도 6b를 참조하면, 반도체 소자(100b)에서는, 제2 보조 분리 영역들(MS2b)이 제1 끝단(e1)과 x 방향에서 반대측에 위치한 제2 끝단(e2)을 가질 수 있고, 제2 끝단(e2)은 제3 상부 패드 영역(UP3)에 배치된 더미 채널 구조물(DCH)의 중심축과 x 방향에서 제1 영역(R1)으로부터 멀어지는 x 방향으로 이격되어 배치될 수 있다. 제2 끝단(e2)은 제3 상부 패드 영역(UP3)에 배치된 더미 채널 구조물(DCH)의 중심축과 x 방향에서 제6 거리(d6)만큼 이격될 수 있다. 더미 채널 구조물(DCH)은 제3 상부 콘택 구조물(MCu3)과 인접하여 배치된 더미 채널 구조물(DCH)일 수 있다.
본 실시예는, x 방향에서 서로 이격된 거리가 감소한 제2 보조 분리 영역들(MS2b)을 포함하는 반도체 소자(100b)에 대한 실시예로 이해될 수도 있다. 또한, 도시되지 않았으나, 제2 보조 분리 영역들(MS2b) 뿐 아니라 제2 중앙 분리 영역들(MS2a)의 끝단 또는 모서리부가 인접한 더미 채널 구조물(DCH)의 중심축과 x 방향으로 소정 거리 이상 이격되도록 배치될 수 있다.
본 실시예의 경우, 제2 보조 분리 영역들(MS2b)이 제2 영역(R2)으로 연장되는 시작 지점 이외에, 제2 보조 분리 영역들(MS2b)이 x 방향에서 서로 이격된 영역에서의 모서리부 또는 끝단이 더미 채널 구조물(DCH)과 소정 거리 이격 배치함으로써, 제2 보조 분리 영역들(MS2b)이 더미 채널 구조물들(DCH)을 향하여 휘어지거나 돌출되는 패턴 불량을 최소화할 수 있다.
도 6c를 참조하면, 반도체 소자(100c)에서는, 패드 영역들(PAD)이 x 방향에서 서로 동일한 길이로 연장되는 제1 상부 패드 영역(UP1), 제2 상부 패드 영역(UP2), 제3 상부 패드 영역(UP3), 제4 상부 패드 영역(UP4), 및 제5 상부 패드 영역(UP5)을 포함할 수 있다.
일 실시예에서, 하나의 단위 패드 영역에는 네 개의 모서리에 인접한 더미 채널 구조물들(DCH)이 각각 배치될 수 있다. 각각의 단위 패드 영역은 콘택 플러그들(MC)과 연결될 수 있으며, 콘택 플러그들(MC)은 제1 내지 제5 상부 패드 영역(UP1, UP2, UP3, UP4, UP5)과 각각 연결되는 제1 내지 제5 콘택 플러그들(MCu1, MCu2, MCu3, MCu4, MCu5)을 포함할 수 있다.
본 실시예는, 제2 보조 분리 영역(MS2b)의 제1 모서리부(eg1) 및 제1 끝단(e1)이 제1 더미 채널 구조물(DCH1)과 소정 거리로 이격되어 있으면 되고, 더미 채널 구조물들(DCH), 콘택 플러그들(MC), 하부 분리 영역(GS), 및 게이트 단부들(S1, S2, S3, S4, S5)의 위치 또는 하나의 단위 패드 영역의 길이는 다양하게 변경 가능한 반도체 소자(100c)에 대한 실시예로 이해될 수도 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도들이다.
도 7a를 참조하면, 반도체 소자(100d)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 3a 내지 도 4c를 참조하여 상술한 것과 같이, 기판(101), 기판 절연층(110), 게이트 전극들(130), 채널 구조물들(CH) 및 더미 채널 구조물들(DCH), 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 및 상부 분리 영역(SS)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 3b 내지 도 6c를 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 배선 라인들(280)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 기저 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 메모리 셀 영역(CELL)의 게이트 전극들(130)은 도시되지 않은 영역에서, 주변 회로 영역(PERI)을 관통하는 별도의 관통 영역 및 상기 관통 영역 내의 관통 비아를 통해 주변 회로 영역(PERI)의 회로 소자들(220)과 연결될 수 있다.
반도체 소자(100d)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다.
도 7b를 참조하면, 반도체 소자(100e)는, 기판(101)의 상면 상에서, 기판(101)과 최하위의 층간 절연층(120)의 사이에 배치되는 제1 및 제2 수평 도전층들(104, 106)을 더 포함할 수 있다. 또한, 반도체 소자(100e)는, 도 3a 내지 도 4g의 실시예에서와 채널 구조물들(CHe)의 구조가 다를 수 있으며, 제1 및 제2 분리 영역들(MS1c, MS2ac, MS2bc)이 분리 절연층(107)으로 이루어질 수 있으며, 기판 절연층(110)을 포함하지 않을 수 있다.
제1 및 제2 수평 도전층들(104, 106)은 적어도 일부가 반도체 소자(100e)의 공통 소스 라인의 일부로 기능할 수 있으며, 기판(101)과 함께 공통 소스 라인으로 기능할 수도 있다. 도 7b의 확대도에 도시된 것과 같이, 제1 수평 도전층(104)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(104, 106)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(104)은 도핑된 층일 수 있으며, 제2 수평 도전층(106)은 도핑된 층이거나 제1 수평 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다. 제1 수평 도전층(104)은 소스 도전층으로 지칭될 수도 있다.
채널 구조물들(CHe)은 에피택셜층(105)(도 4c 참조)을 포함하지 않고, 하단까지 채널층(140)이 연장되어 제1 수평 도전층(104)과 연결되는 구조를 가질 수 있다.
도 7c를 참조하면, 반도체 소자(100f)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들(130A, 130B)로 이루어지고, 채널 구조물들(CHf)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHf)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHf)을 안정적으로 형성하기 위하여 도입될 수 있다. 또한, 반도체 소자(100f)는, 제1 및 제2 분리 영역들(MS1d, MS2ad, MS2bd)이 분리 절연층(107)으로 이루어질 수 있다.
채널 구조물들(CHf)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결될 수 있다. 채널 패드(1550는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 실시예들에서, 제1 채널 구조물(CH1) 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다.
도 7d를 참조하면, 반도체 소자(100g)는 채널 구조물들(CH) 상의 스트링 선택 채널 구조물들(SCH), 스트링 선택 채널 구조물들(SCH)의 측면의 일부를 둘러싸도록 배치되는 스트링 선택 게이트 구조물(180u, 180d), 스트링 선택 채널 구조물들(SCH) 상의 패드부(199), 및 상부 셀 영역 절연층(170u)을 더 포함할 수 있다. 스트링 선택 채널 구조물들(SCH)은 스트링 선택 채널층(190), 스트링 선택 채널층(190) 내부의 스트링 선택 채널 절연층(196), 및 스트링 선택 채널 절연층(196)의 상면을 덮고 스트링 선택 채널층(190)과 연결된 스트링 선택 채널 패드들(198)을 포함할 수 있다.
스트링 선택 게이트 구조물(180u, 180d)은 채널 구조물들(CH) 상에 배치될 수 있다. 스트링 선택 라인을 이루는 스트링 선택 게이트 구조물(180u, 180d)은 x 방향으로 연장될 수 있으며, 스트링 게이트 분리 영역(SSS)에 의해 y 방향에서 일정 간격으로 서로 분리될 수 있다. 스트링 선택 게이트 구조물(180u, 180d)은 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 의해서도 y 방향에서 서로 분리될 수 있다. 스트링 선택 게이트 구조물(180u, 180d)은 스트링 선택 트랜지스터들의 게이트 전극들로써, 도 2의 스트링 선택 라인(SSL0-SSL2)에 해당될 수 있다. 스트링 게이트 분리 영역(SSS)은 x 방향으로 연장되는 라인 또는 직사각형의 형태일 수 있으나, 일 방향에서 지그재그 형태로 배치될 수도 있다. 스트링 선택 게이트 구조물(180u, 180d)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 스트링 선택 게이트 구조물(180u, 180d)을 이루는 스트링 게이트 전극층의 개수는 1개 또는 2개 이상일 수 있으며, 메모리 셀들(M)의 게이트 전극들(130)과 상이한 구조를 가질 수 있다.
일 실시예에서, 스트링 선택 게이트 구조물(180u, 180d)은 스트링 선택 게이트 전극(180d) 및 게이트 유도 누설 전류(GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극(180u)을 포함할 수 있으나, 이에 한정되지는 않는다.
스트링 선택 채널 구조물들(SCH)은 게이트 전극들(130)의 적층 구조물 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있으며, 채널 구조물들(CH)과 중첩하도록 배치될 수 있다. 스트링 선택 채널 구조물들(SCH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 스트링 선택 채널 구조물들(SCH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 스트링 선택 채널 구조물들(SCH)은 스트링 선택 게이트 구조물(180u, 180d)을 관통할 수 있다. 스트링 선택 채널층(190)은 셀 영역 절연층(170)에 의해 스트링 선택 게이트 구조물(180u, 180d)과 전기적으로 절연될 수 있다. 스트링 선택 채널 구조물들(SCH)은 채널 구조물들(CH)의 최대 직경보다 작은 최대 직경을 가질 수 있으나, 이에 한정되지는 않는다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 8a를 참조하면, 제2 영역(R2)에서, 기판(101) 내에 기판 절연층(110)을 형성할 수 있다.
기판(101)의 일부를 이방성 식각하여 트렌치 영역들을 형성할 수 있다. 상기 트렌치 영역들은 종횡비에 의해, 하부로 갈수록 폭이 좁아질 수 있다. 다음으로, 상기 트렌치 영역들을 절연성 물질로 매립한 후 기판(101)의 상면을 따라 평탄화하는 공정이 수행될 수 있다.
기판 절연층(110)은 후속에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 위치하는 영역을 제외한 기판(101)의 제2 영역(R2)에 형성될 수 있다. 기판 절연층(110)은 각각의 제2 분리 영역들(MS2a, MS2b)이 x 방향에서 서로 이격된 영역과 z 방향에서 중첩하도록 기판(101)의 제2 영역(R2)에 형성될 수도 있다.
기판(101) 상에 희생층들(129) 및 층간 절연층들(120)을 교대로 적층할 수 있다. 희생층들(129)이 x 방향에서 서로 다른 길이로 연장되도록 희생층들(129) 및 층간 절연층들(120)의 일부를 제거할 수 있다.
희생층들(129)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(129)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(129)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(129)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(R2)에서 상부의 희생층들(129)이 하부의 희생층들(129)보다 짧게 연장되도록, 희생층들(129)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(129)은 계단 형상을 이룰 수 있다. 실시예들에 따라, 희생층들(129)이 상부의 희생층들(129)보다 길게 연장되어 노출되는 영역들에 희생층들(129)을 이루는 물질을 추가로 증착하여, 희생층들(129)이 단부에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다.
희생층들(129) 및 층간 절연층들(120)을 형성하는 과정에서, 최하부의 희생층(129)을 형성한 후 패터닝 공정 및 절연 물질의 증착 공정을 수행하여, 하부 절연층(160)을 포함하는 하부 분리 영역(GS)(도 4e 참조)을 형성할 수 있다. 하부 절연층(160)은 희생층들(129)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다.
도 8b를 참조하면, 상부 분리 영역(SS)을 형성하고, 희생층들(129) 및 층간 절연층들(120)의 적층 구조물을 덮는 셀 영역 절연층(170)을 형성하고, 희생층들(129) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물(CH) 및 더미 채널 구조물들(DCH)을 형성할 수 있다.
희생층들(129) 및 층간 절연층들(120)을 교대로 반복적으로 적층한 이후에, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(129) 및 층간 절연층들(120)을 제거할 수 있다. 상부 분리 영역(SS)은 도 4c에서와 같이, 스트링 선택 게이트 전극들(130Su, 130Sd)이 형성되는 영역보다 아래로 연장될 수 있다. 희생층들(129) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 절연층(103)을 형성할 수 있다. 상부 절연층(103)은 희생층들(129)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
셀 영역 절연층(160)은 기판(101)의 상면 일부, 제1 영역(R1) 상에서 최상위 희생층(129)의 상면, 및 제2 영역(R2) 상에서 계단 형상을 이루는 희생층들(129)의 상면들을 덮도록 형성할 수 있다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 희생층들(129) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 기판(101)의 제1 영역(R1)에 형성되고, 더미 채널 구조물들(DCH)은 제2 영역(R2)에 형성될 수 있다. 더미 채널 구조물들(DCH)은 기판 절연층(110)의 적어도 일부를 관통하도록 형성될 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다만, 실시예들에 따라, 더미 채널 구조물들(DCH)은 기판 절연층(110)을 완전히 관통하지 않고 기판 절연층(110) 내로만 연장되어, 기판(101)과 접촉되지 않을 수도 있을 것이다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에, 에피택셜층(105), 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 형성할 수 있다. 더미 채널 구조물들(DCH) 외에, 채널 구조물들(CH)과 함께 제1 영역(R1)에 더미 채널 구조물들이 더 배치되는 경우, 상기 더미 채널 구조물들도 본 단계에서 채널 구조물들(CH)과 함께 형성될 수 있다.
에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 더미 채널 구조물들(DCH) 내에서 에피택셜층들(105)은 상단이 기판 절연층(110) 내에 위치하며, 측면의 적어도 일부가 기판 절연층(110)으로 둘러싸이도록 형성될 수 있다. 이에 의해, 더미 채널 구조물들(DCH) 내에서 에피택셜층들(105)은 희생층들(129)로부터 이격되어 위치할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 8c를 참조하면, 희생층들(129)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성하고, 개구부들(OP)을 통해 희생층들(129)을 제거할 수 있다.
개구부들(OP)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP)의 형성 전에, 하부 구조물들의 보호를 위하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 상에 셀 영역 절연층(170)을 추가로 형성할 수 있다. 개구부들(OP)은 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 대응되는 위치에 트렌치 형태로 형성될 수 있다. 따라서, 개구부들(OP)은 x 방향을 따라 연장되도록 형성되며, 일부는 제1 및 제2 영역(R1, R2) 전체를 따라 연장되고, 일부는 제2 영역(R2)에서만 연장될 수 있다. 본 단계에서, 개구부들(OP)의 하부에서는 기판(101)이 노출될 수 있다.
희생층들(129)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널 구조물들(CH)의 게이트 유전층(145)의 일부 측벽들 및 층간 절연층(120)의 측면들이 노출될 수 있다. 본 단계에서, 희생층들(129)이 제거된 후, 층간 절연층(120)의 적층 구조물은 안정성이 떨어질 수 있으나, 개구부들(OP)이 이격된 영역들 및 더미 채널 구조물들(DCH)에 의해 상기 적층 구조물이 보다 안정적으로 지지될 수 있다.
도 8d를 참조하면, 희생층들(129)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다. 게이트 전극들(130)을 형성하기 이전에 희생층들이 제거된 영역에 확산 방지막(133)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 개구부들(OP)은 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. x 방향에서 일직선 상에 이격되어 배치되는 개구부들(OP)의 사이에는 게이트 전극들(130)이 분리되지 않고 연결되어 게이트 연결부들이 형성될 수 있다. 게이트 전극들(130)을 형성한 후 개구부들(OP) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
다음으로, 도 3b 및 도 4a를 함께 참조하면, 개구부들(OP) 내에 분리 절연층(107) 및 도전층(109)을 형성할 수 있다.
분리 절연층(107)은 절연 물질을 포함할 수 있으며, 도전층(109)은 도전성 물질을 포함할 수도 있다. 이에 의해 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 형성될 수 있으며, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 동일한 공정 단계에서 형성되어 서로 동일한 구조를 가질 수 있다.
이후에, 채널 구조물들(CH) 상에 채널 콘택 플러그들(157) 및 비트 라인들과 같은 상부 배선 구조물을 더 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DCH: 더미 채널 구조물
GS: 하부 분리 영역 MC: 콘택 플러그
MS1: 제1 분리 영역 MS2a, MS2b: 제2 분리 영역
SS: 상부 분리 영역 101: 기판
103: 상부 절연층 105: 에피택셜층
107: 분리 절연층 109: 도전층
110: 기판 절연층 120: 층간 절연층
129: 희생층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 절연층 155: 채널 패드
160: 하부 절연층 170: 셀 영역 절연층

Claims (20)

  1. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 제공된 복수의 패드 영역들을 포함하는 복수의 게이트 전극들;
    상기 제1 및 제2 영역에서 상기 복수의 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 복수의 제1 분리 영역들;
    상기 복수의 제1 분리 영역들의 사이에서 상기 복수의 게이트 전극들을 관통하고, 상기 제1 영역으로부터 상기 제2 방향으로 연장되는 제2 중앙 분리 영역들 및 상기 제2 영역에서 상기 제2 방향으로 연장되는 제2 보조 분리 영역들을 포함하는 복수의 제2 분리 영역들; 및
    상기 복수의 게이트 전극들을 관통하고, 상기 기판 상에 수직하게 연장되며, 상기 제1 영역에 배치된 복수의 채널 구조물들 및 상기 제2 영역에 배치된 복수의 더미 채널 구조물들을 포함하고,
    상기 복수의 패드 영역들은, 상기 복수의 게이트 전극들 중 최상위의 제1 게이트 전극에 의해 제공된 제1 패드 영역들 및 상기 제1 게이트 전극의 하부에 배치된 제2 게이트 전극에 의해 제공된 제2 패드 영역들을 포함하고,
    상기 복수의 더미 채널 구조물들은, 각각의 상기 제1 패드 영역들을 관통하며, 상기 제1 영역에 인접하여 배치된 한 쌍의 제1 더미 채널 구조물 및 상기 제1 게이트 전극의 제1 단부에 인접하여 배치된 한 쌍의 제2 더미 채널 구조물을 포함하고,
    상기 제2 보조 분리 영역들은 서로 인접한 상기 제1 패드 영역들의 사이에 배치되고, 상기 제1 더미 채널 구조물과 인접한 제1 모서리부(edge portion) 및 상기 제1 모서리부 상에서 상기 제1 영역과 가장 인접한 제1 끝단(end point)을 갖고,
    상기 제1 더미 채널 구조물의 중심축은 상기 제2 더미 채널 구조물의 중심축과 상기 제2 방향에서 제1 거리만큼 이격되고,
    상기 제2 보조 분리 영역들의 상기 제1 모서리부는 상기 제1 더미 채널 구조물의 중심축과 상기 제2 방향에서 상기 제1 거리보다 작은 제2 거리만큼 이격된 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 거리는 상기 제1 거리의 3분의 1보다 큰 반도체 소자.
  3. 제2 항에 있어서,
    상기 제2 패드 영역은 상기 제2 방향에서 제1 길이를 갖고,
    상기 제2 거리는 상기 제1 길이보다 작은 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 보조 분리 영역들의 상기 제1 끝단과 상기 제1 단부 사이의 거리는 상기 제1 더미 채널 구조물과 상기 제1 단부 사이의 거리보다 작은 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 거리는 150 nm 내지 400 nm의 범위인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 보조 분리 영역들의 상기 제1 끝단과 상기 제1 더미 채널 구조물 사이의 최소 거리는 200 nm 내지 500 nm의 범위인 반도체 소자.
  7. 제1 항에 있어서,
    상기 복수의 제1 분리 영역들의 사이에서 상기 제1 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하고, 상기 제2 보조 분리 영역의 상기 제1 끝단과 접촉하는 상부 분리 영역을 더 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제2 영역에서 상기 제1 분리 영역들과 상기 제2 분리 영역들의 사이의 상기 기판 내에 배치되는 기판 절연층을 더 포함하고,
    상기 기판 절연층은 상기 복수의 제1 분리 영역들 및 상기 복수의 제2 분리 영역들과 상기 제1 방향에서 중첩하지 않도록, 상기 복수의 제1 분리 영역들 및 상기 복수의 제2 분리 영역들의 사이에 배치되는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 보조 분리 영역은 상기 기판 절연층의 하단 및 상단 사이의 레벨의 평면에서 상기 제1 끝단보다 상기 제1 영역으로부터의 거리가 더 큰 제1 하부 끝단을 갖고,
    상기 제2 보조 분리 영역들의 상기 제1 하부 끝단은 상기 제1 더미 채널 구조물의 중심축과 상기 제2 방향에서 상기 제2 거리보다 큰 제3 거리만큼 이격되는 반도체 소자.
  10. 제1 항에 있어서,
    각각의 상기 복수의 제1 분리 영역들 및 각각의 상기 복수의 제2 분리 영역들은, 도전성 물질을 포함하는 도전층 및 상기 도전층의 측면들을 덮는 분리 절연층을 포함하고,
    상기 복수의 제1 분리 영역들의 상기 제3 방향을 따른 단면의 구조는 상기 제2 보조 분리 영역들의 상기 제3 방향을 따른 단면의 구조와 동일한 반도체 소자.
  11. 제1 항에 있어서,
    상기 제2 보조 분리 영역들은 평면적 관점에서 상기 제2 방향을 따른 측면이 직선으로 연장되는 부분을 갖고,
    상기 제2 보조 분리 영역들의 상기 부분은 상기 제1 거리 이상으로 연장되는 반도체 소자.
  12. 제1 항에 있어서,
    상기 복수의 패드 영역들은 하부 패드 영역들, 상기 하부 패드 영역들 상의 하나 또는 복수의 중간 패드 영역들, 및 상기 하나 또는 복수의 중간 패드 영역들 상의 더미 패드 영역들 및 상부 패드 영역들을 포함하고,
    상기 하나 또는 복수의 중간 패드들은 상기 제2 방향으로 낮아지고 상기 제3 방향으로 낮아지는 계단 구조를 갖고,
    상기 더미 패드 영역들은 상기 제2 방향 및 상기 제3 방향 각각에서 적어도 5개 단차의 계단 구조를 갖는 반도체 소자.
  13. 제1 항에 있어서,
    상기 제2 영역에서 상기 제1 패드 영역들과 연결되고, 상기 한 쌍의 제1 더미 채널 구조물 및 상기 한 쌍의 제2 더미 채널 구조물의 사이에 배치되는 제1 콘택 플러그를 포함하고,
    상기 제2 보조 분리 영역의 상기 제1 끝단은 상기 제1 콘택 플러그보다 상기 제1 단부에 더 가까이 배치된 반도체 소자.
  14. 제1 항에 있어서,
    상기 패드 영역들은, 상기 제2 패드 영역을 포함하는 상기 제2 게이트 전극의 하부에 배치된 제3 게이트 전극에 의해 제공된 제3 패드 영역을 더 포함하고,
    상기 복수의 더미 채널 구조물들은, 상기 제3 패드 영역 상에 배치된 제3 더미 채널 구조물을 더 포함하고,
    상기 제2 보조 분리 영역은 상기 제1 끝단과 상기 제2 방향에서 반대 방향에 위치한 제2 끝단을 갖고,
    상기 제2 보조 분리 영역의 상기 제2 끝단은 상기 제3 더미 채널 구조물의 중심축으로부터 상기 제2 방향에서 상기 제1 영역으로부터 멀어지는 방향으로 이격된 반도체 소자.
  15. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 제공된 패드 영역들을 포함하는 게이트 전극들;
    상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들;
    상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되는 제2 분리 영역들; 및
    상기 게이트 전극들을 관통하고, 상기 기판 상에 수직하게 연장되고, 각각 상기 제1 영역 및 상기 제2 영역에 배치되는 채널 구조물들 및 더미 채널 구조물들을 포함하고,
    상기 패드 영역들은, 상기 제1 영역으로부터 상기 제2 방향으로 차례로 배치된 제1 패드 영역 및 제2 패드 영역을 포함하고,
    상기 제2 분리 영역들의 상기 제1 영역과 인접한 제1 모서리부는, 상기 제1 패드 영역을 관통하며 상기 제1 모서리부와 인접한 더미 채널 구조물들의 중심축과 상기 제2 방향에서 제1 거리로 이격되고,
    상기 제1 거리는 상기 더미 채널 구조물의 최대폭보다 큰 반도체 소자.
  16. 제15 항에 있어서,
    상기 제1 패드 영역을 관통하는 더미 채널 구조물들은 상기 제2 방향에서 제2 거리만큼 이격되고,
    상기 제1 거리는 상기 제2 거리의 3분의 1보다 큰 반도체 소자.
  17. 제15 항에 있어서,
    상기 더미 채널 구조물들은 상기 제1 영역에 인접하여 배치된 제1 더미 채널 구조물 및 상기 제1 패드 영역의 단부에 인접하여 배치된 제2 더미 채널 구조물을 포함하고,
    상기 제2 방향에서 상기 제1 모서리부를 지나는 제1 연장선과 상기 제1 더미 채널 구조물의 중심축 및 상기 제1 모서리부를 지나는 제2 연장선은 제1 각도를 이루고,
    상기 제1 각도는 40˚보다 작은 반도체 소자.
  18. 제15 항에 있어서,
    상기 제2 분리 영역들은 상기 기판의 상면에 가까워질수록 상기 제2 방향 및 상기 제3 방향에서의 폭이 작아지고,
    상기 제2 분리 영역들의 상기 제1 모서리부는 상기 기판에 가까워질수록 상기 더미 채널 구조물들과의 이격 거리가 증가하는 반도체 소자.
  19. 제15 항에 있어서,
    상기 제1 분리 영역들의 상기 제3 방향을 따른 단면의 구조는 상기 제2 분리 영역들의 상기 제3 방향을 따른 단면의 구조와 동일한 반도체 소자.
  20. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들;
    상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 수직한 제3 방향에서 이격되어 배치된 제1 분리 영역들;
    상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 분리 영역들의 사이에서 상기 제2 방향을 따라 서로 이격되어 배치된 제2 분리 영역들; 및
    상기 제2 영역에서 상기 게이트 전극들을 관통하고, 상기 제1 영역에 가장 인접하여 배치된 제1 수직 구조물을 포함하고,
    상기 제2 분리 영역들의 상기 제3 방향에서의 폭은 상기 제1 수직 구조물의 폭보다 크고,
    상기 제2 분리 영역들의 상기 제1 영역과 인접한 제1 끝단은 상기 제1 수직 구조물의 중심축으로부터 상기 제1 영역에서 멀어지는 상기 제2 방향으로 이격된 반도체 소자.

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