KR20210121332A - 3차원 반도체 메모리 소자 - Google Patents

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KR20210121332A
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 셀 어레이 영역 및 연결 영역을 갖는 기판; 상기 기판 상의 적층된 전극들을 포함하는 전극 구조체, 상기 전극 구조체는 상기 연결 영역 상에서 계단식 구조를 가지며; 상기 셀 어레이 영역 상의 상기 전극 구조체를 관통하여, 상기 기판에 연결되는 수직 채널 구조체; 상기 연결 영역 상에 제공되어 상기 계단식 구조를 관통하는 더미 구조체; 및 상기 기판과 상기 더미 구조체 사이에 개재된 제1 측벽 산화 패턴을 포함한다. 상기 더미 구조체는, 상기 기판 위에 위치하는 상부, 상기 제1 측벽 산화 패턴과 접하는 중간부, 및 상기 중간부 아래의 하부를 갖고, 상기 중간부의 직경은 상기 상부에서 상기 하부로 갈수록 감소하다가 상기 상부와 상기 하부 사이에서 최소값에 도달하고, 이후 상기 하부로 갈수록 증가한다.

Description

3차원 반도체 메모리 소자{Three dimensional semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 신뢰성이 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 셀 어레이 영역 및 연결 영역을 갖는 기판; 상기 기판 상의 적층된 전극들을 포함하는 전극 구조체, 상기 전극 구조체는 상기 연결 영역 상에서 계단식 구조를 가지며; 상기 셀 어레이 영역 상의 상기 전극 구조체를 관통하여, 상기 기판에 연결되는 수직 채널 구조체; 상기 연결 영역 상에 제공되어 상기 계단식 구조를 관통하는 더미 구조체; 및 상기 기판과 상기 더미 구조체 사이에 개재된 제1 측벽 산화 패턴을 포함할 수 있다. 상기 더미 구조체는, 상기 기판 위에 위치하는 상부, 상기 제1 측벽 산화 패턴과 접하는 중간부, 및 상기 중간부 아래의 하부를 갖고, 상기 중간부의 직경은 상기 상부에서 상기 하부로 갈수록 감소하다가 상기 상부와 상기 하부 사이에서 최소값에 도달하고, 이후 상기 하부로 갈수록 증가할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판; 상기 기판 상의 적층된 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체를 관통하여, 상기 기판에 연결되는 수직 채널 구조체를 포함할 수 있다. 상기 수직 채널 구조체는, 상기 기판으로부터 수직하게 연장되는 수직 반도체 패턴을 포함하고, 상기 수직 반도체 패턴은, 상기 기판에 연결되는 하부 반도체 패턴, 상기 하부 반도체 패턴 상의 상부 반도체 패턴, 및 상기 하부 반도체 패턴과 상기 상부 반도체 패턴 사이의 중간 반도체 패턴을 갖고, 상기 중간 반도체 패턴은 상기 적층된 전극들 중 최하부의 전극보다 아래에 위치하고, 상기 수직 채널 구조체는, 상기 상부 반도체 패턴의 내벽 상의 매립 절연 패턴을 더 포함하며, 상기 매립 절연 패턴의 최저점은 상기 최하부의 전극보다 낮은 레벨에 위치하며, 상기 매립 절연 패턴은, 상기 중간 반도체 패턴을 사이에 두고 상기 하부 반도체 패턴으로부터 이격될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 제1 기판; 상기 제1 기판 상의 주변 트랜지스터들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 제공되고, 셀 어레이 영역 및 연결 영역을 갖는 제2 기판; 상기 제2 기판 상의 적층된 전극들을 포함하는 전극 구조체, 상기 전극 구조체는 상기 연결 영역 상에서 계단식 구조를 가지며; 상기 셀 어레이 영역 상의 상기 전극 구조체를 관통하여, 상기 제2 기판에 연결되는 수직 채널 구조체; 상기 연결 영역 상에 제공되어 상기 계단식 구조를 관통하는 더미 구조체; 상기 전극 구조체를 덮는 층간 절연막; 상기 층간 절연막 상에 제공되어, 상기 수직 채널 구조체와 전기적으로 연결되는 비트 라인; 및 상기 계단식 구조와 전기적으로 연결되는 상부 배선을 포함할 수 있다. 상기 수직 채널 구조체 및 상기 더미 구조체 각각은: 상기 제2 기판으로부터 수직하게 연장되는 수직 반도체 패턴; 상기 수직 반도체 패턴과 상기 전극 구조체 사이에 개재되며, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함하는 수직 절연 패턴; 상기 수직 반도체 패턴의 내벽 상의 매립 절연 패턴을 포함하고, 상기 더미 구조체는, 상기 제2 기판 위에 위치하는 상부, 상기 제2 기판의 내부로 연장되는 하부, 및 상기 상부와 상기 하부 사이에 개재된 중간부를 가지며, 상기 중간부의 직경은 상기 제2 기판의 상면에서 상기 제2 기판의 바닥면으로 갈수록 감소하다가 상기 상면과 상기 바닥면 사이에서 최소값에 도달하고, 이후 상기 바닥면으로 갈수록 증가할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 전극 구조체를 관통하는 수직 구조체가 병목 구조를 가질 수 있다. 상기 병목 구조는 기판으로부터 유입되는 n+ 폴리실리콘의 유입을 효과적으로 차단할 수 있다. 결과적으로, 반도체 메모리 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 4a, 도 4b 및 도 4c는 각각 도 3의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 5a는 도 4a의 M 영역을 확대한 단면도이다.
도 5b는 도 4a의 N 영역을 확대한 단면도이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다.
도 12a, 도 12b 및 도 12c는 본 발명의 실시예에 따른 수직 채널 구조체를 형성하는 방법을 설명하기 위한 것으로, 도 10의 M 영역을 확대한 단면도들이다.
도 13a, 도 13b 및 도 13c는 본 발명의 비교예에 따른 수직 채널 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 4a의 N 영역을 확대한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 수직적으로 연결하는 관통 콘택(미도시)을 포함할 수 있다. 평면적 관점에서, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS)와 중첩될 수 있다.
본 발명의 실시예들에서, 주변 회로 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로들, 및 주변 로직 회로들을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들은 반도체 기판 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 구체적으로, 셀 어레이 구조체(CS)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 제1 기판(SUB) 상에 도 1을 참조하여 설명된 주변 회로 구조체(도 2의 PS) 및 셀 어레이 구조체(도 2의 CS)가 배치될 수 있다. 각각의 칩 영역들(10)에서, 제1 기판(SUB) 상에 주변 회로 구조체(도 2의 PS 참조)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(Control Circuit)이 배치될 수 있다.
제1 기판(SUB) 상에 셀 어레이 구조체(도 2의 CS 참조)를 구성하는 복수개의 매트들(MT)이 배치될 수 있다. 매트들(MT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 각각의 매트들(MT)은, 앞서 도 2를 참조하여 설명한 메모리 블록들(BLK0~BLKn)을 포함할 수 있다.
매트들(MT)은 주변 회로 구조체(도 2의 PS 참조)와 중첩되도록 배치될 수 있다. 본 발명의 실시예들에 따르면, 매트들(MT) 아래에서, 주변 회로 구조체(도 2의 PS 참조)를 구성하는 주변 로직 회로들은 자유롭게 배치될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 4a, 도 4b 및 도 4c는 각각 도 3의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다. 도 5a는 도 4a의 M 영역을 확대한 단면도이다. 도 5b는 도 4a의 N 영역을 확대한 단면도이다. 도 3에 도시된 반도체 메모리 소자는, 도 2의 어느 하나의 매트(MT)의 메모리 셀 구조체를 예시한 것이다.
도 3 및 도 4a 내지 도 4c를 참조하면, 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 주변 회로 구조체(PS) 상에 전극 구조체(ST)를 포함하는 셀 어레이 구조체(CS)가 배치될 수 있다. 제1 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(SUB)은 소자 분리막(DIL)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 회로 구조체(PS)는, 제1 기판(SUB)의 활성 영역들 상에 배치되는 복수개의 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)은, 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로, 및 주변 로직 회로 등을 구성할 수 있다.
주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR) 상에 제공된 하부 배선들(INL), 및 주변 트랜지스터들(PTR)과 하부 배선들(INL)을 덮는 제1 층간 절연막(ILD1)을 더 포함할 수 있다. 하부 배선(INL)과 주변 트랜지스터(PTR) 사이에, 이들을 전기적으로 연결하는 주변 콘택(PCNT)이 제공될 수 있다. 제1 층간 절연막(ILD1)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 회로 구조체(PS)의 제1 층간 절연막(ILD1) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)에 대해 보다 상세히 설명한다. 제1 층간 절연막(ILD1) 상에 제2 기판(SL)이 제공될 수 있다. 일 예로, 제2 기판(SL)은 도 2의 매트(MT)의 하부를 구성하는 사각형의 플레이트일 수 있다. 제2 기판(SL)은, 그 위에 제공되는 전극 구조체(ST)를 지지할 수 있다.
제2 기판(SL)은, 순차적으로 적층된 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 단결정, 비정질(amorphous), 및/또는 다결정(polycrystalline)일 수 있다. 일 예로, 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 불순물들이 도핑되어 n형을 갖는 폴리실리콘막을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)의 불순물의 농도는 서로 다를 수 있다. 예를 들어, 소스 반도체 막(SSL)의 불순물의 농도가 하부 및 상부 반도체 막들(LSL, USL) 각각의 불순물의 농도보다 더 클 수 있다.
제2 기판(SL)은, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 제2 기판(SL)의 중심에 제공될 수 있다. 연결 영역(CNR)이 제2 기판(SL)의 일 측에 제공될 수 있다. 연결 영역(CNR)은, 셀 어레이 영역(CAR)의 일 측에서부터 제2 방향(D2)으로 연장될 수 있다.
도 4a를 참조하면, 셀 어레이 영역(CAR) 상에서, 소스 반도체 막(SSL)은 하부 반도체 막(LSL)과 상부 반도체 막(USL) 사이에 개재될 수 있다. 소스 반도체 막(SSL)에 의해, 하부 반도체 막(LSL)과 상부 반도체 막(USL)은 서로 전기적으로 연결될 수 있다.
연결 영역(CNR) 상에서, 하부 반도체 막(LSL)과 상부 반도체 막(USL) 사이에 하부 절연막(LIL)이 개재될 수 있다. 연결 영역(CNR)의 하부 절연막(LIL)은, 셀 어레이 영역(CAR)의 소스 반도체 막(SSL)과 동일한 레벨에 제공될 수 있다. 다시 말하면, 하부 절연막(LIL)의 바닥면은 소스 반도체 막(SSL)의 바닥면과 공면을 이룰 수 있고, 하부 절연막(LIL)의 상면은 소스 반도체 막(SSL)의 상면과 공면을 이룰 수 있다.
하부 절연막(LIL)은, 순차적으로 적층된 제3 절연막(IL3), 하부 희생막(LHL) 및 제4 절연막(IL4)을 포함할 수 있다. 예를 들어, 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 3, 도 4a 내지 도 4c를 다시 참조하면, 제2 기판(SL) 상에 전극 구조체(ST) 및 제2 층간 절연막(ILD2)이 제공될 수 있다. 제2 층간 절연막(ILD2)의 상면은 전극 구조체(ST)의 상면과 공면을 이룰 수 있다. 제2 층간 절연막(ILD2)은 연결 영역(CNR) 상의 전극 구조체(ST)의 계단식 구조(STS)를 덮을 수 있다 (도 4a 참조).
전극 구조체(ST)는, 제2 기판(SL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 전극들(EL)을 포함할 수 있다. 전극 구조체(ST)는, 적층된 전극들(EL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 전극 구조체(ST)의 제1 절연막들(IL1) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 전극 구조체(ST)의 최상부에 제2 절연막(IL2)이 제공될 수 있다. 제2 절연막(IL2)은, 각각의 제1 절연막들(IL1)보다 두꺼울 수 있다.
전극 구조체(ST)는, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 전극 구조체(ST)는, 연결 영역(CNR) 상에서 계단식 구조(STS)를 가질 수 있다. 전극 구조체(ST)의 계단식 구조(STS)는, 셀 어레이 영역(CAR)에서 멀어질수록 그의 높이가 감소할 수 있다. 다시 말하면, 전극 구조체(ST)의 계단식 구조(STS)는, 셀 어레이 영역(CAR)에서 제2 방향(D2)으로 갈수록 그의 높이가 감소할 수 있다.
전극 구조체(ST)의 전극들(EL) 중 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 전극 구조체(ST)의 전극들(EL) 중 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
전극들(EL) 각각은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 제1 및 제2 절연막들(IL1, IL2) 각각은, 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 전극 구조체(ST)를 관통하는 복수개의 수직 채널 구조체들(VS)이 제공될 수 있다. 일 예로, 도 3을 참조하면, 4개의 수직 채널 구조체들(VS)이 제1 방향(D1)으로 배열되어 제1 열(column, C1)을 이룰 수 있고, 5개의 수직 채널 구조체들(VS)이 제1 방향(D1)으로 배열되어 제2 열(C2)을 이룰 수 있다. 제1 열(C1)과 제2 열(C2)은 제2 방향(D2)을 따라 반복적으로 번갈아 배열될 수 있다. 수직 채널 구조체들(VS) 각각의 직경은, 제2 기판(SL)에 가까워질수록 점진적으로 감소할 수 있다.
연결 영역(CNR) 상에, 전극 구조체(ST)를 관통하는 더미 구조체들(DS)이 제공될 수 있다. 더미 구조체들(DS)은 전극 구조체(ST)의 계단식 구조(STS)를 관통할 수 있다. 평면적 관점에서, 더미 구조체들(DS) 각각의 크기(예를 들어, 최대 직경)는 수직 채널 구조체들(VS) 각각의 크기(예를 들어, 최대 직경)보다 클 수 있다.
수직 채널 구조체들(VS) 각각은, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 반도체 패턴(SP)은 수직 절연 패턴(VP)과 매립 절연 패턴(VI) 사이에 개재될 수 있다. 수직 채널 구조체들(VS) 각각의 상부에 도전 패드(PAD)가 제공될 수 있다.
매립 절연 패턴(VI)은, 원기둥 형태를 가질 수 있다. 수직 반도체 패턴(SP)은, 매립 절연 패턴(VI)의 외부면(outer surface)을 덮으며 하부 반도체 막(LSL)으로부터 도전 패드(PAD)까지 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은, 수직 반도체 패턴(SP)의 외부면(outer surface)을 덮으며 하부 반도체 막(LSL)으로부터 제2 절연막(IL2)의 상면까지 제3 방향(D3)으로 연장될 수 있다. 수직 절연 패턴(VP) 역시 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은, 전극 구조체(ST)의 전극들(EL)과 수직 반도체 패턴(SP) 사이에 개재될 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 본 발명의 일 실시예로, 후술할 도 5a를 참조하면, 수직 절연 패턴(VP)은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연막(TL), 전하 저장막(CL), 및 블록킹 절연막(BL)을 포함할 수 있다.
예를 들어, 전하 저장막(CL)은, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막(TL)은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 블록킹 절연막(BL)은 실리콘 산화막을 포함할 수 있다.
수직 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 반도체 패턴(SP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 반도체 패턴(SP)은, 낸드 셀 스트링을 구성하는 트랜지스터들의 채널로 사용될 수 있다.
도전 패드(PAD)는, 수직 반도체 패턴(SP)의 상면 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)를 통하여, 비트라인 콘택 플러그(BPLG)가 수직 반도체 패턴(SP)에 전기적으로 연결될 수 있다.
셀 어레이 영역(CAR) 상의 소스 반도체 막(SSL)은, 수직 반도체 패턴들(SP) 각각의 하부 측벽과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 셀 어레이 영역(CAR) 상의 복수개의 수직 반도체 패턴들(SP)을 서로 전기적으로 연결할 수 있다. 다시 말하면, 수직 채널 구조체들(VS)의 수직 반도체 패턴들(SP)이 제2 기판(SL)에 함께 전기적으로 연결될 수 있다. 제2 기판(SL)은 메모리 셀들의 소스로 기능할 수 있다. 제2 기판(SL)에 공통 소스 전압이 인가될 수 있다.
더미 구조체들(DS) 각각은, 앞서 수직 채널 구조체들(VS)에서 설명한 바와 같이, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 그러나 더미 구조체들(DS)은, 수직 채널 구조체들(VS)과는 달리 메모리 셀의 채널로 기능할 수 없다. 더미 구조체들(DS)은, 후술할 비트 라인들(BIL) 및 상부 배선들(UIL)과 전기적으로 연결되지 않을 수 있다. 즉, 더미 구조체들(DS)은 회로적으로 아무런 기능을 하지 않는 더미일 수 있다. 더미 구조체들(DS)은, 전극 구조체(ST)의 계단식 구조(STS)를 물리적으로 지지하는 기둥(즉, 지지대)의 역할을 수행할 수 있다.
전극 구조체(ST)를 관통하는 복수개의 분리 구조체들(SPS)이 제공될 수 있다. 분리 구조체들(SPS)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 분리 구조체들(SPS) 각각은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 예를 들어, 도 4b를 참조하면, 분리 구조체들(SPS)에 의해, 하나의 전극(EL)이 복수개의 전극들(EL)로 수평적으로 분리될 수 있다. 분리 구조체들(SPS)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
도 4b를 다시 참조하면, 셀 어레이 영역(CAR)의 분리 구조체(SPS)는, 그의 하부가 소스 반도체 막(SSL) 내에서 수평적으로 확장될 수 있다. 셀 어레이 영역(CAR)의 분리 구조체(SPS)의 바닥면은 소스 반도체 막(SSL)의 바닥면과 공면을 이룰 수 있다.
도 4c를 다시 참조하면, 연결 영역(CNR) 상의 상부 반도체 막(USL)의 일부는 하부 반도체 막(LSL)과 직접 접촉할 수 있다. 연결 영역(CNR)의 분리 구조체(SPS)는, 상부 반도체 막(USL)의 상기 일부를 관통하여 하부 반도체 막(LSL)의 내부로 연장될 수 있다. 연결 영역(CNR)의 분리 구조체(SPS)의 바닥면은, 하부 반도체 막(LSL)의 상면보다 더 낮을 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 3차원 낸드 플래시 메모리 소자일 수 있다. 제2 기판(SL) 상의 전극 구조체(ST)에 낸드 셀 스트링들이 집적될 수 있다. 즉, 전극 구조체(ST) 및 이를 관통하는 수직 채널 구조체들(VS)은, 제2 기판(SL) 상에 3차원적으로 배열되는 메모리 셀들을 구성할 수 있다. 전극 구조체(ST)의 전극들(EL)은 트랜지스터들의 게이트 전극들로 이용될 수 있다.
제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 비트라인 콘택 플러그들(BPLG)이 제3 층간 절연막(ILD3)을 관통하여, 도전 패드들(PAD)에 각각 접속될 수 있다. 복수개의 비트 라인들(BIL)이 제3 층간 절연막(ILD3) 상에 배치될 수 있다. 비트 라인들(BIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 비트 라인들(BIL)은, 비트라인 콘택 플러그(BPLG)들을 통해 수직 채널 구조체들(VS)과 각각 전기적으로 연결될 수 있다.
셀 콘택 플러그들(PLG)이 제2 및 제3 층간 절연막들(ILD2, ILD3)을 관통하여, 계단식 구조(STS)를 이루는 전극들(EL)에 각각 접속될 수 있다. 복수개의 상부 배선들(UIL)이 제3 층간 절연막(ILD3) 상에 배치될 수 있다. 상부 배선들(UIL)은, 셀 콘택 플러그들(PLG)을 통해 전극들(EL)에 각각 전기적으로 연결될 수 있다. 도시되진 않았지만, 비트 라인들(BIL) 및 상부 배선들(UIL)은 관통 콘택들을 통해 주변 회로 구조체(PS)의 하부 배선들(INL)과 전기적으로 연결될 수 있다.
도 4a 및 도 5a를 참조하여, 수직 채널 구조체의 하부 구조에 대해 보다 상세히 설명한다. 수직 채널 구조체(VS)의 수직 반도체 패턴(SP)은, 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 이들 사이의 중간 반도체 패턴(MSP)을 포함할 수 있다. 상부 반도체 패턴(USP)은 상부 반도체 막(USL)의 상면보다 더 높은 레벨에 위치할 수 있다. 하부 반도체 패턴(LSP)은 상부 반도체 막(USL)의 바닥면보다 더 낮은 레벨에 위치할 수 있다. 중간 반도체 패턴(MSP)은 상부 반도체 막(USL)과 실질적으로 동일한 레벨에 위치할 수 있다.
상부 반도체 패턴(USP)은, 앞서 설명한 3차원 낸드 플래시 메모리 소자의 채널로 기능할 수 있다. 상부 반도체 패턴(USP)의 채널은 제1 두께(T1)를 가질 수 있다. 상부 반도체 패턴(USP)의 외경은 제1 직경(DI1)을 가질 수 있다. 제1 직경(DI1)은 제1 두께(T1)의 두 배보다 더 클 수 있다.
중간 반도체 패턴(MSP)은, 상부 반도체 패턴(USP)과 하부 반도체 패턴(LSP)을 서로 연결할 수 있다. 중간 반도체 패턴(MSP)은 제1 직경(DI1)보다 작은 제2 직경(DI2)을 가질 수 있다. 중간 반도체 패턴(MSP)의 직경은 상부 반도체 패턴(USP)에서 하부 반도체 패턴(LSP)으로 갈수록 감소하다가 상부 반도체 패턴(USP)과 하부 반도체 패턴(LSP) 사이에서 최소값(DI2_b)에 도달하고, 이후 하부 반도체 패턴(LSP)으로 갈수록 증가할 수 있다. 다시 말하면, 중간 반도체 패턴(MSP)은 병목(Bottleneck) 구조를 가질 수 있다.
중간 반도체 패턴(MSP)의 상부 직경(DI2_a)은 중간 반도체 패턴(MSP)의 최소 직경(DI2_b)보다 클 수 있다. 중간 반도체 패턴(MSP)의 하부 직경(DI2_c)은 중간 반도체 패턴(MSP)의 최소 직경(DI2_b)보다 클 수 있다. 중간 반도체 패턴(MSP)의 최소 직경(DI2_b)은, 상부 반도체 패턴(USP)의 채널의 제1 두께(T1)보다 클 수 있다. 상부 반도체 패턴(USP)의 채널의 제1 두께(T1)는 2nm 내지 5nm일 수 있다. 중간 반도체 패턴(MSP)의 최소 직경(DI2_b)은 5nm 내지 15nm일 수 있다.
하부 반도체 패턴(LSP)은 제2 직경(DI2)보다 큰 제3 직경(DI3)을 가질 수 있다. 하부 반도체 패턴(LSP)의 제3 직경(DI3)은, 하부 반도체 막(LSL)의 바닥면에 가까워질수록 점진적으로 감소할 수 있다. 하부 반도체 패턴(LSP)은 그의 내부에 배치된 보이드(VD)를 포함할 수 있다.
매립 절연 패턴(VI)은 중간 반도체 패턴(MSP)을 사이에 두고 하부 반도체 패턴(LSP)으로부터 제3 방향(D3)으로 이격될 수 있다. 매립 절연 패턴(VI)의 최저점(LWP)은 하부 반도체 패턴(LSP)보다 높이 위치할 수 있다. 매립 절연 패턴(VI)의 최저점(LWP)은, 상부 반도체 막(USL)의 상면과 바닥면 사이의 레벨에 위치할 수 있다. 다른 예로, 도시되진 않았지만, 매립 절연 패턴(VI)의 최저점(LWP)은 상부 반도체 막(USL)의 상면보다 높은 레벨에 위치할 수 있다.
중간 반도체 패턴(MSP)과 상부 반도체 막(USL) 사이에 측벽 산화 패턴(SOP)이 개재될 수 있다. 하부 반도체 패턴(LSP)과 하부 반도체 막(LSL) 사이에 바닥 산화 패턴(BOP)이 개재될 수 있다. 측벽 산화 패턴(SOP) 및 바닥 산화 패턴(BOP) 각각은 실리콘 산화막을 포함할 수 있다.
소스 반도체 막(SSL)은, 중간 반도체 패턴(MSP) 및 하부 반도체 패턴(LSP)과 직접 접할 수 있다. 소스 반도체 막(SSL)은, 측벽 산화 패턴(SOP)의 아래에 배치되어 중간 반도체 패턴(MSP)과 접촉하는 목 커버 부(Neck cover portion, NEP)를 포함할 수 있다. 목 커버 부(NEP)는 수직 반도체 패턴(SP)의 병목(Bottleneck), 즉 중간 반도체 패턴(MSP)을 감쌀 수 있다. 다시 말하면, 목 커버 부(NEP)는 수직 반도체 패턴(SP)의 목을 감사는 스카프 형태를 가질 수 있다.
목 커버 부(NEP)는 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 목 커버 부(NEP)의 상부 폭(W1_a)은 그의 하부 폭(W1_b)보다 클 수 있다. 다시 말하면, 목 커버 부(NEP)의 폭(W1)은, 그의 상부에서 하부로 갈수록 점진적으로 작아질 수 있다.
상부 반도체 패턴(USP)의 내부를 채우는 매립 절연 패턴(VI)의 최저점(LWP)은, 상부 반도체 막(USL)의 바닥면보다 더 높은 레벨에 위치할 수 있다. 일 예로, 매립 절연 패턴(VI)의 최저점(LWP)은, 상부 반도체 막(USL)의 상면과 바닥면 사이의 레벨에 위치할 수 있다.
도 4a를 다시 참조하면, 수직 채널 구조체들(VS)의 하부들 내에 제공된 보이드들(VD)은, 서로 다른 크기를 가질 수 있다. 보이드들(VD)은, 서로 다른 위치에 존재할 수 있다. 예를 들어, 제1 수직 채널 구조체의 보이드(VD)는, 제1 수직 채널 구조체의 중심에 정렬될 수 있고, 제2 수직 채널 구조체의 보이드(VD)는 제2 수직 채널 구조체의 중심으로부터 수평적으로 오프셋될 수 있다. 제3 수직 채널 구조체의 보이드(VD)는 수직 절연 패턴(VP)과 접촉할 수 있다.
도 4a 및 도 5b를 참조하여, 더미 구조체의 하부 구조에 대해 보다 상세히 설명한다. 더미 구조체(DS)는, 상부(UPP), 하부(LWP) 및 이들 사이의 중간부(MDP)를 포함할 수 있다. 상부(UPP)는 상부 반도체 막(USL)의 상면보다 더 높은 레벨에 위치할 수 있다. 하부(LWP)는 상부 반도체 막(USL)의 바닥면보다 더 낮은 레벨에 위치할 수 있다. 중간부(MDP)는 상부 반도체 막(USL)과 실질적으로 동일한 레벨에 위치할 수 있다. 중간부(MDP)는 상부(UPP)와 하부(LWP)를 서로 연결할 수 있다.
더미 구조체(DS)의 상부(UPP)는 제4 직경(DI4)을 가질 수 있다. 더미 구조체(DS)의 중간부(MDP)는 제4 직경(DI4)보다 작은 제5 직경(DI5)을 가질 수 있다. 더미 구조체(DS)의 중간부(MDP)의 직경은 상부(UPP)에서 하부(LWP)로 갈수록 감소하다가 상부(UPP)와 하부(LWP) 사이에서 최소값(DI5_b)에 도달하고, 이후 하부(LWP)로 갈수록 증가할 수 있다. 다시 말하면, 더미 구조체(DS)의 중간부(MDP)는 병목 구조를 가질 수 있다.
중간부(MDP)의 상부 직경(DI5_a)은 중간부(MDP)의 최소 직경(DI5_b)보다 클 수 있다. 중간부(MDP)의 하부 직경(DI5_c)은 중간부(MDP)의 최소 직경(DI5_b)보다 클 수 있다.
더미 구조체(DS)의 하부(LWP)는 제5 직경(DI5)보다 큰 제6 직경(DI6)을 가질 수 있다. 더미 구조체(DS)의 하부(LWP)의 제6 직경(DI6)은, 하부 반도체 막(LSL)의 바닥면에 가까워질수록 점진적으로 감소할 수 있다. 더미 구조체(DS)의 하부(LWP)는 보이드(VD)를 포함할 수 있다. 더미 구조체(DS)의 보이드(VD)는, 앞서 도 5a를 참조하여 설명한 수직 채널 구조체(VS)의 보이드(VD)보다 더 클 수 있다.
더미 구조체(DS)의 중간부(MDP)와 상부 반도체 막(USL) 사이에 측벽 산화 패턴(SOP)이 개재될 수 있다. 측벽 산화 패턴(SOP)의 상면은 제1 절연막(IL1)에 의해 덮이고, 측벽 산화 패턴(SOP)의 바닥면은 제4 절연막(IL4)에 의해 덮일 수 있다. 측벽 산화 패턴(SOP)의 일 측벽은 상부 반도체 막(USL)의 측벽에 접하고, 측벽 산화 패턴(SOP)의 다른 측벽은 중간부(MDP)의 수직 절연 패턴(VP)과 접할 수 있다. 측벽 산화 패턴(SOP)의 상기 다른 측벽은 굴곡질 수 있다.
측벽 산화 패턴(SOP)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 측벽 산화 패턴(SOP)의 제2 폭(W2)은, 제1 절연막(IL1)에서 제4 절연막(IL4)으로 갈수록 증가하다가 제1 절연막(IL1)과 제4 절연막(IL4) 사이에서 최대값에 도달하고, 이후 제4 절연막(IL4)으로 갈수록 감소할 수 있다. 다시 말하면, 측벽 산화 패턴(SOP)의 제2 폭(W2)은 중간부(MDP)의 측벽 프로파일에 대응하여 변화할 수 있다.
측벽 산화 패턴(SOP)의 최대 폭(W2)은 3nm 내지 10nm일 수 있다. 한편, 앞서 도 5a를 참조하여 설명한 중간 반도체 패턴(MSP)의 최소 직경(DI2_b)은, 측벽 산화 패턴(SOP)의 최대 폭(W2)의 1 내지 3배일 수 있다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다. 도 12a, 도 12b 및 도 12c는 본 발명의 실시예에 따른 수직 채널 구조체를 형성하는 방법을 설명하기 위한 것으로, 도 10의 M 영역을 확대한 단면도들이다.
도 3 및 도 6을 참조하면, 제1 기판(SUB) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 및 주변 트랜지스터들(PTR) 상에 하부 배선들(INL)을 형성하는 것을 포함할 수 있다. 예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 제1 기판(SUB) 상에 활성 영역들을 정의하는 소자 분리막(DIL)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다. 주변 트랜지스터들(PTR) 및 하부 배선들(INL)을 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다.
제1 층간 절연막(ILD1) 상에 하부 반도체 막(LSL)이 형성될 수 있다. 예를 들어, 하부 반도체 막(LSL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 하부 반도체 막(LSL) 상에 하부 절연막(LIL)이 형성될 수 있다. 하부 절연막(LIL)을 형성하는 것은, 하부 반도체 막(LSL) 상에 제3 절연막(IL3), 하부 희생막(LHL) 및 제4 절연막(IL4)을 순차적으로 형성하는 것을 포함할 수 있다. 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
하부 희생막(LHL) 상에 상부 반도체 막(USL)이 콘포멀하게 형성될 수 있다. 예를 들어, 상부 반도체 막(USL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 앞서 도 4c를 참조하여 설명한 바와 같이, 연결 영역(CNR) 상의 상부 반도체 막(USL)의 일부는 하부 반도체 막(LSL)과 직접 접촉하도록 형성될 수 있다.
도 3 및 도 7을 참조하면, 상부 반도체 막(USL) 상에 몰드 구조체(MO)가 형성될 수 있다. 구체적으로, 상부 반도체 막(USL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 번갈아 적층하여, 몰드 구조체(MO)가 형성될 수 있다. 몰드 구조체(MO)의 최상부에 제2 절연막(IL2)이 형성될 수 있다.
제1 절연막들(IL1), 희생막들(HL), 및 제2 절연막(IL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 및 제2 절연막들(IL1, IL2)은 실리콘 산화막을 포함할 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
연결 영역(CNR) 상의 몰드 구조체(MO)에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 몰드 구조체(MO)에 사이클 공정을 수행하여 연결 영역(CNR) 상에 계단식 구조(STS)가 형성될 수 있다. 계단식 구조(STS)를 형성하는 것은, 몰드 구조체(MO) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 이용한 사이클을 복수 회 반복 수행하는 것을 포함할 수 있다. 하나의 사이클은, 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)의 일부를 식각하는 공정, 및 상기 마스크 패턴을 축소시키는 트리밍 공정을 포함할 수 있다.
몰드 구조체(MO) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2)을 형성하는 것은, 몰드 구조체(MO)를 덮는 절연막을 형성하는 것, 및 제2 절연막(IL2)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 3 및 도 8을 참조하면, 셀 어레이 영역(CAR) 상에 몰드 구조체(MO)를 관통하는 채널 홀들(CH)이 형성될 수 있다. 연결 영역(CNR) 상에 몰드 구조체(MO)를 관통하는 더미 홀들(DH)이 형성될 수 있다. 더미 홀들(DH)은 몰드 구조체(MO)의 계단식 구조(STS)를 관통할 수 있다. 채널 홀들(CH) 및 더미 홀들(DH) 각각은 하부 반도체 막(LSL)을 노출할 수 있다.
구체적으로 채널 홀들(CH) 및 더미 홀들(DH)을 형성하는 것은, 몰드 구조체(MO) 상에 홀들이 형성될 영역들을 정의하는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)를 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정을 포함할 수 있다.
평면적 관점에서, 채널 홀들(CH)은 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 채널 홀들(CH)의 평면적 배열에 대한 구체적인 설명은, 앞서 도 3을 참조하여 설명한 수직 채널 구조체들(VS)의 평면적 배열과 동일할 수 있다. 채널 홀들(CH) 각각의 최대 직경은, 더미 홀들(DH) 각각의 최대 직경보다 작을 수 있다.
도 3 및 도 9를 참조하면, 채널 홀들(CH) 및 더미 홀들(DH)을 통해 노출된 반도체 물질을 선택적을 산화시켜, 측벽 산화 패턴들(SOP) 및 바닥 산화 패턴들(BOP)이 형성될 수 있다.
구체적으로, 각각의 채널 및 더미 홀들(CH, DH)을 통해 상부 반도체 막(USL)의 측벽 및 하부 반도체 막(LSL)의 상면이 노출될 수 있다. 각각의 채널 및 더미 홀들(CH, DH) 상에 물을 이용한 습식 산화 공정, 또는 산소 또는 오존을 이용한 건식 산화 공정이 수행될 수 있다. 노출된 상부 반도체 막(USL)의 측벽이 산화되어, 측벽 산화 패턴(SOP)이 형성될 수 있다. 노출된 하부 반도체 막(LSL)의 상면이 산화되어, 바닥 산화 패턴(BOP)이 형성될 수 있다. 측벽 산화 패턴(SOP) 및 바닥 산화 패턴(BOP) 각각은 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 채널 홀(CH)의 하부에 측벽 산화 패턴(SOP)이 형성됨으로써, 채널 홀(CH)의 하부가 그의 직경이 감소했다가 증가하는 병목 구조(BNS)를 가질 수 있다.
도 3 및 도 10을 참조하면, 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 더미 홀들(DH) 내에 더미 구조체들(DS)이 각각 형성될 수 있다. 수직 채널 구조체들(VS) 및 더미 구조체들(DS) 각각의 상부에 도전 패드(PAD)가 형성될 수 있다. 구체적으로, 도 12a, 도 12b 및 도 12c를 참조하여 수직 채널 구조체(VS)를 형성하는 것에 대해 상세히 설명한다.
도 12a를 참조하면, 채널 홀(CH)의 내벽 상에 수직 절연 패턴(VP)이 콘포멀하게 형성될 수 있다. 수직 절연 패턴(VP)을 형성하는 것은, 채널 홀(CH) 내에 블록킹 절연막(BL), 전하 저장막(CL), 및 터널 절연막(TL)을 순차적으로 형성하는 것을 포함할 수 있다.
도 12b를 참조하면, 채널 홀(CH) 내의 수직 절연 패턴(VP) 상에 수직 반도체 패턴(SP)이 형성될 수 있다. 수직 반도체 패턴(SP)을 형성하는 것은, 채널 홀(CH) 내에 폴리실리콘 막을 형성하는 것을 포함할 수 있다. 폴리실리콘 막은 제2 두께(T2)로 콘포멀하게 증착될 수 있다.
채널 홀(CH)의 병목 구조(BNS)에 의해, 채널 홀(CH)의 하부는 폴리실리콘 막에 의해 채워질 수 있다. 병목 구조(BNS)를 채운 폴리실리콘 막은 중간 반도체 패턴(MSP)을 구성할 수 있다. 병목 구조(BNS) 아래에 폴리실리콘 막으로 채워진 하부 반도체 패턴(LSP)이 형성될 수 잇다. 폴리실리콘 막이 채널 홀(CH)의 하부를 완전히 채우지 못함으로써, 하부 반도체 패턴(LSP) 내에 보이드(VD)가 형성될 수 있다. 병목 구조(BNS) 위에 제2 두께(T2)의 폴리실리콘 막으로 이루어진 파이프 형태의 상부 반도체 패턴(USP)이 형성될 수 있다.
도 12c를 참조하면, 수직 반도체 패턴(SP) 상에 열처리 공정이 수행되어, 수직 반도체 패턴(SP)을 결정화시킬 수 있다. 이후 수직 반도체 패턴(SP) 상에 트림 공정이 수행되어, 상부 반도체 패턴(USP)의 제2 두께(T2)가 제1 두께(T1)로 얇아질 수 있다. 단, 중간 반도체 패턴(MSP)은 채널 홀(CH)의 병목 구조(BNS)를 완전히 채우고 있으므로, 상기 트림 공정에 의해 두께가 변화하지 않을 수 있다. 하부 반도체 패턴(LSP) 역시 중간 반도체 패턴(MSP)에 의해 보호되어, 그 두께가 변화하지 않을 수 있다. 이후, 채널 홀(CH) 내에 매립 절연 패턴(VI)이 형성될 수 있다.
도 3 및 도 10을 다시 참조하면, 더미 홀(DH) 내의 더미 구조체(DS)는 수직 채널 구조체(VS)와 동시에 형성될 수 있다. 다시 말하면, 더미 구조체(DS)를 형성하는 방법은, 앞서 도 12a, 도 12b 및 도 12c를 참조하여 설명한 수직 채널 구조체(VS)의 형성 방법과 실질적으로 동일할 수 있다.
도 3 및 도 11을 참조하면, 몰드 구조체(MO) 및 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 몰드 구조체(MO)를 패터닝하여, 몰드 구조체(MO)을 관통하는 커팅 홀들(미도시)이 형성될 수 있다. 상기 커팅 홀은, 앞서 도 3, 도 4b 및 도 4c를 참조하여 설명한 분리 구조체(SPS)에 대응할 수 있다.
커팅 홀은 하부 희생막(LHL)을 노출할 수 있다. 커팅 홀에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSL)으로 교체될 수 있다. 구체적으로, 커팅 홀에 의해 하부 희생막(LHL)이 선택적으로 제거될 수 있다. 하부 희생막(LHL)이 제거되면서, 수직 절연 패턴(VP)의 하부가 노출될 수 있다. 노출된 수직 절연 패턴(VP)의 하부가 선택적으로 제거할 수 있다. 이로써, 수직 반도체 패턴(SP)의 하부가 노출될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 제3 절연막(IL3) 및 제4 절연막(IL4)이 함께 제거될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 측벽 산화 패턴(SOP)의 일부 및 바닥 산화 패턴(BOP)의 일부도 함께 제거될 수 있다.
하부 절연막(LIL)이 제거된 공간에 소스 반도체 막(SSL)이 형성될 수 있다. 소스 반도체 막(SSL)은, 노출된 수직 반도체 패턴(SP)과 직접 접촉할 수 있다. 구체적으로, 도 5a를 다시 참조하면, 소스 반도체 막(SSL)은 중간 반도체 패턴(MSP) 및 하부 반도체 패턴(LSP)과 직접 접촉할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)은 제2 기판(SL)을 구성할 수 있다.
한편, 연결 영역(CNR)의 하부 희생막(LHL)은 제거되지 않을 수 있다. 이로써, 연결 영역(CNR)에 소스 반도체 막(SSL)이 형성되지 않을 수 있다.
도 3 및 도 4a 내지 도 4c를 다시 참조하면, 상기 커팅 홀에 의해 노출된 희생막들(HL)이 전극들(EL)로 각각 교체되어, 전극 구조체(ST)가 형성될 수 있다. 구체적으로, 커팅 홀을 통해 노출된 희생막들(HL)이 선택적으로 제거될 수 있다. 희생막들(HL)이 제거된 공간들 내에 전극들(EL)이 각각 형성될 수 있다. 이후 커팅 홀을 절연 물질로 채워, 커팅 홀 내에 분리 구조체가 형성될 수 있다.
셀 어레이 영역(CAR) 상에서, 제3 층간 절연막(ILD3)을 관통하여 도전 패드들(PAD)에 각각 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 연결 영역(CNR) 상에서, 제2 및 제3 층간 절연막들(ILD2, ILD3)을 관통하여 계단식 구조(STS)의 전극들(EL)에 각각 접속하는 셀 콘택 플러그들(PLG)이 형성될 수 있다. 제3 층간 절연막(ILD3) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BIL) 및 셀 콘택 플러그들(PLG)과 전기적으로 연결되는 상부 배선들(UIL)이 형성될 수 있다.
도 13a, 도 13b 및 도 13c는 본 발명의 비교예에 따른 수직 채널 구조체를 형성하는 방법을 설명하기 위한 단면도들이다. 앞서 도 9를 참조하여 설명한 측벽 산화 패턴(SOP) 및 바닥 산화 패턴(BOP)의 형성을 생략한 경우, 수직 채널 구조체의 형성 시 발생할 수 있는 공정 결함을 설명한다.
도 13a를 참조하면, 병목 구조가 없는 채널 홀(CH) 내에 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP) 상에 수직 반도체 패턴(SP)이 형성될 수 있다. 본 비교예에 따르면 채널 홀(CH)이 병목 구조를 가지지 않으므로, 수직 반도체 패턴(SP)은 일정한 두께(T1)로 채널 홀(CH) 내에 콘포멀하게 형성될 수 있다. 수직 반도체 패턴(SP) 상에 매립 절연 패턴(VI)이 형성될 수 있다.
도 13b를 참조하면, 하부 희생막(LHL)이 제거될 수 있다. 이어서, 수직 절연 패턴(VP)의 하부가 제거될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 제3 절연막(IL3) 및 제4 절연막(IL4)이 함께 제거될 수 있다. 수직 반도체 패턴(SP)은 상대적으로 얇은 두께(T1)로 형성되었으므로, 수직 절연 패턴(VP)의 하부를 제거하는 식각 공정 동안 수직 반도체 패턴(SP)에 틈(leak, LK)이 형성될 수 있다. 수직 반도체 패턴(SP)의 틈(LK)을 통해 식각 물질이 침투하여, 매립 절연 패턴(VI)의 일부가 제거될 수 있다.
도 13c를 참조하면, 하부 절연막(LIL)이 제거된 공간에 소스 반도체 막(SSL)이 형성될 수 있다. 소스 반도체 막(SSL)을 형성하는 동안, 수직 반도체 패턴(SP)의 틈(LK)을 통해 폴리실리콘이 매립 절연 패턴(VI)이 제거된 공간에도 형성될 수 있다. 매립 절연 패턴(VI)이 제거된 공간에 형성된 폴리실리콘은 내부 반도체 막(DSL)을 구성할 수 있다.
내부 반도체 막(DSL)은 소스 반도체 막(SSL)과 동일하게 n+ 폴리실리콘 막일 수 있다. 내부 반도체 막(DSL)은, 상부 반도체 막(USL) 위에 위치한 수직 반도체 패턴(SP)의 채널과 직접 접촉할 수 있다. 3차원 낸드 플래시 메모리 소자의 채널이 n형의 폴리실리콘과 직접 접촉함과 동시에 불순물이 채널로 확산되므로, 이는 소자의 불량을 유발할 수 있다.
반면 앞서 설명한 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법은, 측벽 산화 패턴(SOP)을 이용해 채널 홀(CH)에 병목 구조(BNS)를 형성할 수 있다. 이로써 채널 홀(CH)의 병목 구조(BNS)를 완전히 채우는 중간 반도체 패턴(MSP)이 형성될 수 있다. 소스 반도체 막(SSL)의 형성 시, 중간 반도체 패턴(MSP)은 n형의 폴리실리콘의 유입을 차단할 수 있다. 이로써, 앞서 설명한 공정 결함을 방지할 수 있어, 반도체 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 4a의 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 4a 및 도 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14를 참조하여, 본 발명의 다른 실시예에 따른 더미 구조체의 하부 구조에 대해 보다 상세히 설명한다.
더미 구조체(DS)의 수직 반도체 패턴(SP)은, 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 이들 사이의 중간 반도체 패턴(MSP)을 포함할 수 있다. 상부 반도체 패턴(USP)은 상부 반도체 막(USL)의 상면보다 더 높은 레벨에 위치할 수 있다. 하부 반도체 패턴(LSP)은 상부 반도체 막(USL)의 바닥면보다 더 낮은 레벨에 위치할 수 있다. 중간 반도체 패턴(MSP)은 상부 반도체 막(USL)과 실질적으로 동일한 레벨에 위치할 수 있다. 중간 반도체 패턴(MSP)은 측벽 산화 패턴(SOP)에 인접할 수 있다.
더미 구조체(DS)는, 수직 반도체 패턴(SP)의 내벽 상의 매립 절연 패턴(VI)을 포함할 수 있다. 매립 절연 패턴(VI)의 바닥면은 하부 반도체 패턴(LSP)의 바닥부에 접할 수 있다. 도 5b에 도시된 것과 달리, 본 실시예의 매립 절연 패턴(VI)은 하부 반도체 패턴(LSP)과 이격되지 않고 이와 접할 수 있다. 하부 반도체 패턴(LSP)의 내부 공간에 채워진 매립 절연 패턴(VI)은, 보이드(VD)를 포함할 수 있다.
더미 구조체(DS)의 상부 반도체 패턴(USP)은 제1 두께(T1)를 가질 수 있다. 더미 구조체(DS)의 하부 반도체 패턴(LSP)은 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있다. 다시 말하면, 더미 구조체(DS)의 수직 반도체 패턴(SP)의 두께는 상부 반도체 패턴(USP)에서 하부 반도체 패턴(LSP)으로 갈수록 두꺼워질 수 있다.
본 실시예에 따른 더미 구조체(DS)의 형성 방법은, 앞서 도 12c를 참조하여 설명한 바와 같이, 수직 반도체 패턴(SP) 상에 수행되는 트림 공정을 포함할 수 있다. 단 중간 반도체 패턴(MSP)의 병목 구조로 인해, 중간 반도체 패턴(MSP) 아래에 위치한 하부 반도체 패턴(LSP)은 트림 공정의 영향을 받지 않을 수 있다. 따라서, 하부 반도체 패턴(LSP)은 상대적으로 두꺼운 제2 두께(T2)를 가질 수 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 3 및 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 15를 참조하면, 제2 기판(SL) 상의 전극 구조체(ST)는, 제1 전극 구조체(ST1), 및 제1 전극 구조체(ST1) 상의 제2 전극 구조체(ST2)를 포함할 수 있다.
제1 전극 구조체(ST1)는, 제2 기판(SL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 제1 전극들(EL1)을 포함할 수 있다. 제1 전극 구조체(ST1)는, 적층된 제1 전극들(EL1)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 제1 전극 구조체(ST1)의 제1 절연막들(IL1) 및 제1 전극들(EL1)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 제1 전극 구조체(ST1)의 최상부에 제2 절연막(IL2)이 제공될 수 있다. 제2 절연막(IL2)은, 각각의 제1 절연막들(IL1)보다 두꺼울 수 있다.
제2 전극 구조체(ST2)는, 제1 전극 구조체(ST1) 상에 제3 방향(D3)으로 적층된 제2 전극들(EL2)을 포함할 수 있다. 제2 전극 구조체(ST2)는, 적층된 제2 전극들(EL2)을 서로 이격시키는 제3 절연막들(IL3)을 더 포함할 수 있다. 제2 전극 구조체(ST2)의 제3 절연막들(IL3) 및 제2 전극들(EL2)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 제2 전극 구조체(ST2)의 최상부에 제4 절연막(IL4)이 제공될 수 있다. 제4 절연막(IL4)은, 각각의 제3 절연막들(IL3)보다 두꺼울 수 있다.
수직 채널 구조체들(VS) 각각은, 제1 전극 구조체(ST1)를 관통하는 제1 수직 연장부, 제2 전극 구조체(ST2)를 관통하는 제2 수직 연장부, 및 제1 및 제2 수직 연장부들 사이의 제1 확장부(EXP1)를 포함할 수 있다. 제1 확장부(EXP1)는, 제2 절연막(IL2) 내에 제공될 수 있다. 수직 채널 구조체(VS)의 직경은, 제1 확장부(EXP1)에서 급격히 증가할 수 있다.
더미 구조체들(DS) 각각은, 제1 전극 구조체(ST1)를 관통하는 제1 수직 연장부, 제2 전극 구조체(ST2)를 관통하는 제2 수직 연장부, 및 제1 및 제2 수직 연장부들 사이의 제2 확장부(EXP2)를 포함할 수 있다. 제2 확장부(EXP2)는, 제2 절연막(IL2) 내에 제공될 수 있다. 더미 구조체(DS)의 직경은, 제2 확장부(EXP2)에서 급격히 증가할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 갖는 기판;
    상기 기판 상의 적층된 전극들을 포함하는 전극 구조체, 상기 전극 구조체는 상기 연결 영역 상에서 계단식 구조를 가지며;
    상기 셀 어레이 영역 상의 상기 전극 구조체를 관통하여, 상기 기판에 연결되는 수직 채널 구조체;
    상기 연결 영역 상에 제공되어 상기 계단식 구조를 관통하는 더미 구조체; 및
    상기 기판과 상기 더미 구조체 사이에 개재된 제1 측벽 산화 패턴을 포함하되,
    상기 더미 구조체는, 상기 기판 위에 위치하는 상부, 상기 제1 측벽 산화 패턴과 접하는 중간부, 및 상기 중간부 아래의 하부를 갖고,
    상기 중간부의 직경은 상기 상부에서 상기 하부로 갈수록 감소하다가 상기 상부와 상기 하부 사이에서 최소값에 도달하고, 이후 상기 하부로 갈수록 증가하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 수직 채널 구조체는, 상기 기판으로부터 수직하게 연장되는 수직 반도체 패턴을 포함하고,
    상기 수직 반도체 패턴은, 상기 기판에 연결되는 하부 반도체 패턴, 상기 하부 반도체 패턴 상의 상부 반도체 패턴, 및 상기 하부 반도체 패턴과 상기 상부 반도체 패턴 사이의 중간 반도체 패턴을 갖고,
    상기 중간 반도체 패턴의 직경은 상기 상부 반도체 패턴에서 상기 하부 반도체 패턴으로 갈수록 감소하다가 상기 상부 반도체 패턴과 상기 하부 반도체 패턴 사이에서 최소값에 도달하고, 이후 상기 하부 반도체 패턴으로 갈수록 증가하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 기판과 상기 수직 채널 구조체 사이에 개재된 제2 측벽 산화 패턴을 더 포함하되,
    상기 기판은 순차적으로 적층된 하부 반도체 막, 소스 반도체 막 및 상부 반도체 막을 포함하고,
    상기 제2 측벽 산화 패턴은 상기 상부 반도체 막과 상기 중간 반도체 패턴 사이에 개재되는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 소스 반도체 막은 상기 하부 반도체 패턴 및 상기 중간 반도체 패턴과 접촉하고,
    상기 소스 반도체 막은, 상기 제2 측벽 산화 패턴 아래에 제공되어 상기 중간 반도체 패턴과 접촉하는 목 커버 부를 가지며,
    상기 목 커버 부의 상부 폭은 그의 하부 폭보다 큰 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 상부 반도체 패턴은, 상기 적층된 전극들 중 최하부의 전극에 인접하는 채널을 갖고,
    상기 중간 반도체 패턴의 상기 직경의 최소값은, 상기 채널의 두께보다 큰 반도체 메모리 소자.
  6. 제2항에 있어서,
    상기 수직 채널 구조체는, 상기 수직 반도체 패턴과 상기 적층된 전극들 사이에 개재된 수직 절연 패턴을 더 포함하고,
    상기 수직 절연 패턴은, 데이터 저장막을 포함하는 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 하부 반도체 패턴은, 그의 내부에 제1 보이드를 포함하고,
    상기 더미 구조체의 상기 하부는, 그의 내부에 제2 보이드를 포함하며,
    상기 제2 보이드는 상기 제1 보이드보다 큰 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 측벽 산화 패턴의 폭은, 상기 중간부의 직경 변화에 대응하여 변화하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 기판과 상기 더미 구조체의 상기 하부 사이에 개재된 바닥 산화 패턴을 더 포함하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 더미 구조체는, 상기 기판으로부터 수직하게 연장되는 수직 반도체 패턴을 포함하고,
    상기 상부의 상기 수직 반도체 패턴은 제1 두께를 갖고,
    상기 하부의 상기 수직 반도체 패턴은 제2 두께를 가지며,
    상기 제1 두께는 상기 제2 두께보다 작은 반도체 메모리 소자.
  11. 제1항에 있어서,
    상기 수직 채널 구조체와 전기적으로 연결되는 비트 라인;
    상기 계단식 구조와 전기적으로 연결되는 상부 배선; 및
    상기 기판 아래에 제공된 주변 회로 구조체를 더 포함하는 반도체 메모리 소자.
  12. 기판;
    상기 기판 상의 적층된 전극들을 포함하는 전극 구조체; 및
    상기 전극 구조체를 관통하여, 상기 기판에 연결되는 수직 채널 구조체를 포함하되,
    상기 수직 채널 구조체는, 상기 기판으로부터 수직하게 연장되는 수직 반도체 패턴을 포함하고,
    상기 수직 반도체 패턴은, 상기 기판에 연결되는 하부 반도체 패턴, 상기 하부 반도체 패턴 상의 상부 반도체 패턴, 및 상기 하부 반도체 패턴과 상기 상부 반도체 패턴 사이의 중간 반도체 패턴을 갖고,
    상기 중간 반도체 패턴은 상기 적층된 전극들 중 최하부의 전극보다 아래에 위치하고,
    상기 수직 채널 구조체는, 상기 상부 반도체 패턴의 내벽 상의 매립 절연 패턴을 더 포함하며,
    상기 매립 절연 패턴의 최저점은 상기 최하부의 전극보다 낮은 레벨에 위치하며,
    상기 매립 절연 패턴은, 상기 중간 반도체 패턴을 사이에 두고 상기 하부 반도체 패턴으로부터 이격되는 반도체 소자.
  13. 제12항에 있어서,
    상기 중간 반도체 패턴의 직경은 상기 상부 반도체 패턴에서 상기 하부 반도체 패턴으로 갈수록 감소하다가 상기 상부 반도체 패턴과 상기 하부 반도체 패턴 사이에서 최소값에 도달하고, 이후 상기 하부 반도체 패턴으로 갈수록 증가하는 반도체 메모리 소자.
  14. 제12항에 있어서,
    상기 기판은 순차적으로 적층된 하부 반도체 막, 소스 반도체 막 및 상부 반도체 막을 포함하고,
  15. 제12항에 있어서,
    상기 하부 반도체 패턴은, 그의 내부에 보이드를 포함하는 반도체 메모리 소자.
  16. 제12항에 있어서,
    상기 기판과 상기 수직 채널 구조체 사이에 개재된 측벽 산화 패턴을 더 포함하되,
    상기 기판은 순차적으로 적층된 하부 반도체 막, 소스 반도체 막 및 상부 반도체 막을 포함하고,
    상기 제2 측벽 산화 패턴은 상기 상부 반도체 막과 상기 중간 반도체 패턴 사이에 개재되는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 소스 반도체 막은 상기 하부 반도체 패턴 및 상기 중간 반도체 패턴과 접촉하고,
    상기 소스 반도체 막은, 상기 중간 반도체 패턴과 접촉하는 목 커버 부를 가지며,
    상기 목 커버 부의 상부 폭은 그의 하부 폭보다 큰 반도체 메모리 소자.
  18. 제12항에 있어서,
    상기 상부 반도체 패턴은 상기 최하부의 전극에 인접하는 채널을 갖고,
    상기 중간 반도체 패턴의 최소 직경은, 상기 채널의 두께보다 큰 반도체 메모리 소자.
  19. 제12항에 있어서,
    상기 수직 채널 구조체는, 상기 수직 반도체 패턴과 상기 적층된 전극들 사이에 개재된 수직 절연 패턴을 더 포함하고,
    상기 수직 절연 패턴은, 데이터 저장막을 포함하는 반도체 메모리 소자.
  20. 제12항에 있어서,
    상기 기판과 상기 하부 반도체 패턴 사이에 개재된 바닥 산화 패턴을 더 포함하는 반도체 메모리 소자.
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