KR20210032592A - 3차원 반도체 메모리 소자 - Google Patents

3차원 반도체 메모리 소자 Download PDF

Info

Publication number
KR20210032592A
KR20210032592A KR1020190113457A KR20190113457A KR20210032592A KR 20210032592 A KR20210032592 A KR 20210032592A KR 1020190113457 A KR1020190113457 A KR 1020190113457A KR 20190113457 A KR20190113457 A KR 20190113457A KR 20210032592 A KR20210032592 A KR 20210032592A
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor
layer
contact plug
vertical
Prior art date
Application number
KR1020190113457A
Other languages
English (en)
Inventor
손용훈
김재훈
박광호
송현지
이경희
정승재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190113457A priority Critical patent/KR20210032592A/ko
Priority to US16/857,507 priority patent/US11462554B2/en
Priority to CN202010902350.2A priority patent/CN112510049A/zh
Publication of KR20210032592A publication Critical patent/KR20210032592A/ko
Priority to US17/940,441 priority patent/US20230005948A1/en

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L27/1157—
    • H01L27/11573—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 메모리 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 반도체 막; 상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체; 상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극 구조체의 상기 전극이 한 쌍의 전극들로 수평적으로 분리되며; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 포함한다.

Description

3차원 반도체 메모리 소자{Three dimensional semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 신뢰성이 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 반도체 막; 상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체; 상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극 구조체의 상기 전극이 한 쌍의 전극들로 수평적으로 분리되며; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 포함할 수 있다. 평면적 관점에서, 상기 분리 구조체의 일 측벽은 돌출부 및 함몰부를 포함하고, 상기 돌출부는, 상기 분리 구조체의 상기 제1 방향으로 연장되는 중심 라인으로부터 멀어지는 방향으로 돌출되고, 상기 함몰부는, 상기 중심 라인을 향하여 함몰될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 반도체 막; 상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체; 상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극 구조체의 상기 전극이 한 쌍의 전극들로 수평적으로 분리되며; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 포함할 수 있다. 평면적 관점에서, 상기 분리 구조체의 일 측벽은 돌출부 및 함몰부를 포함하고, 상기 돌출부는, 상기 분리 구조체의 상기 제1 방향으로 연장되는 중심 라인으로부터 멀어지는 방향으로 돌출되고, 상기 함몰부는, 상기 중심 라인을 향하여 함몰될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 주변 회로 구조체, 상기 회로 구조체는 상기 기판 상의 주변 트랜지스터, 상기 주변 트랜지스터 상의 주변 배선, 및 상기 주변 트랜지스터와 상기 주변 배선을 전기적으로 연결하는 주변 콘택을 포함하고; 상기 주변 회로 구조체 상의 식각 정지막; 상기 식각 정지막 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공된 반도체 막; 상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체; 상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극들 중 제1 전극이 한 쌍의 전극들로 수평적으로 분리되며; 상기 전극 구조체의 계단식 구조를 관통하는 셀 콘택 플러그, 상기 셀 콘택 플러그는 상기 전극들 중 제2 전극과 전기적으로 연결되고; 상기 전극 구조체를 덮는 제2 층간 절연막; 상기 제1 및 제2 층간 절연막들을 관통하여 상기 주변 회로 구조체의 상기 주변 배선에 전기적으로 연결되는 관통 콘택; 및 상기 제2 층간 절연막 상의 비트 라인 및 연결 배선을 포함할 수 있다. 상기 수직 채널 구조체는: 상단이 오픈된 파이프 형태의 수직 반도체 패턴; 및 상기 수직 반도체 패턴과 상기 전극들 중 제3 전극 사이에 개재된 데이터 저장막을 포함하는 수직 절연 패턴을 포함하고, 상기 비트 라인은 상기 수직 반도체 패턴과 전기적으로 연결되고, 상기 연결 배선은 상기 관통 콘택과 전기적으로 연결되며, 상기 분리 구조체의 상면, 상기 수직 채널 구조체의 상면, 상기 셀 콘택 플러그의 상면, 및 상기 관통 콘택의 상면은 서로 공면을 이룰 수 있다.
본 발명의 반도체 메모리 소자의 제조 방법에 따르면, 수직 채널 구조체들, 분리 구조체들, 셀 콘택 플러그들 및 관통 콘택을 정의하는 고 종횡비의 홀들 이 동시에 형성될 수 있다. 한번의 공정으로 복수개의 구조체들을 형성할 수 있으므로, 반도체 메모리 소자의 제조 공정이 단순화되고 제조 비용이 줄어들 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다.
도 14a, 도 14b 및 도 14c는 도 8의 트렌치를 형성하는 방법을 설명하기 위한 평면도들이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다.
도 16a 및 도 16b는 각각 도 15의 M 영역 및 N 영역을 확대한 단면도들이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 수직적으로 연결하는 관통 콘택(미도시)을 포함할 수 있다. 평면적 관점에서, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS)와 중첩될 수 있다.
본 발명의 실시예들에서, 주변 회로 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로들, 및 주변 로직 회로들을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들은 반도체 기판 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함할 수 있다. 구체적으로, 셀 어레이 구조체(CS)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 3은 도 2의 I-I'선에 따른 단면도이다.
도 2 및 도 3을 참조하면, 기판(SUB) 상에 주변 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 주변 회로 구조체(PS) 상에 전극 구조체(ST)을 포함하는 셀 어레이 구조체(CS)가 배치될 수 있다. 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(SUB)은 소자 분리막(ST)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 회로 구조체(PS)는, 기판(SUB)의 활성 영역들 상에 배치되는 복수개의 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)은, 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로, 및 주변 로직 회로를 구성할 수 있다. 주변 배선들(PIL)이 주변 콘택들(PCNT)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다.
기판(SUB) 상에, 주변 트랜지스터들(PTR), 주변 콘택들(PCNT) 및 주변 배선들(PIL)을 덮는 제1 층간 절연막(ILD1)이 제공될 수 있다. 제1 층간 절연막(ILD1)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)에 대해 보다 상세히 설명한다.
제1 층간 절연막(ILD1) 상에 식각 정지막(ESL)이 제공될 수 있다. 식각 정지막(ESL) 상에 제2 층간 절연막(ILD2)이 제공될 수 있다. 제2 층간 절연막(ILD2) 내에 반도체 막(SL)이 제공될 수 있다. 반도체 막(SL)은 셀 어레이 구조체(CS)의 셀 어레이 영역(CAR) 내에 제공될 수 있다. 반도체 막(SL)의 일부는, 셀 어레이 구조체(CS)의 연결 영역(CNR) 내에 제공될 수 있다.
반도체 막(SL)은, 하부 반도체 막(LSL), 하부 반도체 막(LSL) 상의 소스 반도체 막(SSL), 및 소스 반도체 막(SSL) 상의 상부 반도체 막(USL)을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL), 및 상부 반도체 막(USL)은 서로 수직적으로 중첩될 수 있다. 소스 반도체 막(SSL)은 하부 반도체 막(LSL)과 상부 반도체 막(USL) 사이에 개재될 수 있다. 소스 반도체 막(SSL)에 의해, 하부 반도체 막(LSL)과 상부 반도체 막(USL)은 서로 전기적으로 연결될 수 있다
구체적으로, 하부 반도체 막(LSL)은 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다. 하부 반도체 막(LSL)은, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일 예로, 하부 반도체 막(LSL)은 불순물이 도핑된 n형의 폴리실리콘막을 포함할 수 있다.
본 발명의 다른 실시예로, 도시되진 않았지만, 하부 반도체 막(LSL) 아래에 금속을 포함하는 도전막이 제공될 수 있다. 상기 도전막을 통해 반도체 막(SL)의 저항을 줄일 수 있다.
소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 반도체 물질을 포함할 수 있고, 상기 반도체 물질에 관한 설명은 하부 반도체 막(LSL)에서 설명한 것과 실질적으로 동일할 수 있다. 일 예로, 소스 반도체 막(SSL)은 불순물이 도핑된 n형의 폴리실리콘막을 포함할 수 있다. 상부 반도체 막(USL)은 불순물이 도핑된 n형의 폴리실리콘막을 포함할 수 있다. 소스 반도체 막(SSL)의 불순물의 농도는 하부 반도체 막(LSL)의 불순물의 농도와 다를 수 있다. 상부 반도체 막(USL)의 불순물의 농도는 하부 반도체 막(LSL)의 불순물의 농도와 다를 수 있다.
반도체 막(SL) 상에 전극 구조체(ST)가 제공될 수 있다. 전극 구조체(ST)는, 상부 반도체 막(USL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 전극들(EL)을 포함할 수 있다. 전극 구조체(ST)는, 적층된 전극들(EL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 전극 구조체(ST)의 제1 절연막들(IL1) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
전극 구조체(ST)는, 셀 어레이 구조체(CS)의 셀 어레이 영역(CAR) 상에서 셀 어레이 구조체(CS)의 연결 영역(CNR) 상으로 연장될 수 있다. 전극 구조체(ST)는, 연결 영역(CNR) 상에서 계단식 구조(STS)를 가질 수 있다. 즉, 연결 영역(CNR) 상의 전극 구조체(ST)의 높이는, 셀 어레이 영역(CAR)에서 멀어질수록 감소할 수 있다.
전극 구조체(ST)는, 그의 내부에 몰드 구조체(MO)를 더 포함할 수 있다. 몰드 구조체(MO)는 계단식 구조(STS) 내에 제공될 수 있다. 몰드 구조체(MO)는, 제2 층간 절연막(ILD2) 상에 제3 방향(D3)으로 적층된 희생막들(HL)을 포함할 수 있다. 몰드 구조체(MO)는, 적층된 희생막들(HL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 제1 몰드 구조체(MO1)의 제1 절연막들(IL1) 및 희생막들(HL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
몰드 구조체(MO)의 희생막들(HL)은 계단식 구조를 가질 수 있다. 즉, 연결 영역(CNR) 상의 몰드 구조체(MO)의 높이는, 셀 어레이 영역(CAR)에서 멀어질수록 감소할 수 있다.
몰드 구조체(MO)의 희생막(HL)은, 동일 레벨에 위치하는 셀 어레이 영역(CAR)의 전극(EL)과 연결 영역(CNR)의 전극(EL)을 서로 물리적으로 연결할 수 있다. 다시 말하면, 동일 레벨에 위치하는 셀 어레이 영역(CAR)의 전극(EL)과 연결 영역(CNR)의 전극(EL) 사이에 희생막(HL)이 개재될 수 있다.
희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연 물질을 포함할 수 있다. 몰드 구조체(MO)의 희생막들(HL) 및 제1 절연막들(IL1)은 모두 절연 물질을 포함하므로, 몰드 구조체(MO)는 절연체일 수 있다.
전극 구조체(ST)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 전극 구조체(ST)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
전극들(EL)은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상의 전극 구조체(ST)는 제2 절연막(IL2)을 더 포함할 수 있다. 제2 절연막(IL2)은 셀 어레이 영역(CAR) 상에만 선택적으로 제공되고, 연결 영역(CNR) 상에는 제공되지 않을 수 있다. 제2 절연막(IL2)의 두께는, 제1 절연막(IL1)의 두께보다 더 클 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)과 동일한 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(IL2)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 전극 구조체(ST)를 관통하는 복수개의 수직 채널 구조체들(VS)이 제공될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 각각의 수직 채널 구조체들(VS)은, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다.
수직 절연 패턴(VP)은, 전극 구조체(ST)와 수직 반도체 패턴(SP) 사이에 개재될 수 있다. 수직 절연 패턴(VP)은, 전극 구조체(ST)의 상면으로부터 하부 반도체 막(LSL)을 향하여 수직하게 연장될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된(opened) 파이프 형태(pipe-shaped)를 가질 수 있다. 수직 반도체 패턴(SP)은, 수직 절연 패턴(VP)의 내벽을 덮을 수 있다. 수직 반도체 패턴(SP)은, 수직 절연 패턴(VP)과 함께 하부 반도체 막(LSL)을 향하여 연장될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 반도체 패턴(SP)의 내부를 매립 절연 패턴(VI)이 채울 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 예를 들어, 수직 절연 패턴(VP)은 낸드 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 전극(EL)과 수직 반도체 패턴(SP) 사이의 상기 전하 저장막은, 낸드 플래시 메모리 소자에 있어서 데이터가 저장되는 영역일 수 있다. 상기 전하 저장막에 저장되는 데이터는, 전극(EL)과 수직 반도체 패턴(SP) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
예를 들어, 전하 저장막은, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막을 포함할 수 있다.
수직 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 채널 구조체들(VS)은 불순물이 도핑된 반도체이거나 또는 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor)일 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(SP)은, 낸드 셀 스트링을 구성하는 트랜지스터들의 채널로 사용될 수 있다.
각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는, 수직 반도체 패턴(SP)의 상면 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PAD)의 측벽은, 수직 절연 패턴(VP)의 내벽과 접촉할 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)를 통하여, 비트라인 콘택 플러그(BPLG)가 수직 반도체 패턴(SP)에 전기적으로 연결될 수 있다.
각각의 수직 채널 구조체들(VS)은 제1 직경(DI1)을 가질 수 있다. 제1 직경(DI1)은, 수직 채널 구조체(VS)의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다. 수직 채널 구조체(VS)의 상부에서 제1 직경(DI1)은 최대 값을 가질 수 있다.
소스 반도체 막(SSL)은, 수직 반도체 패턴들(SP) 각각의 하부 측벽과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은 복수개의 수직 반도체 패턴들(SP)을 서로 전기적으로 연결할 수 있다. 결론적으로, 수직 반도체 패턴들(SP), 소스 반도체 막(SSL), 하부 반도체 막(LSL) 및 상부 반도체 막(USL)이 함께 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 3차원 낸드 플래시 메모리 소자일 수 있다. 반도체 막(SL) 상의 전극 구조체(ST)에 낸드 셀 스트링들이 집적될 수 있다. 전극 구조체(ST), 및 이를 관통하는 수직 채널 구조체들(VS)은, 반도체 막(SL) 상에 3차원적으로 배열되는 메모리 셀들을 구성할 수 있다. 전극 구조체(ST)의 전극들(EL)은 트랜지스터들의 게이트 전극들로 이용될 수 있다.
복수개의 분리 구조체들(SPS)이 전극 구조체(ST)를 관통할 수 있다. 분리 구조체들(SPS)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 예를 들어, 분리 구조체들(SPS)에 의해, 전극 구조체(ST)의 하나의 전극(EL)이 복수개의 전극들(EL)로 수평적으로 분리될 수 있다. 분리 구조체들(SPS)에 의해 분리된 복수개의 전극들(EL)은 제1 방향(D1)으로 배열될 수 있다. 분리 구조체들(SPS)에 의해 분리된 복수개의 전극들(EL)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 분리 구조체들(SPS)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
도 2를 다시 참조하면, 평면적 관점에서, 분리 구조체(SPS)의 측벽(SW)은 올록볼록 할 수 있다. 구체적으로, 분리 구조체(SPS)의 측벽(SW)은 돌출부(PP) 및 함몰부(SS)를 포함할 수 있다. 돌출부(PP)는 분리 구조체(SPS)의 중심 라인(CEL)으로부터 멀어지는 방향으로 돌출될 수 있다. 예를 들어, 돌출부(PP)는 분리 구조체(SPS)의 중심 라인(CEL)으로부터 제2 방향(D2)으로 돌출될 수 있다. 함몰부(SS)는, 돌출부(PP)로부터 분리 구조체(SPS)의 중심 라인(CEL)을 향하여 함몰될 수 있다.
양 측벽들(SW)의 양 돌출부들(PP)에 의해, 분리 구조체(SPS)의 제1 방향(D1)으로의 최대 폭(W1)이 정의될 수 있다. 양 측벽들(SW)의 양 함몰부들(SS)에 의해, 분리 구조체(SPS)의 제1 방향(D1)으로의 최소 폭(W2)이 정의될 수 있다. 분리 구조체(SPS)의 최대 폭(W1)은, 수직 채널 구조체(VS)의 상부의 제1 직경(DI1)보다 클 수 있다.
도 2 및 도 3을 다시 참조하면, 반도체 막(SL) 및 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 제3 층간 절연막(ILD3)은, 전극 구조체(ST)의 계단식 구조(STS)를 덮을 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 제공될 수 있다.
연결 영역(CNR) 상에 셀 콘택 플러그들(PLG)이 제공될 수 있다. 셀 콘택 플러그(PLG)는, 계단식 구조(STS)의 전극(EL) 및 상기 전극(EL) 아래의 몰드 구조체(MO)를 관통할 수 있다. 앞서 설명한 바와 같이, 몰드 구조체(MO)는 절연체이므로, 하나의 셀 콘택 플러그(PLG)는 하나의 전극(EL)과 연결될 수 있다.
각각의 셀 콘택 플러그들(PLG)은 제2 직경(DI2)을 가질 수 있다. 제2 직경(DI2)은, 셀 콘택 플러그(PLG)의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다. 셀 콘택 플러그(PLG)의 상부에서 제2 직경(DI2)은 최대 값을 가질 수 있다. 셀 콘택 플러그(PLG)의 상부의 제2 직경(DI2)은, 수직 채널 구조체(VS)의 상부의 제1 직경(DI1)보다 클 수 있다.
셀 콘택 플러그들(PLG)은, 제1 셀 콘택 플러그(PLG1) 및 제2 셀 콘택 플러그(PLG2)를 포함할 수 있다. 제1 셀 콘택 플러그(PLG1)는 전극 구조체(ST)의 계단식 구조(STS)를 관통하여 반도체 막(SL)을 향해 연장될 수 있다. 제1 셀 콘택 플러그(PLG1)와 상부 반도체 막(USL) 사이에 절연 패턴(IP)이 개재될 수 있다. 절연 패턴(IP)에 의해 제1 셀 콘택 플러그(PLG1)가 반도체 막(SL)으로부터 절연될 수 있다.
제2 셀 콘택 플러그(PLG2)는 전극 구조체(ST)의 계단식 구조(STS)를 관통하여 주변 회로 구조체(PS)를 향해 연장될 수 있다. 제2 셀 콘택 플러그(PLG2)는, 제2 층간 절연막(ILD2) 및 식각 정지막(ESL)을 더 관통하여, 최상부의 주변 배선(PIL)에 접속될 수 있다. 결과적으로, 전극(EL)과 최상부의 주변 배선(PIL)이 제2 셀 콘택 플러그(PLG2)에 의해 서로 전기적으로 연결될 수 있다.
기판(SUB)의 관통 콘택 영역(TVR) 상에 적어도 하나의 관통 콘택(TVS)이 제공될 수 있다. 관통 콘택(TVS)은, 제3 층간 절연막(ILD3), 제2 층간 절연막(ILD2) 및 식각 정지막(ESL)을 관통하여, 최상부의 주변 배선(PIL)에 접속될 수 있다. 평면적 관점에서, 관통 콘택(TVS)은 관통 콘택 영역(TVR) 내에 제공될 수 있다. 관통 콘택 영역(TVR)은, 전극 구조체(ST)의 계단식 구조(STS)와 제2 방향(D2)으로 인접할 수 있다.
관통 콘택(TVS)은 제3 직경(DI3)을 가질 수 있다. 제3 직경(DI3)은, 관통 콘택(TVS)의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다. 관통 콘택(TVS)의 상부에서 제3 직경(DI3)은 최대 값을 가질 수 있다. . 관통 콘택(TVS)의 상부의 제3 직경(DI3)은, 수직 채널 구조체(VS)의 상부의 제1 직경(DI1)보다 클 수 있다.
제4 층간 절연막(ILD4) 상에 복수개의 비트 라인들(BL) 및 복수개의 연결 배선들(CL)이 제공될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제4 층간 절연막(ILD4) 내에 비트라인 콘택 플러그들(BPLG)이 제공될 수 있다. 비트라인 콘택 플러그들(BPLG)은 수직 채널 구조체들(VS) 상부의 도전 패드들(PAD)에 각각 접속될 수 있다. 각각의 비트 라인들(BL)은, 비트라인 콘택 플러그(BPLG)를 통해 수직 반도체 패턴(SP)과 전기적으로 연결될 수 있다.
제4 층간 절연막(ILD4) 내에 비아들(VI)이 제공될 수 있다. 적어도 하나의 연결 배선(CL)은 비아(VI)를 통해 제1 셀 콘택 플러그(PLG1)와 전기적으로 연결될 수 있다. 적어도 하나의 연결 배선(CL)은 비아(VI)를 통해 관통 콘택(TVS)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 수직 채널 구조체들(VS)의 상면들, 분리 구조체들(SPS)의 상면들, 셀 콘택 플러그들(PLG)의 상면들, 및 관통 콘택(TVS)의 상면은 서로 공면을 이룰 수 있다. 예를 들어, 수직 채널 구조체들(VS)의 상면들, 분리 구조체들(SPS)의 상면들, 셀 콘택 플러그들(PLG)의 상면들, 및 관통 콘택(TVS)의 상면은, 제3 층간 절연막(ILD3)의 상면과 공면을 이룰 수 있다.
도 4 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다. 도 14a, 도 14b 및 도 14c는 도 8의 트렌치를 형성하는 방법을 설명하기 위한 평면도들이다.
도 2 및 도 4를 참조하면, 기판(SUB) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 기판(SUB) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 주변 트랜지스터들(PTR) 상에 주변 배선들(PIL)을 형성하는 것, 주변 트랜지스터들(PTR)과 주변 배선들(PIL)을 연결하는 주변 콘택들(PCNT)을 형성하는 것, 및 제1 층간 절연막(ILD1)을 형성하는 것을 포함할 수 있다.
예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 기판(SUB) 상에 활성 영역들을 정의하는 소자 분리막(ST)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다.
제1 층간 절연막(ILD1) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2) 내에 하부 반도체 막(LSL)이 형성될 수 있다. 하부 반도체 막(LSL)은 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다.
하부 반도체 막(LSL) 상에 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)이 형성될 수 있다. 평면적 관점에서, 하부 희생막(LHL)은 하부 반도체 막(LSL)과 중첩될 수 있다. 예를 들어, 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
하부 희생막(LHL) 상에 상부 반도체 막(USL)이 형성될 수 있다. 평면적 관점에서, 상부 반도체 막(USL)은 하부 반도체 막(LSL)과 중첩될 수 있다. 상부 반도체 막(USL)의 상면은, 제2 층간 절연막(ILD2)의 상면과 공면을 이룰 수 있다. 상부 반도체 막(USL)은 반도체 물질을 포함할 수 있다.
상부 반도체 막(USL) 상에 몰드 구조체(MO)가 형성될 수 있다. 구체적으로, 상부 반도체 막(USL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 수직적으로 번갈아 적층하여, 몰드 구조체(MO)가 형성될 수 있다. 몰드 구조체(MO)의 최상부에 제2 절연막(IL2)이 형성될 수 있다.
제1 절연막들(IL1), 희생막들(HL), 및 제2 절연막(IL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
몰드 구조체(MO)에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)는, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 몰드 구조체(MO)에 사이클 공정을 수행하여 연결 영역(CNR)에 계단식 구조(STS)가 형성될 수 있다.
계단식 구조(STS)를 형성하는 것은, 몰드 구조체(MO) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 이용한 사이클을 복수 회 반복 수행하는 것을 포함할 수 있다. 하나의 사이클은, 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)의 일부를 식각하는 공정, 및 상기 마스크 패턴을 축소시키는 트리밍 공정을 포함할 수 있다.
몰드 구조체(MO) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3)을 형성하는 것은, 몰드 구조체(MO)를 덮는 두꺼운 절연막을 형성하는 것, 및 제2 절연막(IL2)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 2 및 도 5를 참조하면, 기판(SUB)의 전면 상에 패터닝 공정을 수행하여, 고 종횡비(high aspect ratio)를 갖는 제1 내지 제5 홀들(HO1-HO5)이 형성될 수 있다. 상기 패터닝 공정은, 몰드 구조체(MO) 및 제3 층간 절연막(ILD3) 상에 복수개의 개구부들을 갖는 하드 마스크를 형성하는 것, 및 상기 하드 마스크를 식각 마스크로 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
제1 내지 제5 홀들(HO1-HO5)은 서로 동일한 직경을 갖도록 형성될 수 있다. 제1 내지 제5 홀들(HO1-HO5) 각각은, 그의 상부에서 제1 직경(DI1)을 가질 수 있다.
제1 내지 제3 홀들(HO1, HO2, HO3)은 상부 반도체 막(USL) 상에 형성될 수 있다. 제1 내지 제3 홀들(HO1, HO2, HO3)은 몰드 구조체(MO)를 관통하여, 상부 반도체 막(USL)을 노출할 수 있다. 제1 내지 제3 홀들(HO1, HO2, HO3)의 바닥들은 서로 동일한 제1 레벨(LV1)에 위치할 수 있다.
제4 및 제5 홀들(HO4, HO5)은 제2 층간 절연막(ILD2) 상에 형성될 수 있다. 제5 홀(HO5)은 관통 콘택 영역(TVR) 내에 형성될 수 있다. 제4 및 제5 홀들(HO4, HO5)은 몰드 구조체(MO), 제2 층간 절연막(ILD2) 및 식각 정지막(ESL)을 관통하여 최상부의 주변 배선(PIL)을 노출할 수 있다. 제4 및 제5 홀들(HO4, HO5)의 바닥들은 서로 동일한 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 낮을 수 있다.
상기 제1 내지 제5 홀들(HO1-HO5)을 형성하는 상기 이방성 식각 공정의 식각 레시피를 조절하여, 제1 내지 제3 홀들(HO1, HO2, HO3)의 식각은 상부 반도체 막(USL)에서 멈추도록 조절될 수 있다. 제4 및 제5 홀들(HO4, HO5)의 식각은 최상부의 주변 배선(PIL)에서 멈추도록 조절할 수 있다. 다시 말하면, 하나의 이방성 식각 공정에 의해 서로 다른 바닥 레벨을 갖는 홀들(HO1-HO5)이 형성될 수 있다. 상기 이방성 식각 공정은, 상부 반도체 막(USL)과 제2 층간 절연막(ILD2)간의 식각 선택비를 이용할 수 있다.
도 2 및 도 6을 참조하면, 제1 내지 제5 홀들(HO1-HO5) 내에 희생 물질(SAC)이 채워질 수 있다. 제1 홀들(HO1) 내의 희생 물질(SAC)을 선택적으로 제거하여, 제1 홀들(HO1)을 오픈시킬 수 있다. 희생 물질(SAC)이 제거된 제1 홀들(HO1) 상에 이방성 식각 공정을 추가로 수행하여, 제1 홀들(HO1)의 바닥들(HO1B)이 제3 레벨(LV3)에 도달할 수 있다. 제3 레벨(LV3)은 제1 레벨(LV1)보다 낮을 수 있다. 제3 레벨(LV3)은, 하부 반도체 막(LSL)의 바닥면과 상면 사이에 위치할 수 있다. 다시 말하면, 제1 홀들(HO1)이 더 식각되어, 제1 홀들(HO1)은 하부 반도체 막(LSL)을 노출할 수 있다.
도 2 및 도 7을 참조하면, 제1 홀들(HO1) 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 구체적으로, 수직 채널 구조체(VS)를 형성하는 것은, 제1 홀(HO1)의 내벽 상에 수직 절연막, 수직 반도체막, 및 매립 절연막을 순차적으로 형성하는 것, 및 제2 절연막(IL2)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 수직 절연막 및 상기 수직 반도체막은 콘포멀하게 형성될 수 있다.
제1 홀(HO1)의 내벽을 덮는 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다.
수직 절연 패턴(VP)의 내벽을 덮는 수직 반도체 패턴(SP)이 형성될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)에 의해, 수직 반도체 패턴(SP)은 상부 반도체 막(USL) 및 하부 반도체 막(LSL)과 이격될 수 있다.
수직 반도체 패턴(SP)의 내부를 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 수직 절연 패턴(VP), 수직 반도체 패턴(SP) 및 매립 절연 패턴(VI)은 수직 채널 구조체(VS)를 구성할 수 있다. 수직 채널 구조체들(VS) 각각의 상부에 도전 패드(PAD)가 형성될 수 있다.
도 2 및 도 8 및 도 14a를 참조하면, 제2 홀들(HO2) 내의 희생 물질(SAC)을 선택적으로 제거하여, 제2 홀들(HO2)을 오픈시킬 수 있다. 제2 홀들(HO2)은 제2 방향(D2)으로 배열될 수 있다.
도 2 및 도 8 및 도 14b를 참조하면, 희생 물질(SAC)이 제거된 제2 홀들(HO2) 상에 등방성 식각 공정을 수행하여, 각각의 제2 홀들(HO2)을 확장시킬 수 있다. 상기 등방성 식각 공정으로 인해 제2 방향(D2)으로 배열된 제2 홀들(HO2)이 서로 연결되어, 제2 방향(D2)으로 연장되는 트렌치(TR)를 구성할 수 있다.
트렌치들(TR)은 몰드 구조체(MO)를 관통할 수 있다. 트렌치들(TR)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 트렌치들(TR)에 의해, 몰드 구조체(MO)의 하나의 희생막(HL)이 복수개의 희생막들(HL)로 수평적으로 분리될 수 있다. 평면적 관점에서, 트렌치(TR)의 측벽(SW)은 올록볼록 할 수 있다. 트렌치(TR)의 측벽(SW)은 돌출부(PP) 및 함몰부(SS)를 포함할 수 있다.
본 발명의 다른 실시예로, 도 14c를 참조하면, 도 14b에 비해 제2 홀들(HO2) 상에 등방성 식각 공정을 더 많이 수행하면, 평면적 관점에서, 트렌치(TR)가 라인 형태로 형성될 수 있다. 다시 말하면, 트렌치(TR)의 측벽(SW)이 직선 형태를 가질 수 있다. 이후, 트렌치(TR) 내에 형성되는 분리 구조체(SPS) 역시 평면적 관점에서 라인 형태를 가질 수 있다.
도 2 및 도 9를 참조하면, 트렌치(TR)의 내측벽 상에 측벽 스페이서(SSP)가 형성될 수 있다. 측벽 스페이서(SSP)를 형성하는 것은, 트렌치(TR)의 내측벽 상에 절연막을 형성하는 것, 및 트렌치(TR)의 바닥이 노출될 때까지 상기 절연막을 이방성 식각하는 것을 포함할 수 있다.
트렌치(TR) 상에 이방성 식각 공정을 수행하여, 트렌치(TR)로부터 하부 반도체 막(LSL)으로 연장되는 리세스(RES)가 형성될 수 있다. 이로써, 트렌치(TR)는 하부 반도체 막(LSL)을 노출할 수 있다. 트렌치(TR)는 제3 절연막(IL3)의 내측벽, 하부 희생막(LHL)의 내측벽, 및 제4 절연막(IL4)의 내측벽을 노출할 수 있다.
도 2 및 도 10을 참조하면, 트렌치(TR)에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSL)으로 교체될 수 있다. 구체적으로, 제1 트렌치들(TR1)에 의해 노출된 하부 희생막(LHL)이 선택적으로 제거될 수 있다. 하부 희생막(LHL)이 제거되면서, 수직 채널 구조체들(VS) 각각의 수직 절연 패턴(VP)의 하부가 노출될 수 있다.
노출된 수직 절연 패턴(VP)의 하부를 선택적으로 제거할 수 있다. 이로써, 수직 반도체 패턴(SP)의 하부가 노출될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 제3 절연막(IL3) 및 제4 절연막(IL4)이 함께 제거될 수 있다.
제3 절연막(IL3), 하부 희생막(LHL) 및 제4 절연막(IL4)이 제거된 공간에 소스 반도체 막(SSL)이 형성될 수 있다. 소스 반도체 막(SSL)은, 노출된 수직 반도체 패턴(SP)의 하부와 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 그 아래의 하부 반도체 막(LSL)과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 그 위의 상부 반도체 막(USL)과 직접 접촉할 수 있다. 상부 반도체 막(USL), 소스 반도체 막(SSL), 및 하부 반도체 막(LSL)은 반도체 막(SL)을 구성할 수 있다.
후속으로, 트렌치(TR) 내의 측벽 스페이서(SSP)가 선택적으로 제거될 수 있다. 이로써, 트렌치(TR)에 의해 희생막들(HL)의 내측벽들이 노출될 수 있다.
도 2 및 도 11을 참조하면, 트렌치(TR)에 의해 노출된 희생막들(HL)이 전극들(EL)로 각각 교체될 수 있다. 구체적으로, 트렌치(TR)를 통해 노출된 희생막들(HL)이 선택적으로 제거될 수 있다. 각각의 희생막들(HL)이 제거된 공간에 전극(EL)이 형성될 수 있다. 교체된 전극들(EL)은 전극 구조체(ST)를 구성할 수 있다. 연결 영역(CNR) 상에, 제거되지 않은 희생막들(HL)이 몰드 구조체(MO)를 구성할 수 있다.
도 2 및 도 12를 참조하면, 제3 및 제4 홀들(HO3, HO4) 내의 희생 물질(SAC)을 선택적으로 제거하여, 제3 및 제4 홀들(HO3, HO4)을 오픈시킬 수 있다. 희생 물질(SAC)이 제거된 제3 및 제4 홀들(HO3, HO4) 상에 등방성 식각 공정을 수행하여, 각각의 제3 및 제4 홀들(HO3, HO4)을 확장시킬 수 있다. 이로써, 제3 및 제4 홀들(HO3, HO4) 각각은, 그의 상부에서 제2 직경(DI2)을 가질 수 있다. 제2 직경(DI2)은, 앞서 도 5를 참조하여 설명한 제1 직경(DI1)보다 클 수 있다.
제3 홀들(HO3)에 의해 노출된 상부 반도체 막(USL) 상에 산화 공정을 수행하여, 제3 홀(HO3)의 하부를 채우는 절연 패턴(IP)이 형성될 수 있다. 제3 및 제4 홀들(HO3, HO4) 내에 도전 물질을 채워, 제1 및 제2 셀 콘택 플러그들(PLG1, PLG2)이 각각 형성될 수 있다.
도 2 및 도 13을 참조하면, 제5 홀(HO5) 내의 희생 물질(SAC)을 선택적으로 제거하여, 제5 홀(HO5)을 오픈시킬 수 있다. 희생 물질(SAC)이 제거된 제5 홀(HO5) 상에 등방성 식각 공정을 수행하여, 제5 홀(HO5)을 확장시킬 수 있다. 이로써, 제5 홀(HO5)은, 그의 상부에서 제3 직경(DI3)을 가질 수 있다. 제3 직경(DI3)은, 앞서 도 5를 참조하여 설명한 제1 직경(DI1)보다 클 수 있다. 제5 홀(HO5) 내에 도전 물질을 채워, 관통 콘택(TVS)이 형성될 수 있다.
도 2 및 도 3을 다시 참조하면, 몰드 구조체(MO) 및 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 제4 층간 절연막(ILD4) 내에 비트라인 콘택 플러그들(BPLG) 및 비아들(VI)이 형성될 수 있다. 제4 층간 절연막(ILD4) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL) 및 비아들(VI)과 전기적으로 연결되는 연결 배선들(CL)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 수직 채널 구조체들(VS), 분리 구조체들(SPS), 셀 콘택 플러그들(PLG) 및 관통 콘택(TVS)을 정의하는 고 종횡비의 제1 내지 제5 홀들(HO1-HO5)이 동시에 형성될 수 있다. 한번의 공정으로 복수개의 구조체들을 형성할 수 있으므로, 반도체 메모리 소자의 제조 공정이 단순화되고 제조 비용이 줄어들 수 있다. 제1 내지 제5 홀들(HO1-HO5)이 동시에 형성됨으로써, 수직 채널 구조체들(VS)의 상면들, 분리 구조체들(SPS)의 상면들, 셀 콘택 플러그들(PLG)의 상면들, 및 관통 콘택(TVS)의 상면은 서로 공면을 이룰 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다. 도 16a 및 도 16b는 각각 도 15의 M 영역 및 N 영역을 확대한 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 15, 도 16a 및 도 16b를 참조하면, 각각의 수직 채널 구조체들(VS)은, 하부 채널 구조체(VSa) 및 하부 채널 구조체(VSa), 상의 상부 채널 구조체(VSb)를 포함할 수 있다. 각각의 분리 구조체들(SPS)은, 하부 분리 구조체(SPSa) 및 하부 분리 구조체(SPSa) 상의 상부 분리 구조체(SPSb)를 포함할 수 있다. 각각의 셀 콘택 플러그들(PLG)은, 하부 콘택 플러그(PLGa), 및 하부 콘택 플러그(PLGa) 상의 상부 콘택 플러그(PLGb)를 포함할 수 있다. 관통 콘택(TVS)은, 하부 관통 콘택(TVSa), 및 하부 관통 콘택(TVSa) 상의 상부 관통 콘택(TVSb)을 포함할 수 있다.
하부 채널 구조체(VSa)의 상면, 하부 분리 구조체(SPSa)의 상면, 하부 콘택 플러그(PLGa)의 상면, 및 하부 관통 콘택(TVSa)의 상면은 서로 공면을 이룰 수 있다. 다시 말하면, 하부 채널 구조체(VSa)의 상면, 하부 분리 구조체(SPSa)의 상면, 하부 콘택 플러그(PLGa)의 상면, 및 하부 관통 콘택(TVSa)의 상면은 모두 동일한 제4 레벨(LV4)에 위치할 수 있다.
상부 채널 구조체(VSb)의 상면, 상부 분리 구조체(SPSb)의 상면, 상부 콘택 플러그(PLGb)의 상면, 및 상부 관통 콘택(TVSb)의 상면은 서로 공면을 이룰 수 있다.
하부 채널 구조체(VSa)의 상부의 직경(DI1a)은 상부 채널 구조체(VSb)의 하부의 직경(DI1b)보다 클 수 있다. 수직 채널 구조체(VS)의 직경은, 하부 채널 구조체(VSa)와 상부 채널 구조체(VSb) 사이의 경계에서 급격하게 변할 수 있다.
하부 분리 구조체(SPSa)의 상부의 폭(W1a)은 상부 분리 구조체(SPSb)의 하부의 폭(W1b)보다 클 수 있다. 분리 구조체(SPS)의 폭은, 하부 분리 구조체(SPSa)와 상부 분리 구조체(SPSb) 사이의 경계에서 급격하게 변할 수 있다.
하부 콘택 플러그(PLGa)의 상부의 직경(DI2a)은 상부 콘택 플러그(PLGb)의 하부의 직경(DI2b)보다 클 수 있다. 셀 콘택 플러그(PLG)의 직경은, 하부 콘택 플러그(PLGa)와 상부 콘택 플러그(PLGb) 사이의 경계에서 급격하게 변할 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 4 내지 도 14b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 17을 참조하면, 상부 반도체 막(USL) 상에 제1 몰드 구조체(MO1)가 형성될 수 있다. 구체적으로, 상부 반도체 막(USL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 수직적으로 번갈아 적층하여, 제1 몰드 구조체(MO1)가 형성될 수 있다. 제1 몰드 구조체(MO1)에 계단식 구조(STS)가 형성될 수 있다. 제1 몰드 구조체(MO1)의 계단식 구조(STS)를 덮는 제3 층간 절연막(ILD3)이 형성될 수 있다.
기판(SUB)의 전면 상에 패터닝 공정을 수행하여, 고 종횡비를 갖는 제1 내지 제5 홀들(HO1-HO5)이 형성될 수 있다. 제1 내지 제4 홀들(HO1-HO4)은 제1 몰드 구조체(MO1)를 관통할 수 있다.
도 2 및 도 18을 참조하면, 제1 내지 제5 홀들(HO1-HO5) 내에 희생 물질(SAC)이 채워질 수 있다. 제1 몰드 구조체(MO1) 및 제3 층간 절연막(ILD3) 상에 제2 몰드 구조체(MO2)가 형성될 수 있다. 구체적으로, 제1 몰드 구조체(MO1) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 수직적으로 번갈아 적층하여, 제2 몰드 구조체(MO2)가 형성될 수 있다. 제2 몰드 구조체(MO2)의 최상부에 제2 절연막(IL2)이 형성될 수 있다. 제2 몰드 구조체(MO2)에 계단식 구조(STS)가 형성될 수 있다. 제2 몰드 구조체(MO2)의 계단식 구조(STS)를 덮는 추가 층간 절연막(ILD3a)이 형성될 수 있다.
기판(SUB)의 전면 상에 패터닝 공정을 수행하여, 고 종횡비를 갖는 제1 내지 제5 홀들(HO1-HO5)이 추가로 형성될 수 있다. 제1 내지 제5 홀들(HO1-HO5)은, 기 형성된 제1 내지 제5 홀들(HO1-HO5)의 희생 물질들(SAC)을 각각 노출할 수 있다. 이후 수행되는 공정은, 앞서 도 6 내지 도 13을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상의 반도체 막;
    상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고;
    상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체;
    상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극 구조체의 상기 전극이 한 쌍의 전극들로 수평적으로 분리되며;
    상기 전극 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 포함하되,
    평면적 관점에서, 상기 분리 구조체의 일 측벽은 돌출부 및 함몰부를 포함하고,
    상기 돌출부는, 상기 분리 구조체의 상기 제1 방향으로 연장되는 중심 라인으로부터 멀어지는 방향으로 돌출되고,
    상기 함몰부는, 상기 중심 라인을 향하여 함몰되는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 분리 구조체의 상기 일 측벽은 올록볼록한 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 돌출부에 의해, 상기 분리 구조체의 제2 방향으로의 최대 폭이 정의되고,
    상기 함몰부에 의해, 상기 분리 구조체의 상기 제2 방향으로의 최소 폭이 정의되며,
    상기 제2 방향은 상기 제1 방향에 교차하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 최대 폭은, 상기 수직 채널 구조체의 상부의 직경보다 큰 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 수직 채널 구조체는,
    상단이 오픈된 파이프 형태의 수직 반도체 패턴; 및
    상기 수직 반도체 패턴과 상기 전극 사이에 개재된 데이터 저장막을 포함하는 수직 절연 패턴을 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 전극 구조체의 상기 전극들 및 이들을 관통하는 상기 수직 채널 구조체는 3차원적으로 배열되는 메모리 셀들을 구성하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 반도체 막은, 하부 반도체 막, 상부 반도체 막, 및 상기 하부 반도체 막과 상기 상부 반도체 막 사이에 개재된 소스 반도체 막을 포함하고,
    상기 수직 채널 구조체는 상기 소스 반도체 막에 연결되는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 전극 구조체의 계단식 구조를 관통하는 셀 콘택 플러그를 더 포함하되,
    상기 셀 콘택 플러그는 상기 전극 구조체의 상기 전극들 중 어느 하나와 전기적으로 연결되는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 셀 콘택 플러그는 상기 주변 회로 구조체의 주변 배선에 접속되는 반도체 메모리 소자.
  10. 제8항에 있어서,
    상기 셀 콘택 플러그는 상기 반도체 막을 향하여 연장되고,
    상기 셀 콘택 플러그와 상기 반도체 막 사이에 절연 패턴이 개재되는 반도체 메모리 소자.
  11. 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상의 반도체 막;
    상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고;
    상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체;
    상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체에 의해 상기 전극 구조체의 상기 전극이 한 쌍의 전극들로 수평적으로 분리되며;
    상기 전극 구조체의 계단식 구조를 관통하는 셀 콘택 플러그;
    상기 전극 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 포함하되,
    상기 분리 구조체는, 하부 분리 구조체 및 상기 하부 분리 구조체 상의 상부 분리 구조체를 포함하고,
    상기 하부 분리 구조체의 상부의 폭은, 상기 상부 분리 구조체의 하부의 폭보다 큰 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 수직 채널 구조체는, 하부 채널 구조체 및 상기 하부 채널 구조체 상의 상부 채널 구조체를 포함하고,
    상기 하부 채널 구조체의 상부의 폭은, 상기 상부 채널 구조체의 하부의 폭보다 크며,
    상기 하부 분리 구조체의 상면 및 상기 하부 채널 구조체의 상면은 동일한 레벨에 위치하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 셀 콘택 플러그는, 하부 콘택 플러그 및 상기 하부 콘택 플러그 상의 상부 콘택 플러그를 포함하고,
    상기 하부 콘택 플러그의 상부의 폭은, 상기 상부 콘택 플러그의 하부의 폭보다 크며,
    상기 하부 콘택 플러그의 상면은, 상기 하부 채널 구조체의 상기 상면과 동일한 레벨에 위치하는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 관통 콘택은, 하부 관통 콘택 및 상기 하부 관통 콘택 상의 상부 관통 콘택을 포함하고,
    상기 하부 관통 콘택의 상부의 폭은, 상기 하부 관통 콘택의 하부의 폭보다 큰 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 분리 구조체는 제1 방향으로 연장되고,
    평면적 관점에서, 상기 분리 구조체의 일 측벽은 복수개의 돌출부들을 포함하며,
    각각의 상기 돌출부는, 상기 제1 방향에 교차하는 제2 방향으로 돌출되는 메모리 소자.
  16. 기판 상의 주변 회로 구조체, 상기 회로 구조체는 상기 기판 상의 주변 트랜지스터, 상기 주변 트랜지스터 상의 주변 배선, 및 상기 주변 트랜지스터와 상기 주변 배선을 전기적으로 연결하는 주변 콘택을 포함하고;
    상기 주변 회로 구조체 상의 식각 정지막;
    상기 식각 정지막 상의 제1 층간 절연막;
    상기 제1 층간 절연막 내에 제공된 반도체 막;
    상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고;
    상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체;
    상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극들 중 제1 전극이 한 쌍의 전극들로 수평적으로 분리되며;
    상기 전극 구조체의 계단식 구조를 관통하는 셀 콘택 플러그, 상기 셀 콘택 플러그는 상기 전극들 중 제2 전극과 전기적으로 연결되고;
    상기 전극 구조체를 덮는 제2 층간 절연막;
    상기 제1 및 제2 층간 절연막들을 관통하여 상기 주변 회로 구조체의 상기 주변 배선에 전기적으로 연결되는 관통 콘택; 및
    상기 제2 층간 절연막 상의 비트 라인 및 연결 배선을 포함하되,
    상기 수직 채널 구조체는:
    상단이 오픈된 파이프 형태의 수직 반도체 패턴; 및
    상기 수직 반도체 패턴과 상기 전극들 중 제3 전극 사이에 개재된 데이터 저장막을 포함하는 수직 절연 패턴을 포함하고,
    상기 비트 라인은 상기 수직 반도체 패턴과 전기적으로 연결되고,
    상기 연결 배선은 상기 관통 콘택과 전기적으로 연결되며,
    상기 분리 구조체의 상면, 상기 수직 채널 구조체의 상면, 상기 셀 콘택 플러그의 상면, 및 상기 관통 콘택의 상면은 서로 공면을 이루는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 반도체 막은, 하부 반도체 막, 상부 반도체 막, 및 상기 하부 반도체 막과 상기 상부 반도체 막 사이에 개재된 소스 반도체 막을 포함하고,
    상기 수직 반도체 패턴은 상기 소스 반도체 막에 연결되는 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 전극 구조체의 계단식 구조는, 상기 제2 전극 아래의 몰드 구조체를 포함하고,
    상기 몰드 구조체는 절연체이며,
    상기 셀 콘택 플러그는, 상기 제2 전극 및 상기 몰드 구조체를 관통하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 셀 콘택 플러그의 최대 직경은, 상기 수직 채널 구조체의 최대 직경보다 큰 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 관통 콘택의 최대 직경은, 상기 수직 채널 구조체의 최대 직경보다 큰 반도체 메모리 소자.
KR1020190113457A 2019-09-16 2019-09-16 3차원 반도체 메모리 소자 KR20210032592A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190113457A KR20210032592A (ko) 2019-09-16 2019-09-16 3차원 반도체 메모리 소자
US16/857,507 US11462554B2 (en) 2019-09-16 2020-04-24 Three-dimensional semiconductor memory device with concave convex separation structures
CN202010902350.2A CN112510049A (zh) 2019-09-16 2020-09-01 半导体存储器件
US17/940,441 US20230005948A1 (en) 2019-09-16 2022-09-08 Three-dimensional semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190113457A KR20210032592A (ko) 2019-09-16 2019-09-16 3차원 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
KR20210032592A true KR20210032592A (ko) 2021-03-25

Family

ID=74867896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190113457A KR20210032592A (ko) 2019-09-16 2019-09-16 3차원 반도체 메모리 소자

Country Status (3)

Country Link
US (2) US11462554B2 (ko)
KR (1) KR20210032592A (ko)
CN (1) CN112510049A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200145102A (ko) * 2019-06-20 2020-12-30 삼성전자주식회사 수직형 반도체 소자
KR20210052934A (ko) * 2019-11-01 2021-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20220019901A (ko) * 2020-08-10 2022-02-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11889691B2 (en) * 2021-03-24 2024-01-30 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102044823B1 (ko) 2013-02-25 2019-11-15 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US10381371B2 (en) * 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102608180B1 (ko) 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
US10797067B2 (en) 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
CN108807405B (zh) 2018-06-12 2020-10-27 长江存储科技有限责任公司 三维存储器及其制作方法
US10622450B2 (en) 2018-06-28 2020-04-14 Intel Corporation Modified floating gate and dielectric layer geometry in 3D memory arrays
US11101284B2 (en) * 2018-12-18 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing etch stop structures and methods of making the same

Also Published As

Publication number Publication date
US20210082941A1 (en) 2021-03-18
CN112510049A (zh) 2021-03-16
US20230005948A1 (en) 2023-01-05
US11462554B2 (en) 2022-10-04

Similar Documents

Publication Publication Date Title
KR102333021B1 (ko) 반도체 장치
US11785768B2 (en) Three-dimensional semiconductor memory devices
KR20210032592A (ko) 3차원 반도체 메모리 소자
US11930639B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR20180096878A (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
US20210384220A1 (en) Three-dimensional semiconductor memory devices
CN112310089A (zh) 三维半导体存储器件
US11778834B2 (en) Three-dimensional (3D) semiconductor memory device
US11716854B2 (en) Three-dimensional semiconductor memory device
KR20170130009A (ko) 3차원 반도체 장치
US20230240074A1 (en) Three-dimensional semiconductor memory devices
KR20210063527A (ko) 3차원 반도체 메모리 장치
US20240015970A1 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR102532490B1 (ko) 반도체 소자 및 이의 제조 방법
CN112234069A (zh) 三维半导体装置
KR102640872B1 (ko) 3차원 반도체 장치
US11711920B2 (en) Three-dimensional semiconductor memory devices
US20220254792A1 (en) Semiconductor memory device and method for fabricating the same
US11626417B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR20170042451A (ko) 반도체 소자 및 이의 제조 방법
KR20210117392A (ko) 3차원 반도체 메모리 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal