KR102608180B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 제1 적층물을 형성하는 단계; 상기 제1 적층물을 관통하는 제1 홀들 및 상기 제1 홀들 사이에 위치된 제1 슬릿을 형성하는 단계; 상기 제1 홀들 내의 채널 패턴들 및 제1 슬릿 내의 더미 채널 패턴을 형성하는 단계; 상기 제1 슬릿 내의 더미 채널 패턴을 선택적으로 제거하는 단계; 및 상기 제1 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 전자 장치의 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성을 향상시키고 제조 수율을 개선하기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 제1 적층물을 형성하는 단계; 상기 제1 적층물을 관통하는 제1 홀들 및 상기 제1 홀들 사이에 위치된 제1 슬릿을 형성하는 단계; 상기 제1 홀들 내의 채널 패턴들 및 제1 슬릿 내의 더미 채널 패턴을 형성하는 단계; 상기 제1 슬릿 내의 더미 채널 패턴을 선택적으로 제거하는 단계; 및 상기 제1 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막들 및 절연막들이 교대로 적층된 제1 적층물을 형성하는 단계; 상기 제1 적층물을 관통하는 제1 홀들 및 상기 제1 홀들 사이에 위치된 제1 슬릿을 형성하는 단계; 제1 적층물 상에, 희생막들 및 절연막들이 교대로 적층된 제2 적층물을 형성하는 단계; 상기 제2 적층물을 관통하고 상기 제1 홀들과 연결된 제2 홀들 및 상기 제1 슬릿과 연결된 제2 슬릿을 형성하는 단계; 상기 제1 및 제2 홀들 내의 채널 패턴들 및 상기 제1 및 제2 슬릿들 내의 더미 채널 패턴을 형성하는 단계; 상기 더미 채널 패턴을 선택적으로 제거하는 단계; 및 상기 제1 및 제2 슬릿들을 통해 상기 희생막들을 도전막들로 대체하는 단계를 포함한다.
적층물을 관통하는 홀과 슬릿을 동시에 형성하므로, 패턴이 균일하게 분포하게 된다. 따라서, 종횡비가 큰 구조의 홀 및 슬릿을 균일한 프로파일로 형성할 수 있다. 또한, 홀 내의 채널 패턴이 상부와 하부가 균일한 폭을 갖게 되므로, 적층된 메모리 셀들이 균일한 특성을 갖게 된다. 또한, 홀 및 슬릿의 폭을 감소시킬 수 있으므로, 메모리의 집적도를 향상시킬 수 있다.
도 1a 내지 도 8a 및 도 1b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 8a 및 도 1b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 각 번호의 a도는 레이아웃이고 각 번호의 b도는 단면도이다.
도 1a 및 도 1b를 참조하면, 제1 물질막들(11) 및 제2 물질막들(12)이 교대로 적층된 제1 적층물(ST1)을 형성한다. 예를 들어, 소스 구조, 파이프 구조 등의 하부 구조물이 형성된 기판(미도시됨) 상에 제1 적층물(ST1)을 형성한다. 기판은 메모리 스트링이 위치되는 셀 영역과 메모리 스트링을 구동하기 위한 회로가 위치되는 주변 영역을 포함할 수 있으며, 제1 적층물(ST1)은 셀 영역에 위치될 수 있다. 또한, 제1 적층물(ST1)은 적층된 메모리 셀 들을 형성하기 위한 셀 구조물일 수 있다.
제1 물질막들(11)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것이고, 제2 물질막들(12)은 적층된 도전막들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(11) 중 최상부 적어도 하나의 제1 물질막(11)은 상부 선택 라인이고, 최하부 적어도 하나의 제1 물질막(11)은 하부 선택 라인이고, 나머지 제1 물질막들(11)은 워드라인일 수 있다. 이러한 경우, 메모리 스트링이 기판 상에 수직으로 배열될 수 있다. 또는, 제1 물질막들 중 최상부 적어도 하나의 제1 물질막(11)은 선택 라인이고, 최하부 적어도 하나의 제1 물질막(11)은 파이프 게이트이고, 나머지 제1 물질막들은 워드라인일 수 있다. 이러한 경우, 메모리 스트링이 기판 상에 U형태 또는 W형태로 배열될 수 있다.
제1 물질막들(11)은 제2 물질막들(12)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(11)은 질화물 등의 희생 물질을 포함하고, 제2 물질막들(12)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(11)은 폴리실리콘, 텅스텐 등의 도전 물질을 포함하고, 제2 물질막들(12)은 산화물 등의 절연 물질을 포함할 수 있다. 또 다른 예로, 제1 물질막들(11)은 도프드 폴리실리콘 등의 도전 물질을 포함하고, 제2 물질막들(12)은 언도프드 폴리실리콘 등의 희생 물질을 포함할 수 있다.
이어서, 제1 적층물(ST1) 상에 제1 마스크 패턴(13)을 형성한다. 제1 마스크 패턴(13)은 복수의 개구부들(OP1, OP2)을 포함하며, 개구부들(OP1, OP2)이 균일한 간격으로 분포될 수 있다. 예를 들어, 제1 개구부들(OP1)은 원형, 타원형, 사각형, 다각형 등의 단면을 갖는 홀일 수 있고, 제2 개구부(OP2)는 일 방향으로 확장된 라인 형태의 단면을 갖는 슬릿일 수 있다. 또한, 제2 개구부(OP2)는 제1 개구부들(OP1)의 사이에 위치될 수 있다. 제1 마스크 패턴(13)은 종횡비가 큰 구조를 패터닝하기 위한 베리어로 사용되므로, 식각 공정에서의 손실(loss)을 고려하여 충분한 두께로 형성된다.
도 2a 및 도 2b를 참조하면, 제1 마스크 패턴(13)을 베리어로 제1 적층물(ST)을 식각하여 제1 홀들(H1) 및 제1 슬릿(SL1)을 형성한다. 여기서, 제1 홀들(H1)과 제1 슬릿(SL1)은 동시에 형성되며, 실질적으로 동일한 깊이로 형성된다. 예를 들어, 제1 홀들(H1)과 제1 슬릿(SL1)은 제1 물질막들(11)을 모두 노출시키는 깊이로 형성된다. 여기서, "실질적으로 동일한"은 수치가 일치하는 것 뿐만 아니라 공정상의 오차가 포함된 범위에 속하는 것을 의미한다.
만약, 제1 홀들(H1)과 제1 슬릿(SL1)을 별도의 식각 공정을 형성하면, 식각 공정시 패턴 균일도가 낮아진다. 일부 영역에 제1 홀들(H1)이 밀집되고 일부 영역에는 제1 홀들(H)이 위치되지 않기 때문에, 패턴 밀도에 따라 제1 홀들(H1)의 프로파일이 변하게 된다. 특히, 종횡비가 큰 구조로 제1 홀들(H1)을 형성할 경우, 제1 홀들(H1)의 상부 폭과 하부 폭 차이가 증가하게 되고, 제1 홀들(H1)의 식각 깊이가 불균일해진다. 따라서, 제1 홀들(H1)의 폭이 하부로 갈수록 폭이 감소되는 것을 고려하여 상부 폭을 증가시켜야 한다. 반면에, 본 발명의 일 실시예에 따르면, 균일하게 분포된 제1 홀들(H1)과 제1 슬릿(SL1)을 동시에 형성하므로, 균일한 프로파일의 제1 홀들(H1) 및 제1 슬릿(SL1)을 형성할 수 있다. 따라서, 제1 홀들(H1) 및 제1 슬릿(SL1)의 폭을 감소시킬 수 있다.
또한, 제1 홀들(H1) 및 제1 슬릿(SL1)을 형성하기 위한 식각 공정에서, 제1 마스크 패턴(13)이 일부 두께 손실될 수 있다. 여기서, 제1 마스크 패턴(13)이 손실되는 양은 패턴의 밀도에 따라 영향을 받게 되는데, 패턴의 밀도가 높을수록 손실양이 많고 패턴의 밀도가 낮을수록 손실양이 적다. 만약, 제1 홀들(H1)과 제1 슬릿(SL1)을 별도의 식각 공정으로 형성하면, 패턴의 밀도에 따라 제1 마스크 패턴(13)이 불균일하게 손실된다. 또한, 제1 마스크 패턴(13)의 두께가 불균일해지면 제1 홀들(H1)의 프로파일에 영향을 주게 된다. 반면에, 본 발명의 일 실시예에 따르면, 균일하게 분포된 제1 홀들(H1)과 제1 슬릿(SL1)을 동시에 형성하므로, 제1 마스크 패턴(13)이 균일한 두께로 손실되어 식각 프로파일에 영향을 주지 않는다. 참고로, 제1 슬릿(SL1)이 제1 홀(H1)에 비해 넓은 폭을 갖는 경우, 제1 마스크 패턴(13) 중 제1 슬릿(SL1)의 주변 영역이 제1 홀(H1)의 주변 영역에 비해 덜 손실될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 마스크 패턴(13)을 제거한 후, 제1 적층물(ST1) 상에 제3 물질막들(15) 및 제4 물질막들(16)이 교대로 적층된 제2 적층물(ST2)을 형성한다. 예를 들어, 제1 홀들(H1) 및 제1 슬릿(SL1) 내에 희생 패턴을 형성한 후, 제2 적층물(ST2)을 형성할 수 있다. 또한, 제3 물질막들(15)은 제1 물질막들(11)과 동일한 물질로 형성될 수 있고, 제4 물질막들(16)은 제2 물질막들(12)과 동일한 물질로 형성될 수 있다.
이어서, 제2 적층물(ST2)을 관통하는 제2 홀들(H2) 및 제2 슬릿(SL2)을 형성한다. 여기서, 제2 홀들(H2) 및 제2 슬릿(SL2)은 앞서 설명한 제1 홀들(H1) 및 제1 슬릿(SL1)과 유사한 방법으로 형성될 수 있다. 예를 들어, 제2 적층물(ST2) 상에 제2 마스크 패턴(14)을 형성한 후, 제2 마스크 패턴(14)을 베리어로 제2 적층물(ST2)을 식각하여 제2 홀들(H2) 및 제2 슬릿(SL2)을 형성한다. 제2 홀들(H2)은 제1 홀들(H1)과 각각 연결되고 제2 슬릿(SL2)은 제1 슬릿(SL1)과 연결될 수 있다.
이어서, 제1 홀들(H1) 및 제1 슬릿(SL1) 내에 희생 패턴을 형성한 경우, 제2 홀들(H2) 및 제2 슬릿(SL2)을 통해 희생 패턴을 제거하여 제1 홀들(H1) 및 제1 슬릿(SL1)을 재오픈한다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 홀들(H1, H2) 내에 채널 패턴들(18A)을 형성한다. 예를 들어, 상하로 연결된 제1 홀(H1)과 제2 홀(H2) 내에 하나의 채널 패턴(18A)을 형성한다. 채널 패턴들(18A)을 형성하기 전에 제1 및 제2 홀들(H1, H2) 내에 메모리 패턴들(17A)을 형성할 수 있다. 예를 들어, 메모리 패턴들(17A)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘 등의 플로팅 게이트, 질화물 등의 전하트랩물질, 상변화물질, 나노 닷 등을 포함할 수 있다. 또한, 채널 패턴들(18A)은 중심 영역까지 완전히 채워진 형태로 형성되거나, 중심 영역이 오픈된 구조로 형성될 수 있으며, 오픈된 중심 영역 내에 갭필막(19A)이 형성될 수 있다.
또한, 제1 슬릿(SL1) 및 제2 슬릿(SL2) 내에 더미 채널 패턴(18B)을 형성한다. 예를 들어, 상하로 연결된 제1 및 제2 슬릿들(SL1, SL2) 내에 하나의 더미 채널 패턴(18B)을 형성한다. 더미 채널 패턴(18B)을 형성하기 전에 제1 및 제2 슬릿들(SL1, SL2) 내에 더미 메모리 패턴(17B)을 형성할 수 있다. 또한, 더미 채널 패턴들(18B)은 중심 영역까지 완전히 채워진 형태로 형성되거나, 중심 영역이 오픈된 구조로 형성될 수 있으며, 오픈된 중심 영역 내에 더미 갭필막(19B)이 형성될 수 있다.
여기서, 채널 패턴(18A)과 더미 채널 패턴(18B)은 동일한 물질로 형성될 수 있으며, 채널 패턴(18A) 형성 시에 더미 채널 패턴(18B)을 함께 형성할 수 있다. 마찬가지로, 메모리 패턴(17A)과 더미 메모리 패턴(17B)은 동일한 물질로 형성될 수 있으며, 메모리 패턴(17A) 형성 시에 더미 메모리 패턴(17B)을 함께 형성할 수 있다. 또한, 갭필막(19A)과 더미 갭필막(19B)은 동일한 물질로 형성될 수 있으며, 갭필막(19A) 형성 시에 더미 갭필막(19B)을 함께 형성할 수 있다. 이와 같이, 균일하게 분포된 제1 홀(H1), 제2 홀(H2), 제1 슬릿(SL1) 및 제2 슬릿(SL2) 내에 채널 패턴(18A), 더미 채널 패턴(18B) 등을 형성하므로, 균일한 프로파일로 채널 패턴(18A), 더미 채널 패턴(18B) 등을 형성할 수 있다.
이어서, 제2 적층물(ST2) 상에 층간절연막(20)을 형성한다. 층간절연막(20)은 산화물 등의 절연물질을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 층간절연막(20)을 관통하고 더미 채널 패턴(18B)을 노출시키는 제3 개구부(OP3)를 형성한다. 예를 들어, 층간절연막(20) 상에 제3 마스크 패턴(21)을 형성한 후, 제3 마스크 패턴(21)을 베리어로 층간절연막(20)을 식각하여 제3 개구부(OP3)를 형성한다. 여기서, 제3 마스크 패턴(21)는 적어도 더미 채널 패턴(18B)을 노출시키는 개구부를 포함하고, 제1 및 제2 홀들(H1, H2) 내의 메모리 패턴(17A), 채널 패턴(18A) 및 갭필막(19A)을 덮는 형태를 가질 수 있다. 이를 통해, 제2 슬릿(SL2) 내의 더미 채널 패턴(18B)을 선택적으로 노출시킬 수 있다.
또한, 제3 개구부(OP3)의 폭(W)에 따라 노출되는 막의 범위를 조절할 수 있다. 예를 들어, 제3 개구부(OP3)가 더미 갭필막(19B) 및 더미 채널 패턴(18B)을 노출시키는 폭(W)을 갖거나, 더미 갭필막(19B), 더미 채널 패턴(18B) 및 더미 메모리 패턴(17B)을 노출시키는 폭(W)을 가질 수 있다. 참고로, 더미 채널 패턴(18B)이 더미 갭필막(19B)의 측벽을 감싸는 채널 영역과 더미 갭필막(19B)의 상부면을 감싸는 콘택 영역을 포함하는 경우, 제3 개구부(OP3)를 통해 더미 갭필막(19B)의 콘택 영역이 노출되고 더미 갭필막(19B)은 직접적으로 노출되지 않을 수 있다.
도 6a 내지 도 7b를 참조하면, 제3 개구부(OP3)를 통해 더미 메모리 패턴(17B), 더미 채널 패턴(18B) 및 더미 갭필막(19B)을 선택적으로 제거하여, 제1 및 제2 슬릿들(SL1, SL2)을 재오픈한다. 이때, 제1 및 제2 홀들(H1, H2) 내의 메모리 패턴(17A), 채널 패턴(18A) 및 갭필막(19A)은 층간절연막(20)에 의해 보호되며, 제거되지 않는다.
예를 들어, 더미 채널 패턴(18B)을 선택적으로 제거한 후, 더미 메모리 패턴(17B) 및 더미 갭필막(19B)을 제거할 수 있다. 먼저, 도 6a 및 도 6b를 참조하면, 제3 개구부(OP3)를 통해 더미 채널 패턴(18B)을 선택적으로 제거하여 제4 개구부(OP4)를 형성한다. 이어서, 도 7a 및 도 7b를 참조하면, 제3 개구부(OP3) 및 제4 개구부(OP4)를 통해 노출된 더미 메모리 패턴(17B) 및 더미 갭필막(19B)을 선택적으로 제거한다. 따라서, 제3 개구부(OP3)가 제2 슬릿(SL2)에 비해 좁은 폭을 갖고 더미 메모리 패턴(17B)을 노출시키지 않더라도, 제4 개구부(OP4)를 통해 더미 메모리 패턴(17B)을 제거할 수 있다.
여기서, 더미 채널 패턴(18B), 더미 메모리 패턴(17B) 및 더미 갭필막(19B)은 습식 식각 공정 또는 건식 식각 공정을 이용하여 식각될 수 있다. 예를 들어, 더미 채널 패턴(18B)이 폴리실리콘 등의 반도체 물질을 포함하고 더미 메모리 패턴(17B) 및 더미 갭필막(19B)이 산화물, 질화물 등의 유전 물질을 포함하는 경우, 습식 식각 공정을 이용하여 더미 채널 패턴(18B)을 식각한 후, 습식 식각 공정 또는 건식 식각 공정을 이용하여 더미 메모리 패턴(17B) 및 더미 갭필막(19B)을 제거할 수 있다. 또한, 더미 메모리 패턴(17B)이 전하차단막, 데이터 저장막 및 터널절연막의 다층 구조를 갖는 경우, 습식 식각 공정과 건식 식각 공정을 조합하여 더미 메모리 패턴(17B)을 제거할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 및 제2 슬릿들(SL1, SL2)이 균일한 폭을 갖도록 추가 가공 공정을 실시할 수 있다. 예를 들어, 제1 슬릿(SL1)과 제2 슬릿(SL2)이 하부로 갈수록 폭이 감소하는 형태를 가질 경우, 제1 슬릿(SL1)과 제2 슬릿(SL2)의 계면에 턱(bump)이 형성될 수 있다. 따라서, 에치백 공정, 전면식각 공정 등을 이용하여 턱을 식각함으로써, 상기 제1 슬릿과 상기 제2 슬릿이 균일한 폭을 갖도록 할 수 있다.
이어서, 제1 슬릿(SL1), 제2 슬릿(SL2) 및 제3 개구부(OP3)를 통해 제1 및 제3 물질막들(11, 15)을 제5 물질막들(22)로 대체하거나, 제2 및 제4 물질막들(12, 16)을 제5 물질막들(22)로 대체한다. 예를 들어, 제1 및 제3 물질막들(11, 15)을 제거하여 개구부들을 형성한 후에 개구부들 내에 제5 물질막들(22)을 형성한다.
일 예로, 제1 및 제3 물질막들(11, 15)이 희생막이고 제2 및 제4 물질막들(12, 16)이 절연막이면, 제1 및 제3 물질막들(11, 15)을 도전막으로 대체한다. 다른 예로, 제1 및 제3 물질막들(11, 15)이 도전막이고 제2 및 제4 물질막들(12, 16)이 절연막이면, 제1 및 제3 물질막들(11, 15)을 실리사이드화하여 금속 실리사이드막을 형성한다. 이때, 제1 및 제3 물질막들(11, 15)의 일부만 실리사이드화될 수 있다. 또 다른 예로, 제1 및 제3 물질막들(11, 15)이 도전막이고 제2 및 제4 물질막들(12, 16)이 희생막이면, 제2 및 제4 물질막들(12, 16)을 절연막으로 대체한다.
이어서, 제1 슬릿(SL1), 제2 슬릿(SL2) 및 제3 개구부(OP3) 내에 슬릿 절연막(23)을 형성한다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 10을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 물질막 12: 제2 물질막
13: 제1 마스크 패턴 14: 제2 마스크 패턴
15: 제3 물질막 16: 제4 물질막
17A: 메모리 패턴 18A: 채널 패턴
19A: 갭필막 17B: 더미 메모리 패턴
18B: 더미 채널 패턴 19B: 더미 갭필막
20: 층간절연막 21: 제3 마스크 패턴
22: 제5 물질막 23: 슬릿 절연막

Claims (17)

  1. 제1 물질막들 및 제2 물질막들이 교대로 적층된 제1 적층물을 형성하는 단계;
    상기 제1 적층물을 관통하는 제1 홀들 및 상기 제1 홀들 사이에 위치된 제1 슬릿을 형성하는 단계;
    상기 제1 홀들 내의 채널 패턴들 및 제1 슬릿 내의 더미 채널 패턴을 형성하는 단계;
    상기 제1 슬릿 내의 더미 채널 패턴을 선택적으로 제거하는 단계; 및
    상기 제1 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 홀들 및 상기 제1 슬릿을 형성하는 단계는,
    상기 제1 적층물 상에, 균일한 간격으로 분포된 개구부들을 포함하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 베리어로 상기 제1 적층물을 식각하여, 상기 제1 홀들 및 상기 제1 슬릿을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 홀들 및 상기 제1 슬릿의 형성 시, 상기 마스크 패턴이 균일한 두께로 손실(loss)되는
    반도체 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 슬릿은 일 방향으로 확장된 라인 형태를 갖고, 상기 제1 물질막들을 모두 노출시키는 깊이를 갖는
    반도체 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 더미 채널 패턴을 선택적으로 제거하는 단계는,
    상기 제1 적층물 상에 상기 제1 슬릿을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴에 의해 노출된 상기 제1 슬릿 내의 더미 채널 패턴을 제거하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 채널 패턴 형성시에 상기 더미 채널 패턴을 함께 형성하는
    반도체 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 채널 패턴들의 측벽을 감싸는 메모리 패턴들 및 상기 더미 채널 패턴의 측벽을 감싸는 더미 메모리 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 더미 메모리 패턴을 선택적으로 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 더미 채널 패턴은 습식 방식으로 식각하고, 상기 더미 메모리 패턴은 습식 또는 건식 방식으로 식각하는
    반도체 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 물질막들을 제3 물질막들로 대체한 후, 상기 제1 슬릿 내에 슬릿 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 물질막들은 희생 물질을 포함하고, 상기 제2 물질막들은 절연 물질을 포함하고, 상기 제3 물질막들은 도전 물질을 포함하는
    반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 홀들 및 상기 제1 슬릿을 형성한 후, 상기 제1 적층물 상에 제4 물질막들 및 제5 물질막들이 교대로 적층된 제2 적층물을 형성하는 단계; 및
    상기 제2 적층물을 관통하고 상기 제1 홀들과 연결된 제2 홀들 및 상기 제2 적층물을 관통하고 상기 제1 슬릿과 연결된 제2 슬릿을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 채널 패턴들은 상기 제1 홀들 및 상기 제2 홀들 내에 형성되고, 상기 더미 채널 패턴들은 상기 제1 슬릿 및 제2 슬릿 내에 형성되는
    반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 더미 채널 패턴을 선택적으로 제거한 후, 상기 제1 슬릿과 상기 제2 슬릿이 균일한 폭을 갖도록 에치백 공정을 실시하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제1 희생막들 및 제1 절연막들이 교대로 적층된 제1 적층물을 형성하는 단계;
    상기 제1 적층물을 관통하는 제1 홀들 및 상기 제1 홀들 사이에 위치된 제1 슬릿을 형성하는 단계;
    제1 적층물 상에, 제2 희생막들 및 제2 절연막들이 교대로 적층된 제2 적층물을 형성하는 단계;
    상기 제2 적층물을 관통하고 상기 제1 홀들과 연결된 제2 홀들 및 상기 제1 슬릿과 연결된 제2 슬릿을 형성하는 단계;
    상기 제1 및 제2 홀들 내의 채널 패턴들 및 상기 제1 및 제2 슬릿들 내의 더미 채널 패턴을 형성하는 단계;
    상기 더미 채널 패턴을 선택적으로 제거하는 단계; 및
    상기 제1 및 제2 슬릿들을 통해 상기 제1 희생막들 및 상기 제2 희생막들을 도전막들로 대체하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 홀들 및 상기 제1 슬릿을 형성하는 단계는,
    상기 제1 적층물 상에, 균일한 간격으로 분포된 개구부들을 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 베리어로 상기 제1 적층물을 식각하여, 상기 제1 홀들 및 상기 제1 슬릿을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 홀들 및 상기 제1 슬릿의 형성 시, 상기 마스크 패턴이 균일한 두께로 손실(loss)되는
    반도체 장치의 제조 방법.
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