KR20210011789A - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 수직방향으로 적층된 다수의 물질막들을 포함하는 유전막 적층체 및 상기 유전막 적층체 내부에서 상기 수직방향으로 연장된 캐패시터 전극들을 포함하는 반도체 메모리 장치를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화를 위해, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 메모리 장치가 제안된 바 있다. 3차원 메모리 장치는 제한된 면적 내에 배치되는 메모리 셀들의 배치밀도를 높일 수 있고, 칩 사이즈를 감소시킬 수 있다. 이러한 3차원 메모리 장치의 동작을 위해서 주변회로를 구성하는 캐패시터의 용량 증가가 요구된다.
본 발명의 실시 예들은 캐패시터를 포함하는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 영역 및 제2 영역을 포함하는 하부구조, 상기 하부구조의 상기 제1 영역 상에 수직방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하는 채널구조, 상기 하부구조의 상기 제2 영역 상에 상기 수직방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 유전막 적층체, 및 상기 유전막 적층체 내에 배치되고 상기 채널구조에 나란하게 연장된 캐패시터전극들을 포함할 수 있다.
일 실시 예로서, 상기 캐패시터전극들은, 제1 전압이 인가되는 제1 전극라인에 연결된 제1 캐패시터전극들, 및 상기 제1 전압보다 낮은 제2 전압이 인가되는 제2 전극라인에 연결된 제2 캐패시터전극들을 포함할 수 있다.
일 실시 예로서, 상기 캐패시터전극들은 상기 전극라인들의 연장방향으로 교대로 배열된 홀수번째 캐패시터전극들 및 짝수번째 캐패시터전극들을 포함할 수 있다. 또한, 상기 전극라인들은 상기 연장방향을 따라 일렬로 배열된 상기 홀수번째 캐패시터전극들 및 상기 짝수번째 캐패시터전극들에 중첩된 제1 전극라인 및 제2 전극라인을 포함할 수 있다.
상기 캐패시터콘택구조들은, 상기 홀수번째 캐패시터전극들과 상기 제1 전극라인을 연결하는 제1 캐패시터콘택구조들, 및 상기 짝수번째 캐패시터전극들과 상기 제2 전극라인을 연결하는 제2 캐패시터콘택구조들을 포함할 수 있다.
상기 하부구조는, 상기 게이트 적층체에 의해 중첩되고, 상기 채널구조에 연결된 반도체 적층체, 및 상기 반도체 적층체로부터 이격되고, 상기 유전막 적층체에 의해 중첩된 하부캐패시터구조를 포함할 수 있다.
상기 하부캐패시터구조는 상기 수직방향으로 순차로 적층된 제1 하부전극, 제1 절연막, 제2 하부전극, 제2 절연막, 및 제3 하부전극을 포함할 수 있다.
상기 캐패시터전극들은 상기 제3 하부전극, 상기 제2 절연막, 상기 제2 하부전극, 및 상기 제1 절연막을 관통하고, 상기 제1 하부전극 내부로 연장될 수 있다.
상기 반도체 메모리 장치는 상기 캐패시터전극들 각각의 바닥면 및 측벽을 따라 연장된 유전박막을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 수직방향으로 교대로 적층된 제1 더미 절연막들 및 제1 희생 절연막들을 포함하는 제1 유전막 적층체, 상기 제1 유전막 적층체 상에 상기 수직방향으로 교대로 적층된 제2 더미 절연막들 및 제2 희생 절연막들을 포함하는 제2 유전막 적층체, 및 상기 제2 유전막 적층체를 관통하도록 상기 수직방향으로 연장된 캐패시터전극들을 포함할 수 있다.
상기 캐패시터전극들은 상기 제1 유전막 적층체를 관통하도록 연장될 수 있다.
본 기술의 실시 예들은 반도체 메모리 장치를 제조하는 공정에서 잔류시킬 수 있는 유전막 적층체와 유전막 적층체를 관통하는 캐패시터전극들을 이용하여 캐패시터 구조를 형성함으로써, 캐패시터 용량을 증가시킬 수 있다.
도 1 및 도 2는 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 3은 캐패시터 구조에 대한 일 실시 예를 나타내는 단면도이다.
도 4a 내지 도 4e, 도 5, 및 도 6a 내지 도 6c는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a 내지 도 7g는 캐패시터 구조에 대한 다양한 실시 예들을 나타내는 단면도들이다.
도 8은 캐패시터콘택구조에 대한 일 실시 예를 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 직접적으로 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1 및 도 2는 실시 예들에 따른 반도체 메모리 장치(10)를 나타내는 평면도들이다.
도 1 및 도 2를 참조하면, 반도체 메모리 장치(10)는 도 3에 도시된 하부구조(LS) 상에 배치된 게이트 적층체(GST) 및 유전막 적층체(DST)를 포함할 수 있다. 하부구조(LS)는 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 게이트 적층체(GST)는 하부구조(LS)의 제1 영역(AR1) 상에 배치되고, 유전막 적층체(DST)는 하부구조(LS)의 제2 영역(AR2) 상에 배치될 수 있다.
게이트 적층체(GST)는 수직방향(D1)으로 연장된 채널구조들(CH)에 의해 관통될 수 있다. 채널구조들(CH)은 수직방향(D1)에 직교하는 평면에서 열방향(D2) 및 행방향(D3)을 따라 배열될 수 있다. 열방향(D2)으로 일렬로 배치된 채널구조들(CH)은 채널열을 구성하고, 행방향(D3)으로 일렬로 배치된 채널구조들(CH)은 채널행을 구성할 수 있다. 채널구조들(CH)은 다수의 채널열들 및 다수의 채널행들을 포함할 수 있다. 반도체 메모리 장치의 집적도 향상을 위해, 채널구조들(CH)은 지그재그 패턴으로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 채널구조들(CH)의 배열은 서로 이웃한 채널열들에서 서로 동일할 수 있다.
채널구조들(CH)은 비트라인들(BL1, BL2)에 중첩될 수 있다. 채널구조들(CH)은 채널구조들(CH)로부터 비트라인들(BL1, BL2)을 향해 연장된 비트콘택구조들(BCT1, BCT2)을 통해 비트라인들(BL1, BL2)에 접속될 수 있다.
비트라인들(BL1, BL2)은 수직방향(D1)에 직교하는 평면에서 일방향을 따라 연장될 수 있다. 일 실시 예로서, 비트라인들(BL1, BL2) 각각은 열방향(D2)으로 연장될 수 있다. 비트라인들(BL1, BL2)은 수직방향(D1)에 직교하는 평면에서 일방향으로 교대로 배치된 제1 비트라인들(BL1) 및 제2 비트라인들(BL2)을 포함할 수 있다. 예를 들어, 제1 비트라인들(BL1) 및 제2 비트라인들(BL2)은 행방향(D3)으로 교대로 배치될 수 있다. 제1 비트라인들(BL1) 및 제2 비트라인들(BL2)은 채널열들에 중첩될 수 있다. 일 실시 예로서, 한 쌍의 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 동일한 채널열에 중첩될 수 있다. 이 때, 제1 비트라인(BL1)은 열방향(D2)으로 배열된 일렬의 채널구조들(CH) 중 홀수번째 채널구조에 연결되고, 제2 비트라인(BL2)은 열방향(D2)으로 배열된 일렬의 채널구조들(CH)중 짝수번째 채널구조에 연결될 수 있다. 비트콘택구조들(BCT1, BCT2)은 제1 비트라인(BL1)과 홀수번째 채널구조를 연결하는 제1 비트콘택구조(BCT1)와 제2 비트라인(BL2)과 짝수번째 채널구조를 연결하는 제2 비트콘택구조(BCT2)를 포함할 수 있다. 제1 비트콘택구조(BCT1)와 제2 비트콘택구조(BCT2)는 지그재그로 배치될 수 있다.
본 발명은 동일한 채널열에 한 쌍의 제1 비트라인(BL1) 및 제2 비트라인(BL2)이 중첩된 예로 제한되지 않는다. 예를 들어, 제1 비트라인들(BL1) 및 제2 비트라인들(BL2)은 서로 다른 채널열들에 각각 중첩될 수 있다.
게이트 적층체(GST)의 가장자리는 제1 슬릿(SI1)을 따라 정의될 수 있다. 제1 슬릿(SI1)은 제1 및 제2 비트라인들(BL1, BL2)에 교차되는 방향으로 연장될 수 있다. 예를 들어, 제1 슬릿(SI1)은 행방향(D3)으로 연장될 수 있다.
게이트 적층체(GST)의 일부는 제2 슬릿(SI2)에 의해 관통될 수 있다. 제2 슬릿(SI2)은 게이트 적층체(GST)의 상부를 관통하고, 수직방향(D1)으로 제1 슬릿(SI1)보다 짧게 형성될 수 있다. 제2 슬릿(SI2)은 제1 및 제2 비트라인들(BL1, BL2)에 교차되는 방향으로 연장될 수 있다. 예를 들어, 제2 슬릿(SI2)은 행방향(D3)으로 연장될 수 있다. 채널구조들(CH)은 제2 슬릿(SI2) 양측에 배치될 수 있다. 제2 슬릿(SI2)은 더미 채널구조들(DCH)에 중첩될 수 있다. 더미 채널구조들(DCH)은 수직방향(D1)으로 연장될 수 있다. 다른 실시 예로서 더미 채널구조들(DCH)은 생략될 수 있다.
유전막 적층체(DST)는 수직방향(D1)으로 연장된 캐패시터전극들(CE)을 감쌀 수 있다. 캐패시터전극들(CE)은 수직방향(D1)에 직교하는 평면에서 열방향(D2) 및 행방향(D3)을 따라 배열될 수 있다. 열방향(D2)으로 일렬로 배치된 캐패시터전극들(CE)은 전극열을 구성하고, 행방향(D3)으로 일렬로 배치된 캐패시터전극들(CE)은 전극행을 구성할 수 있다. 캐패시터전극들(CE)은 다수의 전극열들 및 다수의 전극행들을 포함할 수 있다. 캐패시터전극들(CE)은 지그재그 패턴으로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 캐패시터전극들(CE)의 배열은 서로 이웃한 전극열들에서 서로 동일할 수 있다.
캐패시터전극들(CE)은 전극라인들(L1, L2)에 중첩될 수 있다. 캐패시터전극들(CE)은 캐패시터전극들(CE)로부터 전극라인들(L1, L2)을 향해 연장된 캐패시터콘택구조들(CCT1, CCT2)을 통해 전극라인들(L1, L2)에 접속될 수 있다.
전극라인들(L1, L2)은 수직방향(D1)에 직교하는 평면에서 일방향을 따라 연장될 수 있다.
일 실시 예로서, 도 1에 도시된 바와 같이, 전극라인들(L1, L2) 각각은 비트라인들(BL1, BL2)의 연장방향과 동일한 방향으로 연장될 수 있다. 예를 들어, 전극라인들(L1, L2)은 열방향(D2)으로 연장될 수 있다. 열방향(D2)으로 연장된 전극라인들(L1, L2)은 행방향(D3)으로 교대로 배치된 제1 전극라인들(L1) 및 제2 전극라인들(L2)을 포함할 수 있다. 제1 전극라인들(L1) 및 제2 전극라인들(L2)은 전극열들에 중첩될 수 있다. 일 실시 예로서, 한 쌍의 제1 전극라인(L1) 및 제2 전극라인(L2)은 동일한 전극열에 중첩될 수 있다.
다른 실시 예로서, 도 2에 도시된 바와 같이, 전극라인들(L1, L2) 각각은 비트라인들(BL1, BL2)의 연장방향과 다른 방향으로 연장될 수 있다. 예를 들어, 전극라인들(L1, L2)은 행방향(D3)으로 연장될 수 있다. 행방향(D3)으로 연장된 전극라인들(L1, L2)은 열방향(D2)으로 교대로 배치된 제1 전극라인들(L1) 및 제2 전극라인들(L2)을 포함할 수 있다. 제1 전극라인들(L1) 및 제2 전극라인들(L2)은 전극행들에 중첩될 수 있다. 일 실시 예로서, 한 쌍의 제1 전극라인(L1) 및 제2 전극라인(L2)은 동일한 전극행에 중첩될 수 있다.
다시, 도 1 및 도 2를 참조하면, 제1 전극라인(L1)은 그의 연장방향을 따라 배열된 일렬의 캐패시터전극들(CE) 중 홀수번째 캐패시터전극에 연결되고, 제2 전극라인(L2)은 그의 연장방향을 따라 일렬로 배열된 캐패시터전극들(CE)중 짝수번째 캐패시터전극에 연결될 수 있다. 캐패시터콘택구조들(CCT1, CCT2)은 제1 전극라인(L1)과 홀수번째 캐패시터전극을 연결하는 제1 캐패시터콘택구조(CCT1)와 제2 전극라인(L2)과 짝수번째 캐패시터전극을 연결하는 제2 캐패시터콘택구조(CCT2)를 포함할 수 있다. 제1 캐패시터콘택구조(CC1)와 제2 캐패시터콘택구조(CCT2)는 지그재그로 배치될 수 있다.
본 발명은 동일한 전극열 또는 동일한 전극행에 한 쌍의 제1 전극라인(L1) 및 제2 전극라인(L2)이 중첩된 예로 제한되지 않는다. 예를 들어, 제1 전극라인들(L1) 및 제2 전극라인들(L2)은 서로 다른 전극열들에 각각 중첩되거나, 서로 다른 전극행들에 각각 중첩될 수 있다.
캐패시터전극들(CE) 및 캐패시터전극들(CE) 사이에 배치된 유전막 적층체(DST)에 의해 캐패시터 구조가 구현될 수 있다. 반도체 메모리 장치의 동작 시, 캐패시터 구조에 전하 축적을 위해, 제1 전극라인들(L1) 각각에 인가되는 전압과 제2 전극라인들(L2) 각각에 인가되는 전압을 서로 다르게 제어할 수 있다. 예를 들어, 제1 전극라인들(L1)에 제1 전압을 인가하고, 제2 전극라인들(L2)에 제1 전압보다 낮은 제2 전압을 인가할 수 있다. 제1 전극라인들(L1) 각각과 이에 이웃한 제2 전극라인(L2) 사이에도 상부 캐패시터 구조가 정의될 수 있다.
도 3은 캐패시터 구조에 대한 일 실시 예를 나타내는 단면도들이다. 도 3은 도 1에 도시된 선 I-I'를 따라 절취한 반도체 장치의 단면을 나타낸다.
도 3을 참조하면, 더미 적층체(DST)는 게이트 적층체(GST)에 나란하게 배치될 수 있다. 더미 적층체(DST) 및 게이트 적층체(GST)는 하부구조(LS) 상에 배치될 수 있다. 하부구조(LS)는 제1 영역(AR1)에 배치된 반도체 적층체(STS), 반도체 적층체(STS)로부터 이격되어 제2 영역(AR2)에 배치된 하부캐패시터구조(LCA)를 포함할수 있다. 반도체 적층체(STS) 및 하부캐패시터구조(LCA)는 개별적인 제어가 가능하도록 분리 절연막(ISO: isolation insulating layer)에 의해 서로 분리될 수 있다.
일 실시 예로서, 반도체 적층체(STS)는 수직방향(D1)으로 순차로 적층된 제1 하부반도체막(SL1), 콘택반도체막(CTS) 및 제2 하부반도체막(SL2)을 포함할 수 있다. 다른 실시 예로서, 제2 하부반도체막(SL2)은 생략될 수 있다. 제1 하부반도체막(SL1)은 도전형 불순물을 포함하는 도프트 반도체막을 포함하거나, 언도프트 반도체막을 포함할 수 있다. 도프트 반도체막으로서의 제1 하부반도체막(SL1)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 콘택반도체막(CTS)은 소스라인(미도시)에 연결되는 소스영역으로서, 소스도펀트를 포함할 수 있다. 소스도펀트는 n형 불순물을 포함할 수 있다. 제2 하부반도체막(SL2)은 도전형 도펀트를 포함하는 도프트 반도체막을 포함하거나, 언도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 제1 하부반도체막(SL1), 콘택반도체막(CTS) 및 제2 하부반도체막(SL2) 각각은 n형 불순물을 포함하는 도프트 실리콘막을 포함할 수 있다.
일 실시 예로서, 하부캐패시터구조(LCA)는 수직방향(D1)으로 순차로 적층된 제1 하부전극(ELa), 제1 절연막(DIa), 제2 하부전극(ELb), 제2 절연막(DIb), 및 제3 하부전극(ELc)을 포함할 수 있다. 제1 하부전극(ELa), 제2 하부전극(ELb), 및 제3 하부전극(ELc) 각각은 도전형 불순물을 포함하는 도프트 반도체막을 포함하거나, 언도프트 반도체막을 포함할 수 있다. 도프트 반도체막은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 다른 실시 예로서, 제3 하부전극(ELc)은 생략될 수 있다. 제1 하부전극(ELa)과 제1 하부반도체막(SL1)은 동일한 반도체막으로부터 분리된 패턴일 수 있고, 제3 하부전극(ELc)과 제2 하부반도체막(SL2)은 동일한 반도체막으로부터 분리된 패턴일 수 있다. 일 실시예로서, 제1 하부전극(ELa) 및 제3 하부전극(ELc)은 n형 불순물을 포함하는 실리콘막을 포함할 수 있다. 제1 절연막(DIa) 및 제2 절연막(DIb) 각각은 산화물을 포함할 수 있다.
게이트 적층체(GST)는 반도체 적층체(STS)에 중첩될 수 있다. 게이트 적층체(GST)는 수직방향(D1)으로 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다.
도전패턴들(CP1 내지 CPn)은 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들로 이용될 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 중 반도체 적층체(STS)에 가장 가깝게 배치된 제1 도전패턴(CP1)은 소스 셀렉트 라인으로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 비트라인들(BL1, BL2)에 가깝게 배치된 제n 도전패턴(CPn)은 드레인 셀렉트 라인으로 이용될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 도전패턴(CP1) 상에 수직방향(D1)으로 연이어 적층된 1이상의 도전패턴(예를 들어, CP2)이 다른 소스 셀렉트 라인으로 이용될 수 있다. 또한, 제n 도전패턴(CPn) 아래에 연이어 배치된 1이상의 도전패턴(예를 들어, CPn-1)이 다른 드레인 셀렉트 라인으로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 중간층 도전패턴들(예를 들어, CP3 내지 CPn-2)은 워드 라인들로 이용될 수 있다.
상기 소스 셀렉트 라인은 그에 대응하는 소스 셀렉트 트랜지스터의 게이트로 이용되고, 상기 드레인 셀렉트 라인은 그에 대응하는 드레인 셀렉트 트랜지스터의 게이트로 이용되고, 상기 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트로 이용된다.
게이트 적층체(GST)는 반도체 적층체(STS)로부터 수직방향(D1)으로 연장된 채널구조(CH)에 의해 관통될 수 있다. 채널구조(CH)는 반도체막을 포함할 수 있다. 일 실시 예로서, 채널구조(CH)는 게이트 적층체(GST)를 관통하는 채널홀(H)의 표면을 따라 형성된 제1 채널 반도체막(SE1), 제1 채널 반도체막(SE1)에 의해 개구된 채널홀(H)의 중심영역을 채우는 채널 코어절연막(CO), 및 채널 코어절연막(CO) 상에서 채널홀(H)의 중심영역을 채우는 제2 채널 반도체막(SE2)을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 채널구조들(CH) 각각은 채널홀(H)의 중심영역을 채우는 채널 반도체막을 포함할 수 있다. 채널홀(H) 및 채널구조들(CH) 각각은 반도체 적층체(STS) 내부로 연장될 수 있다. 일 실시 예로서, 채널홀(H) 및 채널구조들(CH) 각각은 반도체 적층체(STS)의 제2 하부반도체막(SL2)을 관통하고, 제1 하부반도체막(SL1) 내부로 연장될 수 있다.
채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 콘택반도체막(CTS)에 의해 관통될 수 있다. 콘택반도체막(CTS)은 메모리막(ML)을 관통하여 채널구조(CH)의 제1 채널 반도체막(SE1)에 직접 접촉될 수 있다. 메모리막(ML)은 콘택반도체막(CTS)에 의해 콘택반도체막(CTS) 상부에 잔류되는 제1 메모리패턴(ML1) 및 콘택반도체막(CTS) 하부에 잔류되는 제2 메모리패턴(ML2)으로 분리될 수 있다.
채널구조(CH)는 적어도 하나의 소스 셀렉트 트랜지스터, 다수의 메모리 셀들 및 적어도 하나의 드레인 셀렉트 트랜지스터를 직렬로 연결할 수 있다. 소스 셀렉트 트랜지스터는 채널구조(CH)와 소스 셀렉트 라인으로 이용되는 도전패턴(예를 들어, CP1)의 교차부에 정의되고, 드레인 셀렉트 트랜지스터는 채널구조(CH)와 드레인 셀렉트 라인으로 이용되는 도전패턴(예를 들어, CPn)의 교차부에 정의되고, 메모리 셀들은 채널구조(CH)와 워드 라인들로 이용되는 도전패턴들(예를 들어, CP3 내지 CPn-2)의 교차부들에 정의될 수 있다.
유전막 적층체(DST)는 수직방향(D1)으로 교대로 적층된 제1 물질막들(ILD') 및 제2 물질막들(SA1 내지 SAn)을 포함할 수 있다. 제1 물질막들(ILD') 및 제2 물질막들(SA1 내지 SAn)은 절연물일 수 있다.
유전막 적층체(DST)의 제1 물질막들(ILD')은 게이트 적층체(GST)의 층간 절연막들(ILD)과 동일한 물질로 형성될 수 있다. 제1 물질막들(ILD')은 층간 절연막들(ILD)과 동일한 레벨들에 배치될 수 있다.
유전막 적층체(DST)의 제2 물질막들(SA1 내지 SAn)은 층간 절연막들(ILD) 및 제1 물질막들(ILD')과 식각률이 다른 절연물일 수 있다. 예를 들어, 층간 절연막들(ILD) 및 제1 물질막들(ILD')은 실리콘 산화물을 포함하고, 제2 물질막들(SA1 내지 SAn)은 실리콘 질화물을 포함할 수 있다. 제2 물질막들(SA1 내지 SAn)은 게이트 적층체(GST)의 도전패턴들(CP1 내지 CPn)과 동일한 레벨들에 배치될 수 있다.
유전막 적층체(DST)는 하부캐패시터구조(LCA)에 중첩될 수 있다. 캐패시터전극(CE)은 유전막 적층체(DST)을 관통하여 하부캐패시터구조(LCA) 내부로 연장될 있다. 캐패시터전극(CE)은 채널구조(CH)에 나란하게 연장될 수 있다. 일 실시 예로서 캐패시터전극(CE)은, 도 2에 도시된 바와 같이 유전막 적층체(DST)를 관통하고 하부캐패시터구조(LCA) 내부로 연장된 전극홀(H') 내부에 배치될 수 있다. 전극홀(H') 및 캐패시터전극(CE)은 하부캐패시터구조(LCA)의 제3 하부전극(ELc), 제2 절연막(DIb), 제2 하부전극(ELb), 및 제1 절연막(DIa)을 관통하고, 제1 하부전극(ELa) 내부로 연장될 수 있다.
캐패시터 전극(CE)은 유전박막(ML')으로 둘러싸인다. 유전박막(ML')은 캐패시터 전극(CE)의 바닥면 및 측벽을 따라 연장될 수 있다. 하부캐패시터구조(LCA) 및 유전박막(ML')에 의해 다수의 캐패시터 구조가 정의될 수 있다. 예를 들어, 하부캐패시터구조(LCA)의 제1 하부전극(ELa)과 제2 하부전극(ELb) 사이, 제2 하부전극(ELb) 및 제3 하부전극(ELc) 사이, 및 제1 내지 제3 하부전극들(ELa 내지 ELc) 각각과 캐패시터전극(CE) 사이에 캐패시터들이 정의될 수 있다.
반도체 메모리 장치의 동작 시, 캐패시터 전극(CE)에 인가되는 전압과 제1 내지 제3 하부전극들(ELa 내지 ELc)에 인가되는 전압들을 서로 다르게 제어하여 다수의 캐패시터들에 전하를 축적할 수 있다.
서로 이웃한 제1 전극라인(L1)과 제2 전극라인(L2) 사이에 정의된 캐패시터에 전하를 축적하기 위해, 제1 전극라인들(L1)에 제1 전압을 인가하고, 제2 전극라인들(L2)에 제1 전압보다 낮은 제2 전압을 인가할 수 있다.
캐패시터 전극(CE)은 다양한 도전물을 포함할 수 있다. 예를 들어, 캐패시터 전극(CE)은 반도체막을 포함할 수 있다. 일 실시 예로서, 캐패시터 전극(CE)은 전극홀(H')의 표면을 따라 형성되고 유전박막(ML') 상에 형성된 제1 전극 반도체막(SE1'), 제1 전극 반도체막(SE1')에 의해 개구된 전극홀(H')의 중심영역을 채우는 전극 코어절연막(CO'), 및 전극 코어절연막(CO') 상에서 전극홀(H')의 중심영역을 채우는 제2 전극 반도체막(SE2')을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 캐패시터 전극(CE)은 전극홀(H')의 중심영역을 채우는 전극 반도체막을 포함할 수 있다.
제1 채널 반도체막(SE1) 및 제1 전극 반도체막(SE1') 각각은 언도프트 실리콘막 및 도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 제2 채널 반도체막(SE2) 및 제2 전극 반도체막(SE2') 각각은 도프트 실리콘막을 포함할 수 있다.
메모리막(ML) 및 유전박막(ML') 각각은 터널 절연막, 터널 절연막의 외벽을 따라 연장된 데이터 저장막, 및 데이터 저장막의 외벽을 따라 연장된 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 채널구조(CH)와 워드 라인들로 이용되는 도전패턴들 사이에 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
게이트 적층체(GST) 및 유전막 적층체(DST)는 1이상의 상부 절연막들(UI1, UI2)로 덮일 수 있다. 일 실시 예로서, 게이트 적층체(GST) 및 유전막 적층체(DST)는 제1 상부 절연막(UI1) 및 제1 상부 절연막(UI1) 상에 적층된 제2 상부 절연막(UI2)으로 덮일 수 있다.
상부 절연막들(UI1, UI2)은 도 1에 도시된 비트콘택구조들(BCT1, BCT2) 및 캐패시터콘택구조들(CCT1, CCT2)에 의해 관통될 수 있다. 도 3은 절취선 I-I'를 따라 배열된 제2 비트콘택구조(BCT2) 및 제1 캐패시터콘택구조(CCT1)의 단면을 나타낸다. 도 1에 도시된 제1 비트콘택구조(BCT1) 및 제2 캐패시터콘택구조(CCT2)의 단면은 도 3에 도시된 제2 비트콘택구조(BCT2) 및 제1 캐패시터콘택구조(CCT1)의 단면과 동일할 수 있다. 이하, 도 3에 도시된 제2 비트콘택구조(BCT2)를 비트콘택구조로 지칭하고, 제1 캐패시터콘택구조(CCT1)를 캐패시터콘택구조로 지칭한다.
비트콘택구조(BCT2)는, 수직방향(D1)으로 적층되고 도전물로 형성된 2이상의 채널 연결패턴들(A, B)을 포함할 수 있다. 예를 들어, 비트콘택구조(BCT2)는 제1 상부 절연막(UI1)을 관통하는 제1 채널 연결패턴(A), 및 제2 상부 절연막(UI2)을 관통하는 제2 채널 연결패턴(B)을 포함할 수 있다. 제1 채널 연결패턴(A)은 그에 대응하는 채널구조(CH)로부터 제2 채널 연결패턴(B)을 향하여 연장될 수 있다. 제2 채널 연결패턴(B)은 제1 채널 연결패턴(A)으로부터 그에 대응하는 비트라인(예를 들어, BL2)을 향하여 연장될 수 있다.
캐패시터콘택구조(CCT1)는 수직방향(D1)으로 적층되고, 도전물로 형성된 2이상의 전극 연결패턴들(A', B')을 포함할 수 있다. 예를 들어, 캐패시터콘택구조(CCT2)는 제1 상부 절연막(UI1)을 관통하는 제1 전극 연결패턴(A'), 및 제2 상부 절연막(UI2)을 관통하는 제2 전극 연결패턴(B')을 포함할 수 있다. 제1 전극 연결패턴(A')은 그에 대응하는 캐패시터전극(CE)으로부터 제2 전극 연결패턴(B')을 향하여 연장될 수 있다. 제2 전극 연결패턴(B')은 제1 전극 연결패턴(A')으로부터 그에 대응하는 전극라인(예를 들어, CL1)을 향하여 연장될 수 있다. 제1 전극 연결패턴(A')과 이에 이웃한 다른 제1 전극 연결패턴(A') 사이에 캐패시터 구조가 정의될 수 있다. 제2 전극 연결패턴(B')과 이에 이웃한 다른 제2 전극 연결패턴(B') 사이에 캐패시터 구조가 정의될 수 있다.
일 실시 예로서, 전극라인들(L1, L2)은 비트라인들(BL1, BL2)과 동일 레벨에 배치될 수 있다. 일 실시 예로서, 전극라인들(L1, L2)은 비트라인들(BL1, BL2)과 동일한 금속으로 형성될 수 있다.
도 2에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 하부구조(LS)의 제2 영역(AR2)의 단면과 그에 중첩된 캐패시터전극들(CE)의 단면은 도 3을 참조하여 상술한 바와 동일하므로 중복된 설명은 생략한다.
도 4a 내지 도 4e, 도 5, 도 6a 내지 도 6c는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 4a 내지 도 4e, 도 5, 도 6a 내지 도 6c는 도 1 및 도 3에 도시된 반도체 메모리 장치의 제조방법을 나타낸다. 이하, 도 1 및 도 3을 참조하여 상술한 바와 중복되는 설명은 생략한다.
도 4a 내지 도 4e는 채널구조 및 캐패시터전극을 형성하는 공정을 단계별로 나타낸 단면도들이다.
도 4a를 참조하면, 제1 영역(AR1) 및 제2 영역(AR2)을 포함하는 하부구조(100) 상에 제1 적층체(ST1)를 형성할 수 있다.
하부구조(100)는 순차로 적층된 제1 하부반도체막(101), 제1 절연막(103), 희생반도체막(105), 제2 절연막(107), 및 제2 하부반도체막(109)을 포함할 수 있다. 일 실시 예로서, 제2 하부반도체막(109)은 생략될 수 있다. 하부구조(100)는 분리 절연막(110)에 의해 관통될 수 있다. 하부구조(100)는 분리 절연막(110)에 의해 제1 하부구조(100a) 및 제2 하부구조(100b)로 분리될 수 있다.
제1 하부반도체막(101) 및 제2 하부반도체막(109) 각각은 도전형 불순물을 포함하는 도프트 반도체막을 포함하거나, 언도프트 반도체막을 포함할 수 있다. 도프트 반도체막은 p형 불순물 또는 n형 불순물을 포함할 수 있다.
제1 절연막(103) 및 제2 절연막(107) 각각은 다양한 절연물을 포함할 수 있으며, 예를 들어 산화물을 포함할 수 있다. 희생반도체막(105)은 실리콘을 포함할 수 있다.
하부구조(100)의 제1 영역(AR1)에 배치되고, 제1 하부구조(100a)를 구성하는 제1 하부반도체막(101) 및 제2 하부반도체막(109)은 도 3을 참조하여 상술한 반도체 적층체(STS)의 제1 및 제2 하부반도체막들(SL1, SL2)로 이용될 수 있다. 하부구조(100)의 제2 영역(AR2)에 배치되고, 제2 하부구조(100b)를 구성하는 제1 하부반도체막(101), 희생반도체막(105) 및 제2 하부반도체막(109)은 도 3에 도시된 하부캐패시터구조(LCA)의 제1 하부전극(ELa), 제2 하부전극(ELb), 및 제3 하부전극(ELc)으로 이용될 수 있다.
제1 적층체(ST1)는 하부구조(100) 상에 제1 층간 절연막들(111) 및 제1 희생 절연막들(113)을 교대로 적층함으로써 형성될 수 있다. 제1 적층체(ST1)는 하부구조(100)의 제1 영역(AR1) 및 제2 영역(AR2)에 중첩되도록 연장된다.
제1 적층체(ST)를 형성한 후, 제1 적층체(ST1)를 관통하는 하부홀들(H1)을 형성할 수 있다. 하부홀들(H1)은 제1 하부구조(100a) 및 제2 하부구조(100b) 내부로 연장될 수 있다. 일 실시 예로서, 하부홀들(H1)은 제2 하부반도체막(109), 제2 절연막(107), 희생반도체막(105) 및 제1 절연막(103)을 관통하고, 제1 하부반도체막(101) 내부로 연장될 수 있다.
이어서, 하부홀들(H1) 각각을 희생물(115)로 채울 수 있다. 이 후, 희생물(115)에 의해 관통되는 제1 적층체(ST1) 상에 제2 희생 절연막들(121) 및 제2 층간 절연막들(123)을 교대로 적층할 수 있다. 이로써, 제1 적층체(ST1)에 중첩된 제2 적층체(ST2)가 형성될 수 있다.
제1 적층체(ST1)의 제1 층간 절연막들(111)과 제2 적층체(ST2)의 제2 층간 절연막들(123)은 제1 물질막으로 형성되고, 제1 적층체(ST1)의 제1 희생 절연막들(113)과 제2 적층체(ST2)의 제2 희생 절연막들(121)은 제2 물질막으로 형성될 수 있다. 제2 물질막들은 제1 물질막들과 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 물질막들은 산화물을 포함하고, 제2 물질막들은 질화물을 포함할 수 있다.
희생물(115)은 제1 및 제2 물질막들과 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 희생물(115)은 티타늄 질화막(TiN)을 포함할 수 있다.
도 4b를 참조하면, 제2 적층체(ST2)를 관통하여 하부홀들(H1)에 각각 연결된 상부홀들(H2)을 형성할 수 있다. 이어서, 상부홀들(H2)을 통해 도 4a를 참조하여 상술한 희생물(115)을 선택적으로 제거할 수 있다. 이로써, 하부홀들(H1)이 개구될 수 있다.
하부홀들(H1)과 상부홀들(H2)은 서로 연결된 다수 쌍들로 구분될 수 있다. 서로 연결된 다수 쌍들의 하부홀들(H1) 및 상부홀들(H2)은 제1 하부구조(100a) 내부로 연장된 채널홀(130A)과 제2 하부구조(100b) 내부로 연장된 전극홀(130B)로 구분될 수 있다.
도 4c를 참조하면, 채널홀(130A) 및 전극홀(130B) 각각의 표면 상에 다층막(131)을 형성할 수 있다. 다층막(131)은 채널홀(130A) 및 전극홀(130B) 각각의 표면으로부터 순차로 적층된 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 블로킹 절연막, 데이터 저장막 및 터널 절연막은 도 3을 참조하여 상술한 바와 동일한 물질들로 구성될 수 있다.
도 4d를 참조하면, 채널홀(130A) 및 전극홀(130B)의 표면을 따라 연장된 제1 반도체막을 형성할 수 있다. 일 실시 예로서, 제1 반도체막은 실리콘을 포함할 수 있다.
연이어, 제1 반도체막에 의해 개구된 채널홀(130A) 및 전극홀(130B) 각각의 중심영역을 절연물로 채울 수 있다. 이 후, 평탄화 공정을 진행할 수 있다.
상술한 공정들에 의해, 다층막은 채널홀(130A) 내부에 메모리막(131A)으로서 잔류되고, 전극홀(130B) 내부에 유전박막(131B)으로서 잔류될 수 있다. 또한, 제1 반도체막은 채널홀(130A) 내부에 제1 채널 반도체막(133A)으로서 잔류되고, 전극홀(130B) 내부에 제1 전극 반도체막(133B)으로서 잔류될 수 있다. 절연막은 채널홀(130A) 내부에 채널 코어절연막(135A)으로서 잔류되고, 전극홀(130B) 내부에 전극 코어절연막(135B)로서 잔류될 수 있다.
도 4e를 참조하면, 도 4d에 도시된 채널 코어절연막(135A) 및 전극 코어절연막(135B) 각각의 상단을 제거할 수 있다. 이후, 채널 코어절연막(135A) 및 전극 코어절연막(135B)이 제거된 영역을 제2 반도체막으로 채울 수 있다. 일 실시 예로서, 제2 반도체막은 n형 불순물이 도핑된 도프트 실리콘막을 포함할 수 있다. 제2 반도체막은 제1 채널 반도체막(133A)으로 둘러싸인 제2 채널 반도체막(137A)과, 제1 전극 반도체막(133B)으로 둘러싸인 제2 전극 반도체막(137B)으로 분리될 수 있다.
상술한 제1 채널 반도체막(133A), 제1 채널 코어절연막(135A) 및 제2 채널 반도체막(137A)은 채널구조(139A)를 구성할 수 있다. 도면에 도시된 바와 다른 실시 예로서, 채널구조(139A)는 도 4d에 도시된 채널홀(130A)의 중심영역을 채우는 반도체막을 포함할 수 있다.
상술한 제1 전극 반도체막(133B), 제1 전극 코어절연막(135B) 및 제2 전극 반도체막(137B)은 캐패시터전극(139B)을 구성할 수 있다. 도면에 도시된 바와 다른 실시 예로서, 캐패시터전극(139B)은 도 4d에 도시된 전극홀(130B)의 중심영역을 채우는 반도체막을 포함할 수 있다.
도 5는 도 4e에 도시된 제1 적층체(ST1) 및 제2 적층체(ST2)를 관통하는 셀렉트 분리구조(141) 및 슬릿(143)을 나타내는 평면도이다.
도 4e 및 도 5를 참조하면, 제2 적층체(ST2)의 상면으로부터 제2 적층체(ST2)의 일부를 관통하는 셀렉트 분리구조(141)를 형성할 수 있다. 셀렉트 분리구조(141)는 절연물로 형성될 수 있다. 셀렉트 분리구조(141)는 제1 적층체(ST1) 및 제2 적층체(ST2)를 관통하는 더미 채널구조들(139D)에 중첩될 수 있다. 더미 채널구조들(139D)은 채널구조들(139A)과 동시에 형성될 수 있다. 다른 실시 예로서, 더미채널구조들(139D)은 생략될 수 있다.
이어서, 제1 적층체(ST1) 및 제2 적층체(ST2)를 관통하는 슬릿(143)을 형성할 수 있다. 슬릿(143)은 제1 영역(AR1)의 제1 하부구조(100a)에 중첩될 수 있다. 캐패시터전극(139B)은 슬릿(143)으로부터 이격될 수 있다.
도 6a 내지 도 6c는 도 5에 도시된 슬릿(143)을 형성하는 단계 이 후, 이어지는 후속공정들을 나타내는 단면도들이다.
도 5 및 도 6a를 참조하면, 제1 하부구조(100a)에 중첩된 제1 및 제2 희생 절연막들 각각의 일부를 슬릿(143)을 통해 제거할 수 있다. 이로써, 제1 및 제2 층간 절연막들(111, 123) 사이에 개구부들(151)이 정의된다. 개구부들(151)은 제1 하부구조(100a)에 중첩된다.
제2 하부구조(100b)에 중첩된 제1 및 제2 희생 절연막들(113, 121) 및 제1 및 제2 층간 절연막들(111, 123)은 캐패시터전극(139B)을 감싸는 유전막 적층체(DST)로서 잔류될 수 있다.
도 5 및 도 6b를 참조하면, 슬릿(143)을 통해 도 6a에 도시된 개구부들(151)을 도전패턴들(153)로 채운다. 이로써, 하부구조의 제1 영역(AR1)에 중첩된 게이트 적층체(GST)가 형성될 수 있다.
도전패턴들(153)을 형성하는 단계는 도 6a에 도시된 개구부들(151)이 채워지도록 슬릿(143)을 통해 도전물을 유입하는 단계, 및 도전물이 도전패턴들(153)로 분리되도록 슬릿(143)을 통해 슬릿(143) 내부에 형성된 도전물의 일부를 제거하는 단계를 포함할 수 있다.
이어서, 하부구조의 제1 영역(AR1)에 배치된 희생물질막(105)을 슬릿(143)을 통해 제거할 수 있다. 도면에 도시되진 않았으나, 희생물질막(105) 제거 전, 게이트 적층체(GST)의 측벽 상에 보호막을 형성할 수 있다.
희생물질막(105)의 일부가 제거됨에 따라, 메모리막(131A)이 노출될 수 있다.
도 5 및 도 6c를 참조하면, 희생물질막(105)의 제거로 노출된 메모리막의 일부를 식각함으로써, 메모리막이 제1 메모리패턴(131Aa) 및 제2 메모리패턴(131Ab)으로 분리될 수 있다. 또한, 제1 채널반도체막(133A)의 측벽이 제1 메모리패턴(131Aa)과 제2 메모리패턴(131Ab) 사이에서 노출될 수 있다.
메모리막을 식각하는 동안, 도 6b에 도시된 하부구조의 제1 영역(AR1)에 배치된 제1 절연막(103) 및 제2 절연막(107) 각각의 일부가 제거될 수 있다. 이로써, 하부구조의 제1 영역(AR1)에 배치된 제1 하부반도체막(101) 및 제2 하부반도체막(109)이 노출될 수 있다.
이어서, 노출된 제1 채널반도체막(133A)과, 하부구조의 제1 영역(AR1)에 배치된 제1 하부반도체막(101) 및 제2 하부반도체막(109)에 직접 접촉된 도프트 반도체막(149)을 형성할 수 있다. 도프트 반도체막(149)은 도 3을 참조하여 상술한 반도체 적층체(STS)의 콘택반도체막(CTS)으로 이용될 수 있다. 도프트 반도체막(149)은 소스도펀트를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(149)은 n형 불순물을 포함하는 실리콘막을 포함할 수 있다.
이 후, 도 5에 도시된 슬릿(143)을 절연물로 채우거나, 소스콘택플러그로 채울 수 있다. 이어서, 채널구조(139A)에 의해 관통되는 게이트 적층체(GST) 및 캐패시터 전극(139B)에 의해 관통되는 유전막 적층체(DST) 상에 제1 상부 절연막(161)을 형성할 수 있다. 이 후, 제1 상부 절연막(161)을 관통하는 제1 연결패턴들(163A, 163B)을 형성할 수 있다. 이어서, 제1 상부 절연막(161) 상에 제2 상부 절연막(165)을 형성할 수 있다. 이 후, 제2 상부 절연막(165)을 관통하는 제2 연결패턴들(167A, 167B)을 형성할 수 있다.
제1 연결패턴들(163A, 163B)은 도전물로 형성된다. 제1 연결패턴들(163A, 163B)은 채널구조(139A)에 접속된 제1 채널연결패턴(163A) 및 캐패시터전극(139B)에 접속된 제1 전극연결패턴(163B)을 포함할 수 있다.
제2 연결패턴들(167A, 167B)은 도전물로 형성된다. 제2 연결패턴들(167A, 167B)은 제1 채널연결패턴(163A)에 접속된 제2 채널연결패턴(167A) 및 제1 전극연결패턴(163B)에 접속된 제2 전극연결패턴(167B)을 포함할 수 있다.
이 후, 도 1 및 도 3에 도시된 비트라인들(BL1, BL2) 및 전극라인들(L1, L2)을 형성할 수 있다.
도 4a 내지 도 4e, 도 5, 도 6a 내지 도 6c를 참조하여 상술한 제조방법은 도 2에 도시된 반도체 메모리 장치를 제조하는데 이용될 수 있다.
도 7a 내지 도 7g는 캐패시터 구조에 대한 다양한 실시 예들을 나타내는 단면도들이다. 도 7a 내지 도 7g에 도시된 실시 예들은 하부구조(LS)의 제2 영역(AR2)과 그 상부에 배치되는 캐패시터 구조에 적용될 수 있다.
도 7a 내지 도 7g를 참조하면, 캐패시터콘택구조들(CCT) 각각은 도 3을 참조하여 상술한 바와 동일하게 제1 상부 절연막(UI1)을 관통하는 제1 전극 연결패턴(A') 및 제2 상부 절연막(UI2)을 관통하는 제2 전극 연결패턴(B')을 포함할 수 있다. 캐패시터콘택구조들(CCT)에 연결된 제1 전극라인들(L1) 및 제2 전극라인들(L2)은 도 1 또는 도 2를 참조하여 상술한 바와 동일하게 배열될 수 있다.
유전막 적층체(DST)는 도 3을 참조하여 상술한 바와 동일하게 교대로 적층된 제1 물질막들(ILD') 및 제2 물질막들(SA1 내지 SAn)을 포함할 수 있다. 캐패시터전극들(CE)은 캐패시터콘택구조들(CCT)에 각각 연결되고, 유전막 적층체(DST) 내부로 연장될 수 있다.
캐패시터전극들(CE)은 다양한 구조로 형성될 수 있다.
일 실시 예로서, 도 7a에 도시된 바와 같이, 캐패시터전극들(CE) 각각은 유전박막(ML')으로 둘러싸일 수 있으며, 도 3을 참조하여 상술한 캐패시터전극들(CE)과 동일할 물질막들을 포함할 수 있다.
일 실시 예로서, 캐패시터전극들(CE) 각각은 도 7b 및 도 7c에 도시된 바와 같이, 유전막 적층체(DST)을 관통하는 전극홀(H')의 표면을 따라 형성된 유전박막(ML')상에 배치될 수 있다. 캐패시터전극들(CE) 각각은 유전박막(ML')에 의해 개구된 전극홀(H')의 중심영역을 채우는 금속막(MT)을 포함할 수 있다.
도 7d 내지 도 7g를 참조하면, 캐패시터전극들(CE) 각각은 도 3에 도시된 채널구조(CH)보다 짧게 형성될 수 있다. 예를 들어, 유전막 적층체(DST)는 하부구조(LS)의 제2 영역(AR2) 상에 배치된 제1 유전막 적층체(STA) 및 제1 유전막 적층체(STA) 상에 배치된 제2 유전막 적층체(STB)를 포함할 수 있다. 제1 물질막들(ILD')은 제1 유전막 적층체(STA)를 구성하는 제1 더미 절연막들(a)과 제2 유전막 적층체(STB)를 구성하는 제2 더미 절연막들(b)을 포함할 수 있다. 제2 물질막들(SA1 내지 SAn)은 제1 유전막 적층체(STA)를 구성하는 제1 희생 절연막들(SA1 내지 SAk)과 제2 유전막 적층체(STB)를 구성하는 제2 희생 절연막들(SAk+1 내지 SAn)을 포함할 수 있다. 즉, 제1 유전막 적층체(STA)는 교대로 적층된 제1 더미 절연막들(a)과 제1 희생 절연막들(SA1 내지 SAk)을 포함할 수 있고, 제2 유전막 적층체(STB)는 교대로 적층된 제2 희생 절연막들(SAk+1 내지 SAn) 및 제2 더미 절연막들(b)을 포함할 수 있다. 캐패시터 전극들(CE) 각각은 도 7d 내지 도 7g에 도시된 바와 같이 제2 유전막 적층체(STB)를 관통하고, 제1 유전막 적층체(STA)에 중첩된 바닥면을 갖는 전극홀(H") 내부에 형성될 수 있다. 이 때, 캐패시터 전극들(CE) 각각은 제2 유전막 적층체(STB)를 관통할 수 있고, 제1 유전막 적층체(STA)에 대면하는 바닥면을 가질 수 있다.
제1 유전막 적층체(STA) 상에 배치된 캐패시터전극들(CE) 각각은 유전박막(ML')으로 둘러싸일 수 있다. 제1 유전막 적층체(STA) 상에 배치된 캐패시터전극들(CE) 각각은 다양한 구조로 형성될 수 있다.
도 7d 및 도 7e를 참조하면, 캐패시터전극들(CE) 각각은 제1 전극 반도체막(SE1'), 전극 코어절연막(CO') 및 제2 전극 반도체막(SE2')을 포함할 수 있다. 제1 전극 반도체막(SE1'), 전극 코어절연막(CO') 및 제2 전극 반도체막(SE2')은 도 3을 참조하여 상술한 제1 전극 반도체막(SE1'), 전극 코어절연막(CO') 및 제2 전극 반도체막(SE2')과 동일한 물질들로 형성될 수 있다. 제1 전극 반도체막(SE1')은 제2 유전막 적층체(STB) 내부에 정의된 전극홀(H")의 표면을 따라 형성될 수 있다. 전극 코어절연막(CO') 및 제2 전극 반도체막(SE2')은 제1 전극 반도체막(SE1')에 의해 개구된 전극홀(H")의 중심영역을 채울 수 있다.
도 7f 및 도 7g를 참조하면, 캐패시터전극들(CE) 각각은 제2 유전막 적층체(STB) 내부에 정의된 전극홀(H")의 중심영역을 채우는 금속막(MT)을 포함할 수 있다. 유전박막(ML')은 금속막(MT)의 측벽 및 바닥면을 따라 연장될 수 있다.
도 7a 내지 도 7g에 도시된 하부구조(LS)의 제2 영역(AR2)은 다양하게 구성될 수 있다.
실시 예들로서, 도 7a, 도 7c, 도 7e 및 도 7g에 도시된 바와 같이, 하부구조(LS)는 캐패시터전극들(CE)에 중첩되도록 연장된 분리 절연막(ISO)을 포함할 수 있다. 분리 절연막(ISO)은 도 3을 참조하여 상술한 반도체 적층체(STS)의 측벽으로부터 하부구조(LS)의 제2 영역(AR2)을 향해 연장될 수 있다. 캐패시터전극들(CE)은 도 7a 및 도 7c에 도시된 바와 같이 분리 절연막(ISO) 내부로 연장될 수 있다. 캐패시터전극들(CE)은 도 7e 및 도 7g에 도시된 바와 같이, 제1 유전막 적층체(STA)에 의해 분리 절연막(ISO)으로부터 이격될 수 있다.
다른 실시 예들로서, 도 7b, 도 7d 및 도 7f에 도시된 바와 같이, 하부구조(LS)는 하부캐패시터구조(LCA)를 포함할 수 있다. 하부캐패시터구조(LCA)는 분리 절연막(ISO)에 의해 도 3을 참조하여 상술한 반도체 적층체(STS)로부터 절연될 수 있다. 하부캐패시터구조(LCA)는 도 3을 참조하여 상술한 바와 같이, 제1 하부전극(ELa), 제1 절연막(DIa), 제2 하부전극(ELb), 제2 절연막(DIb), 및 제3 하부전극(ELc)을 포함할 수 있다. 캐패시터전극들(CE)은 도 7b에 도시된 바와 같이 하부캐패시터구조(LCA) 내부로 연장될 수 있다. 캐패시터전극들(CE)은 도 7d 및 도 7f에 도시된 바와 같이, 제1 유전막 적층체(STA)에 의해 하부캐패시터구조(LCA)로부터 이격될 수 있다.
도 8은 캐패시터콘택구조에 대한 일 실시 예를 나타내는 단면도이다.
도 8을 참조하면 캐패시터콘택구조(CCT)는 전극라인들(L1, L2)에 중첩된 상부 절연막들(UI1, UI2)을 관통하여 다양한 실시예들에 따른 캐패시터전극에 연결된 단일 연결패턴을 포함할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 1, 도 2, 도 3, 도 7a 내지 도 7g 및 도 8을 참조하여 설명한 캐패시터 구조들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러정정 회로(Error Correction Circuit; ECC CIRCUIT)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정 회로(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
LS, 100: 하부구조 AR1: 제1 영역
AR2: 제2 영역 GST: 게이트 적층체
ILD, 123: 층간 절연막 CP1 내지 CPn, 153: 도전패턴
DST: 유전막 적층체 STA: 제1 유전막 적층체
STB: 제2 유전막 적층체 ILD': 제1 물질막 또는 더미 절연막
SA1 내지 SAn, 121: 제2 물질막 또는 희생 절연막
CH, 139A: 채널구조 CE, 139B: 캐패시터전극
BL1, BL2: 비트라인 L1: 제1 전극라인
L2: 제2 전극라인 BCT1, BCT2: 비트콘택구조
CCT1, CCT2, CCT: 캐패시터콘택구조
A, B, A',B', 163A, 163B, 167A, 167B: 연결패턴
ML: 메모리막 ML': 유전박막
STS: 반도체 적층체 LCA: 하부캐패시터구조
SL1: 제1 하부반도체막 ELa: 제1 하부전극
CTS: 콘택반도체막 ELb: 제2 하부전극
SL2: 제2 하부반도체막 ELc: 제3 하부전극
DIa: 제1 절연막 DIb: 제2 절연막
SE1, 133A: 제1 채널 반도체막 SE1', 133B: 제1 전극 반도체막
CO, 135A: 채널 코어절연막 CO', 135B: 전극 코어절연막
SE2, 137A: 제2 채널 반도체막 SE2', 137B: 제2 전극 반도체막
MT: 금속막

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 하부구조;
    상기 하부구조의 상기 제1 영역 상에 수직방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널구조;
    상기 하부구조의 상기 제2 영역 상에 상기 수직방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 유전막 적층체; 및
    상기 유전막 적층체 내에 배치되고, 상기 채널구조에 나란하게 연장된 캐패시터전극들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 캐패시터전극들은,
    제1 전압이 인가되는 제1 전극라인에 연결된 제1 캐패시터전극들; 및
    상기 제1 전압보다 낮은 제2 전압이 인가되는 제2 전극라인에 연결된 제2 캐패시터전극들을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 캐패시터전극들 상에 배치된 전극라인들; 및
    상기 캐패시터전극들로부터 상기 전극라인들을 향해 연장된 캐패시터콘택구조들을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 캐패시터전극들은 상기 전극라인들의 연장방향으로 교대로 배열된 홀수번째 캐패시터전극들 및 짝수번째 캐패시터전극들을 포함하고,
    상기 전극라인들은, 상기 연장방향을 따라 일렬로 배열된 상기 홀수번째 캐패시터전극들 및 상기 짝수번째 캐패시터전극들에 중첩된 제1 전극라인 및 제2 전극라인을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 캐패시터콘택구조들은,
    상기 홀수번째 캐패시터전극들과 상기 제1 전극라인을 연결하는 제1 캐패시터콘택구조들; 및
    상기 짝수번째 캐패시터전극들과 상기 제2 전극라인을 연결하는 제2 캐패시터콘택구조들을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 캐패시터콘택구조들 및 상기 제2 캐패시터콘택구조들은 지그재그로 배치된 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 채널구조 상에서, 상기 전극라인들과 동일레벨에 배치된 비트라인; 및
    상기 채널구조로부터 상기 비트라인을 향해 연장된 비트콘택구조를 더 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 물질막들은 상기 층간 절연막들과 동일한 물질로 형성된 제1 더미 절연막들 및 제2 더미 절연막들을 포함하고,
    상기 제2 물질막들은 상기 층간 절연막들과 다른 물질로 형성된 제1 희생 절연막들 및 제2 희생 절연막들을 포함하고,
    상기 유전막 적층체는, 상기 하부구조 상에 상기 수직방향으로 교대로 적층된 상기 제1 더미 절연막들 및 상기 제1 희생 절연막들을 포함하는 제1 적층체, 및 상기 제1 적층체 상에 상기 수직방향으로 교대로 적층된 상기 제2 더미 절연막들 및 상기 제2 희생 절연막들을 포함하는 제2 적층체로 구성된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 캐패시터전극들은,
    상기 제2 적층체 및 상기 제1 적층체를 관통하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 캐패시터전극들은,
    상기 제1 적층체에 대면하는 바닥면을 가지며, 상기 제2 적층체를 관통하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 캐패시터전극들 각각은,
    상기 유전막 적층체 내부에 정의된 홀의 표면을 따라 형성된 제1 반도체막;
    상기 제1 반도체막에 의해 개구된 상기 홀의 중심영역을 채우는 코어 절연막; 및
    상기 코어 절연막 상에서 상기 홀의 상기 중심영역을 채우는 제2 반도체막을 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 캐패시터전극들 각각은,
    상기 유전막 적층체 내부에 정의된 홀을 채우는 금속막을 포함하는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 하부구조는,
    상기 게이트 적층체에 의해 중첩되고, 상기 채널구조에 연결된 반도체 적층체; 및
    상기 반도체 적층체로부터 이격되고, 상기 유전막 적층체에 의해 중첩된 하부캐패시터구조를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 하부캐패시터구조는
    상기 수직방향으로 순차로 적층된 제1 하부전극, 제1 절연막, 제2 하부전극, 제2 절연막, 및 제3 하부전극을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 캐패시터전극들은 상기 제3 하부전극, 상기 제2 절연막, 상기 제2 하부전극, 및 상기 제1 절연막을 관통하고, 상기 제1 하부전극 내부로 연장된 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 캐패시터전극들 각각의 바닥면 및 측벽을 따라 연장된 유전박막을 더 포함하는 반도체 메모리 장치.
  17. 제 1 항에 있어서,
    상기 하부구조는,
    상기 게이트 적층체에 의해 중첩되고, 상기 채널구조에 연결된 반도체 적층체; 및
    상기 반도체 적층체의 측벽 상에 배치되고, 상기 유전막 적층체에 중첩되도록 연장된 분리 절연막을 포함하는 반도체 메모리 장치.
  18. 수직방향으로 교대로 적층된 제1 더미 절연막들 및 제1 희생 절연막들을 포함하는 제1 유전막 적층체;
    상기 제1 유전막 적층체 상에 상기 수직방향으로 교대로 적층된 제2 더미 절연막들 및 제2 희생 절연막들을 포함하는 제2 유전막 적층체; 및
    상기 제2 유전막 적층체를 관통하도록 상기 수직방향으로 연장된 캐패시터전극들을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 캐패시터전극들은 상기 제1 유전막 적층체를 관통하도록 연장된 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제1 및 제2 희생 절연막들이 배치된 레벨들과 동일한 레벨들에 배치되고, 상기 수직방향으로 서로 이격되어 적층된 도전패턴들;
    상기 도전패턴들을 관통하는 채널구조; 및
    상기 채널구조의 측벽을 감싸는 메모리막을 더 포함하는 반도체 메모리 장치.
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